JPS63172343A - 命令先取り方式 - Google Patents
命令先取り方式Info
- Publication number
- JPS63172343A JPS63172343A JP62003223A JP322387A JPS63172343A JP S63172343 A JPS63172343 A JP S63172343A JP 62003223 A JP62003223 A JP 62003223A JP 322387 A JP322387 A JP 322387A JP S63172343 A JPS63172343 A JP S63172343A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- instruction
- instructions
- group
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 112
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、３以上のキャッシュメモリによって命令の先
取りを行なうようにした計算機における命令先取り方式
に関するものである。
取りを行なうようにした計算機における命令先取り方式
に関するものである。
［従来の技術］
これまでにあっては、例えば特開昭６１−９６４７号公
報に記載のように、主記憶装置と処理装置との間にキャ
ッシュメモリが設けられることによって。
報に記載のように、主記憶装置と処理装置との間にキャ
ッシュメモリが設けられることによって。
処理装置は主記憶装置を常時アクセスしなくても済まさ
れるようになっている。
れるようになっている。
［発明が解決しようとする問題点］
しかしながら、従来技術ではキャッシュメモリ内の全命
令が実行終了された場合や、実行途中の命令が分岐命令
であって分岐が必要な場合に分岐先命令がキャッシュメ
モリ内に存在しない場合については配慮されておらず、
現在実行中の命令を終了した時点でキャッシュメモリの
内容を新たなものに入れ替えなければならないものとな
っている。即ち、プラグラム命令のシーケンスを重複し
て実行することが目的であるはずの命令先取り方式を全
面的に行ない得ないものとなっている。
令が実行終了された場合や、実行途中の命令が分岐命令
であって分岐が必要な場合に分岐先命令がキャッシュメ
モリ内に存在しない場合については配慮されておらず、
現在実行中の命令を終了した時点でキャッシュメモリの
内容を新たなものに入れ替えなければならないものとな
っている。即ち、プラグラム命令のシーケンスを重複し
て実行することが目的であるはずの命令先取り方式を全
面的に行ない得ないものとなっている。
本発明の目的は、キャッシュメモリ内の全命令が実行さ
れた場合でもこれに連続する命令群を前以て先取りし得
るばかりか、キャッシュメモリ内に分岐先命令群が存在
しない場合に分岐が生じても分岐先の命令群を前以て先
取りし得る命令先取リ方式を供するにある。
れた場合でもこれに連続する命令群を前以て先取りし得
るばかりか、キャッシュメモリ内に分岐先命令群が存在
しない場合に分岐が生じても分岐先の命令群を前以て先
取りし得る命令先取リ方式を供するにある。
［問題点を解決するための手段］
上記目的は、現に実行中の命令群ばかりでなく、この命
令群に連続する命令群および分岐先命令群を前以て先取
りしておくことで達成される。
令群に連続する命令群および分岐先命令群を前以て先取
りしておくことで達成される。
［作用コ
現に実行中の命令群に対してはこれに連続する命令群が
存在するが、実行中命令が分岐命令である場合には分岐
先命令群がそれに連続する命令群として存在する可能性
があることから、現に実行中の命令群が先取りされてい
る必要があることは勿論のこと、それに連続する命令群
、更には必要に応じ分岐先命令群をも先取りしておこう
というものである。ある命令群を実行中に順次これに連
続する命令群や分岐先命令群を先取りしておく場合は、
処理装置はアクセスタイム大の主記憶装置からではなく
、アクセスタイム小のキャッシュメモリより必要な命令
を速やかに、しかも順次得ることが可能となるものであ
る。
存在するが、実行中命令が分岐命令である場合には分岐
先命令群がそれに連続する命令群として存在する可能性
があることから、現に実行中の命令群が先取りされてい
る必要があることは勿論のこと、それに連続する命令群
、更には必要に応じ分岐先命令群をも先取りしておこう
というものである。ある命令群を実行中に順次これに連
続する命令群や分岐先命令群を先取りしておく場合は、
処理装置はアクセスタイム大の主記憶装置からではなく
、アクセスタイム小のキャッシュメモリより必要な命令
を速やかに、しかも順次得ることが可能となるものであ
る。
［実施例コ
以下、本発明を第１図、第２図により説明する。
先ず本発明に係る計算機について説明すれば、第１図は
その一例での概要構成を示したものである。これによる
と各種命令が格納される主記憶装置５、主記憶装置５よ
り選択的に読み出された命令群が格納されるキャッシュ
メモリ２〜４、キャッシュメモリ２〜４より命令群を読
み出して命令を実行する処理装置６およびキャッシュメ
モリ２〜４を管理制御するキャッシュメモリコントロー
ル装置１よりなるものとなっている。現在実行中の命令
群が格納されるキャッシュメモリに加えて、少なくとも
その命令群に連続する命令群が格納されるキャッシュメ
モリ、更には現在実行中の命令が分岐命令であり分岐先
命令群が、上記２つのキャッシュメモリ内に存在しない
場合にその分岐先命令群が格納されるキャッシュメモリ
が用意されているものであり、現在何れのキャッシュメ
モリが何れの目的に使用されているのがを管理している
のがキャッシュメモリコントロール装置工なわけである
。キャッシュメモリコントロール装置１はまたキャッシ
ュメモリ２〜４の使用目的を可変に設定する他、処理装
置６に転送している命令のキャッシュメモリ内アドレス
やキャッシュメモリ内先頭命令の主記憶装置５上での絶
対アドレスを記憶しており、キャッシュメモリの使用目
的を切り替える度に主記憶装置５との間での命令群の入
替え制御を行なうようになっている。なお、第１図中符
号７，８はそれぞれデータバス、アドレスバスを示す。
その一例での概要構成を示したものである。これによる
と各種命令が格納される主記憶装置５、主記憶装置５よ
り選択的に読み出された命令群が格納されるキャッシュ
メモリ２〜４、キャッシュメモリ２〜４より命令群を読
み出して命令を実行する処理装置６およびキャッシュメ
モリ２〜４を管理制御するキャッシュメモリコントロー
ル装置１よりなるものとなっている。現在実行中の命令
群が格納されるキャッシュメモリに加えて、少なくとも
その命令群に連続する命令群が格納されるキャッシュメ
モリ、更には現在実行中の命令が分岐命令であり分岐先
命令群が、上記２つのキャッシュメモリ内に存在しない
場合にその分岐先命令群が格納されるキャッシュメモリ
が用意されているものであり、現在何れのキャッシュメ
モリが何れの目的に使用されているのがを管理している
のがキャッシュメモリコントロール装置工なわけである
。キャッシュメモリコントロール装置１はまたキャッシ
ュメモリ２〜４の使用目的を可変に設定する他、処理装
置６に転送している命令のキャッシュメモリ内アドレス
やキャッシュメモリ内先頭命令の主記憶装置５上での絶
対アドレスを記憶しており、キャッシュメモリの使用目
的を切り替える度に主記憶装置５との間での命令群の入
替え制御を行なうようになっている。なお、第１図中符
号７，８はそれぞれデータバス、アドレスバスを示す。
以上のようにキャッシュメモリ２〜４の使用目的は一定
ではなくその使用目的は変更されるが。
ではなくその使用目的は変更されるが。
その使用目的上キャッシュメモリ２〜３は以下のように
定義、あるいは分類されるものとなっている。
定義、あるいは分類されるものとなっている。
（１）第１キヤツシユメモリ
従来から使用されているキャッシュメモリと同様に実行
中の命令群を保持するようになっている。キャッシュメ
モリコントロール装置１によって３つのキャッシュメモ
リ２〜４の内何れか１つに割り当てられる。
中の命令群を保持するようになっている。キャッシュメ
モリコントロール装置１によって３つのキャッシュメモ
リ２〜４の内何れか１つに割り当てられる。
（２）第２キヤツシユメモリ
第１キヤツシユメモリの最終命令の次の命令の先取りを
可能とすべく第１キヤツシユメモリが入れ替えられたり
、割り当て変更があった場合に第１キヤツシユメモリ内
の命令群に引き続く命令群で置き替えられる。
可能とすべく第１キヤツシユメモリが入れ替えられたり
、割り当て変更があった場合に第１キヤツシユメモリ内
の命令群に引き続く命令群で置き替えられる。
（３）第３キヤツシユメモリ
実行中命令が分岐命令であり１分岐先が第１キヤツシユ
メモリ内に存在しない場合に分岐先の命令群が設定保持
される。
メモリ内に存在しない場合に分岐先の命令群が設定保持
される。
さて、第１図に示す計算機の回路動作について説明すれ
ば、命令の実行開始に先立ってキャッシュメモリコント
ロール装置１によってはキャッシュメモリ２〜４の中か
ら第１キヤツシユメモリ、第２キヤツシユメモリが例え
ばキャッシュメモリ２．３にそれぞれ割り当てられた後
、主記憶装置５からは命令群が読み出されたうえキャッ
シュメモリ２，３に設定されるようになっている。命令
の実行は従来の場合と同様プログラム命令のシーケンス
を重複して実行する命令先取り方式で行なわれるので、
キャッシュメモリ２の全ての命令が先取りされるとキャ
ッシュメモリコントロール装置１はキャッシュメモリ３
の先頭を次先取り用命令とし、キャッシュメモリ３を第
１キヤツシユメモリとして、また、空きのキャッシュメ
モリ４を第２キヤツシユメモリとして割り当て、キャッ
シュメモリ４に主記憶装置５から命令群が読み出し設定
されるようになっている。それまで、第１キヤツシユメ
モリに割り当てられていたキャッシュメモリ２はその最
終命令が実行終了すると、主記憶装置５にその全内容が
格納された後に開放され。
ば、命令の実行開始に先立ってキャッシュメモリコント
ロール装置１によってはキャッシュメモリ２〜４の中か
ら第１キヤツシユメモリ、第２キヤツシユメモリが例え
ばキャッシュメモリ２．３にそれぞれ割り当てられた後
、主記憶装置５からは命令群が読み出されたうえキャッ
シュメモリ２，３に設定されるようになっている。命令
の実行は従来の場合と同様プログラム命令のシーケンス
を重複して実行する命令先取り方式で行なわれるので、
キャッシュメモリ２の全ての命令が先取りされるとキャ
ッシュメモリコントロール装置１はキャッシュメモリ３
の先頭を次先取り用命令とし、キャッシュメモリ３を第
１キヤツシユメモリとして、また、空きのキャッシュメ
モリ４を第２キヤツシユメモリとして割り当て、キャッ
シュメモリ４に主記憶装置５から命令群が読み出し設定
されるようになっている。それまで、第１キヤツシユメ
モリに割り当てられていたキャッシュメモリ２はその最
終命令が実行終了すると、主記憶装置５にその全内容が
格納された後に開放され。
空キャッシュメモリとして割り当てられるようになって
いるものである。
いるものである。
ここで上記の如くに動作を繰り返している間に実行対象
命令が分岐命令であって、その際第１キヤツシユメモリ
がキャッシュメモリ２に、空きのキャッシュメモリがキ
ャッシュメモリ４に割り当てられていた場合を想定すれ
ば、処理装置６からキャッシュメモリコントロール装置
１に対しては分岐先アドレスが知らされ、空きのキャッ
シュメモリ４には主記憶装置５から分岐先アドレスから
の命令群が設定されるようになっている。但し、分岐先
アドレスが第１．第２キヤツシユメモリ２゜３の何れか
に存在する場合には、空きのキャッシュメモリには設定
されない。
命令が分岐命令であって、その際第１キヤツシユメモリ
がキャッシュメモリ２に、空きのキャッシュメモリがキ
ャッシュメモリ４に割り当てられていた場合を想定すれ
ば、処理装置６からキャッシュメモリコントロール装置
１に対しては分岐先アドレスが知らされ、空きのキャッ
シュメモリ４には主記憶装置５から分岐先アドレスから
の命令群が設定されるようになっている。但し、分岐先
アドレスが第１．第２キヤツシユメモリ２゜３の何れか
に存在する場合には、空きのキャッシュメモリには設定
されない。
処理装置６でコンディションコード等で分岐が決定すれ
ば、現在の先取り命令群を捨てて分岐先の命令群が先取
り処理の対象となるものであり。
ば、現在の先取り命令群を捨てて分岐先の命令群が先取
り処理の対象となるものであり。
この場合には空きのキャッシュメモリ４が第１キヤツシ
ユメモリに割り当てられ、これらの命令群に引き続く命
令群が主記憶装置５から読み出され第２キヤツシユメモ
リに割り当てられていたキャッシュメモリ３に設定され
るところとなるものである。第１キヤツシユメモリに割
り当てられていたキャッシュメモリ２は主記憶装置５に
その全内容が格納された後は、空きのキャッシュメモリ
に割り当てられるわけである。なお、分岐が不成立だっ
た場合には、空きのキャッシュメモリ４に設定されてい
た内容は放棄され、先取り処理はそのまま継続されるも
のとなっている。また、キャッシュメモリ内の命令群が
実行終了した場合に、そのキャッシュメモリの内容が主
記憶装置５に格納されているのは、これは、プログラム
中の内部変数が変更されている可能性があるからである
。
ユメモリに割り当てられ、これらの命令群に引き続く命
令群が主記憶装置５から読み出され第２キヤツシユメモ
リに割り当てられていたキャッシュメモリ３に設定され
るところとなるものである。第１キヤツシユメモリに割
り当てられていたキャッシュメモリ２は主記憶装置５に
その全内容が格納された後は、空きのキャッシュメモリ
に割り当てられるわけである。なお、分岐が不成立だっ
た場合には、空きのキャッシュメモリ４に設定されてい
た内容は放棄され、先取り処理はそのまま継続されるも
のとなっている。また、キャッシュメモリ内の命令群が
実行終了した場合に、そのキャッシュメモリの内容が主
記憶装置５に格納されているのは、これは、プログラム
中の内部変数が変更されている可能性があるからである
。
以上のようにキャッシュメモリコントロール装置は各種
制御を行なっているが、第２図はそのキャッシュメモリ
コントロール装置による制御処理の概要フローを示した
ものである。図示の如く処理装置から何等かの要求（ア
ドレス十制御コード）があった場合、その要求が命令転
送であるか、アドレス検索であるかが判定されるように
なっている。命令転送である場合にはそのアドレス対応
の命令が処理装置へ転送され、命令転送後には次命令の
有無が判定されるようになっている。もしも次命令が存
在しない場合には、指定アドレスの命令群が読み出され
たうえ予備キャッシュメモリに設定され、キャッシュメ
モリの割り当て変更が行なわれるようになっている。ま
た、要求が分岐先のアドレス検索である場合にはそのア
ドレスの有無が判定され、そのアドレスが無しと判定さ
れた場合にはそのアドレスの命令群が読み出されたうえ
予備キャッシュメモリに設定されるようになっている。
制御を行なっているが、第２図はそのキャッシュメモリ
コントロール装置による制御処理の概要フローを示した
ものである。図示の如く処理装置から何等かの要求（ア
ドレス十制御コード）があった場合、その要求が命令転
送であるか、アドレス検索であるかが判定されるように
なっている。命令転送である場合にはそのアドレス対応
の命令が処理装置へ転送され、命令転送後には次命令の
有無が判定されるようになっている。もしも次命令が存
在しない場合には、指定アドレスの命令群が読み出され
たうえ予備キャッシュメモリに設定され、キャッシュメ
モリの割り当て変更が行なわれるようになっている。ま
た、要求が分岐先のアドレス検索である場合にはそのア
ドレスの有無が判定され、そのアドレスが無しと判定さ
れた場合にはそのアドレスの命令群が読み出されたうえ
予備キャッシュメモリに設定されるようになっている。
［発明の効果］
以上説明したように本発明による場合は、第１キヤツシ
ユメモリ内の最終命令に引き続き第２キヤツシユメモリ
にもそれに連続する命令群が先取りされるばかりか、第
１．第２キヤツシユメモリに先取りされた命令郡外に分
岐が生じても第３キヤツシユメモリに分岐先命令群が先
取りされるので、処理装置は命令実行中キャッシュメモ
リとの間でのみアクセスを行なうことになり、この結果
計算機としては処理速度の向上が図れるという効果があ
る。
ユメモリ内の最終命令に引き続き第２キヤツシユメモリ
にもそれに連続する命令群が先取りされるばかりか、第
１．第２キヤツシユメモリに先取りされた命令郡外に分
岐が生じても第３キヤツシユメモリに分岐先命令群が先
取りされるので、処理装置は命令実行中キャッシュメモ
リとの間でのみアクセスを行なうことになり、この結果
計算機としては処理速度の向上が図れるという効果があ
る。
第１図は、本発明に係る計算機の一例での概要構成を示
す図、第２図は、その構成におけるキャッシュメモリコ
ントロール装置による制御処理のフローを示す図である
。
す図、第２図は、その構成におけるキャッシュメモリコ
ントロール装置による制御処理のフローを示す図である
。
Claims (1)
- １、主記憶装置と処理装置との間に少なくとも３面のキ
ャッシュメモリが介在される場合での命令先取り方式で
あって、キャッシュメモリコントロール装置による制御
下に、第１のキャッシュメモリより命令群が処理装置に
転送されている間に、第２、第３のキャッシュメモリに
はそれぞれ主記憶装置より上記命令群に連続する命令群
、分岐先命令群が読出し設定されることを特徴とする命
令先取り方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003223A JPS63172343A (ja) | 1987-01-12 | 1987-01-12 | 命令先取り方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62003223A JPS63172343A (ja) | 1987-01-12 | 1987-01-12 | 命令先取り方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63172343A true JPS63172343A (ja) | 1988-07-16 |
Family
ID=11551445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62003223A Pending JPS63172343A (ja) | 1987-01-12 | 1987-01-12 | 命令先取り方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63172343A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281085A (ja) * | 1988-09-19 | 1990-03-22 | Nippon Raito Service Kk | 記憶効果促進装置 |
| JPH02100740A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | キャッシュ・メモリユニットのブロック・ロード動作方式 |
| JPH0331933A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0421129A (ja) * | 1990-05-16 | 1992-01-24 | Nec Corp | 命令キャッシュ装置 |
| EP0539115A2 (en) * | 1991-10-24 | 1993-04-28 | Hitachi, Ltd. | Programmable controller and sequence control method |
| JPH0749782A (ja) * | 1993-08-09 | 1995-02-21 | Nec Corp | 情報処理装置 |
| JPH08286914A (ja) * | 1995-04-07 | 1996-11-01 | Nec Corp | メモリ制御装置 |
| US6282630B1 (en) | 1991-07-08 | 2001-08-28 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| JP2004502238A (ja) * | 2000-06-29 | 2004-01-22 | モトローラ・インコーポレイテッド | 復号された情報を格納し且つ供給するキャッシュを有する装置及びそのように行う方法 |
-
1987
- 1987-01-12 JP JP62003223A patent/JPS63172343A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281085A (ja) * | 1988-09-19 | 1990-03-22 | Nippon Raito Service Kk | 記憶効果促進装置 |
| JPH02100740A (ja) * | 1988-10-07 | 1990-04-12 | Nec Corp | キャッシュ・メモリユニットのブロック・ロード動作方式 |
| JPH0331933A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | データ処理装置 |
| JPH0421129A (ja) * | 1990-05-16 | 1992-01-24 | Nec Corp | 命令キャッシュ装置 |
| US6282630B1 (en) | 1991-07-08 | 2001-08-28 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| US7028161B2 (en) | 1991-07-08 | 2006-04-11 | Seiko Epson Corporation | High-performance, superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| US7555632B2 (en) | 1991-07-08 | 2009-06-30 | Seiko Epson Corporation | High-performance superscalar-based computer system with out-of-order instruction execution and concurrent results distribution |
| US7941635B2 (en) | 1991-07-08 | 2011-05-10 | Seiko-Epson Corporation | High-performance superscalar-based computer system with out-of order instruction execution and concurrent results distribution |
| EP0539115A3 (en) * | 1991-10-24 | 1994-11-09 | Hitachi Ltd | Programmable controller and sequence control method |
| US5504930A (en) * | 1991-10-24 | 1996-04-02 | Hitachi, Ltd. | Programmable controller and sequence control method |
| EP0539115A2 (en) * | 1991-10-24 | 1993-04-28 | Hitachi, Ltd. | Programmable controller and sequence control method |
| JPH0749782A (ja) * | 1993-08-09 | 1995-02-21 | Nec Corp | 情報処理装置 |
| JPH08286914A (ja) * | 1995-04-07 | 1996-11-01 | Nec Corp | メモリ制御装置 |
| JP2004502238A (ja) * | 2000-06-29 | 2004-01-22 | モトローラ・インコーポレイテッド | 復号された情報を格納し且つ供給するキャッシュを有する装置及びそのように行う方法 |
| JP4748918B2 (ja) * | 2000-06-29 | 2011-08-17 | フリースケール セミコンダクター インコーポレイテッド | 復号された情報を格納し且つ供給するキャッシュを有する装置及びそのように行う方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0019358B1 (en) | Hierarchical data storage system | |
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| JPS63172343A (ja) | 命令先取り方式 | |
| JPS5853075A (ja) | 高速分離バツフアを備えた情報処理装置 | |
| JPH01309149A (ja) | 入出力制御方式 | |
| JPH0329041A (ja) | 分散ページング制御方式 | |
| JPH026094B2 (ja) | ||
| JPH10507550A (ja) | メモリ・データを処理する方法と装置及びこの装置を含む通信装置 | |
| JPH02115958A (ja) | データ転送制御方式 | |
| JP2000163309A (ja) | メモリ管理方法およびメモリ管理装置、並びに記録媒体 | |
| JPH04107634A (ja) | メモリデータバイパス制御方式 | |
| JPS601657B2 (ja) | アドレス変換方法 | |
| JPH05324698A (ja) | ベクトルデータ処理装置およびそれに使用されるデータ転送方式 | |
| JPH0216651A (ja) | ディスクキャッシュ制御方式 | |
| JPS6036615B2 (ja) | メモリ制御方式 | |
| JPS6382537A (ja) | アドレス制御回路 | |
| JPH0447344B2 (ja) | ||
| JPH02187840A (ja) | キャッシュメモリ制御方式 | |
| JPH03269650A (ja) | バッファ記憶装置 | |
| JPS63142416A (ja) | 入出力制御方式 | |
| JPH04291642A (ja) | キャッシュ制御方式 | |
| JPH0332820B2 (ja) | ||
| JPS6046450B2 (ja) | 高速バツフアメモリ制御方式 | |
| JPS60123944A (ja) | 情報処理装置におけるバツフアメモリ制御方式 | |
| JPS62197843A (ja) | フアイルアクセス方式 |