JPH10507550A - メモリ・データを処理する方法と装置及びこの装置を含む通信装置 - Google Patents

Abstract

(57)【要約】 本発明は記憶変数の形式でメモリを処理する装置に関係する。本装置は、少なくとも１個のデータ実行装置（ＩＰＵ）と、共通データ・メモリ（ＤＳ）、中央プロセッサ・バス、及び変数の自主的処理用の機能装置（３０）を含む。各変数は論理アドレス又はベース・アドレスを有し、機能装置（３０）は論理アドレスを物理アドレスに変換する装置を含む。機能装置は更に、計算した物理メモリ・アドレスを記憶する第１メモリ装置（１）と、一時的にかつ順番に最後に計算したアドレスを一時的に記憶する第２メモリ装置とを含む。機能装置（３０）には、入力メモリ要求のアドレスを物理語アドレス、特に最後に要求したメモリ・アドレス（Ａ４）と比較する比較装置（ＪＭＦ）が配置されている。アドレスが同じ時（Ａ３＝Ａ４）、最初に要求したメモリ・アドレスのメモリ・データが再使用される。

Description

【発明の詳細な説明】 メモリ・データを処理する方法と装置及びこの装置を含む通信装置 技術分野 本発明はメモリ・データを処理する方法と装置に各々関係する。本発明は又メ モリ・データを処理する前記装置を含む通信装置にも関係する。 データ処理装置内の記憶データ変数のメモリ通信は、変数を記憶する位置とデ ータ処理用の装置との間の相互通信用のデータ通信装置内で利用可能な能力の相 当部分を浪費している。 多数の変数がある語のメモリ域を共用するのが普通である。語のメモリ域を共 用する変数はメモリ詰め込みの観点から有効である。特に、このような共用はメ モリ・アクセスの回数を減少させる点で貢献している。しかしながら、これにも 係わらず、利用可能な能力が時々有効には使用されていない。 例えば、非常に大量のメモリを必要とする実時間でデータを処理する大規模シ ステムでは、高度の記憶通信能力が提供可能となるようメモリの機構を有するこ とが特に重要である。 背景技術 変数を記憶する位置とデータを処理すべき装置との間でいかに有効に記憶し通 信する能力を使用するかについて多くの異なる方法が提案されている。内部的な 観点からはデータ処理装置と比較するとメモリは比較的遅いことが問題である。 これらの問題に対する既知の解決法によりメモリ・アクセスの効率的な使用を行 おうとしていた。 ＵＳ−Ａ−４，３５４，２３１号では、キャッシュ技術を使用している。キャ ッシュ技術は、頻繁に使用されるメモリ・データを高速メモリ、すなわち各種の アルゴリズムにより制御されるいわゆるキャッシュ・メモリに記憶することを基 にしている。そのため遅いメモリへのメモリ操作は相当短いアクセス時間を有す るキャッシュ・メモリによりしばしば処理される。ＵＳ−Ａ−４，３５４，２３ １号によると、待ち時間を短縮するため適当なプログラム命令を実行すべき前の 時間にアドレス計算が開始される。命令実行の時間を短縮するため上述の米国文 書による装置は、プログラム・メモリから読み出した命令が実行バッファに連続 的にかつ一時的に記憶されるバッファ・メモリを含む。実行バッファは異なる種 類の命令に設けられ、第１種はデータ・メモリの読み取り又は書き込みに関係し 、第２種の命令はレジスタ・メモリにアドレス・パラメータを配置する。指示が 登録装置にあり、命令を処理すべきでかつその命令が上述の第１種である時にア ドレスを変更するため、又は伝送を実行した後に登録装置から指示を取り除くた め、レジスタ・メモリからアドレス処理装置へアドレス・パラメータの開始・転 送を意図している第１及び第２の作動装置と、アドレス処理装置に接続された第 ２作動装置は、同時に先行記憶命令のどれも第２種、すなわちアドレス・パラメ ータをレジスタ・メモリ等に配置する種類、ではない時に絶対アドレスの計算の 開始用に基準メモリからアドレス処理装置へ読み出されたベース・アドレスに各 々応答する。このようにして有効な時間の使用を介してある種の時間節約が行わ れる。しかしながら、大きくはない時間節約以外に、キャッシュ技術の応用例が 実際に所要の結果を与えず、事実効率が悪くなるようにシステムのメモリ・デー タが局所化されている。 さらに、キャッシュ技術はランダムに発生するデータ・アクセスには有効でな い。 ＥＰ−Ａ−０，４３９，０２５号は、命令プリフェッチ装置、メモリ、プロセ ッサ・バス、機能装置を含み、後者が論理アドレスを変換し、キャッシュ・メモ リ中の先行メモリ・アクセスの記憶と入ってくるメモリ要求の記憶を行うデファ ード・キャッシュ・ロードを有するデータ・プロセッサを開示している。さらに 、アドレスの比較を行い、対応がある場合、先行要求のメモリ・データは再使用 される。 しかしながら、ＥＰ−Ａ−０，４３９，０２５号によるシステムは、時々不便 なことがあるプリバッファリング又はプリフェッチを予め想定している。さらに 、データが規則的に到達すること、すなわちデータが拡散しないことが予めの条 件である。さらに、中間バッファが必要である。従って、この装置は複雑化し、 又ランダムに発生するデータ等には使用不能であり、この両方共重大な欠点であ る。 アクセスの効率的な利用を得ることおよび高能力を得ることを目的としている 他の既知の方法はインターリーブ構成を基にしている。メモリは多数のメモリ・ バンクから構成され、実際にこれは高速メモリのようにふるまう。連続するメモ リ・アクセスが異なるメモリ・バンクに向かう場合には、インターリーブ技術は ある場合には比較的良好な結果を与える。 しかしながら、多くの場合更にメモリ・アクセスを減少させることが望ましい 。さらに、インターリーブ技術は連続したメモリ・アクセスが同じメモリ・バン クに向かわない場合にのみ有効である。ある同じメモリ語をアドレスする連続的 なメモリ・アクセスに対しては、既知の方法では効率は改善されない。 発明の開示 本発明の目的は、データ処理能力が可能な限り効率的に使用されるような、メ モリ・データを処理する方法とその装置を提供することである。特に、本発明の 目的は、記憶位置とデータ処理装置との間の効率的な通信と共に効率的な記憶を 提供可能なメモリ構成を有する装置を提供することである。特に、メモリ・アク セスが可能な限り効率的に使用されている方法と装置を提供することが本発明の 目的である。さらに、本発明の目的は、メモリ・アクセスの回数を減少可能な方 法とその装置を提供することである。さらに、インデックス変数及び／又は部分 変数及び副データ変数の処理に関連してアクセス回数を減少させる方法と装置を 提供することが本発明の目的である。 さらに、本発明の目的は、能力の相当な増大が提供可能な方法とその装置を、 特に、使用しているメモリ構成とは無関係に、提供することである。特に、本発 明の目的は、インターリーブ、特に能力の観点から非常に効率的なデータ・（プ リ）バッファリングを使用する装置を提供することである。 本発明の更なる目的は、可変フォーマット寸法のインデックス・アドレスの変 数、及びメモリ・アクセスの回数が実際のメモリ・アクセスの回数に対して減少 する装置を提供することである。 さらに、本発明の特別な目的は、メモリ・アクセスの効率的な使用が行われる 数字並列要求源(number parallel requesting sources)を有する装置と方法を提 供することである。 本発明の更に別な目的は、能力を効率的に使用し、メモリ・アクセスを最適な 方法で使用する上述のメモリ・データを処理する装置を含む通信装置を提供する ことである。 特別な目的は、変数がメモリ中に広がっており、データがランダムに到着する 時に使用可能な装置（と方法）を提供することである。特に、前記の不規則性の ため通常のキャッシュが使用不能な時に前記装置を提供する。 さらに、変数が規則的に復帰せず、又変数が実質的に限界のないアドレス域上 に配置されている時に使用可能であり効率的である装置を提供することが特別な 目的である。 変数の同じ物理語アドレスへ向けられた直接又は間接の連続的な要求で、メモ リは実際の語アドレスの最初のメモリ・アクセスに対してのみ作動され、従って メモリ・データ又は読み出しデータは多重使用される方法とその装置を介してこ れらのそして他の目的は達成される。従って、先行、特に先行アクセスとして同 じ語アドレスを有するメモリ・アクセス、前のアクセスでのメモリ・データ、特 に読み込みデータの使用により目的は達成される。これでメモリ・アクセスは節 約される。有効な実施例によると、変数はインデックス変数、部分変数、又は副 変数である。 特に有利な実施例によると、メモリ装置はインターリーブ技術を、そして特に データ（プリ）バッファリング又はプリフェッチを有効に使用する。特にこの場 合のバッファリングは、メモリからの変数の読み出しのアドレス計算とメモリ要 求が前もって発生し、そのプログラム・ステップでデータを必要とする前にデー タ処理装置へ転送されることを意味する。これは能力の相当な増大を提供する。 特に、データは中間バッファを必要とせずに演算レジスタへ直接送られる。 本発明の有利な実施例によると、どの変数がメモリ語の読み出しを計画してい るかとは無関係に、論理アドレスに関係する物理メモリ・アドレスが既知の方法 で変数に表現される時アドレス情報部分が各要求時に得られる。 本発明の特別な実施例によると、本発明はメモリ中の同一語アドレスへ向けら れた連続読み取りアクセスの減少を行う意図のものである。 特に、有利な実施例によると、同じ物理語アドレスの変数への連続書き込みア クセスが減少する。 １つの有利な実施例によると、同じ物理語アドレスを有する変数の連続書き込 み要求に対して、最初のアクセスの読み取りデータは読み出し用の書き込み操作 のメモリ・アクセスに対応する従来の読み取りアクセスと基本的に同様に処理さ れるが、メモリへの書き込みを含む書き込み操作の第２のメモリ・アクセスは、 連続書き込み要求がその自身の読み取りデータのように先行アクセスの書き込み データを受け取るようになっている。一実施例によると、書き込みのメモリ動作 は各変数で実行される。別の実施例によると、書き込みのメモリ動作は、完全な 変数語を処理した時に実行される。語の全ての変数を処理し結果がメモリ中で実 行されるまで実際のメモリ・アドレスを干渉から保護する場合、その時これは有 利である。 １つの有効な実施例によると、可変フォーマットのインデックス・アドレスの 変数がデータ処理装置で使用される。特定の実施例では、多数の並列要求源があ る。従って、この装置は１つ以上のデータ処理装置で並列に使用可能である。こ れは、共通のメモリを要求するとき各種の並列要求源又はデータ処理装置がアク セス障害に殆どさらされないため、間接的に能力を得ることになると言える。 有利な実施例等で引用したこの他の利点に加えて、いくつかの装置を更新する 必要のないことが本発明の利点である。 図面の簡単な説明 本発明は添付の図面を参照して非限定的に以下に更に説明される。 第１図は、本発明による装置の例を図示する。 発明の詳細な説明 第１図は少なくとも１個のデータ処理装置ＩＰＵ２０を含むデータ処理装置１ ０を図示する。図示実施例では、１個のデータ処理装置のみがあるが、同様に２ 個以上も可能である。データ処理装置ＩＰＵはデータ処理用の内部処理レジスタ と算術論理装置ＡＬＵを含む。データ処理装置ＩＰＵはさらにプログラム・メモ リ・ハンドラＰＳＨ、プログラム・メモリＰＳ、レジスタ・メモリＲＭを含む。 データ処理装置１０は共通データメモリＤＳを含む。データ処理装置ＩＰＵとメ モリＤＳとの間の非同期協同動作は同期ビットにより制御される有利な実施例に 従っている。記憶変数用の共通データ・メモリＤＳはいわゆるインターリーブ技 術の使用によりメモリ・バンクにより形成された有利な実施例に従っている。中 央制御のバス及びアクセス・ハンドラ（中央プロセッサ・バス）ＣＰＢはメモリ 要求を実行する。中央プロセッサ・バスＣＰＢはデータ・メモリＤＳのどのメモ リ・バンクが各々空いているか占有されているかに関する情報を制御し保持する 。さらに、中央プロセッサ・バスは各種のメモリ演算の作動時の順番を熟知して いる。データ処理装置は更に変数の自主的処理用の機能装置３０を含む。機能装 置３０には論理アドレスから物理アドレスへの変換用の基準表とアドレス計算回 路がある。さらに、機能装置３０は論理回路、バッファ・レジスタ等を含む。バ ッファ・レジスタ１は基準表とアドレス計算回路の助けで計算される物理メモリ ・アドレス用に配置されている。各要求変数に対して、メモリ語アドレスＢ₁、 Ｂ₂、Ｂ₃、変数アドレスＡ₁、Ａ₂、Ａ₃と共にメモリ語内のフォーマットが記憶 される。さらに、要求変数の演算型式に関する情報、すなわち通常Ｓ、Ｌ、Ｌに よる読み取り又は書き込み型式も記憶される、ここでＳは書き込みを、Ｌは読み 取りを表記する。さらに、バッファ・レジスタ１には状態ビットが記憶される。 有利な実施例によると、バッファ・メモリ１はいわゆるＦＩＦＯメモリ（先入／ 先出）を含む。最後に計算されたアドレスが中間バッファ２にＡ４として記憶さ れる。比較回路ＪＭＦを含む比較装置により、中間バッファの新たな、すなわち 最後に計算されたアドレスＡ４をバッファ・レジスタ１中の先行アドレスＡ３と 比較する。アドレスが同じ場合（Ａ３＝Ａ４）、０又は１であるマーク・ビット がセットされる。 装置１０はさらに、これもＦＩＦＯ型式でよい第２のバッファ・レジスタ３を 含むのが有利である。これは、データ処理装置ＩＰＵ用のオペランド・レジスタ の機能を取り、読み出された変数のレジスタとしての役割を果たす。拡張並列操 作用に、装置は、例えば読み取りメモリ語内の変数のシフトとマスク操作に関係 する変数を用意するための第２の中間レジスタ３Ａを含むことが有利である。 データ・メモリＤＳに記憶されるべき変数用に、これもＦＩＦＯ型式レジスタ でよい第３のバッファ・レジスタ４が更に配置されている。特定の実施例による と、ある種の演算等の効率を更に増加するために特に使用可能な第３の中間レジ スタ４Ａがさらに配置されている。 有利な実施例によると、本装置は以下のように動作する。データ処理装置ＩＰ Ｕのプログラム記憶ハンドラＰＳＨが作動して、その局所アドレスを与えること からプログラム・ステップあたりの変数要求を前もって（プリ）バッファリング するのが有利である。これはオフセットａ、個々の数字及びインデックスとさら に演算の種類、特に読み取り又は書き込み（Ｌ又はＳ）から得られる。次いでア ドレス計算が制御論理を介して作動される。これは、変換を行うために必要な情 報を含む基準表の使用により変数の論理アドレスを対応する物理アドレスに変換 する。このように計算された変数アドレスを処理用のバッファ・レジスタ１に配 置する前に、メモリ語部分がバッファ・レジスタ１の先行変数のメモリ・アドレ スと比較される。この比較は、比較回路を含む比較装置ＪＭＦで実行される。最 後に計算された変数アドレスＡ４がバッファ・レジスタの先行変数アドレスＡ３ と等しい場合、新たなデータ変数が先行変数と同じメモリ語に配置されているこ とを指示するマーク・ビットをセットする。メモリへのバッファされた要求が中 央プロセッサ・バスを介して処理される時、フラッグ・ビットは要求を再度ルー ト決めさせる。これはメモリ・アクセスを発生するか、又は２つの連続するメモ リ・アドレスが同じ場合、先行メモリ・アクセスの読み取りデータの再使用を生 じる。先行メモリ・アクセスの読み取りデータを再使用する時、読み取りデータ はデータ処理装置ＩＰＵの入力データ・バッファ中に既に存在している。機能装 置３０に中間レジスタ３Ａがある場合、データはこの中間レジスタからデータ処 理装置ＩＰＵの入力データ・バッファ３へ転送される。 以下では、連続書き込み要求に関連する場合を簡単に説明する。このような書 き込み操作は２回のメモリ・アクセス、すなわち１回は読み込み、１回は書き込 みを含む。同じ物理語アドレスを有するデータ変数への連続書き込み要求の場合 、読み取りは、読み取り要求のそれと対応する方法で第１要求の読み取りデータ が処理されることを意味し、一方後続の書き込み要求はそれ自身の読み取りデー タの先行アクセスからのデータを受け取る。このことは、ＩＰＵのデータ・バッ ファ中にある先行変数の書き込みデータはデータ処理装置ＩＰＵの入力データ・ バッファ３へ転送されることを意味する。中間レジスタ３Ａ、４Ａが使用されて い る場合、データは１実施例に従って中間レジスタから処理用の装置ＩＰＵの入力 データ・バッファ３へ転送される。従って、実際の演算の型式、すなわち読み込 み又は書き込みと組み合わされたマーク・ビットがメモリ作動と共にバッファ間 の内部データ転送とバッファ・レジスタ１内の転送を制御する。変数処理に必要 なバッファ・レジスタ１の部分はデータ処理装置ＩＰＵのバッファへ転送される 。 本発明はもちろん本明細書で示した実施例に限定されず、上述したように、複 数個のデータ処理装置が並列に動作しても良いし、又多数の他の方法もある。さ らに、変数要求は直接的に連続である必要はなく、別案によると所定の方法で間 に１個以上の変数要求があっても良い。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９６年５月１５日 【補正内容】 請求の範囲 １．記憶データ変数の形式で、ランダムに又はランダムでなく発生するメモリ ・データを処理する装置（１０）であって、少なくとも１個のデータ処理装置（ ＩＰＵ）と、記憶データ変数用の共通データ・メモリ（ＤＳ）と、中央プロセッ サ・バス（ＣＰＢ）と、データ変数の自主的処理用の機能装置（３０）とを含み 、各データ変数は間接論理アドレスを有し、前記機能装置は、変数の論理アドレ ス又はベース・アドレスを物理アドレス又は絶対アドレスに変換する装置を更に 含み、 バッファ・レジスタ、例えばＦＩＦＯレジスタを含む第１メモリ装置（１）が 物理メモリ・アドレスを記憶するために設けられ、第２メモリ装置（２）が入力 メモリ要求ワードアドレスを一時的かつ連続的に記憶するために設けられ、前記 第２メモリ装置（２）中の要求されたメモリワードの物理ワードアドレスを前記 バッファ・レジスタ（１）中の先行するメモリワード要求の物理ワードアドレス と比較し、同一性がある時、すなわち同じメモリワードの直接又は間接連続要求 に対して、先行する要求メモリ・アドレスのメモリ・データを後続の要求にも使 用する比較装置（ＪＭＦ）を含む、 前記装置。 ２．請求の範囲第１項記載の装置において、 前記データ・メモリ（ＤＳ）はインターリーブ技術によるメモリ・バンクを含 む、前記装置。 ３．請求の範囲第１項又は第２項記載の装置において、 前記メモリ装置はデータ（プリ）バッファリングを使用し、１つ以上の物理ワ ードアドレスがＦＩＦＯレジスタを含むバッファ・メモリ（１）に記憶される、 前記装置。 ４．請求の範囲第３項記載の装置において、 （プリ）バッファリング・アドレス計算により、データ・メモリ（ＤＳ）から の変数の読み出しに対するメモリ要求は前もって、すなわち前記データ処理装置 （２０）がデータを必要とする前に、実行され前記データ処理装置（３０）へ転 送される、前記装置。 ５．請求の範囲第１項乃至第４項記載の装置において、 変数の論理アドレス又はベース・アドレスを物理アドレス又は絶対アドレスへ 変換する前記装置は、基準表とアドレス計算回路とを含む、前記装置。 ６．請求の範囲第５項記載の装置において、 前記第１バッファ・レジスタ（１）中には、記憶メモリワードアドレス（Ｂ₁ 、Ｂ₂、Ｂ₃）、変数アドレス（Ａ₁、Ａ₂、Ａ₃）、及び各要求変数のメモリワー ド内のフォーマットが記憶されている、前記装置。 ７．請求の範囲第６項記載の装置において、 前記第１バッファ・レジスタ（１）中には、演算型式（Ｓ，Ｌ）に関する情報 とマーク・ビットの形式の情報部分がさらに記憶されている、前記装置。 ８．請求の範囲第１項乃至第７項記載の装置において、 前記第２メモリ装置は、最後のメモリ要求の物理アドレスを含む中間レジスタ （２）を含む、前記装置。 ９．請求の範囲第１項乃至第８項記載の装置において、 前記比較装置（ＪＭＦ）は、最後の要求の物理アドレス（Ａ４）を先行する要 求の物理アドレス（Ａ３）と比較する比較回路を含み、前記２つの物理アドレス が同一の場合に、これに関する情報が、例えばマーク・ビット等の設定を介して 与えられる、前記装置。 10．請求の範囲第１項乃至第９項記載の装置において、 前記装置内で並列に動作可能な１個以上のデータ処理装置（ＩＰＵ）を含む前 記装置。 11．請求の範囲第１項乃至第１０項記載の装置において、 読み出し変数に関する情報を記憶するための、例えば第２バッファ・レジスタ （３）の形式の第３メモリ装置を更に含む前記装置。 12．請求の範囲第１０項又は第１１項記載の装置において、 前記機能装置は、少なくとも２個の並列データ処理装置（ＩＰＵ）の変数を用 意するための第２中間レジスタ（３Ａ）を含む、前記装置。 13．請求の範囲第１１項又は第１２項記載の装置において、 第２バッファ・レジスタ（３）はＦＩＦＯメモリを含む、前記装置。 14．請求の範囲第８項乃至第１３項記載の装置において、 共通データ・メモリ（ＤＳ）に記憶されるべきデータ変数用の第３バッファ・ レジスタ（４）の形式で第４メモリ装置が更に設けられている、前記装置。 15．請求の範囲第１４項記載の装置において、 データ用の第３中間レジスタ（４Ａ）を含む前記装置。 16．特許請求の範囲第１項乃至第１５項記載の装置において、 前記メモリ内の同じワードアドレスに関する連続読み出し要求に対して、最初 に受け取ったメモリ・アクセスの読み取りデータを使用する前記装置。 17．請求の範囲第１５項記載の装置において、 最初のメモリ・アクセスの読み取りデータを２回以上使用する前記装置。 18．請求の範囲第１項乃至第１７項記載の装置において、 書き込み要求が読み出しのためのメモリ・アクセスと書き込みのためのメモリ ・アクセスとを含み、データ変数への連続書き込み要求に対しては、最初のアク セスに続く書き込み要求が後続のアクセスのための読み出しデータとして最初の アクセスの書き込みデータを使用する、前記装置。 19．少なくとも１個のデータ処理装置（２０）、機能装置（３０）及び共通デ ータ・メモリ（ＤＳ）を含む装置（１０）によりメモリ・データを処理する方法 において、 その局所アドレスを与えることにより、データ処理装置（ＩＰＵ）のプログラ ム記憶ハンドラ（ＰＳＨ）によって前もって変数要求を作動させる段階と、 このように計算された変数アドレス（Ａ４）を第２メモリ装置（２）に記憶す る前に、論理アドレスを物理アドレスに変換する段階と、 最後に計算された変数アドレス（Ａ４）を、バッファ・レジスタ、例えばＦＩ ＦＯレジスタ（１）を含む第１メモリ装置中に記憶した先行変数アドレス（Ａ３ ）と比較装置（ＪＭＦ）中で比較する段階と、 メモリ・アドレスが同じ場合（Ａ４＝Ａ３）に、アクセスに使用した先行メモ リ・アクセスの読み取りデータを再使用することを指示する段階と、 を含む前記方法。 【手続補正書】特許法第１８４条の８第１項 【提出日】１９９７年１月３０日 【補正内容】 20．データ変数を含むメモリ・データを処理する少なくとも１個の装置（１０ ）を含む通信装置において、前記通信装置は、少なくとも１個のデータ処理装置 （ＩＰＵ）（２０）と、変数の論理アドレスを物理アドレスに変換する装置を含 むデータ変数の処理用の少なくとも１個の機能装置（３０）と、少なくとも１個 の共通データ・メモリ（ＤＳ）と、少なくとも１個のアクセス装置と、を含み、 さらに、物理メモリワードアドレスを記憶する第１メモリ装置（１）と、入力 されるメモリ要求ワードアドレスを一時的に記憶する第２メモリ装置（２）と、 要求メモリワードのアドレス（Ａ４）をバッファ・レジスタ（１）中に記憶した 先行するメモリワードのアドレス（Ａ３）と比較する比較装置（ＪＭＦ）を含み 、第２メモリ装置（２）中のメモリワードアドレスがバッファ・レジスタ（１） 中の先行する要求メモリワードのアドレスと直接的又は間接的に同じ場合、先行 するメモリ・アクセスのメモリ・データを使用する、前記通信装置。

Claims (1)

1. 【特許請求の範囲】 １．記憶データ変数の形式でメモリ・データを処理する装置（１０）において 、少なくとも１個のデータ処理装置（ＩＰＵ）と、記憶データ変数用の共通デー タ・メモリ（ＤＳ）と、中央プロセッサ・バス（ＣＰＢ）と、変数の自主的処理 用の機能装置（３０）とを含み、各データ変数は間接論理アドレスを有し、 機能装置は、変数の論理アドレス又はベース・アドレスを物理アドレス又は絶 対アドレスに変換する装置と、物理メモリ・アドレスと入力メモリ要求語アドレ スの一時的かつ連続記憶用の各々第１及び第２のメモリ装置（１、２）と、要求 メモリ語の物理語アドレスを先行メモリ語要求の物理語アドレスとを比較し、同 じメモリ語の直接又は間接連続要求に対して、先行要求メモリ・アドレスのメモ リ・データを後続の要求にも使用する比較装置（ＪＭＦ）と、を含む、 記憶データ変数の形式でメモリ・データを処理する装置。 ２．請求の範囲第１項記載の装置において、 データ・メモリ（ＤＳ）はインターリーブ技術によるメモリ・バンクを含む装 置。 ３．請求の範囲第１項又は第２項記載の装置において、 メモリ装置はデータ（プレ）バッファリングを使用している装置。 ４．請求の範囲第３項記載の装置において、 （プレ）バッファリング・アドレス計算により、データ・メモリ（ＤＳ）から の変数の読み出しに対するメモリ要求は前もって、すなわちデータ処理装置（２ ０）がデータを必要とする前に、実行されデータ処理装置（３０）へ転送される 装置。 ５．請求の範囲第１項乃至第４項記載の装置において、 変数の論理アドレス又はベース・アドレスを物理アドレス又は絶対アドレスへ 変換する前記装置は、基準表とアドレス計算回路とを含む装置。 ６．請求の範囲第５項記載の装置において、 機能装置（３０）の第１メモリ装置は、物理メモリ語アドレスを含む第１バッ ファ・レジスタ（１）を含む装置。 ７．請求の範囲第６項記載の装置において、 第１バッファ・レジスタ（１）中には、記憶メモリ語アドレス（Ｂ₁、Ｂ₂、Ｂ₃ ）、変数アドレス（Ａ₁、Ａ₂、Ａ₃）及び各要求変数のメモリ語内のフォーマッ トがある装置。 ８．請求の範囲第６項記載の装置において、 第１バッファ・レジスタ（１）中には、演算型式（Ｓ，Ｌ）に関する情報とマ ーク・ビットの形式の情報部分がさらに記憶されている装置。 ９．請求の範囲第８項記載の装置において、 第１バッファ・レジスタ（１）はＦＩＦＯレジスタ（先入／先出）として機能 する装置。 10．請求の範囲第１項乃至第９項記載の装置において、