JPS6410858B2 - - Google Patents
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- JPS6410858B2 JPS6410858B2 JP54052458A JP5245879A JPS6410858B2 JP S6410858 B2 JPS6410858 B2 JP S6410858B2 JP 54052458 A JP54052458 A JP 54052458A JP 5245879 A JP5245879 A JP 5245879A JP S6410858 B2 JPS6410858 B2 JP S6410858B2
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- 238000012546 transfer Methods 0.000 claims description 59
- 238000012545 processing Methods 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 7
- 230000010365 information processing Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000010200 validation analysis Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Description
【発明の詳細な説明】
本発明は、セツトアソシアテイブ方式の緩衝記
憶を有する情報処理装置におけるデータ転送方式
に関する。
憶を有する情報処理装置におけるデータ転送方式
に関する。
緩衝記憶を有する情報処理装置では、データ処
理に必要なオペランドをそのつど主記憶と或る複
数バイト単位で対応づけられている緩衝記憶にア
クセスするが、緩衝記憶にそのオペランドが存在
しない場合には、主記憶から緩衝記憶に複数バイ
ト単位の転送を行うようになつている。従来のこ
の種の装置では前記の転送の間処理動作は待たさ
れるのでその分だけ時間損失があり、このため近
い将来必要と思われるデータを緩衝記憶に複数バ
イト転送するプリフエツチ手段を設けて緩衝記憶
内に必要なデータをできるだけ多く記憶させ、こ
れにより前記の時間の損失をなるべく少なくする
ようにしていた。しかし、このようなプリフエツ
チ手段を有していても、プリフエツチに際し緩衝
記憶に格納する単位である複数バイトが全て転送
されてくる前に同一複数バイト内のデータに新た
なデータ転送要求が出されると、複数バイトが全
て転送されてくるまで前記新たなデータ転送要求
の処理を待たせるので、前記新たなデータ転送要
求が必要とするデータバイトがすでに主記憶から
緩衝記憶に転送されてきていても要求元へデータ
バイトを転送できず、その時間分だけ性能が低下
するという欠点があつた。
理に必要なオペランドをそのつど主記憶と或る複
数バイト単位で対応づけられている緩衝記憶にア
クセスするが、緩衝記憶にそのオペランドが存在
しない場合には、主記憶から緩衝記憶に複数バイ
ト単位の転送を行うようになつている。従来のこ
の種の装置では前記の転送の間処理動作は待たさ
れるのでその分だけ時間損失があり、このため近
い将来必要と思われるデータを緩衝記憶に複数バ
イト転送するプリフエツチ手段を設けて緩衝記憶
内に必要なデータをできるだけ多く記憶させ、こ
れにより前記の時間の損失をなるべく少なくする
ようにしていた。しかし、このようなプリフエツ
チ手段を有していても、プリフエツチに際し緩衝
記憶に格納する単位である複数バイトが全て転送
されてくる前に同一複数バイト内のデータに新た
なデータ転送要求が出されると、複数バイトが全
て転送されてくるまで前記新たなデータ転送要求
の処理を待たせるので、前記新たなデータ転送要
求が必要とするデータバイトがすでに主記憶から
緩衝記憶に転送されてきていても要求元へデータ
バイトを転送できず、その時間分だけ性能が低下
するという欠点があつた。
したがつて、本発明の目的は、前記のようなプ
リフエツチに際し、緩衝記憶に格納する単位であ
る複数バイトがまだ転送途中であつても、新たな
データ転送要求が必要とするデータバイトがすで
に主記憶から緩衝記憶に転送されている場合に
は、要求元へデータバイトを転送できるようなデ
ータ転送方式を得るようなものである。
リフエツチに際し、緩衝記憶に格納する単位であ
る複数バイトがまだ転送途中であつても、新たな
データ転送要求が必要とするデータバイトがすで
に主記憶から緩衝記憶に転送されている場合に
は、要求元へデータバイトを転送できるようなデ
ータ転送方式を得るようなものである。
すなわち、本発明によれば、主記憶と、この主
記憶のデータをＮバイト単位で保持するセツトア
ソシアテイブ方式の緩衝記憶と、中央演算処理装
置と、この中央演算処理装置からデータ転送を要
求されたデータが前記緩衝記憶に存在しない場
合、要求されたデータを有する前記主記憶からＮ
バイト転送により前記緩衝記憶にＮバイトデータ
を格納する手段とを有する情報処理装置におい
て、 Ｎバイトに対応するＮ個のフラグおよびＮバイ
トすべてが有効なデータとして前記緩衝記憶に書
込まれていることを示すバリデイテイビツトを前
記緩衝記憶のデイレクトリの全エントリに有し、
前記中央演算処理装置からのデータ転送要求に対
し、該デイレクトリ内にデータが存在しない場合
に、該デイレクトリの対応する前記Ｎ個のフラグ
をセツトし、且つ前記主記憶から転送されてきた
バイトに対応するフラグをリセツトする手段と、 Ｎバイト転送において、最後のデータが転送さ
れ、Ｎ個のフラグがすべてリセツトされたときに
前記バリデイテイビツトをセツトする手段とを備
え、 前記中央演算処理装置からのデータ転送要求に
対し、前記デイレクトリの対応するエントリ内の
アドレスと前記中央演算処理装置からのアドレス
が一致しない場合には、主記憶にデータ転送要求
を出し、アドレスが一致し、かつそのエントリ内
のバリデイテイビツトがセツトされている時に
は、前記緩衝記憶から中央処理装置にデータを転
送し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内の二個
のフラグがすべてリセツトされている場合には、
主記憶にデータ転送要求を出し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内の二個
のフラグのうちの要求されたデータバイトに対応
するフラグがセツトされていれば、中央演算処理
装置へのデータ転送を待たせ、要求されたバイト
データが転送されてから中央演算処理装置に転送
し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内のＮ個
のフラグのうちの要求されたデータバイトに対応
するフラグがセツトされていなければ、前記緩衝
記憶からデータを読出して、中央演算処理装置に
転送するようにしたものである。
記憶のデータをＮバイト単位で保持するセツトア
ソシアテイブ方式の緩衝記憶と、中央演算処理装
置と、この中央演算処理装置からデータ転送を要
求されたデータが前記緩衝記憶に存在しない場
合、要求されたデータを有する前記主記憶からＮ
バイト転送により前記緩衝記憶にＮバイトデータ
を格納する手段とを有する情報処理装置におい
て、 Ｎバイトに対応するＮ個のフラグおよびＮバイ
トすべてが有効なデータとして前記緩衝記憶に書
込まれていることを示すバリデイテイビツトを前
記緩衝記憶のデイレクトリの全エントリに有し、
前記中央演算処理装置からのデータ転送要求に対
し、該デイレクトリ内にデータが存在しない場合
に、該デイレクトリの対応する前記Ｎ個のフラグ
をセツトし、且つ前記主記憶から転送されてきた
バイトに対応するフラグをリセツトする手段と、 Ｎバイト転送において、最後のデータが転送さ
れ、Ｎ個のフラグがすべてリセツトされたときに
前記バリデイテイビツトをセツトする手段とを備
え、 前記中央演算処理装置からのデータ転送要求に
対し、前記デイレクトリの対応するエントリ内の
アドレスと前記中央演算処理装置からのアドレス
が一致しない場合には、主記憶にデータ転送要求
を出し、アドレスが一致し、かつそのエントリ内
のバリデイテイビツトがセツトされている時に
は、前記緩衝記憶から中央処理装置にデータを転
送し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内の二個
のフラグがすべてリセツトされている場合には、
主記憶にデータ転送要求を出し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内の二個
のフラグのうちの要求されたデータバイトに対応
するフラグがセツトされていれば、中央演算処理
装置へのデータ転送を待たせ、要求されたバイト
データが転送されてから中央演算処理装置に転送
し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内のＮ個
のフラグのうちの要求されたデータバイトに対応
するフラグがセツトされていなければ、前記緩衝
記憶からデータを読出して、中央演算処理装置に
転送するようにしたものである。
次に、本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
第１図は、本発明のデータ転送方式が適用され
る緩衝記憶を有する情報処理装置の概略構成を示
したブロツク図である。同図は、主記憶１０、主
記憶１０とＮバイト単位に対応づけられたデータ
を保持する緩衝記憶１１、演算を実行する演算制
御部１２、命令の解読、命令の分岐制御、オペラ
ンドのアドレス計算、オペランドアクセスなどを
実行する命令制御部１３、この命令制御部１３ま
たは演算制御部１２と緩衝記憶１１あるいは主記
憶１０とのデータ転送を制御する主記憶アクセス
制御部１４およびマイクロプログラム制御に必要
な制御記憶部１５とから構成される。上記のう
ち、１２から１５は全体で中央演算装置１６を形
成している。なお、第１図ではマイクロプログラ
ム制御による情報処理装置の実施例を示したもの
であるが、本発明は制御記憶部１５を有しないハ
ードウエア制御による情報処理装置であつても十
分実施し得るものである。
る緩衝記憶を有する情報処理装置の概略構成を示
したブロツク図である。同図は、主記憶１０、主
記憶１０とＮバイト単位に対応づけられたデータ
を保持する緩衝記憶１１、演算を実行する演算制
御部１２、命令の解読、命令の分岐制御、オペラ
ンドのアドレス計算、オペランドアクセスなどを
実行する命令制御部１３、この命令制御部１３ま
たは演算制御部１２と緩衝記憶１１あるいは主記
憶１０とのデータ転送を制御する主記憶アクセス
制御部１４およびマイクロプログラム制御に必要
な制御記憶部１５とから構成される。上記のう
ち、１２から１５は全体で中央演算装置１６を形
成している。なお、第１図ではマイクロプログラ
ム制御による情報処理装置の実施例を示したもの
であるが、本発明は制御記憶部１５を有しないハ
ードウエア制御による情報処理装置であつても十
分実施し得るものである。
第２図は、本発明のデータ転送方式が適用され
る命令形式の一実施例を示した図である。同図で
示されている命令語は命令コードとオペランド１
ないしオペランド３によつて構成されており、こ
れらオペランド１からオペランド３中のA1，A2，
A3はそれぞれのアドレス部、T1，T2，T3はそれ
ぞれデータタイプ（10進数の符号形式、10進数ま
たは文字のビツト長を示す。）N1，N2，N3はそ
れぞれの10進数または文字のオペランド長を示
す。そしてこの命令は、オペランド１とオペラン
ド２のデータを演算し、演算した結果をオペラン
ドにストアする命令である。
る命令形式の一実施例を示した図である。同図で
示されている命令語は命令コードとオペランド１
ないしオペランド３によつて構成されており、こ
れらオペランド１からオペランド３中のA1，A2，
A3はそれぞれのアドレス部、T1，T2，T3はそれ
ぞれデータタイプ（10進数の符号形式、10進数ま
たは文字のビツト長を示す。）N1，N2，N3はそ
れぞれの10進数または文字のオペランド長を示
す。そしてこの命令は、オペランド１とオペラン
ド２のデータを演算し、演算した結果をオペラン
ドにストアする命令である。
第３図は第１図に示した情報処理装置の構成を
処理サイクル毎に分割して示したブロツク図であ
る。同図において、命令制御部１３で行われる処
理動作をＩサイクルと称し、このＩサイクは命令
の解読、オペランドアドレスの計算、主記憶コマ
ンド発生、ページアドレスの実アドレスへの変換
等を実行する。また、主記憶アクセス制御部１
４、緩衝記憶１１、主記憶１０で行われる処理動
作をＣサイクルと称し、このＣサイクルでは前記
Ｉサイクルで発生されたデータを転送要求を受取
り、緩衝記憶１１あるいは必要に応じて主記憶１
０のアクセスを行い、必要ならばアクセスしたデ
ータを演算制御部１４へ転送する動作を行う。さ
らに、演算制御部１４で行われる処理動作をＥサ
イクルと称し、このＥサイクルは主記憶アクセス
１４から転送されたデータを用いて演算の実行を
行う。
処理サイクル毎に分割して示したブロツク図であ
る。同図において、命令制御部１３で行われる処
理動作をＩサイクルと称し、このＩサイクは命令
の解読、オペランドアドレスの計算、主記憶コマ
ンド発生、ページアドレスの実アドレスへの変換
等を実行する。また、主記憶アクセス制御部１
４、緩衝記憶１１、主記憶１０で行われる処理動
作をＣサイクルと称し、このＣサイクルでは前記
Ｉサイクルで発生されたデータを転送要求を受取
り、緩衝記憶１１あるいは必要に応じて主記憶１
０のアクセスを行い、必要ならばアクセスしたデ
ータを演算制御部１４へ転送する動作を行う。さ
らに、演算制御部１４で行われる処理動作をＥサ
イクルと称し、このＥサイクルは主記憶アクセス
１４から転送されたデータを用いて演算の実行を
行う。
ここで前記の第３図で示される３段の先行制御
方式をとり、第２図の命令を実行したときの処理
動作について説明する。
方式をとり、第２図の命令を実行したときの処理
動作について説明する。
第４図は、第２図に示した命令形式のデータ転
送処理を説明するタイミングチヤートを示してい
る。第４図において、Ｉ，Ｃ，Ｅは、第３図のＩ
サイクル、Ｃサイクル、Ｅサイクルでの処理にそ
れぞれ対応する。そして、本発明の先行制御を第
２図の命令の実行に適用すると、まず以下第３図
を併せ参照して、I1にて命令の最初の語、命令語
が緩衝記憶１１の命令バツフア（図示せず）およ
び命令制御部１３へ送られ、その命令の解読が行
われる。このI1時点で命令制御部１３は複数語命
令であること、またプリフエツチを行う命令であ
ることが判断される。
送処理を説明するタイミングチヤートを示してい
る。第４図において、Ｉ，Ｃ，Ｅは、第３図のＩ
サイクル、Ｃサイクル、Ｅサイクルでの処理にそ
れぞれ対応する。そして、本発明の先行制御を第
２図の命令の実行に適用すると、まず以下第３図
を併せ参照して、I1にて命令の最初の語、命令語
が緩衝記憶１１の命令バツフア（図示せず）およ
び命令制御部１３へ送られ、その命令の解読が行
われる。このI1時点で命令制御部１３は複数語命
令であること、またプリフエツチを行う命令であ
ることが判断される。
次に、I2では命令の次の語（オペランド１に関
する語）が緩衝記憶１１から命令制御部１３に送
られ、その中のオペランドアドレス生成回路２１
によつてオペランド１のアドレスが計算される。
このオペランド１のアドレスは、ページアドレス
変換回路２２によつてアドレス変換され、そのア
ドレスが主記憶アドレス制御部１４に転送される
と同時に、命令制御部１３内の主記憶コマンドを
発生回路２３からプリフエツチ要求のコマンドを
主記憶アクセス制御部１４に転送する。
する語）が緩衝記憶１１から命令制御部１３に送
られ、その中のオペランドアドレス生成回路２１
によつてオペランド１のアドレスが計算される。
このオペランド１のアドレスは、ページアドレス
変換回路２２によつてアドレス変換され、そのア
ドレスが主記憶アドレス制御部１４に転送される
と同時に、命令制御部１３内の主記憶コマンドを
発生回路２３からプリフエツチ要求のコマンドを
主記憶アクセス制御部１４に転送する。
次に、I3では命令の次の語（オペランド２に関
する語）が緩衝記憶１１から命令制御部１３に転
送され、上記と同様にオペランドアドレス生成回
路２１によつてオペランド２のアドレスが計算さ
れる。このオペランド２のアドレスもページアド
レス変換回路２２によつてアドレスが変換され、
そのアドレスと主記憶コマンド発生回路２３から
のプリフエツチ要求のコマンドを主記憶アクセス
制御部１４に転送する。このI3と同じタイミング
にてＣサイクルのC1が並列的に処理される。す
なわち、C1では、I2で発生したプリフエツチ要求
を受取つたメモリアクセス制御部１４は、要求さ
れたアドレスを有するＮバイトが緩衝記憶１１に
存在するかどうかを調べ、もし緩衝記憶１１に存
在しない場合は、主記憶１０に対してＮバイト転
送要求を発生する。このＮバイト転送によるデー
タは、緩衝記憶１１の対応するレベルの対応する
エントリに書込まれるが、演算制御部１２には転
送されない。一方、要求されたアドレスを有する
Ｎバイトが緩衝記憶１１に存在するならば、主記
憶アドレス制御部１４は、前記プリフエツチ要求
に対して何の処理も行われない。
する語）が緩衝記憶１１から命令制御部１３に転
送され、上記と同様にオペランドアドレス生成回
路２１によつてオペランド２のアドレスが計算さ
れる。このオペランド２のアドレスもページアド
レス変換回路２２によつてアドレスが変換され、
そのアドレスと主記憶コマンド発生回路２３から
のプリフエツチ要求のコマンドを主記憶アクセス
制御部１４に転送する。このI3と同じタイミング
にてＣサイクルのC1が並列的に処理される。す
なわち、C1では、I2で発生したプリフエツチ要求
を受取つたメモリアクセス制御部１４は、要求さ
れたアドレスを有するＮバイトが緩衝記憶１１に
存在するかどうかを調べ、もし緩衝記憶１１に存
在しない場合は、主記憶１０に対してＮバイト転
送要求を発生する。このＮバイト転送によるデー
タは、緩衝記憶１１の対応するレベルの対応する
エントリに書込まれるが、演算制御部１２には転
送されない。一方、要求されたアドレスを有する
Ｎバイトが緩衝記憶１１に存在するならば、主記
憶アドレス制御部１４は、前記プリフエツチ要求
に対して何の処理も行われない。
次に、I4では、命令のオペランド３に関する語
が緩衝記憶１１から命令制御部１３に送られ、オ
ペランド３のアドレス計算が行われる。オペラン
ド３のアドレスはストアオペランドを示すもので
あるため、プリフエツチの必要はない。このI4と
同じタイミングであるC2では、上記I3で発生した
オペランド２のプリフエツチ要求の処理が行われ
る。このプリフエツチ要求の処理は、上記した
C1で実行したオペランド１のプリフエツチ要求
と同一の処理が行われる。そして、オペランド２
に対するプリフエツチ要求したアドレスを有する
Ｎバイトが緩衝記憶に存在しない場合は、主記憶
１０から１回につきＫバイト単位で合計Ｑ（＝
Ｖ／Ｋ）回でＮバイト転送が行われ、緩衝記憶１
１に確保される。
が緩衝記憶１１から命令制御部１３に送られ、オ
ペランド３のアドレス計算が行われる。オペラン
ド３のアドレスはストアオペランドを示すもので
あるため、プリフエツチの必要はない。このI4と
同じタイミングであるC2では、上記I3で発生した
オペランド２のプリフエツチ要求の処理が行われ
る。このプリフエツチ要求の処理は、上記した
C1で実行したオペランド１のプリフエツチ要求
と同一の処理が行われる。そして、オペランド２
に対するプリフエツチ要求したアドレスを有する
Ｎバイトが緩衝記憶に存在しない場合は、主記憶
１０から１回につきＫバイト単位で合計Ｑ（＝
Ｖ／Ｋ）回でＮバイト転送が行われ、緩衝記憶１
１に確保される。
最後に、Ｅサイクルで処理されるE1からENで
は実際の命令の実行が行われる。すなわち、上記
I2からI4において計算されたアドレスでオペラン
ドアクセス、演算の実行、結果のストアを行う。
なお、上記の場合、先行制御を初期のＩサイクル
の段階でプリフエツチ要求を発生させるもので、
第４図のI2およびI3にオペランド１およびオペラ
ンド２のプリフエツチ要求を示すコマンドを命令
制御部１３内の主記憶コマンド発生回路２３から
主記憶制御部１４に発生していた。しかしなが
ら、プリフエツチ要求は上記実施例に限定される
ものではなく、例えば第１図の制御記憶部１５に
プリフエツチ要求を発生する機能を設けてもさし
つかえない。おな、制御記憶部１５を有しない情
報処理装置では、第１図の演算制御部１２にプリ
フエツチ要求を発生する機能を設けてもさしつか
えない。
は実際の命令の実行が行われる。すなわち、上記
I2からI4において計算されたアドレスでオペラン
ドアクセス、演算の実行、結果のストアを行う。
なお、上記の場合、先行制御を初期のＩサイクル
の段階でプリフエツチ要求を発生させるもので、
第４図のI2およびI3にオペランド１およびオペラ
ンド２のプリフエツチ要求を示すコマンドを命令
制御部１３内の主記憶コマンド発生回路２３から
主記憶制御部１４に発生していた。しかしなが
ら、プリフエツチ要求は上記実施例に限定される
ものではなく、例えば第１図の制御記憶部１５に
プリフエツチ要求を発生する機能を設けてもさし
つかえない。おな、制御記憶部１５を有しない情
報処理装置では、第１図の演算制御部１２にプリ
フエツチ要求を発生する機能を設けてもさしつか
えない。
上記したプリフエツチ動作をより効果的に使用
するためには、プリフエツチによるＮバイト転送
が完全に終了してから実際のオペランドアクセス
が行われた方がよい訳だが、プリフエツチに対す
る主記憶１０のデータ転送が遅れた時、またプリ
フエツチ後のオペランドアクセスが命令制御部１
３または演算制御部１２から早い時期に出された
時などは、プリフエツチが終了しないうちに新た
なオペランドアクセスが出る可能性がある。つま
り、プリフエツチが終了していないうちに同一Ｎ
バイトに対して新たなオペランドアクセスが行わ
れた場合、２重のデータ転送要求が主記憶の同一
Ｎバイトに出力されることがあり得る。この様な
状態になつた時は、プリフエツチの効果がなくな
るばかりでなく、後のオペランドアクセスに遅れ
を生じさせることも起り得る。しかし、従来はこ
れに対して何らの対策もとられておらず、したが
つて時間の損失が生じていたのである。
するためには、プリフエツチによるＮバイト転送
が完全に終了してから実際のオペランドアクセス
が行われた方がよい訳だが、プリフエツチに対す
る主記憶１０のデータ転送が遅れた時、またプリ
フエツチ後のオペランドアクセスが命令制御部１
３または演算制御部１２から早い時期に出された
時などは、プリフエツチが終了しないうちに新た
なオペランドアクセスが出る可能性がある。つま
り、プリフエツチが終了していないうちに同一Ｎ
バイトに対して新たなオペランドアクセスが行わ
れた場合、２重のデータ転送要求が主記憶の同一
Ｎバイトに出力されることがあり得る。この様な
状態になつた時は、プリフエツチの効果がなくな
るばかりでなく、後のオペランドアクセスに遅れ
を生じさせることも起り得る。しかし、従来はこ
れに対して何らの対策もとられておらず、したが
つて時間の損失が生じていたのである。
本発明は、緩衝記憶のデイレクトリに工夫をこ
らし、プリフエツチ要求のコマンドによるデータ
転送が完了しないうちに緩衝記憶の同一Ｎバイト
に対して新たなデータ転送要求が発生した時に、
前記新たなデータ転送がすでに完了しているＭバ
イトに対するものであれば緩衝記憶から読み出し
て要求元に転送し、また転送されてきていないＮ
−Ｍバイトに対するものであれば処理を待ち、主
記憶から転送されてきてから要求元に転送するた
めの機能を有するようにしたものである。
らし、プリフエツチ要求のコマンドによるデータ
転送が完了しないうちに緩衝記憶の同一Ｎバイト
に対して新たなデータ転送要求が発生した時に、
前記新たなデータ転送がすでに完了しているＭバ
イトに対するものであれば緩衝記憶から読み出し
て要求元に転送し、また転送されてきていないＮ
−Ｍバイトに対するものであれば処理を待ち、主
記憶から転送されてきてから要求元に転送するた
めの機能を有するようにしたものである。
第５図は、上記した緩衝記憶１１のデイレクト
リの一例を示した図である。同図において、A0，
A1，……ALはそれぞれレベル０，１，……Ｌに
おける主記憶アドレスを示し、V0，V1，……VL
は同じく各レベルにおけるデイレクトリの有効無
効を示すバリデイテイビツトをあらわし、Pij（ｉ
＝０，１＝Ｌ：Ｊ＝０，１，……Ｑ）は本発明に
おいて特に設けたペンデイングビツト（フラグ）
ともいうべきものである。なおＱは、先に簡単に
触れたが、緩衝記憶１１が主記憶１０のデータを
保持する単位バイト数であるＮを、主記憶１０か
ら１回に転送する単位バイト数であるＫで割つた
商すなわちＮ／Ｋを意味する。数値を挙げて一例
を説明すると、Ｎが16、Ｋが４とすればＱは４と
なる。ここで一例としてレベル０におけるペンデ
イングビツトP00，P01，P0Qについて説明すると、
これらはレベル０に対するＮバイト転送に際し、
主記憶１０からの１回の転送のＫバイト毎に設け
られたペンデイングビツトであつて、主記憶への
Ｎバイト転送要求を出すときにはこれらP00〜P0Q
はすべてセツトされ、主記憶１０からＫバイトデ
ータが転送されてくる毎にそれに対応するペンデ
イングビツトはリセツトされる。ペンデイングビ
ツトでセツトされたままのものが残つているとき
は、それに対応するＫバイトの主記憶からの転送
が未完であることを意味する。同様にP10〜P1Qは
レベル１に対するペンデイングビツトである。同
じことは各レベルのペンデイングビツトにおいて
言える。なお、エントリはこの例では128個（０
〜127）としてある。
リの一例を示した図である。同図において、A0，
A1，……ALはそれぞれレベル０，１，……Ｌに
おける主記憶アドレスを示し、V0，V1，……VL
は同じく各レベルにおけるデイレクトリの有効無
効を示すバリデイテイビツトをあらわし、Pij（ｉ
＝０，１＝Ｌ：Ｊ＝０，１，……Ｑ）は本発明に
おいて特に設けたペンデイングビツト（フラグ）
ともいうべきものである。なおＱは、先に簡単に
触れたが、緩衝記憶１１が主記憶１０のデータを
保持する単位バイト数であるＮを、主記憶１０か
ら１回に転送する単位バイト数であるＫで割つた
商すなわちＮ／Ｋを意味する。数値を挙げて一例
を説明すると、Ｎが16、Ｋが４とすればＱは４と
なる。ここで一例としてレベル０におけるペンデ
イングビツトP00，P01，P0Qについて説明すると、
これらはレベル０に対するＮバイト転送に際し、
主記憶１０からの１回の転送のＫバイト毎に設け
られたペンデイングビツトであつて、主記憶への
Ｎバイト転送要求を出すときにはこれらP00〜P0Q
はすべてセツトされ、主記憶１０からＫバイトデ
ータが転送されてくる毎にそれに対応するペンデ
イングビツトはリセツトされる。ペンデイングビ
ツトでセツトされたままのものが残つているとき
は、それに対応するＫバイトの主記憶からの転送
が未完であることを意味する。同様にP10〜P1Qは
レベル１に対するペンデイングビツトである。同
じことは各レベルのペンデイングビツトにおいて
言える。なお、エントリはこの例では128個（０
〜127）としてある。
第６図は、第５図で示した本発明の特徴である
デイレクトリを用いたときの第１図の情報処理装
置におけるデータ転送の制御をフローチヤートで
あらわした図である。本発明では、バリデイテイ
ビツトおよびペンデイングビツトは、初期にすべ
てリセツトされている。また、データ転送要求が
発生したときは先ず前記ペンデイングビツトを調
べ、要求したデータバイトに対するペンデイング
ビツトがたつていれば、以前に同一Ｎバイトに対
してプリフエツチ要求が出されていて、要求する
データバイトに対する主記憶からの転送がまだ完
了していないことを意味し、データ転送要求の処
理は要求されたデータバイトが主記憶から転送さ
れてくるまで待たされる。すなわち、第６図にお
いて、命令制御部１３または演算制御部１２から
主記憶アクセス制御部１４にデータ転送要求が転
送されて来ると（第３図）、主記憶アクセス制御
部１４は対応するレベルのペンデイングビツトを
S1で調べる。要求するデータバイトに対するペ
ンデイングビツトが１でかつデイレクトリ内のア
ドレスと要求アドレスが一致し、バリデイテイビ
ツトがセツトされていない時は、要求するデータ
バイトがプリフエツチによるデータ転送待ちであ
るため、ペンデイングビツトが０になるまで前記
データ転送要求は受けつけられない。ペンデイン
グビツトが０となりデータ転送要求が受けつけら
れると、S2において普通のリード要求かプリフ
エツチ要求かを調べる。
デイレクトリを用いたときの第１図の情報処理装
置におけるデータ転送の制御をフローチヤートで
あらわした図である。本発明では、バリデイテイ
ビツトおよびペンデイングビツトは、初期にすべ
てリセツトされている。また、データ転送要求が
発生したときは先ず前記ペンデイングビツトを調
べ、要求したデータバイトに対するペンデイング
ビツトがたつていれば、以前に同一Ｎバイトに対
してプリフエツチ要求が出されていて、要求する
データバイトに対する主記憶からの転送がまだ完
了していないことを意味し、データ転送要求の処
理は要求されたデータバイトが主記憶から転送さ
れてくるまで待たされる。すなわち、第６図にお
いて、命令制御部１３または演算制御部１２から
主記憶アクセス制御部１４にデータ転送要求が転
送されて来ると（第３図）、主記憶アクセス制御
部１４は対応するレベルのペンデイングビツトを
S1で調べる。要求するデータバイトに対するペ
ンデイングビツトが１でかつデイレクトリ内のア
ドレスと要求アドレスが一致し、バリデイテイビ
ツトがセツトされていない時は、要求するデータ
バイトがプリフエツチによるデータ転送待ちであ
るため、ペンデイングビツトが０になるまで前記
データ転送要求は受けつけられない。ペンデイン
グビツトが０となりデータ転送要求が受けつけら
れると、S2において普通のリード要求かプリフ
エツチ要求かを調べる。
S2における調査で普通のリード要求であると
判断したときは、デイレクトリにアドレスが格納
されているか、バリデイテイビツトがセツトされ
ているかをS3で調べ、デイレクトリにアドレス
が格納されており、かつバリデイテイビツトがセ
ツトされていると、デイレクトリヒツトであり、
S4で緩衝記憶の対応するデータバイトを演算制
御部１２または命令制御部１３に転送し終了す
る。
判断したときは、デイレクトリにアドレスが格納
されているか、バリデイテイビツトがセツトされ
ているかをS3で調べ、デイレクトリにアドレス
が格納されており、かつバリデイテイビツトがセ
ツトされていると、デイレクトリヒツトであり、
S4で緩衝記憶の対応するデータバイトを演算制
御部１２または命令制御部１３に転送し終了す
る。
一方、S3で調べた結果、対応するデータバイ
トが緩衝記憶に存在しない場合は、S5にて演算
制御部１２、命令制御部１３の実行を停止させ、
S6にて主記憶１０に対してリード要求を発生す
る。S7で主記憶１０からのリードデータの転送
が完了すると、S8にて緩衝記憶１１の対応する
レベルの対応するエントリに前記リードデータを
書き込み、さらにS9にてデイレクトリの対応す
るバリデイテイビツトをセツトする。前記により
対応するデータバイトが緩衝記憶１１に確保され
ると、S10にて前記リードデータを演算制御部１
２または命令制御部１３へ転送し、S11にて演算
制御部１２、命令制御部１３の実行を再開し終了
する。
トが緩衝記憶に存在しない場合は、S5にて演算
制御部１２、命令制御部１３の実行を停止させ、
S6にて主記憶１０に対してリード要求を発生す
る。S7で主記憶１０からのリードデータの転送
が完了すると、S8にて緩衝記憶１１の対応する
レベルの対応するエントリに前記リードデータを
書き込み、さらにS9にてデイレクトリの対応す
るバリデイテイビツトをセツトする。前記により
対応するデータバイトが緩衝記憶１１に確保され
ると、S10にて前記リードデータを演算制御部１
２または命令制御部１３へ転送し、S11にて演算
制御部１２、命令制御部１３の実行を再開し終了
する。
ところで、前記S2においてプリフエツチのコ
マンドであることを判断した時の処理はS12に進
み、このS12において対応するデータバイトが緩
衝記憶１１に存在するかどうかを調べる。そし
て、緩衝記憶１１に対応するデータバイトが存在
する（ヒツト）時はプリフエツチコマンドに対し
何の動作も行わず終了する。しかし、対応するデ
ータバイトが緩衝記憶１１に存在しない（ミス）
ときには、S13にてデイレクトリの対応するレベ
ルの対応するエントリのバリデイテイビツトをリ
セツトし、かつ全ペンデイングビツトをセツト
し、さらにS14にて主記憶１０に対してリード要
求を発生する。このリード要求は、S5からS11に
示した普通のリード要求処理の場合とは異なり、
演算制御部１２、命令制御部１３の実行動作は停
止されることなく続行されている。そして、S15
にてリードデータが転送されてきたかどうか調
べ、もしリードデータがが転送されてきたら、
S16にて緩衝記憶１１の対応するレベルの対応す
るエントリに書き込み、S17にて対応するペンデ
イングビツトをリセツトする。次に、S18にて全
ペンデイングビツトがリセツトされているか調べ
る。もしまだセツトされているペンデイングビツ
トが存在すれば、S15に戻つてデータ転送を待
つ。また、全ペンデイングビツトがリセツトされ
ていれば、S19にて対応すバリデイテイビツトを
セツトして動作を終了する。
マンドであることを判断した時の処理はS12に進
み、このS12において対応するデータバイトが緩
衝記憶１１に存在するかどうかを調べる。そし
て、緩衝記憶１１に対応するデータバイトが存在
する（ヒツト）時はプリフエツチコマンドに対し
何の動作も行わず終了する。しかし、対応するデ
ータバイトが緩衝記憶１１に存在しない（ミス）
ときには、S13にてデイレクトリの対応するレベ
ルの対応するエントリのバリデイテイビツトをリ
セツトし、かつ全ペンデイングビツトをセツト
し、さらにS14にて主記憶１０に対してリード要
求を発生する。このリード要求は、S5からS11に
示した普通のリード要求処理の場合とは異なり、
演算制御部１２、命令制御部１３の実行動作は停
止されることなく続行されている。そして、S15
にてリードデータが転送されてきたかどうか調
べ、もしリードデータがが転送されてきたら、
S16にて緩衝記憶１１の対応するレベルの対応す
るエントリに書き込み、S17にて対応するペンデ
イングビツトをリセツトする。次に、S18にて全
ペンデイングビツトがリセツトされているか調べ
る。もしまだセツトされているペンデイングビツ
トが存在すれば、S15に戻つてデータ転送を待
つ。また、全ペンデイングビツトがリセツトされ
ていれば、S19にて対応すバリデイテイビツトを
セツトして動作を終了する。
以上説明したように、本発明においては、デイ
レクトリのペンデイングビツトを主記憶からの転
送バイト単位でもつことにより、データ転送によ
るデータバイトが緩衝記憶に存在すれば、緩衝記
憶に格納する単位の全データバイトが存在しなく
ても、新たな転送要求に対して緩衝記憶から読み
出して要求元にただちに転送し、性能を向上させ
るという効果がある。
レクトリのペンデイングビツトを主記憶からの転
送バイト単位でもつことにより、データ転送によ
るデータバイトが緩衝記憶に存在すれば、緩衝記
憶に格納する単位の全データバイトが存在しなく
ても、新たな転送要求に対して緩衝記憶から読み
出して要求元にただちに転送し、性能を向上させ
るという効果がある。
第１図は本発明のデータ転送方式が適用される
情報処理装置のブロツク図、第２図は本発明のデ
ータ転送方式が適用される命令形式の一実施例示
す図、第３図は第１図で示した情報処理装置の構
成を処理サイクルごとに分割して示したブロツク
図、第４図は第２図に示した命令形式のデータ転
送処理を説明するタイミングチヤート、第５図は
本発明のデータ転送方式に適用する緩衝記憶のデ
イレクトリの実施例を示す図、第６図は第５図の
緩衝記憶のデイレクトリを有する第１図の情報処
理装置の動作手順を示したフローチヤートであ
る。 記号の説明：１０は主記憶、１１は緩衝記憶、
１２は演算制御部、１３は命令制御部、１４は主
記憶アクセス制御部、１５は制御記憶部１２から
１５までを合せた１６は中央演算処理装置、Ｎは
緩衝記憶１１が主記憶１０のデータを保持する単
位バイト数、Ｋは主記憶１０から１回に転送する
単位バイト数をそれぞれあらわしており、また第
５図において、A0〜ALはレベルＯ〜Ｌにそれぞ
れ対応する主記憶アドレス、V0〜VLは同じく各
レベルにおけるデイレクトの有効無効を示すバリ
デイテイビツト、P00〜P0Q，P10〜P1Q，……PLO
〜PLQは同じく各レベルにおけるペンデイングビ
ツト、ＱはＮをＫで割つた商（Ｎ／Ｋ）をそれぞ
れあらわしている。
情報処理装置のブロツク図、第２図は本発明のデ
ータ転送方式が適用される命令形式の一実施例示
す図、第３図は第１図で示した情報処理装置の構
成を処理サイクルごとに分割して示したブロツク
図、第４図は第２図に示した命令形式のデータ転
送処理を説明するタイミングチヤート、第５図は
本発明のデータ転送方式に適用する緩衝記憶のデ
イレクトリの実施例を示す図、第６図は第５図の
緩衝記憶のデイレクトリを有する第１図の情報処
理装置の動作手順を示したフローチヤートであ
る。 記号の説明：１０は主記憶、１１は緩衝記憶、
１２は演算制御部、１３は命令制御部、１４は主
記憶アクセス制御部、１５は制御記憶部１２から
１５までを合せた１６は中央演算処理装置、Ｎは
緩衝記憶１１が主記憶１０のデータを保持する単
位バイト数、Ｋは主記憶１０から１回に転送する
単位バイト数をそれぞれあらわしており、また第
５図において、A0〜ALはレベルＯ〜Ｌにそれぞ
れ対応する主記憶アドレス、V0〜VLは同じく各
レベルにおけるデイレクトの有効無効を示すバリ
デイテイビツト、P00〜P0Q，P10〜P1Q，……PLO
〜PLQは同じく各レベルにおけるペンデイングビ
ツト、ＱはＮをＫで割つた商（Ｎ／Ｋ）をそれぞ
れあらわしている。
Claims (1)
- 【特許請求の範囲】 １ 主記憶と、この主記憶のデータをＮバイト単
位で保持するセツトアソシアテイブ方式の緩衝記
憶と、中央演算処理装置と、この中央演算処理装
置からデータ転送を要求されたデータが前記緩衝
記憶に存在しない場合、要求されたデータを有す
る前記主記憶からＮバイト転送により前記緩衝記
憶にＮバイトデータを格納する手段とを有する情
報処理装置において、 Ｎバイトに対応するＮ個のフラグおよびＮバイ
トすべてが有効なデータとして前記緩衝記憶に書
込まれていることを示すバリデイテイビツトを前
記緩衝記憶のデイレクトリの全エントリに有し、
前記中央演算処理装置からのデータ転送要求に対
し、該デイレクトリ内にデータが存在しない場合
に、該デイレクトリの対応する前記Ｎ個のフラグ
をセツトするとともにバリデイテイビツトをリセ
ツトし、且つ前記主記憶から転送されてきたバイ
トに対応するフラグをリセツトする手段と、 Ｎバイト転送において、最後のデータが転送さ
れ、Ｎ個のフラグがすべてリセツトされたときに
前記バリデイテイビツトをセツトする手段とを備
え、 前記中央演算処理装置からのデータ転送要求に
対し、前記デイレクトリの対応するエントリ内の
アドレスと前記中央演算処理装置からのアドレス
が一致しない場合には主記憶にデータ転送要求を
出し、 アドレスが一致し、かつそのエントリ内のバリ
デイテイビツトがセツトされている時には、前記
緩衝記憶から中央処理装置にデータを転送し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内のＮ個
のフラグがすべてリセツトされている場合には、
主記憶にデータ転送要求を出し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内のＮ個
のフラグのうちの要求されたデータバイトに対応
するフラグがセツトされていれば、中央演算処理
装置へのデータ転送を待たせ、要求されたバイト
データが転送されてから中央演算処理装置に転送
し、 アドレスが一致し、かつバリデイテイビツトが
セツトされておらず、対応するエントリ内のＮ個
のフラグのうちの要求されたデータバイトに対応
するフラグがセツトされていなければ、前記緩衝
記憶からデータを読出して、中央演算処理装置に
転送することを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245879A JPS55146682A (en) | 1979-05-01 | 1979-05-01 | Data transfer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245879A JPS55146682A (en) | 1979-05-01 | 1979-05-01 | Data transfer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55146682A JPS55146682A (en) | 1980-11-15 |
| JPS6410858B2 true JPS6410858B2 (ja) | 1989-02-22 |
Family
ID=12915267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5245879A Granted JPS55146682A (en) | 1979-05-01 | 1979-05-01 | Data transfer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55146682A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740245B2 (ja) * | 1987-08-21 | 1995-05-01 | 松下電器産業株式会社 | メモリ干渉検出装置 |
| EP0568231B1 (en) * | 1992-04-29 | 1999-03-10 | Sun Microsystems, Inc. | Methods and apparatus for providing multiple outstanding operations in a cache consistent multiple processor computer system |
| US6826662B2 (en) * | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323052B2 (ja) * | 1973-09-11 | 1978-07-12 |
-
1979
- 1979-05-01 JP JP5245879A patent/JPS55146682A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55146682A (en) | 1980-11-15 |
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