JP3078293B2 - 記憶制御装置 - Google Patents
記憶制御装置Info
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- JP3078293B2 JP3078293B2 JP01258499A JP25849989A JP3078293B2 JP 3078293 B2 JP3078293 B2 JP 3078293B2 JP 01258499 A JP01258499 A JP 01258499A JP 25849989 A JP25849989 A JP 25849989A JP 3078293 B2 JP3078293 B2 JP 3078293B2
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Description
【発明の詳細な説明】 〔概要〕 キャッシュを中央処理装置内に有する情報処理装置，
特にこの種の情報処理装置の中に存在する記憶制御装置
に関し、 現在の命令に必要なデータがキャッシュ内に存在しな
いことにより起動されるフェッチ処理がプリフェッチ処
理によって遅延させられないようにすることを目的と
し、 中央処理装置からのブロック・フェッチの要求を受け
取った時、中央処理装置から送られてきた要求アドレス
で特定される１ブロックのデータを，当該要求アドレス
で特定されるサブブロックから要求アドレスを更新しな
がらサブブロック単位でフェッチする記憶制御装置であ
って、サブブロックをフェッチするためのフェッチ要求
を主記憶装置に発信する際、キャッシュ・ミスヒットに
起因するブロック・フェッチの要求アドレスで特定され
る１ブロック中における当該要求アドレスを基点とする
所定数のサブブロックについてのフェッチを，プリフェ
ッチに起因するサブブロック・フェッチよりも優先的に
行う手段を備えることを特徴とするものである。
特にこの種の情報処理装置の中に存在する記憶制御装置
に関し、 現在の命令に必要なデータがキャッシュ内に存在しな
いことにより起動されるフェッチ処理がプリフェッチ処
理によって遅延させられないようにすることを目的と
し、 中央処理装置からのブロック・フェッチの要求を受け
取った時、中央処理装置から送られてきた要求アドレス
で特定される１ブロックのデータを，当該要求アドレス
で特定されるサブブロックから要求アドレスを更新しな
がらサブブロック単位でフェッチする記憶制御装置であ
って、サブブロックをフェッチするためのフェッチ要求
を主記憶装置に発信する際、キャッシュ・ミスヒットに
起因するブロック・フェッチの要求アドレスで特定され
る１ブロック中における当該要求アドレスを基点とする
所定数のサブブロックについてのフェッチを，プリフェ
ッチに起因するサブブロック・フェッチよりも優先的に
行う手段を備えることを特徴とするものである。
本発明は、主記憶装置の一部の写しを保持するストア
・スルー方式あるいはスワップ方式のキャッシュを中央
処理装置内に有する情報処理装置、特にこの種の情報処
理装置の中に存在する記憶制御装置に関し、主記憶装置
へのブロック・フェッチ動作時のアクセス優先順位決定
方式に関するものである。
・スルー方式あるいはスワップ方式のキャッシュを中央
処理装置内に有する情報処理装置、特にこの種の情報処
理装置の中に存在する記憶制御装置に関し、主記憶装置
へのブロック・フェッチ動作時のアクセス優先順位決定
方式に関するものである。
情報処理装置において、中央処理装置CPU内のキャッ
シュ・メモリに対するアクセス時間に対し、主記憶装置
に対するアクセス時間は非常に大きい。よって、情報処
理装置の処理能力の向上を図るためにはアクセス時間の
小さいキャッシュ・メモリ内に有効なデータを主記憶装
置より効率よく転送する必要がある。
シュ・メモリに対するアクセス時間に対し、主記憶装置
に対するアクセス時間は非常に大きい。よって、情報処
理装置の処理能力の向上を図るためにはアクセス時間の
小さいキャッシュ・メモリ内に有効なデータを主記憶装
置より効率よく転送する必要がある。
第６図は従来の計算機システムの概要を示す図であ
る。同図において、CPUは中央処理装置、IUは命令制御
部、IWRは命令語レジスタ、EUは演算制御部、OWRはオペ
ランド語レジスタ、SUは記憶制御部、CACHEはキャッシ
ュ・メモリ、MCUは記憶制御装置、MSUは主記憶装置をそ
れぞれ示している。。
る。同図において、CPUは中央処理装置、IUは命令制御
部、IWRは命令語レジスタ、EUは演算制御部、OWRはオペ
ランド語レジスタ、SUは記憶制御部、CACHEはキャッシ
ュ・メモリ、MCUは記憶制御装置、MSUは主記憶装置をそ
れぞれ示している。。
第６図に示すような情報処理装置において、命令制御
部IUからのIU REQ信号によりリクエストを受けた記憶制
御部SUは、キャッシュ・メモリCACHE内に該リクエスト
・データが存在する場合には命令制御部IUに対しSTV（S
ATUS VALID）信号を返し、該リクエスト・データがキャ
ッシュ・メモリCACHE内に存在しない場合には命令制御
部IUに対しLMD（LINE MISSING DETECT）信号を返すと共
に、記憶制御装置MCUに対してMCU−REQ信号やMCU−REQ
−ADRS信号などを送出し、これを受けた記憶制御装置MC
Uが主記憶装置MUSを制御することにより、該リクエスト
・データを含むブロック・フェッチが起動される。
部IUからのIU REQ信号によりリクエストを受けた記憶制
御部SUは、キャッシュ・メモリCACHE内に該リクエスト
・データが存在する場合には命令制御部IUに対しSTV（S
ATUS VALID）信号を返し、該リクエスト・データがキャ
ッシュ・メモリCACHE内に存在しない場合には命令制御
部IUに対しLMD（LINE MISSING DETECT）信号を返すと共
に、記憶制御装置MCUに対してMCU−REQ信号やMCU−REQ
−ADRS信号などを送出し、これを受けた記憶制御装置MC
Uが主記憶装置MUSを制御することにより、該リクエスト
・データを含むブロック・フェッチが起動される。
第10図はブロック・フェッチの例を示す図である。ブ
ロック・フェッチは、同図に示すように、64バイト・デ
ータを８バイト境界で区切られた８バイト単位で８回に
わたってフェッチするものである。第10図の例に記され
た数字は８回のフェッチ動作の順序を示したものであ
る。
ロック・フェッチは、同図に示すように、64バイト・デ
ータを８バイト境界で区切られた８バイト単位で８回に
わたってフェッチするものである。第10図の例に記され
た数字は８回のフェッチ動作の順序を示したものであ
る。
また、ブロック・フェッチは、キャッシュ・ミス（キ
ャッシュにリクエスト・データが存在しない状態）を起
したリクエストにより起動される外に、プリフェッチに
より起動される場合がある。なお、記憶制御部SUは、内
部にプリフェッチ機構を有しており、後続の命令処理に
必要になると予見されるデータについてはプリフェッチ
を行う。前者のキャッシュ・ミスによるブロック・フェ
ッチは、該リクエスト・アドレスが現在実行中の命令の
処理において必要なデータの先頭を示しており、通常は
該アドレスから最大８バイト分が必要なデータである。
よって、その64バイトのブロック・データのうち64バイ
ト・ブロック内アドレスで指示される８バイト境界の８
バイト・データとその次の８バイト・データがあれば、
現在必要である８バイト・データは必ず得られる。よっ
て、第10図の例に示された斜線部のフェッチ動作を優先
させることにより、現在実行中の命令の処理が高速化さ
れる。しかし、後者のプリフェッチによるブロック・フ
ェッチにおいては、64バイト・ブロック内アドレスで指
示されるデータが現在実行中の命令の処理において早急
に必要なわけではなく、後続する命令の処理において必
要とされる可能性が高いだけである。従って、前者と同
様の優先度をもつフェッチ動作を行うことは不要であ
る。
ャッシュにリクエスト・データが存在しない状態）を起
したリクエストにより起動される外に、プリフェッチに
より起動される場合がある。なお、記憶制御部SUは、内
部にプリフェッチ機構を有しており、後続の命令処理に
必要になると予見されるデータについてはプリフェッチ
を行う。前者のキャッシュ・ミスによるブロック・フェ
ッチは、該リクエスト・アドレスが現在実行中の命令の
処理において必要なデータの先頭を示しており、通常は
該アドレスから最大８バイト分が必要なデータである。
よって、その64バイトのブロック・データのうち64バイ
ト・ブロック内アドレスで指示される８バイト境界の８
バイト・データとその次の８バイト・データがあれば、
現在必要である８バイト・データは必ず得られる。よっ
て、第10図の例に示された斜線部のフェッチ動作を優先
させることにより、現在実行中の命令の処理が高速化さ
れる。しかし、後者のプリフェッチによるブロック・フ
ェッチにおいては、64バイト・ブロック内アドレスで指
示されるデータが現在実行中の命令の処理において早急
に必要なわけではなく、後続する命令の処理において必
要とされる可能性が高いだけである。従って、前者と同
様の優先度をもつフェッチ動作を行うことは不要であ
る。
第７図は記憶制御装置におけるアドレス系の制御回路
の構成例を示す図である。同図において、10と11はNAND
回路、12と13は＋８加算器、14と15はセレクタ、16と17
はレジスタ、18はセレクタ、19はレジスタ、20と21はNA
ND回路、22と23はAND回路、24ないし26はフリップ・フ
ロップ、30と31はNAND回路、32と33はAND回路、34と35
はカウンタ、36と37は論理回路をそれぞれ示している。
の構成例を示す図である。同図において、10と11はNAND
回路、12と13は＋８加算器、14と15はセレクタ、16と17
はレジスタ、18はセレクタ、19はレジスタ、20と21はNA
ND回路、22と23はAND回路、24ないし26はフリップ・フ
ロップ、30と31はNAND回路、32と33はAND回路、34と35
はカウンタ、36と37は論理回路をそれぞれ示している。
＋MCU−REQ−ADRSは、セレクタ14の下側入力およびセ
レクタ15の下側入力に印加される。セレクタ14は、＋PO
RT0−GOが低レベルのときには下側入力を出力し、高レ
ベルのときには上側入力を出力する。HAND回路10には、
＋PORT0−GOを反転したものと＋PORT0−VALが入力さ
れ、＋PORT0−VALが高レベルの状態の下では＋PORT0−G
O信号と同一波形の信号が出力される。HAND回路10の出
力がレジスタ16に対するセット信号SETとなり、この信
号が高レベルになると、セレクタ14の出力はレジスタ16
にセットされる。レジスタ16に記憶されるアドレスは、
PORT0−ADRSと呼ばれる。レジスタ16の出力は、＋８回
路12に入力され、＋８回路12の出力はセレクタ14の上側
入力に印加される。符号11ないし17の部分は、符号10な
いし16の部分と同じ構成を持つ。セレクタ18は、＋PORT
0−GOが高レベルのときにはレジスタ16の内容を出力
し、＋PORT1−GOが高レベルのときにはレジスタ17の内
容を出力する。セレクタ18の出力は、レジスタ19にセッ
トされる。レジスタ19のアドレスは、MSU−REQ−ADRSと
呼ばれる。
レクタ15の下側入力に印加される。セレクタ14は、＋PO
RT0−GOが低レベルのときには下側入力を出力し、高レ
ベルのときには上側入力を出力する。HAND回路10には、
＋PORT0−GOを反転したものと＋PORT0−VALが入力さ
れ、＋PORT0−VALが高レベルの状態の下では＋PORT0−G
O信号と同一波形の信号が出力される。HAND回路10の出
力がレジスタ16に対するセット信号SETとなり、この信
号が高レベルになると、セレクタ14の出力はレジスタ16
にセットされる。レジスタ16に記憶されるアドレスは、
PORT0−ADRSと呼ばれる。レジスタ16の出力は、＋８回
路12に入力され、＋８回路12の出力はセレクタ14の上側
入力に印加される。符号11ないし17の部分は、符号10な
いし16の部分と同じ構成を持つ。セレクタ18は、＋PORT
0−GOが高レベルのときにはレジスタ16の内容を出力
し、＋PORT1−GOが高レベルのときにはレジスタ17の内
容を出力する。セレクタ18の出力は、レジスタ19にセッ
トされる。レジスタ19のアドレスは、MSU−REQ−ADRSと
呼ばれる。
NAND回路20には、＋MCU−REQと＋PORT0−VALを反転し
たものが入力される。＋PORT0−VALが低レベルの状態の
下で＋MCU−REQが高レベルになるとNAND回路20の出力は
低レベルになり、＋MCU−REQが低レベルになるとNAND回
路20の出力は高レベルになる。フリップ・フロップ24
は、NAND回路20の出力の立上がりでセットされる。AND
回路22には、＋PORT0−GOと＋PORT0−CNTR−７とが入力
される。＋PORT0−GOと＋PORT0−CNTR−７が両方とも高
レベルのときはAND回路22の出力も高レベルになり、こ
れにより、フリップ・フロップ24はリセットされる。
たものが入力される。＋PORT0−VALが低レベルの状態の
下で＋MCU−REQが高レベルになるとNAND回路20の出力は
低レベルになり、＋MCU−REQが低レベルになるとNAND回
路20の出力は高レベルになる。フリップ・フロップ24
は、NAND回路20の出力の立上がりでセットされる。AND
回路22には、＋PORT0−GOと＋PORT0−CNTR−７とが入力
される。＋PORT0−GOと＋PORT0−CNTR−７が両方とも高
レベルのときはAND回路22の出力も高レベルになり、こ
れにより、フリップ・フロップ24はリセットされる。
NAND回路21には、＋MCU−REQ,＋PORT0−VAL,PORT1−V
ALを反転したものが入力される。＋PORT0−VALが高レベ
ル，＋PORT1−VALが低レベルの状態の下で、＋MCU−REQ
が高レベルになると、NAND回路21の出力は低レベルにな
り、＋MCU−REQが低レベルになるとNAND回路21の出力は
高レベルになる。フリップ・フロップ25は、NAND回路21
の出力の立上がりでセットされる。AND回路23には、＋P
ORT1−GOと＋PORT1−CNTR−７とが入力される。＋PORT0
−GOと＋PORT1−CNTR−７が両方とも高レベルのときはA
ND回路23の出力も高レベルになり、これにより、フリッ
プ・フロップ25はリセットされる。
ALを反転したものが入力される。＋PORT0−VALが高レベ
ル，＋PORT1−VALが低レベルの状態の下で、＋MCU−REQ
が高レベルになると、NAND回路21の出力は低レベルにな
り、＋MCU−REQが低レベルになるとNAND回路21の出力は
高レベルになる。フリップ・フロップ25は、NAND回路21
の出力の立上がりでセットされる。AND回路23には、＋P
ORT1−GOと＋PORT1−CNTR−７とが入力される。＋PORT0
−GOと＋PORT1−CNTR−７が両方とも高レベルのときはA
ND回路23の出力も高レベルになり、これにより、フリッ
プ・フロップ25はリセットされる。
フリップ・フロップ26のリセット端子にはNAND回路20
の出力が印加され、NAND回路20の出力の立上がりでリセ
ットされる。また、フリップ・フロップ26の端子にはNA
ND回路21の出力が印加され、NAND回路21の出力の立上が
りでセットされる。フリップ・フロップ26の出力がNEW
−PORT−NOになる。
の出力が印加され、NAND回路20の出力の立上がりでリセ
ットされる。また、フリップ・フロップ26の端子にはNA
ND回路21の出力が印加され、NAND回路21の出力の立上が
りでセットされる。フリップ・フロップ26の出力がNEW
−PORT−NOになる。
NAND回路30には＋PORT0−GOと＋PORT0−CNTR−７を反
転したものが入力される。NAND回路30の出力がカウンタ
34の＋１端子に入力される。＋PORT0−CNTR−７が低レ
ベルの状態の下で＋PORT0−GOが生成される度に、カウ
ンタ34の内容が＋１される。AND回路32には、＋PORT0−
GOと＋PORT0−CNTR−７が入力される。AND回路32の出力
は、カウンタ34のリセット端子に入力される。＋PORT0
−CNTR−７が高レベルの状態の下で＋PORT0−GOが生成
されると、カウンタ34の内容はリセットされる。カウン
タ34の値は、論理回路36に入力される。論理回路36は、
カウンタ34の値が０または１のときにはPORT0−CNTR−
0,1を高レベルにし、カウンタ34の値が７のときにはPOR
T0−CNTR−７を高レベルにする。符号31ないし37の部分
は、符号30ないし36の部分と同様な動作を行う。カウン
タ34はPORT0−CNTRと呼ばれ、カウンタ35はPORT1−CNTR
と呼ばれる。
転したものが入力される。NAND回路30の出力がカウンタ
34の＋１端子に入力される。＋PORT0−CNTR−７が低レ
ベルの状態の下で＋PORT0−GOが生成される度に、カウ
ンタ34の内容が＋１される。AND回路32には、＋PORT0−
GOと＋PORT0−CNTR−７が入力される。AND回路32の出力
は、カウンタ34のリセット端子に入力される。＋PORT0
−CNTR−７が高レベルの状態の下で＋PORT0−GOが生成
されると、カウンタ34の内容はリセットされる。カウン
タ34の値は、論理回路36に入力される。論理回路36は、
カウンタ34の値が０または１のときにはPORT0−CNTR−
0,1を高レベルにし、カウンタ34の値が７のときにはPOR
T0−CNTR−７を高レベルにする。符号31ないし37の部分
は、符号30ないし36の部分と同様な動作を行う。カウン
タ34はPORT0−CNTRと呼ばれ、カウンタ35はPORT1−CNTR
と呼ばれる。
第８図は従来の記憶制御部の要部の構成例を示す図で
ある。同図において、40はOR回路、42はレジスタをそれ
ぞれ示す。
ある。同図において、40はOR回路、42はレジスタをそれ
ぞれ示す。
OR回路40は、キャシュ・ミスヒットの場合のブロック
・フェッチ要求＋CASHE−MISS−BLOCK−FETCHとプリ・
フェッチの場合のブロック・フェッチ要求＋PRE−FETCH
−BLOCK−FETCHが入力され、OR回路40の出力はレジスタ
42にセットされる。レジスタ42の内容は記憶制御装置MC
Uに対する要求MCU−REQとして記憶制御装置MCUに送られ
る。
・フェッチ要求＋CASHE−MISS−BLOCK−FETCHとプリ・
フェッチの場合のブロック・フェッチ要求＋PRE−FETCH
−BLOCK−FETCHが入力され、OR回路40の出力はレジスタ
42にセットされる。レジスタ42の内容は記憶制御装置MC
Uに対する要求MCU−REQとして記憶制御装置MCUに送られ
る。
第９図は従来の記憶制御装置の要部の構成例を示す図
である。同図において、50はプライオリティ回路、51は
OR回路、52はレジスタをそれぞれ示している。
である。同図において、50はプライオリティ回路、51は
OR回路、52はレジスタをそれぞれ示している。
プライオリティ回路50には、＋PORT0−VAL,＋PORT0−
CNTR−O.1,＋PORT1−VAL,＋PORT1−CNTR−O.1およびNEW
−PORT−NOが入力される。プライオリティ回路50からPO
RT0−GOとPORT1−GOが出力される。PORT0−GOとPORT1−
GOはOR回路51に入力され、OR回路51の出力はレジスタ52
に出力される。レジスタ52の内容は、主記憶装置MSUに
対する要求MSU−REQとして主記憶装置MSUに送られる。
CNTR−O.1,＋PORT1−VAL,＋PORT1−CNTR−O.1およびNEW
−PORT−NOが入力される。プライオリティ回路50からPO
RT0−GOとPORT1−GOが出力される。PORT0−GOとPORT1−
GOはOR回路51に入力され、OR回路51の出力はレジスタ52
に出力される。レジスタ52の内容は、主記憶装置MSUに
対する要求MSU−REQとして主記憶装置MSUに送られる。
プライオリティ回路50によるPORT−GO信号生成の条件
を下記に示す。
を下記に示す。
1.PORT0−VAL,PORT1−VALが両者ともオフの場合には、P
ORT0−GO,PORT1−GOの両者ともオフである。
ORT0−GO,PORT1−GOの両者ともオフである。
2.PORT0−VAL,PORT1−VALのうち片方だけがオンの場合
には、PORT−VALがオンである方のPORT−GOがオンとな
る。
には、PORT−VALがオンである方のPORT−GOがオンとな
る。
3.PORT0−VAL,PORT1−VALの両者ともオンの場合は、 ｉ）PORT0−CNTR 0.1とPORT1 CNTR 0.1が両者ともオ
フの状態の下においては、NEW PORT NOが“0"であればP
ORT1−GOがオンとなり、NEW PORT NOが“1"であればPOR
T0−GOがオンとなる。
フの状態の下においては、NEW PORT NOが“0"であればP
ORT1−GOがオンとなり、NEW PORT NOが“1"であればPOR
T0−GOがオンとなる。
ii）PORT0−CNTR 0.1とPORT1−CNTR 0.1のうち片方が
オンの状態の下では、PORT0−CNTR 0.1がオンである方
のPORT−GOがオンとなる。
オンの状態の下では、PORT0−CNTR 0.1がオンである方
のPORT−GOがオンとなる。
iii）PORT0 CNTR 0.1,PORT1 CNTR 0.1が両者ともオン
の状態の下においては、NEW−PORT−NOが“0"であればP
ORT1−GOがオンとなり、NEW−PORT−NOが“1"であればP
ORT0−GOがオンとなる。
の状態の下においては、NEW−PORT−NOが“0"であればP
ORT1−GOがオンとなり、NEW−PORT−NOが“1"であればP
ORT0−GOがオンとなる。
次に、従来の主記憶アクセスの動作について説明す
る。記憶制御部SUから主記憶制御装置MCUへ送出された
リクエスト・アドレスは、PORT−GO信号（PORT0−GO,PO
RT1−GO:第９図に示されるプリライオリティ回路により
生成される記憶制御装置MCUから主記憶装置MSUへの送出
されるMCU−REQ−ADRS選択信号）が“0"であり、PORT−
VAL信号（PORT0−VAL,PORT1−VAL:ポートの有効性を示
す信号）が“0"の場合にポートに保持される。両者とも
空きの場合には番号の若いポートのバリッド信号（PORT
0−VAL）の方からセットされる。また、ブロック・フェ
ッチは、先に説明したように、該リクエスト・アドレス
をもとに８バイト単位に８回のフェッチが行われる。こ
の８回のリクエスト送出をカウントするPORT CNTR（POR
T0 CNTR,PORT1 CNTR）の出力により、該ブロック・フェ
ッチにおけるリクエスト送出が完了したポートのPORT V
AL信号はリセットされる。
る。記憶制御部SUから主記憶制御装置MCUへ送出された
リクエスト・アドレスは、PORT−GO信号（PORT0−GO,PO
RT1−GO:第９図に示されるプリライオリティ回路により
生成される記憶制御装置MCUから主記憶装置MSUへの送出
されるMCU−REQ−ADRS選択信号）が“0"であり、PORT−
VAL信号（PORT0−VAL,PORT1−VAL:ポートの有効性を示
す信号）が“0"の場合にポートに保持される。両者とも
空きの場合には番号の若いポートのバリッド信号（PORT
0−VAL）の方からセットされる。また、ブロック・フェ
ッチは、先に説明したように、該リクエスト・アドレス
をもとに８バイト単位に８回のフェッチが行われる。こ
の８回のリクエスト送出をカウントするPORT CNTR（POR
T0 CNTR,PORT1 CNTR）の出力により、該ブロック・フェ
ッチにおけるリクエスト送出が完了したポートのPORT V
AL信号はリセットされる。
従来方式においては、第８図に示すように、記憶制御
部SUから主記憶制御装置MCUへの制御信号としては各種
ブロック・フェッチ・リクエストの論理和であるMCU RE
Q信号のみが送出されている。
部SUから主記憶制御装置MCUへの制御信号としては各種
ブロック・フェッチ・リクエストの論理和であるMCU RE
Q信号のみが送出されている。
第９図に示すプライオリティ回路は、第７図のPORT−
CNTRの出力であるPORT−CNTR 0.1（PORT0−CNTR 0.1,PO
RT1−CNTR 0.1:8回送出されるリクエストのうち１回目
か２回目の送出を示す）により64バイト・データ中の最
初の16バイト分のリクエスト・データを認識し、該16バ
イト分のリクエスト送出に関して優先度を与え、NEW−P
ORT−NO信号（新しいリクエストを保持しているポート
の番号を示す）によりリクエストの新旧を認識し、PORT
−GO信号を生成する。また、ポートのPORT−GO信号の論
理和により記憶制御装置MCUから主記憶装置MSUへのMSU
−REQ信号を送出している。
CNTRの出力であるPORT−CNTR 0.1（PORT0−CNTR 0.1,PO
RT1−CNTR 0.1:8回送出されるリクエストのうち１回目
か２回目の送出を示す）により64バイト・データ中の最
初の16バイト分のリクエスト・データを認識し、該16バ
イト分のリクエスト送出に関して優先度を与え、NEW−P
ORT−NO信号（新しいリクエストを保持しているポート
の番号を示す）によりリクエストの新旧を認識し、PORT
−GO信号を生成する。また、ポートのPORT−GO信号の論
理和により記憶制御装置MCUから主記憶装置MSUへのMSU
−REQ信号を送出している。
一般に、命令はシーケンシャルに実行されるものであ
るため、キャッシュ・ミスを起こした命令によってフェ
ッチされるブロック・データの次のブロック・データを
プリフェッチしておくことはしばしばある。第11図のタ
イムチャートは、キャッシュ・ミスを起こした命令のブ
ロック・フェッチ・リクエストをPORT0に保持し、プリ
フェッチによるブロック・フェッチ・リクエストをPORT
1に保持したものであり、これらリクエストの送出が充
分な間隔を保つことなく主記憶装置MSUへ送出された場
合のデータ転送のタイミングを示したものである。この
場合、従来方式においては、タイムチャートに示される
ように、ブロック・フェッチにおける最初の16バイト分
のアクセス優先度は最も高いため、PORT1より送出され
たリクエストの最初の16バイト分のアクセスはPORT0よ
り送出されたリクエストのアクセスを追い越してしま
う。そのため、命令がシーケンシャルに実行されていっ
て最初の16バイトの次のデータが必要になった場合に、
プリフェッチによるブロック・フェッチのデータが先に
転送されるため、命令に必要なデータ転送が遅らされ
る。
るため、キャッシュ・ミスを起こした命令によってフェ
ッチされるブロック・データの次のブロック・データを
プリフェッチしておくことはしばしばある。第11図のタ
イムチャートは、キャッシュ・ミスを起こした命令のブ
ロック・フェッチ・リクエストをPORT0に保持し、プリ
フェッチによるブロック・フェッチ・リクエストをPORT
1に保持したものであり、これらリクエストの送出が充
分な間隔を保つことなく主記憶装置MSUへ送出された場
合のデータ転送のタイミングを示したものである。この
場合、従来方式においては、タイムチャートに示される
ように、ブロック・フェッチにおける最初の16バイト分
のアクセス優先度は最も高いため、PORT1より送出され
たリクエストの最初の16バイト分のアクセスはPORT0よ
り送出されたリクエストのアクセスを追い越してしま
う。そのため、命令がシーケンシャルに実行されていっ
て最初の16バイトの次のデータが必要になった場合に、
プリフェッチによるブロック・フェッチのデータが先に
転送されるため、命令に必要なデータ転送が遅らされ
る。
このように、従来のブロック・フェッチにおいては、
キャッシュ・ミスにより起動されるフェッチ処理がプリ
フェッチにより起動されるフェッチ処理によって遅延さ
せられることがあるため、より有効なデータの転送が充
分に行われないと言ったことがおこっていた。
キャッシュ・ミスにより起動されるフェッチ処理がプリ
フェッチにより起動されるフェッチ処理によって遅延さ
せられることがあるため、より有効なデータの転送が充
分に行われないと言ったことがおこっていた。
本発明は、この点に鑑みて創作なされたものであっ
て、現在の命令に必要なデータがキャッシュに存在しな
いことにより起動されるフェッチ処理がプリフェッチに
より起動されるフェッチ処理によって遅延させられない
ようにすることを目的としている。
て、現在の命令に必要なデータがキャッシュに存在しな
いことにより起動されるフェッチ処理がプリフェッチに
より起動されるフェッチ処理によって遅延させられない
ようにすることを目的としている。
第１図は本発明の原理説明図である。本発明の記憶制
御装置は、 中央処理装置からのブロック・フェッチの要求を受け
取った時、中央処理装置から送られてきた要求アドレス
で特定される１ブロックのデータを，当該要求アドレス
で特定されるサブブロックから要求アドレスを更新しな
がらサブブロック単位で主記憶装置からフェッチする記
憶制御装置であって、 サブブロックをフェッチするためのフェッチ要求を主
記憶装置に発信する際、キャッシュ・ミスヒットに起因
するブロック・フェッチの要求アドレスで特定される１
ブロック中における当該要求アドレスを基点とする所定
数のサブブロックについてのフェッチを，プリフェッチ
に起因するサブブロック・フェッチよりも優先的に行う
手段を備える ことを特徴とするものである。
御装置は、 中央処理装置からのブロック・フェッチの要求を受け
取った時、中央処理装置から送られてきた要求アドレス
で特定される１ブロックのデータを，当該要求アドレス
で特定されるサブブロックから要求アドレスを更新しな
がらサブブロック単位で主記憶装置からフェッチする記
憶制御装置であって、 サブブロックをフェッチするためのフェッチ要求を主
記憶装置に発信する際、キャッシュ・ミスヒットに起因
するブロック・フェッチの要求アドレスで特定される１
ブロック中における当該要求アドレスを基点とする所定
数のサブブロックについてのフェッチを，プリフェッチ
に起因するサブブロック・フェッチよりも優先的に行う
手段を備える ことを特徴とするものである。
記憶制御装置は、中央処理装置からのブロック・フェ
ッチの要求を受け取った時、中央処理装置から送られて
きた要求アドレスで特定される１ブロックのデータを，
当該要求アドレスで特定されるサブブロックから要求ア
ドレスを更新しながらサブブロック単位で主記憶装置か
らフェッチする。
ッチの要求を受け取った時、中央処理装置から送られて
きた要求アドレスで特定される１ブロックのデータを，
当該要求アドレスで特定されるサブブロックから要求ア
ドレスを更新しながらサブブロック単位で主記憶装置か
らフェッチする。
記憶制御装置は、サブブロックのフェッチ要求が競合
した場合、キャッシュ・ミスヒットに起因するものか／
プリフェッチに起因するものか，中央処理装置からの要
求アドレスを基点とする所定数のサブブロックに属する
ものか／否かを参照して、一つのサブブロックのフェッ
チ要求を選択し、選択した方のサブブロックのフェッチ
を実行する。
した場合、キャッシュ・ミスヒットに起因するものか／
プリフェッチに起因するものか，中央処理装置からの要
求アドレスを基点とする所定数のサブブロックに属する
ものか／否かを参照して、一つのサブブロックのフェッ
チ要求を選択し、選択した方のサブブロックのフェッチ
を実行する。
例えば、サブブロックのフェッチ要求F0がキャッシュ
のミスヒットに起因し且つ中央処理装置からの要求アド
レスを基点とする所定数のサブブロックをフェッチする
ものであり、サブブロックのフェッチ要求F1がプリフェ
ッチに起因するものであると仮定する、この場合は、ア
ンド回路A0は論理１を出力し、アンド回路A1は論理０を
出力する。選択部は、A0の出力が論理１でA1の出力が論
理０のときは、フェッチ要求F0を選択し、実行する。
のミスヒットに起因し且つ中央処理装置からの要求アド
レスを基点とする所定数のサブブロックをフェッチする
ものであり、サブブロックのフェッチ要求F1がプリフェ
ッチに起因するものであると仮定する、この場合は、ア
ンド回路A0は論理１を出力し、アンド回路A1は論理０を
出力する。選択部は、A0の出力が論理１でA1の出力が論
理０のときは、フェッチ要求F0を選択し、実行する。
第２図は本発明による計算機システムの概要を示す図
である。記憶制御部SUは、キャッシュ・ミスヒットに基
づくブロック・フェッチを要求する場合には、高レベル
のMCU−REQ,低レベルのMCU−REQ−PFおよびMCU−REQ−A
DRESを記憶制御装置MCUに送り、プリフッチに基づくブ
ロック・フェッチを要求する場合には、高レベルのMCU
−REQ,高レベルのMCU−REQ−PFおよびMCU−REQ−ADRES
を記憶制御装置MCUに送る。
である。記憶制御部SUは、キャッシュ・ミスヒットに基
づくブロック・フェッチを要求する場合には、高レベル
のMCU−REQ,低レベルのMCU−REQ−PFおよびMCU−REQ−A
DRESを記憶制御装置MCUに送り、プリフッチに基づくブ
ロック・フェッチを要求する場合には、高レベルのMCU
−REQ,高レベルのMCU−REQ−PFおよびMCU−REQ−ADRES
を記憶制御装置MCUに送る。
第３図は本発明による記憶制御部の要部の構成例を示
す図である。同図において、43はレジスタを示す。な
お、第８図と同一符号は同一物を示す。
す図である。同図において、43はレジスタを示す。な
お、第８図と同一符号は同一物を示す。
OR回路40には、キャッシュ・ミスヒットの場合のブロ
ック・フェッチ要求＋CASHE−MISS−BLOCK−FETCHとプ
リ・フェッチの場合のブロック・フェッチ要求＋PRE−F
ETCH−BLOCK−FETCHとが入力され、OR回路40の出力はレ
ジスタ42にセットされる。レジスタ42の内容は、記憶制
御装置MCUに対する要求MCU−REQとして記憶制御装置MCU
に送られる。また、＋PRE−FETCH−BLOCK−FETCHは、レ
ジスタ43にセットされる。レジスタ43の内容は、MCU−R
EQ−PFとして記憶制御装置MCUに送られる。
ック・フェッチ要求＋CASHE−MISS−BLOCK−FETCHとプ
リ・フェッチの場合のブロック・フェッチ要求＋PRE−F
ETCH−BLOCK−FETCHとが入力され、OR回路40の出力はレ
ジスタ42にセットされる。レジスタ42の内容は、記憶制
御装置MCUに対する要求MCU−REQとして記憶制御装置MCU
に送られる。また、＋PRE−FETCH−BLOCK−FETCHは、レ
ジスタ43にセットされる。レジスタ43の内容は、MCU−R
EQ−PFとして記憶制御装置MCUに送られる。
第４図は本発明の記憶制御装置の要部の構成例を示す
図である。54と55はラッチ、56と57はAND回路をそれぞ
れ示している。なお、第９図と同一符号は同一物を示し
ている。
図である。54と55はラッチ、56と57はAND回路をそれぞ
れ示している。なお、第９図と同一符号は同一物を示し
ている。
＋MCU−REQ−PFは、ラッチ54,55に印加される。PORT0
−VALを反転したものがラッチ54に対するセット信号SET
になり、PORT1−VALを反転したものがラッチ55に対する
セット信号SETになる。ラッチ54の出力がPORT0−PF−RE
Qとなり、ラッチ55の出力がPORT1−PF−REQとなる。
−VALを反転したものがラッチ54に対するセット信号SET
になり、PORT1−VALを反転したものがラッチ55に対する
セット信号SETになる。ラッチ54の出力がPORT0−PF−RE
Qとなり、ラッチ55の出力がPORT1−PF−REQとなる。
プライオリティ回路50には、＋PORT0−VAL,AND回路56
の出力，＋PORT1−VAL,AND回路57の出力およびNEW−POR
T−NOが入力される。AND回路56には＋PORT0−CNTR−0.1
と＋PORT0−PF−REQを反転したものが入力され、AND回
路57には＋PORT1−CNTR−0.1と＋PORT1−PF−REQを反転
したものが入力される。プライオリティ回路50からPORT
0−GOとPORT1−GOが出力される。PORT0−GOとPORT1−GO
はOR回路51に入力され、OR回路51の出力はレジスタ52に
セットされる。レジスタ52の内容は、主記憶装置MUSに
対する要求MSU−REQとして主記憶装置MSUに送られる。
プライオリティ回路50によるPORT−GO信号生成の条件は
上述した通りであり、PORT0−CNTR 0.1をAND回路56の出
力と読み替え、PORT1−CNTR 0.1をAND回路57の出力と読
み替えれば良い。なお、記憶制御装置におけるアドレス
系の制御回路は、第７図に示したものと同じである。
の出力，＋PORT1−VAL,AND回路57の出力およびNEW−POR
T−NOが入力される。AND回路56には＋PORT0−CNTR−0.1
と＋PORT0−PF−REQを反転したものが入力され、AND回
路57には＋PORT1−CNTR−0.1と＋PORT1−PF−REQを反転
したものが入力される。プライオリティ回路50からPORT
0−GOとPORT1−GOが出力される。PORT0−GOとPORT1−GO
はOR回路51に入力され、OR回路51の出力はレジスタ52に
セットされる。レジスタ52の内容は、主記憶装置MUSに
対する要求MSU−REQとして主記憶装置MSUに送られる。
プライオリティ回路50によるPORT−GO信号生成の条件は
上述した通りであり、PORT0−CNTR 0.1をAND回路56の出
力と読み替え、PORT1−CNTR 0.1をAND回路57の出力と読
み替えれば良い。なお、記憶制御装置におけるアドレス
系の制御回路は、第７図に示したものと同じである。
次に、本発明の動作について説明する。第３図に示す
ように、本発明においては、従来方式におけるキャッシ
ュ・ミスによるブロック・フェッチとプリフェッチによ
るブロック・フェッチの論理和によるMCU REQ信号に加
え、更に該ブロック・フェッチがプリフェッチによるも
のであるか否かを識別するMCU REQ PF信号を記憶制御部
SUから記憶制御装置MCUに送出している。また、記憶制
御装置MCUにおいては、第４図に示すように、該MCU REQ
PF信号を各々のPORT VAL信号によりセットされるラッ
チに保持し、PORT−PF−REQ信号（PORT0−PF−REQ,PORT
1−PF−REQ）を生成し、該PORT−PF−REQ信号が“1"で
ある場合には、ブロック・フェッチの最初の16バイト分
のアクセスを認識することなく優先度を決定するもので
ある。つまり、プリフェッチによるブロック・フェッチ
においては、最初の16バイト分のアクセス優先度はない
ものとして処理している。
ように、本発明においては、従来方式におけるキャッシ
ュ・ミスによるブロック・フェッチとプリフェッチによ
るブロック・フェッチの論理和によるMCU REQ信号に加
え、更に該ブロック・フェッチがプリフェッチによるも
のであるか否かを識別するMCU REQ PF信号を記憶制御部
SUから記憶制御装置MCUに送出している。また、記憶制
御装置MCUにおいては、第４図に示すように、該MCU REQ
PF信号を各々のPORT VAL信号によりセットされるラッ
チに保持し、PORT−PF−REQ信号（PORT0−PF−REQ,PORT
1−PF−REQ）を生成し、該PORT−PF−REQ信号が“1"で
ある場合には、ブロック・フェッチの最初の16バイト分
のアクセスを認識することなく優先度を決定するもので
ある。つまり、プリフェッチによるブロック・フェッチ
においては、最初の16バイト分のアクセス優先度はない
ものとして処理している。
これにより、第５図のタイムチャートに示すように、
キャッシュ・ミスにより起動されたブロック・フェッチ
のアクセスがプリフェッチにより起動されたブロック・
フェッチによるアクセスによって遅延させられることな
く処理され、より有効なデータの転送が可能となる。
キャッシュ・ミスにより起動されたブロック・フェッチ
のアクセスがプリフェッチにより起動されたブロック・
フェッチによるアクセスによって遅延させられることな
く処理され、より有効なデータの転送が可能となる。
キャッシュ・ミスヒットによるブロック・フェッチの
全バイトが必ずしも使用されるわけではなく、確実に使
用されるのは最初の所定数（例えば２）のサブブロック
のデータのみである。よって、この最初の所定数のサブ
ブロックに優先度を与える条件としては、確実に使用さ
れる場合のみとしなければ他の処理の遅延を招くことに
なる。本発明によれば、キャッシュ・ミスヒットにより
フェッチされるブロック・データにおける中央処理装置
からの要求アドレスを基点とする所定数のサブブロック
のフェッチの優先度を，プリフェッチによるサブブロッ
クのフェッチの優先度より高くしているので、従来の技
術の不利な点のみを改良できる。
全バイトが必ずしも使用されるわけではなく、確実に使
用されるのは最初の所定数（例えば２）のサブブロック
のデータのみである。よって、この最初の所定数のサブ
ブロックに優先度を与える条件としては、確実に使用さ
れる場合のみとしなければ他の処理の遅延を招くことに
なる。本発明によれば、キャッシュ・ミスヒットにより
フェッチされるブロック・データにおける中央処理装置
からの要求アドレスを基点とする所定数のサブブロック
のフェッチの優先度を，プリフェッチによるサブブロッ
クのフェッチの優先度より高くしているので、従来の技
術の不利な点のみを改良できる。
第１図は本発明の原理説明図、第２図は本発明による計
算機システムの概要を示す図、第３図は本発明による記
憶制御部の要部の構成例を示すブロック図、第４図は本
発明による記憶制御装置の要部の構成例を示すブロック
図、第５図は本発明の動作を説明するタイムチャート、
第６図は従来の計算機システムの概要を示す図、第７図
は記憶制御装置のアドレス系の制御回路の構成例を示す
ブロック図、第８図は従来の記憶制御部の要部の構成例
を示すブロック図、第９図は従来の記憶制御装置の要部
の構成例を示すブロック図、第10図はブロック・フェッ
チの例を示す図、第11図は従来例の動作を説明するタイ
ムチャートである。 CPU……中央処理装置、IU……命令制御部、IWR……命令
語レジスタ、EU……演算制御部、OWR……オペランド語
レジスタ、SU……記憶制御部、CACHE……キャッシュ・
メモリ、MCU……記憶制御装置、MSU……主記憶装置、10
と11……NAND回路、12と13……＋８加算器、14と15……
セレクタ、16と17……レジスタ、18……セレクタ、19…
…レジスタ、20と21……NAND回路、22と23……AND回
路、24ないし26……フリップ・フロップ、30と31……NA
ND回路、32と33……AND回路、34と35……カウンタ、36
と37……論理回路、40……OR回路、42と43……レジス
タ、50……プライオリティ回路、51……OR回路、52……
レジスタ、54と55……ラッチ、56と57……AND回路。
算機システムの概要を示す図、第３図は本発明による記
憶制御部の要部の構成例を示すブロック図、第４図は本
発明による記憶制御装置の要部の構成例を示すブロック
図、第５図は本発明の動作を説明するタイムチャート、
第６図は従来の計算機システムの概要を示す図、第７図
は記憶制御装置のアドレス系の制御回路の構成例を示す
ブロック図、第８図は従来の記憶制御部の要部の構成例
を示すブロック図、第９図は従来の記憶制御装置の要部
の構成例を示すブロック図、第10図はブロック・フェッ
チの例を示す図、第11図は従来例の動作を説明するタイ
ムチャートである。 CPU……中央処理装置、IU……命令制御部、IWR……命令
語レジスタ、EU……演算制御部、OWR……オペランド語
レジスタ、SU……記憶制御部、CACHE……キャッシュ・
メモリ、MCU……記憶制御装置、MSU……主記憶装置、10
と11……NAND回路、12と13……＋８加算器、14と15……
セレクタ、16と17……レジスタ、18……セレクタ、19…
…レジスタ、20と21……NAND回路、22と23……AND回
路、24ないし26……フリップ・フロップ、30と31……NA
ND回路、32と33……AND回路、34と35……カウンタ、36
と37……論理回路、40……OR回路、42と43……レジス
タ、50……プライオリティ回路、51……OR回路、52……
レジスタ、54と55……ラッチ、56と57……AND回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−284648（ＪＰ，Ａ) 特開 昭63−318652（ＪＰ，Ａ) 特開 昭57−86181（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12
Claims (1)
- 【請求項１】中央処理装置からのブロック・フェッチの
要求を受け取った時、中央処理装置から送られてきた要
求アドレスで特定される１ブロックのデータを，当該要
求アドレスで特定されるサブブロックから要求アドレス
を更新しながらサブブロック単位で主記憶装置からフェ
ッチする記憶制御装置であって、 サブブロックをフェッチするためのフェッチ要求を主記
憶装置に発信する際、キャッシュ・ミスヒットに起因す
るブロック・フェッチの要求アドレスで特定される１ブ
ロック中における当該要求アドレスを基点とする所定数
のサブブロックについてのフェッチを，プリフェッチに
起因するサブブロック・フェッチよりも優先的に行う手
段を備える ことを特徴とする記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01258499A JP3078293B2 (ja) | 1989-10-03 | 1989-10-03 | 記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01258499A JP3078293B2 (ja) | 1989-10-03 | 1989-10-03 | 記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03119446A JPH03119446A (ja) | 1991-05-21 |
| JP3078293B2 true JP3078293B2 (ja) | 2000-08-21 |
Family
ID=17321058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01258499A Expired - Fee Related JP3078293B2 (ja) | 1989-10-03 | 1989-10-03 | 記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3078293B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5593647B2 (ja) * | 2009-07-30 | 2014-09-24 | 日本電気株式会社 | 情報処理装置、ロード命令の遅延判定方法、ロード命令の遅延判定プログラム |
-
1989
- 1989-10-03 JP JP01258499A patent/JP3078293B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03119446A (ja) | 1991-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |