JPS5955546A - フア−ムウエア処理装置 - Google Patents
フア−ムウエア処理装置Info
- Publication number
- JPS5955546A JPS5955546A JP57166069A JP16606982A JPS5955546A JP S5955546 A JPS5955546 A JP S5955546A JP 57166069 A JP57166069 A JP 57166069A JP 16606982 A JP16606982 A JP 16606982A JP S5955546 A JPS5955546 A JP S5955546A
- Authority
- JP
- Japan
- Prior art keywords
- firmware
- instruction
- check
- circuit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はファームウェア処理装置、特にファームウェア
機構を有する電子計算機システムにおいて、ファームウ
ェアによってコントロール可能な制御タグを設けて、処
理装置内のチェック機構を有効とするか無効とするかの
制御をできるようにし、ファームウェアの命令チェック
処理の高速化を可能にしたファームウェア処理装置に関
するものである。
機構を有する電子計算機システムにおいて、ファームウ
ェアによってコントロール可能な制御タグを設けて、処
理装置内のチェック機構を有効とするか無効とするかの
制御をできるようにし、ファームウェアの命令チェック
処理の高速化を可能にしたファームウェア処理装置に関
するものである。
（２）従来技術と問題点
電子計算機システムにおける中央処理装置は、適法命令
を主記憶装置からフェッチして実行するが、例えばシス
テム制御命令や拡張命令や他の計算機をシミュレートす
るような命令等は、処理動作が複雑となるため、一連の
マイクロ命令群に制御を移し、いわゆるファームウェア
によってシミュレーションすることが行われている。
を主記憶装置からフェッチして実行するが、例えばシス
テム制御命令や拡張命令や他の計算機をシミュレートす
るような命令等は、処理動作が複雑となるため、一連の
マイクロ命令群に制御を移し、いわゆるファームウェア
によってシミュレーションすることが行われている。
第１図は一般的なファームウェアの使用例を示す。図中
、１）ま中央処理装置（ＣＰＵ）、２は記憶装置を表わ
す。
、１）ま中央処理装置（ＣＰＵ）、２は記憶装置を表わ
す。
記憶装置２には、オペレーティング嗜システム（Ｏ８）
やオペレーティング・システムの配下で動作する処理プ
ログラム等が直接使用するＯ８領域と、マイクロ命令等
が格納されたファームウエアの機能を実現するためのフ
ァームウェア領域とがある。Ｏ８領域とファームウェア
領域には、例えば先頭４ＫＢにＯＳプレフィックス領域
とファームプレフィックス領域とがそれぞれ設けられて
いる。
やオペレーティング・システムの配下で動作する処理プ
ログラム等が直接使用するＯ８領域と、マイクロ命令等
が格納されたファームウエアの機能を実現するためのフ
ァームウェア領域とがある。Ｏ８領域とファームウェア
領域には、例えば先頭４ＫＢにＯＳプレフィックス領域
とファームプレフィックス領域とがそれぞれ設けられて
いる。
中央処理装置１の動作モードによってＯ８領域の命令ま
たはファームウェア領域の命令のどちらかが有効とされ
る。
たはファームウェア領域の命令のどちらかが有効とされ
る。
例えば、中央処理装置１が、Ｏ８領域において処理■を
実行しているときに、ファームウェア使用命令に出会っ
たとする。ファームウェア使用命令は、例えばオペレー
ション・コードが１６進数でＥ５ＸＸ 、 Ｂ２ＸＸ等
となっている命令である。ここで、ＸＸは詳細分類を示
す。デコーダによってファームウェア使用命令であるこ
とを認知すると、処理■による割込み動作によって、モ
ードを変更し、ファームプレフィックス領域を参照して
、ファームウェア領域の所定のマイクロ命令群に制御を
移行する。処理■によってファームウェア使用命令のシ
ミュレートを行い、処理が終了したときに、処理■によ
って制御を割込み地点のＯ８領域に戻し、続く処理■を
実行する。
実行しているときに、ファームウェア使用命令に出会っ
たとする。ファームウェア使用命令は、例えばオペレー
ション・コードが１６進数でＥ５ＸＸ 、 Ｂ２ＸＸ等
となっている命令である。ここで、ＸＸは詳細分類を示
す。デコーダによってファームウェア使用命令であるこ
とを認知すると、処理■による割込み動作によって、モ
ードを変更し、ファームプレフィックス領域を参照して
、ファームウェア領域の所定のマイクロ命令群に制御を
移行する。処理■によってファームウェア使用命令のシ
ミュレートを行い、処理が終了したときに、処理■によ
って制御を割込み地点のＯ８領域に戻し、続く処理■を
実行する。
ところで、一般に中央処理装置は、各種命令チェック機
構を有しておシ、機械語命令の実行にあたって、命令チ
ェックを行うようにされている。
構を有しておシ、機械語命令の実行にあたって、命令チ
ェックを行うようにされている。
このチェックには、例えば記憶保膜のためのキーーｆニ
ック、アドレッシング会チェック、プログラム・イベン
ト・レコーディング（ＰＥＲ）のためのチェック等各種
存在する。
ック、アドレッシング会チェック、プログラム・イベン
ト・レコーディング（ＰＥＲ）のためのチェック等各種
存在する。
第２図に従来のキー・チェック回路の例を示す。
第２図中、３は中央処理装置内の命令制御部、４は中央
処理装置内の記憶制御部、５はアドレス・レジスタ、６
は主記憶キー・メモリ、７はデータ・レジスタ、８は比
較回路、９はアンド回路、１０はプログラム状態語（Ｐ
ＳＷ） 、１１はキー・チェック有効／無効信号線を表
わす。
処理装置内の記憶制御部、５はアドレス・レジスタ、６
は主記憶キー・メモリ、７はデータ・レジスタ、８は比
較回路、９はアンド回路、１０はプログラム状態語（Ｐ
ＳＷ） 、１１はキー・チェック有効／無効信号線を表
わす。
命令制御部３から命令のアクセス・アドレスが記憶制御
部４へ転送されると、アドレス・レジスタ５に格納され
る。主記憶は、例えば記憶保護単位として２０４８バイ
ト毎のブロックに分割されておシ、この各ブロックに対
応して、７ビツトの主記憶キーと呼ばれる制御フィール
ドが存在する。この主記憶キーは、主記憶キー・メモリ
６に記憶さｔｔてお、１、アクセス・アドレスに対応し
てデータ・レジスタ７に読み出される。また、Ｐｓｗｌ
ｏには主記憶キーと比較して記憶保護の範囲を決定する
目的で使用される保護キーがあシ、比較回路８はデータ
・レジスタ７の内容と保護キーとを比較する。一方、キ
ー・チェック有効／無効信号線１１を介して、命令の種
類やモード等によってキー・チェックの有効／無効を制
御する信号がアンド回路９に供給され、比較回路８によ
る比較結果に基づいて記憶の保護が必要な場合に、割込
み要求信号が出力されるようになっている。
部４へ転送されると、アドレス・レジスタ５に格納され
る。主記憶は、例えば記憶保護単位として２０４８バイ
ト毎のブロックに分割されておシ、この各ブロックに対
応して、７ビツトの主記憶キーと呼ばれる制御フィール
ドが存在する。この主記憶キーは、主記憶キー・メモリ
６に記憶さｔｔてお、１、アクセス・アドレスに対応し
てデータ・レジスタ７に読み出される。また、Ｐｓｗｌ
ｏには主記憶キーと比較して記憶保護の範囲を決定する
目的で使用される保護キーがあシ、比較回路８はデータ
・レジスタ７の内容と保護キーとを比較する。一方、キ
ー・チェック有効／無効信号線１１を介して、命令の種
類やモード等によってキー・チェックの有効／無効を制
御する信号がアンド回路９に供給され、比較回路８によ
る比較結果に基づいて記憶の保護が必要な場合に、割込
み要求信号が出力されるようになっている。
従来、Ｏ８領域の命令については、第２図に示したキー
嗜チェック回路によって、チェックするようにされてい
たが、ファームウェア領域の命令については、キー・チ
ェックが必要な場合に、個々にマイクロ命令によって、
ＰＳＷｌｏや主記憶キー・メモリ６に直接アクセスし、
チェックを行うようにされていた。例えばプログラムの
イベント・レコーディングの記憶変更等の他のチェック
も同様である。従って、ファーウェア使用時には、この
チェックのための処理時間が長くかかるという問題があ
った。
嗜チェック回路によって、チェックするようにされてい
たが、ファームウェア領域の命令については、キー・チ
ェックが必要な場合に、個々にマイクロ命令によって、
ＰＳＷｌｏや主記憶キー・メモリ６に直接アクセスし、
チェックを行うようにされていた。例えばプログラムの
イベント・レコーディングの記憶変更等の他のチェック
も同様である。従って、ファーウェア使用時には、この
チェックのための処理時間が長くかかるという問題があ
った。
（３）発明の目的と構成
本発明は上記問題点の解決を図シ、制御タグを設けて、
この制御タグをコントロールすることによシ、例えば第
２図に図示したようなチェック回路を利用してチェック
することができるようにし、ファームウェアの処理の高
速化を図ることを目的として′いる。そのため、本発明
のファームウェア処理装置は、記憶装置からフェッチし
た命令をチェックする各種命令チェック機構を有すると
ともに、ファームウェア機構を有する電子計算機システ
ムにおいて、ファームウェアによってコントロール可能
な命令チェック用制御タグを設け、該制御タグに基づい
てファームウェアで動作する命令についての命令のチェ
ックを上記命令チェック機構を用いて行うようにしたこ
とを特徴としている。
この制御タグをコントロールすることによシ、例えば第
２図に図示したようなチェック回路を利用してチェック
することができるようにし、ファームウェアの処理の高
速化を図ることを目的として′いる。そのため、本発明
のファームウェア処理装置は、記憶装置からフェッチし
た命令をチェックする各種命令チェック機構を有すると
ともに、ファームウェア機構を有する電子計算機システ
ムにおいて、ファームウェアによってコントロール可能
な命令チェック用制御タグを設け、該制御タグに基づい
てファームウェアで動作する命令についての命令のチェ
ックを上記命令チェック機構を用いて行うようにしたこ
とを特徴としている。
以下、図面を参照しつつ実施例に従って説明する。
（４）発明の実施例
第３図は本発明の一実施例概略構成、第４図は第３図図
示コントロール回路の回路図、第５図は本発明の一実施
例を説明するためのタイム・チャートを示す。
示コントロール回路の回路図、第５図は本発明の一実施
例を説明するためのタイム・チャートを示す。
第３図中、符号工ないし４および１１は第１図および第
２図に対応し、１５はコントロール回路、１６はチェッ
ク回路、２ｏは拡張制御レジスタ、２１は制御タグを表
わす。
２図に対応し、１５はコントロール回路、１６はチェッ
ク回路、２ｏは拡張制御レジスタ、２１は制御タグを表
わす。
コントロール回路１５は、ファームウェアの走行中に動
作し、後述する如く、拡張制御レジスタ（ＥＣＲ）：２
０に設けられた制御タグ２１に基づいて・キー・チェッ
ク有効／無効信号線１１に、チェックを有効とするか無
効とするかの制御信号を出力する回路である。チェック
回路１６は、第２図で説明したキー・チェックを行い、
コントロール回路１５からの制御信号がチェック有効を
示しているときに、もし記憶保護チェックにひっがかっ
た場合には、割込み要求信号を出力する回路である。例
えば、ファームウェア領域においてこのような原因の割
込みが生じた場合、Ｏ８領域のンアームウエア使用命令
に対する割込みとして最終的に処理される。拡張制御レ
ジスタ２０は、ファームウェアによつ℃更新可能であり
、ファームウェアで動作する命令の種類等に対応して、
予め適尚な制御タグ２１を設定しておくことにより、コ
ントロール回路１５にチェック有効／無効についての制
御情報を通知することができるようになっている。
作し、後述する如く、拡張制御レジスタ（ＥＣＲ）：２
０に設けられた制御タグ２１に基づいて・キー・チェッ
ク有効／無効信号線１１に、チェックを有効とするか無
効とするかの制御信号を出力する回路である。チェック
回路１６は、第２図で説明したキー・チェックを行い、
コントロール回路１５からの制御信号がチェック有効を
示しているときに、もし記憶保護チェックにひっがかっ
た場合には、割込み要求信号を出力する回路である。例
えば、ファームウェア領域においてこのような原因の割
込みが生じた場合、Ｏ８領域のンアームウエア使用命令
に対する割込みとして最終的に処理される。拡張制御レ
ジスタ２０は、ファームウェアによつ℃更新可能であり
、ファームウェアで動作する命令の種類等に対応して、
予め適尚な制御タグ２１を設定しておくことにより、コ
ントロール回路１５にチェック有効／無効についての制
御情報を通知することができるようになっている。
コントロール回路１５は、例えば第４図図示の如く構成
される。
される。
第４図において、符号１１．２０．２１は第３図に対応
し、２２は命令コード解析部、２３は比較回路、２４は
命令Ｂバート・レジスタ、２５はデコーダ、２６はラッ
チ、２７はオア（ＯＲ）回路、２８および２９はアンド
（ＡＮＤ）回路、３１および３２はナンド（ＮＡＮＤ
）回路を表わす。
し、２２は命令コード解析部、２３は比較回路、２４は
命令Ｂバート・レジスタ、２５はデコーダ、２６はラッ
チ、２７はオア（ＯＲ）回路、２８および２９はアンド
（ＡＮＤ）回路、３１および３２はナンド（ＮＡＮＤ
）回路を表わす。
チェックを有効とするか無効とするかについての制御情
報を与える制御タグ２１は、拡張制御レジスタ２０に、
例えば１６ビツト分設けられる。
報を与える制御タグ２１は、拡張制御レジスタ２０に、
例えば１６ビツト分設けられる。
各ピットはファームウェアが使用する１６個のペース・
レジスタにそれぞれ対応するようにされ、各ベースレジ
スタごとに記憶保護のチェックを行うかどうかの指定が
可能なようになっている。
レジスタにそれぞれ対応するようにされ、各ベースレジ
スタごとに記憶保護のチェックを行うかどうかの指定が
可能なようになっている。
命令Ｂバート・レジスタ２４には、命令の実行にあたっ
て、主記憶からフェッチされた命令のオペランド部にあ
る４ビツトのペースレジスタ指定情報が設定される。こ
のペースレジスタ指定情報は、デコーダ２５によって、
１６ビツトにデコードされ、比較回路２３によって、制
御タグ２１と比較される。比較結果は、フェーズＡ １
，１リ一ス信号のタイミングで、アンド回路２８を経由
し、ランチ２６にセットされる。フェーズＡリリース信
号は、第５図に示す命令実行過程におけるフェーズＡか
らフェーズＢに移るときに冗せられる信号である。ｌＣ
ＰＵサイクルのタイミング調整のため、ランチ２６が用
いられる。
て、主記憶からフェッチされた命令のオペランド部にあ
る４ビツトのペースレジスタ指定情報が設定される。こ
のペースレジスタ指定情報は、デコーダ２５によって、
１６ビツトにデコードされ、比較回路２３によって、制
御タグ２１と比較される。比較結果は、フェーズＡ １
，１リ一ス信号のタイミングで、アンド回路２８を経由
し、ランチ２６にセットされる。フェーズＡリリース信
号は、第５図に示す命令実行過程におけるフェーズＡか
らフェーズＢに移るときに冗せられる信号である。ｌＣ
ＰＵサイクルのタイミング調整のため、ランチ２６が用
いられる。
アンド回路２９には、否定入力により、ランチ２６の情
報と、当該システムがファームウェア機能を有して二Ｆ
・・す、そのファームウェアを使用していることを示す
モード信号と、ファームウェアが現在走行していること
を示すモード信号とが入力され、ファームウェアが使用
中であって、かつ実際に走行中になっているときに、ラ
ッチ２６の情報がナンド回路３０に供給されるようにな
っている。
報と、当該システムがファームウェア機能を有して二Ｆ
・・す、そのファームウェアを使用していることを示す
モード信号と、ファームウェアが現在走行していること
を示すモード信号とが入力され、ファームウェアが使用
中であって、かつ実際に走行中になっているときに、ラ
ッチ２６の情報がナンド回路３０に供給されるようにな
っている。
一方、ナンド回路３０には、命令コード解析部２２によ
る各命令別のマイクロ・コードの解析結果が、オア回路
２７を経由して供給され、論理演算の結果がキー・チェ
ック有効／無効信号線１１に出力される。また、キーΦ
チェック・タイミング信号が、ナンド回路３１を経由し
て出力され、チェック有効／無効信号出力のタイミング
調整に用いられる。なお、第４図においては、チェック
有効の場合に、キー・チェック有効／無効信号線１１は
“０＃の状態となシ、無効の場合に１″となる。
る各命令別のマイクロ・コードの解析結果が、オア回路
２７を経由して供給され、論理演算の結果がキー・チェ
ック有効／無効信号線１１に出力される。また、キーΦ
チェック・タイミング信号が、ナンド回路３１を経由し
て出力され、チェック有効／無効信号出力のタイミング
調整に用いられる。なお、第４図においては、チェック
有効の場合に、キー・チェック有効／無効信号線１１は
“０＃の状態となシ、無効の場合に１″となる。
命令の実行は、例えば第５図図示の如く行われる。第５
図において、１区切ｐがｌＣＰＵサイクルに対応してい
る。フェーズＡは命令をデコードする“Ａ１″ステート
と、オペランド・アドレスの計算ニ必要なベース・レジ
スタおよびインデックス・レジスタを読み出す“Ａ２″
ステートとからなっている。フェーズＢは、オペランド
・アドレスを生成する“Ｂ１″ステートと、バッファを
読み出す“Ｂ２”ステートとからなっている。フェーズ
ＡからフェーズＢに移るときに、第４図図示ランチ２６
がセットされ、チェック有効／無効のコントロールが行
われる。”ＣＩ ’ステートでバッファとレジスタの読
み出しが行われ、続＜ ”Ｃ２’ステートおよび“Ｄｔ
”ステートで命令が実行される。続いて図示省略した“
Ｅ”ステートおよび“Ｆ＃ステートで、結果のチェック
および書き込みが行われ１命令の処理が終了する。本発
明によれば、“０１″ステートにおけるキー・チェック
の有効／無効をコントロールできることとなる。
図において、１区切ｐがｌＣＰＵサイクルに対応してい
る。フェーズＡは命令をデコードする“Ａ１″ステート
と、オペランド・アドレスの計算ニ必要なベース・レジ
スタおよびインデックス・レジスタを読み出す“Ａ２″
ステートとからなっている。フェーズＢは、オペランド
・アドレスを生成する“Ｂ１″ステートと、バッファを
読み出す“Ｂ２”ステートとからなっている。フェーズ
ＡからフェーズＢに移るときに、第４図図示ランチ２６
がセットされ、チェック有効／無効のコントロールが行
われる。”ＣＩ ’ステートでバッファとレジスタの読
み出しが行われ、続＜ ”Ｃ２’ステートおよび“Ｄｔ
”ステートで命令が実行される。続いて図示省略した“
Ｅ”ステートおよび“Ｆ＃ステートで、結果のチェック
および書き込みが行われ１命令の処理が終了する。本発
明によれば、“０１″ステートにおけるキー・チェック
の有効／無効をコントロールできることとなる。
以上、キー・チェックの場合について説明したが、キー
・チェックの場合に限らず、例えば指定した主記憶領域
内の内容変更等のプログラム事象を監視するいわゆるＰ
ＥＲ機構のチェック等測のチェックについても、全く同
様にコントロールできることは言うまでもない。
・チェックの場合に限らず、例えば指定した主記憶領域
内の内容変更等のプログラム事象を監視するいわゆるＰ
ＥＲ機構のチェック等測のチェックについても、全く同
様にコントロールできることは言うまでもない。
（５）発明の詳細
な説明した如く本発明によれば、ファームウェアによっ
て命令チェック用の制御タグを使い分けることによシ、
チェックを無効としたシ、またはチェックを有効とした
りして、これまでファームウェアが行っていたチェック
を中央処理装置内のチェック機構に代行させ、ファーム
ウェアの処理を高速化させることができる。ファームウ
ェアの機能を拡張・追加する場合にも、命令チェック部
分は制御タグの設定だけでよく、容易に製造できるとと
もに、ファームウェア領域のチェックに要するメモリの
削減も可能となる。
て命令チェック用の制御タグを使い分けることによシ、
チェックを無効としたシ、またはチェックを有効とした
りして、これまでファームウェアが行っていたチェック
を中央処理装置内のチェック機構に代行させ、ファーム
ウェアの処理を高速化させることができる。ファームウ
ェアの機能を拡張・追加する場合にも、命令チェック部
分は制御タグの設定だけでよく、容易に製造できるとと
もに、ファームウェア領域のチェックに要するメモリの
削減も可能となる。
第１図は一般的なファームウェアの使用例、第２図は従
来のキー・チェック回路の例、第３図は本発明の一実施
例構成、第４図は第３図図示コントロール回路の回路図
、第５図は本発明の一実施例を説明するためのタイムチ
ャートを示す。 図中、１は中央処理装置、２は記憶装置、３は命令制御
部、４は記憶制御部、１１はキー・チェック有効／熱効
信号線、１５はコントロール回路、１６はチェック回路
、２１は制御タグを表わす。 特許出願人 畠士通株式会社 代理人 弁理士
来のキー・チェック回路の例、第３図は本発明の一実施
例構成、第４図は第３図図示コントロール回路の回路図
、第５図は本発明の一実施例を説明するためのタイムチ
ャートを示す。 図中、１は中央処理装置、２は記憶装置、３は命令制御
部、４は記憶制御部、１１はキー・チェック有効／熱効
信号線、１５はコントロール回路、１６はチェック回路
、２１は制御タグを表わす。 特許出願人 畠士通株式会社 代理人 弁理士
Claims (1)
- 記憶装置からフェッチした命令をチェックする各種命令
チェック機構を有するとともに、ファームウェア機構を
有する電子計Ｘ機システムにおいて、ファームウェアに
よってコントロール可能な命令チェック用制御タグを設
け、該制御タグに基づいてファームウェアで動作する命
令についての命令のチェックを上記命令チェック機構を
用いて行うようにしたことを特徴とするファームウェア
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166069A JPS5955546A (ja) | 1982-09-24 | 1982-09-24 | フア−ムウエア処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166069A JPS5955546A (ja) | 1982-09-24 | 1982-09-24 | フア−ムウエア処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955546A true JPS5955546A (ja) | 1984-03-30 |
| JPS6252334B2 JPS6252334B2 (ja) | 1987-11-05 |
Family
ID=15824395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166069A Granted JPS5955546A (ja) | 1982-09-24 | 1982-09-24 | フア−ムウエア処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103064653A (zh) * | 1995-08-31 | 2013-04-24 | 英特尔公司 | 控制移位分组数据的位校正的装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517466Y2 (ja) * | 1986-09-04 | 1993-05-11 | ||
| JPS63177337U (ja) * | 1987-05-08 | 1988-11-17 |
-
1982
- 1982-09-24 JP JP57166069A patent/JPS5955546A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103064653A (zh) * | 1995-08-31 | 2013-04-24 | 英特尔公司 | 控制移位分组数据的位校正的装置 |
| CN103064653B (zh) * | 1995-08-31 | 2016-05-18 | 英特尔公司 | 控制移位分组数据的位校正的装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6252334B2 (ja) | 1987-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5247639A (en) | Microprocessor having cache bypass signal terminal | |
| US4347565A (en) | Address control system for software simulation | |
| US4710866A (en) | Method and apparatus for validating prefetched instruction | |
| US5347636A (en) | Data processor which efficiently accesses main memory and input/output devices | |
| JPH0658650B2 (ja) | 仮想計算機システム | |
| US5574887A (en) | Apparatus and method for emulation routine pointer prefetch | |
| US5408622A (en) | Apparatus and method for emulation routine control transfer via host jump instruction creation and insertion | |
| US4757445A (en) | Method and apparatus for validating prefetched instruction | |
| US5003468A (en) | Guest machine execution control system for virutal machine system | |
| JPS5955546A (ja) | フア−ムウエア処理装置 | |
| US5625808A (en) | Read only store as part of cache store for storing frequently used millicode instructions | |
| US5813039A (en) | Guest execution control system, method and computer process for a virtual machine system | |
| US5276892A (en) | Destination control logic for arithmetic and logic unit for digital data processor | |
| JPH06324861A (ja) | Ｃｐｕ制御システム及び制御方法 | |
| JP2001265651A (ja) | データ処理装置 | |
| US6289439B1 (en) | Method, device and microprocessor for performing an XOR clear without executing an XOR instruction | |
| JPS6410858B2 (ja) | ||
| JPH06149669A (ja) | キャッシュデータ転送方式およびキャッシュデータ転送装置 | |
| CA1204216A (en) | Digital data processing system with vertical and horizontal microcode control | |
| EP0229253A2 (en) | Data processor with virtual memory management | |
| JP3014701B2 (ja) | 情報処理装置 | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| WO1985001368A1 (en) | Prefetch validation | |
| JPH02211561A (ja) | プロセッサ及びストアバッファ制御方法 | |
| JPH0535499A (ja) | データ処理装置及びデータ処理方法 |