JPH0658650B2 - 仮想計算機システム - Google Patents
仮想計算機システムInfo
- Publication number
- JPH0658650B2 JPH0658650B2 JP61054704A JP5470486A JPH0658650B2 JP H0658650 B2 JPH0658650 B2 JP H0658650B2 JP 61054704 A JP61054704 A JP 61054704A JP 5470486 A JP5470486 A JP 5470486A JP H0658650 B2 JPH0658650 B2 JP H0658650B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- guest
- register
- tlb
- instruction
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス変換バッファを有する仮想計算機シ
ステムに関する。
ステムに関する。
IBM社の370/XAアーキテクチャの仮想計算機システムで
は、ホスト制御プログラムで仮想計算機実行開始命令
（以下ＳＥ命令と呼ぶ）が実行された後、仮想計算機
（以下、VMと呼ぶ）の動作が開始される。第１図に、Ｓ
Ｅ命令の命令形式を示す。ＳＥ命令は、そのＢ２お
よびＤ２フィールドによって位置付けられる状態記述子
（以下SDと呼ぶ）をオペランドとして指定する。中央処
理装置（以下、CPUと呼ぶ。）の命令実行部は、ＳＥ
命令を実行する為に主記憶装置（以下、MSと呼ぶ）から
SDの各フィールドをCPUのリードウェア資源に設定し、C
PUをゲストVMとして動作させる。この時設定されるハー
ドウェア資源には、ゲストモード・ラッチやPSW，制御
レジスタ(CR)，汎用レジスタ(GR)，プリフィツクスおよ
びMSエクステント・レジスタなどがある。一方、ホスト
の状態はCPU内に保存される。かくて、SDはゲスト命令
から見たゲストVMのアーキテクチャを記述する。
は、ホスト制御プログラムで仮想計算機実行開始命令
（以下ＳＥ命令と呼ぶ）が実行された後、仮想計算機
（以下、VMと呼ぶ）の動作が開始される。第１図に、Ｓ
Ｅ命令の命令形式を示す。ＳＥ命令は、そのＢ２お
よびＤ２フィールドによって位置付けられる状態記述子
（以下SDと呼ぶ）をオペランドとして指定する。中央処
理装置（以下、CPUと呼ぶ。）の命令実行部は、ＳＥ
命令を実行する為に主記憶装置（以下、MSと呼ぶ）から
SDの各フィールドをCPUのリードウェア資源に設定し、C
PUをゲストVMとして動作させる。この時設定されるハー
ドウェア資源には、ゲストモード・ラッチやPSW，制御
レジスタ(CR)，汎用レジスタ(GR)，プリフィツクスおよ
びMSエクステント・レジスタなどがある。一方、ホスト
の状態はCPU内に保存される。かくて、SDはゲスト命令
から見たゲストVMのアーキテクチャを記述する。
ＳＥ命令によって開始されたゲストVMは割込み事象ま
たはインターセプションが発生するまでの間、ゲストプ
ログラムをエミュレートする。割込み事象とは、例えば
入出力割込みや外部割込みなどホストの処理を必要とす
る場合である。インターセプションとは、例えばホスト
処理の必要な命令の実行時に発生する。一部の特権命令
ではインターセプションを発生させるか否かSD内のイン
ターセプション・マスクフィールドで指定できる。
たはインターセプションが発生するまでの間、ゲストプ
ログラムをエミュレートする。割込み事象とは、例えば
入出力割込みや外部割込みなどホストの処理を必要とす
る場合である。インターセプションとは、例えばホスト
処理の必要な命令の実行時に発生する。一部の特権命令
ではインターセプションを発生させるか否かSD内のイン
ターセプション・マスクフィールドで指定できる。
割込み事象またはインターセプションが発生した時、ゲ
ストVMは終了し、CPUはホスト・モードとなり、ＳＥ
命令実行時の状態に復元される。
ストVMは終了し、CPUはホスト・モードとなり、ＳＥ
命令実行時の状態に復元される。
仮想計算機システムにおける重要な技術課題の１つは、
ゲストの「主記憶」を表現する方法である。ＳＥ命令
で開始されたゲストVMでは、ページ記憶モードと優先記
憶モードの２つが用いられる。第２図はページ記憶モー
ドにおけるアドレス変換機構を示している。ゲストの仮
想アドレス(GV)は、ゲスト・アドレス変換によりゲスト
の絶対アドレス(GA)に変換される。このGAがSDで指定さ
れたMSエクステント内にあることをチェックする。GAに
MSオリジン(MSO)が加算され、ホスト仮想アドレス(HV)
が求められる。HVは、ホスト・アドレス変換によりホス
ト絶対アドレス(HA)に変換される。優先記憶モードで
は、ゲストの絶対アドレスがそのままホストの絶対アド
レスとみなされる。いずれのモードにおいても、アドレ
ス変換バッファ(TLB)のエントリには、GVとHAの対が登
録される。したがって、GVでTLBを検索することによりH
Aが求まる。
ゲストの「主記憶」を表現する方法である。ＳＥ命令
で開始されたゲストVMでは、ページ記憶モードと優先記
憶モードの２つが用いられる。第２図はページ記憶モー
ドにおけるアドレス変換機構を示している。ゲストの仮
想アドレス(GV)は、ゲスト・アドレス変換によりゲスト
の絶対アドレス(GA)に変換される。このGAがSDで指定さ
れたMSエクステント内にあることをチェックする。GAに
MSオリジン(MSO)が加算され、ホスト仮想アドレス(HV)
が求められる。HVは、ホスト・アドレス変換によりホス
ト絶対アドレス(HA)に変換される。優先記憶モードで
は、ゲストの絶対アドレスがそのままホストの絶対アド
レスとみなされる。いずれのモードにおいても、アドレ
ス変換バッファ(TLB)のエントリには、GVとHAの対が登
録される。したがって、GVでTLBを検索することによりH
Aが求まる。
上記アーキテクチャの仮想計算機システムにおけるTLB
構成に関して、特開昭57-212680号が知られている。こ
こでは、TLBの各エントリにゲスト・フィールドを１ビ
ット分設け、ホストのアドレス変換情報を登録した時
“０”ゲストVMのアドレス変換情報を登録した時“１”
とする。これによりホスト・エントリとゲスト・エント
リを識別が可能となり、TLB内にホストと１つのゲストV
Mのアドレス変換情報が同時に保持される。しかし、TLB
内に保持できるゲストVMの数が１つに制限される為、例
えば、割込み事象またはインターセプションによってゲ
ストVMの実行を終了した時、該ゲストVMのゲスト・エン
トリをすべて無効化する必要がある。したがって、Ｓ
Ｅ命令によって該ゲストVMを再び起動した場合、前回の
該ゲストVM終了時にTLBに登録されていたエントリに対
応したページをアクセスする時にもアドレス変換が発生
し、命令処理性能上余計なオーバヘッドが生じる。以上
の問題を解決する為には、TLB内にホスト複数のゲストV
Mのアドレス変換情報を同時に保持できる構成とし、ゲ
ストVMを識別する手段を設けることが必要である。
構成に関して、特開昭57-212680号が知られている。こ
こでは、TLBの各エントリにゲスト・フィールドを１ビ
ット分設け、ホストのアドレス変換情報を登録した時
“０”ゲストVMのアドレス変換情報を登録した時“１”
とする。これによりホスト・エントリとゲスト・エント
リを識別が可能となり、TLB内にホストと１つのゲストV
Mのアドレス変換情報が同時に保持される。しかし、TLB
内に保持できるゲストVMの数が１つに制限される為、例
えば、割込み事象またはインターセプションによってゲ
ストVMの実行を終了した時、該ゲストVMのゲスト・エン
トリをすべて無効化する必要がある。したがって、Ｓ
Ｅ命令によって該ゲストVMを再び起動した場合、前回の
該ゲストVM終了時にTLBに登録されていたエントリに対
応したページをアクセスする時にもアドレス変換が発生
し、命令処理性能上余計なオーバヘッドが生じる。以上
の問題を解決する為には、TLB内にホスト複数のゲストV
Mのアドレス変換情報を同時に保持できる構成とし、ゲ
ストVMを識別する手段を設けることが必要である。
ゲストVM識別する手段を設けた従来例として特公昭57-2
3347号公報に示されるものがある。この従来例では、ゲ
ストVM識別情報として、VM-ID（VMモニターによってMS
上に割当てられた領域の先頭アドレス又は最終アドレ
ス）を用い、アドレス変換バッファにVM-IDを記憶する
ためのフィールドを設け、かつVM-IDを設定するための
レジスタを設けている。アドレス変換バッファを検索す
る際は、予めレジスタにVM-IDを設定しておき、アドレ
ス変換バッファから読み出されたVM-IDとレジスタのVM-
IDとを比較して、一致した場合のみGVからHAの変換がな
される。この技術によればあるゲストVMから他のゲスト
VMへ制御が移される場合にアドレス変換バッファの内容
をクリアすることなくそのまま利用できるようになる。
3347号公報に示されるものがある。この従来例では、ゲ
ストVM識別情報として、VM-ID（VMモニターによってMS
上に割当てられた領域の先頭アドレス又は最終アドレ
ス）を用い、アドレス変換バッファにVM-IDを記憶する
ためのフィールドを設け、かつVM-IDを設定するための
レジスタを設けている。アドレス変換バッファを検索す
る際は、予めレジスタにVM-IDを設定しておき、アドレ
ス変換バッファから読み出されたVM-IDとレジスタのVM-
IDとを比較して、一致した場合のみGVからHAの変換がな
される。この技術によればあるゲストVMから他のゲスト
VMへ制御が移される場合にアドレス変換バッファの内容
をクリアすることなくそのまま利用できるようになる。
しかし、VM-IDは、VMモニターというソフトウェアにて
管理されるものであり、ハードウェア側から見た場合VM
-IDとして何が割り当てられているのかわからない。し
たがってVM-IDをレジスタにセットする際、ソフトウェ
アにおいてVM-IDとして何を割り当てたのか検出して、
ソフトウェアにより検出されたVM-IDをレジスタに設定
し、かつソフトウェアによりゲストVMの実行を開始させ
る必要がある。
管理されるものであり、ハードウェア側から見た場合VM
-IDとして何が割り当てられているのかわからない。し
たがってVM-IDをレジスタにセットする際、ソフトウェ
アにおいてVM-IDとして何を割り当てたのか検出して、
ソフトウェアにより検出されたVM-IDをレジスタに設定
し、かつソフトウェアによりゲストVMの実行を開始させ
る必要がある。
本発明の目的は、仮想計算機システムにおけるゲストVM
の実行開始時の処理性能を向上させることにある。
の実行開始時の処理性能を向上させることにある。
本発明では、ゲストVMの識別手段として、該ゲストVMを
起動したＳＥ命令の第２オペランド、すなわちSDを示
すMS上アドレス（以下、SDアドレスと呼ぶ）、を用い
る。TLBの各エントリに、ホストまたはゲストVMのどち
らのアドレス変換情報を保持するかを指示するゲスト・
フィールドと該エントリがゲストVMの時対応するSDアド
レスを保持する為のSDアドレス・フィールドを設ける。
さらに、ＳＥ命令発行の際に該ゲストVMに対応したSD
アドレスがセットされゲストVM実行中保持し続ける手段
（例えばレジスタ）を設け、ゲストVM実行中にTLBを検
索する場合、TLBの各エントリにおいてゲスト・フィー
ルドの値が１でかつSDアドレス・フィールドの値がレジ
スタ上に保持したSDアドレスと一致することがTLBヒッ
ト条件となる。
起動したＳＥ命令の第２オペランド、すなわちSDを示
すMS上アドレス（以下、SDアドレスと呼ぶ）、を用い
る。TLBの各エントリに、ホストまたはゲストVMのどち
らのアドレス変換情報を保持するかを指示するゲスト・
フィールドと該エントリがゲストVMの時対応するSDアド
レスを保持する為のSDアドレス・フィールドを設ける。
さらに、ＳＥ命令発行の際に該ゲストVMに対応したSD
アドレスがセットされゲストVM実行中保持し続ける手段
（例えばレジスタ）を設け、ゲストVM実行中にTLBを検
索する場合、TLBの各エントリにおいてゲスト・フィー
ルドの値が１でかつSDアドレス・フィールドの値がレジ
スタ上に保持したSDアドレスと一致することがTLBヒッ
ト条件となる。
SDアドレスは各ゲストVMの状態記述子の位置を示すハー
ド的に決められたアドレスであって、ハードウェア側に
おいて管理可能なものである。
ド的に決められたアドレスであって、ハードウェア側に
おいて管理可能なものである。
ＳＥ命令が実行された際SDの各フィールドがハードウ
ェアにより、CPUのハードウェア資源に設定されるが、
このとき、SDアドレスもハードウェアで管理可能なもの
であるので、ハードウェアによって自動的にレジスタに
設定できる。
ェアにより、CPUのハードウェア資源に設定されるが、
このとき、SDアドレスもハードウェアで管理可能なもの
であるので、ハードウェアによって自動的にレジスタに
設定できる。
すなわち、ゲストVMはソフト側からみるとＳＥ命令を
一つ実行しただけで実行され、かつレジスタにゲストVM
を識別するための情報が設定されることになる。
一つ実行しただけで実行され、かつレジスタにゲストVM
を識別するための情報が設定されることになる。
これによりゲストVMの命令処理性能を向上させることが
できる。
できる。
以下、本発明の一実施例を第３図により説明する。
本発明では、TLBの読出しをTLB検索、TLBの書込みをTLB
登録（TLB無効化を含む）、両者を総称してTLBアクセス
と呼ぶ。
登録（TLB無効化を含む）、両者を総称してTLBアクセス
と呼ぶ。
第３図は、仮想計算機システムのCPUのうち、本発明の
関連する部分、すなわち、TLB,TLB参照に必要なレジス
タ群、TLB出力よりTLBヒットまたはTLBミスを判定する
回路（TLBヒット判定部）を示している。
関連する部分、すなわち、TLB,TLB参照に必要なレジス
タ群、TLB出力よりTLBヒットまたはTLBミスを判定する
回路（TLBヒット判定部）を示している。
１は命令実行部、５はゲストVMモード・レジスタ（Ｇレ
ジスタ）、６はSDアドレス・レジスタ・（SDAレジス
タ）、７はゲストのセグメント・テーブル・オリジン・
レジスタ（GSTOレジスタ）、８はホストのセグメント・
テーブル・オリジン・レジスタ（HSTOレジスタ）であ
る。前述の如く、ホスト・プログラム中にＳＥ命令が
実行された時、ゲストVMの実行が開始される。第４図に
示すとおり、ソフトウェア側でＳＥ命令が発行される
と、ハードウェア側のマイクロ命令がＳＥ命令の実行
を開始する。命令実行部１のハードウェア（マイクロ命
令は、ＳＥ命令50の処理としてＧレジスタ５を‘１’
にセットし（処理60）、該ＳＥ命令の指定するSDアド
レスをSDAレジスタ６に設定し（処理61）、MSより読出
したSD内のCR1フィールドの値をGTSOレジスタ７に設定
する（処理62）。さらに、従来の如く、各フィールドの
値をCPUのハードウェア資源に設定する（処理63）。こ
のようにしてＳＥ命令が実行される。Ｇレジスタ５が
‘０’の時CPUはホスト・モードとして動作し、‘１’
の時ゲストVMモードとして動作する。ゲスト・プログラ
ム中の割込み事象またはインタセプションによってゲス
トVMの実行を終了する時、Ｇレジスタ５は命令実行部１
によって‘０’にリセットされる。GSTOレジスタ７は、
ゲストアドレス変換に用いられゲストアドレス空間を識
別する。HSTOレジスタ８は、ホストアドレス変換に用い
られホストアドレス空間を識別する。HSTOレジスタ８お
よびGSTOレジスタ７は、命令実行部１がそれぞれホスト
・プログラム、ゲスト・プログラム中でLCTL命令（制御
レジスタを書換える命令）を実行した時、更新される。
ジスタ）、６はSDアドレス・レジスタ・（SDAレジス
タ）、７はゲストのセグメント・テーブル・オリジン・
レジスタ（GSTOレジスタ）、８はホストのセグメント・
テーブル・オリジン・レジスタ（HSTOレジスタ）であ
る。前述の如く、ホスト・プログラム中にＳＥ命令が
実行された時、ゲストVMの実行が開始される。第４図に
示すとおり、ソフトウェア側でＳＥ命令が発行される
と、ハードウェア側のマイクロ命令がＳＥ命令の実行
を開始する。命令実行部１のハードウェア（マイクロ命
令は、ＳＥ命令50の処理としてＧレジスタ５を‘１’
にセットし（処理60）、該ＳＥ命令の指定するSDアド
レスをSDAレジスタ６に設定し（処理61）、MSより読出
したSD内のCR1フィールドの値をGTSOレジスタ７に設定
する（処理62）。さらに、従来の如く、各フィールドの
値をCPUのハードウェア資源に設定する（処理63）。こ
のようにしてＳＥ命令が実行される。Ｇレジスタ５が
‘０’の時CPUはホスト・モードとして動作し、‘１’
の時ゲストVMモードとして動作する。ゲスト・プログラ
ム中の割込み事象またはインタセプションによってゲス
トVMの実行を終了する時、Ｇレジスタ５は命令実行部１
によって‘０’にリセットされる。GSTOレジスタ７は、
ゲストアドレス変換に用いられゲストアドレス空間を識
別する。HSTOレジスタ８は、ホストアドレス変換に用い
られホストアドレス空間を識別する。HSTOレジスタ８お
よびGSTOレジスタ７は、命令実行部１がそれぞれホスト
・プログラム、ゲスト・プログラム中でLCTL命令（制御
レジスタを書換える命令）を実行した時、更新される。
10はTLB参照の為のアドレス・レジスタ、９はTLB参照を
仮想アドレスまたは実アドレスのいずれで行うかを示す
為のリアル・モード・レジスタ（Ｒレジスタ）を示す。
命令実行部１は、例えば命令読出しやオペランド読出し
でTLBを参照する時、アドレスレジスタ10およびＲレジ
スタ９を設定しTLB参照要求を発行する。
仮想アドレスまたは実アドレスのいずれで行うかを示す
為のリアル・モード・レジスタ（Ｒレジスタ）を示す。
命令実行部１は、例えば命令読出しやオペランド読出し
でTLBを参照する時、アドレスレジスタ10およびＲレジ
スタ９を設定しTLB参照要求を発行する。
TLB３は、本実施例ではセット・アソシアティブ方式と
する。すなわち、カラム・アドレスでアドレス付けさ
れ、カラム・アドレスによって選択された１つまたは複
数のエントリはローと呼ばれ、該ローが検索または登録
の対象となる。本実施例ではカラム数512、ロー数１、
すなわち合計512エントリを待つTLB構成とするが、他の
構成についても容易に類推される。カラム・アドレス
は、アドレスのビット11-19とする。TLB3は、アドレス
・レジスタ10のカラム・アドレス部34をアドレス・デコ
ーダ12によってデコードし、アクセスするエントリが選
択される。
する。すなわち、カラム・アドレスでアドレス付けさ
れ、カラム・アドレスによって選択された１つまたは複
数のエントリはローと呼ばれ、該ローが検索または登録
の対象となる。本実施例ではカラム数512、ロー数１、
すなわち合計512エントリを待つTLB構成とするが、他の
構成についても容易に類推される。カラム・アドレス
は、アドレスのビット11-19とする。TLB3は、アドレス
・レジスタ10のカラム・アドレス部34をアドレス・デコ
ーダ12によってデコードし、アクセスするエントリが選
択される。
TLB3の各エントリは、有効フィールド(V)、ゲスト・フ
ィールド(G)、状態記述子アドレス・フィールド(SDA)、
実アドレス・フィールド(R)セグメント・テーブル・オ
リジン・フィールド(STO)、仮想アドレス・フィールド
(VA)、絶対アドレス・フィールド(PA)から構成される。
第１図で各フィールドのビット数を（）で示している。
Ｖフィールドは、該エントリが有効か無効を示す１ビッ
トのフィールドである。該エントリが有効な時‘１’と
なり、無効な時‘０’となる。Ｇフィールドは、該エン
トリかホストまたはゲストVMのいずれのアドレス変換情
報であるかを示す１ビットのフィールドである。ホスト
の時‘０’、ゲストVMの時‘１’となる。SDAフィール
ドは、該エントリがゲストVMの時、すなわち、Ｇフィー
ルドが‘１’の時意味を持ちゲストVMを起動したＳＥ
命令の指定するSDアドレスが格納される。SDは256B境界
にある為、アドレスのビット1-23が格納され、23ビット
のフィールドである。Ｒフィールドは、該エントリが実
アドレスまたは仮想アドレスであるかを示す１ビットの
フィールドである。‘０’の時実アドレスを表わし、
‘１’の時仮想アドレスを表わす。Ｃフィールドは、該
エントリが共通セグメントを用いたアドレス変換情報で
あることを示す１ビットのフィールドである。ホスト・
モードではホスト・アドレス変換、ゲストVMモードでは
ゲスト・アドレス変換のそれぞれにおいて、参照したセ
グメント・テーブル・エントリの共通セグメント・ビッ
トが‘１’の時、本フィールドが‘１’となる。STOフ
ィールドは、該エントリのアドレス変換時のセグメント
・テーブル・オリジンを表わす。370/XAアーキテクチャ
では、STOのビット1-25がアドレスを表わし、本フィー
ルドは25ビットである。VAフィールドは、TLBアクセス
のページ・フレーム・アドレスのうちカラム・アドレス
以外のビット、すなわち、ビット1-10を格納する10ビッ
トのフィールドである。
ィールド(G)、状態記述子アドレス・フィールド(SDA)、
実アドレス・フィールド(R)セグメント・テーブル・オ
リジン・フィールド(STO)、仮想アドレス・フィールド
(VA)、絶対アドレス・フィールド(PA)から構成される。
第１図で各フィールドのビット数を（）で示している。
Ｖフィールドは、該エントリが有効か無効を示す１ビッ
トのフィールドである。該エントリが有効な時‘１’と
なり、無効な時‘０’となる。Ｇフィールドは、該エン
トリかホストまたはゲストVMのいずれのアドレス変換情
報であるかを示す１ビットのフィールドである。ホスト
の時‘０’、ゲストVMの時‘１’となる。SDAフィール
ドは、該エントリがゲストVMの時、すなわち、Ｇフィー
ルドが‘１’の時意味を持ちゲストVMを起動したＳＥ
命令の指定するSDアドレスが格納される。SDは256B境界
にある為、アドレスのビット1-23が格納され、23ビット
のフィールドである。Ｒフィールドは、該エントリが実
アドレスまたは仮想アドレスであるかを示す１ビットの
フィールドである。‘０’の時実アドレスを表わし、
‘１’の時仮想アドレスを表わす。Ｃフィールドは、該
エントリが共通セグメントを用いたアドレス変換情報で
あることを示す１ビットのフィールドである。ホスト・
モードではホスト・アドレス変換、ゲストVMモードでは
ゲスト・アドレス変換のそれぞれにおいて、参照したセ
グメント・テーブル・エントリの共通セグメント・ビッ
トが‘１’の時、本フィールドが‘１’となる。STOフ
ィールドは、該エントリのアドレス変換時のセグメント
・テーブル・オリジンを表わす。370/XAアーキテクチャ
では、STOのビット1-25がアドレスを表わし、本フィー
ルドは25ビットである。VAフィールドは、TLBアクセス
のページ・フレーム・アドレスのうちカラム・アドレス
以外のビット、すなわち、ビット1-10を格納する10ビッ
トのフィールドである。
PAフィールドは、絶対アドレスのページ・フレーム・ア
ドレスの19ビットを格納する。
ドレスの19ビットを格納する。
TLBヒット判定部４は、比較回路14〜18，ANDゲート19・2
0・22，ORゲート21,50否定ゲート13・23から構成される。
比較回路14は、TLBのＧフィールド出力38とＧレジスタ
出力27を比較し、一致した時、‘１’を出力する。比較
回路15は、TLBのSDAフィールド出力39とSDAレジスタ出
力28を比較する。ANDゲート19・20，否定ゲート13，ORゲ
ート50によって、VMシステムに関するTLBヒット条件が
生成される。すなわち、ホスト・モード（Ｇレジスタ５
が‘０’）でかつTLBエントリのＧフィールドが
‘０’、または、ゲストVMモード（Ｇレジスタ５が
‘１’）でかつTLBエントリのＧフィールドが‘１’で
かつ現在実行中のゲストVMのSDアドレス（SDAレジスタ
６の値）がTLBエントリのSDAフィールドと一致する時、
ORゲート50に‘１’が出力される。ORゲート21は、アド
レス空間に関するTLBヒット条件を生成する。すなわ
ち、TLBエントリが共通セグメント（TLBのＣフィールド
が‘１’）、またはTLBエントリのSTO値が現在のSTO31
と一致した時、ORゲート21に‘１’が出力される。な
お、現在のSTO31として、Ｇレジスタ５に対応してセレ
クタ11によってGSTOレジスタ７またはHSTO8のいずれか
が選択される。ANDゲート22によって、TLBヒット45が生
成される。否定ゲート23によってTLBミス46が生成され
る。TLBヒット45およびPAフィールド出力44は、キヤッ
シュ制御部（省略）へ転送される。TLBミス46は、アド
レス変換部（省略）へ転送される。
0・22，ORゲート21,50否定ゲート13・23から構成される。
比較回路14は、TLBのＧフィールド出力38とＧレジスタ
出力27を比較し、一致した時、‘１’を出力する。比較
回路15は、TLBのSDAフィールド出力39とSDAレジスタ出
力28を比較する。ANDゲート19・20，否定ゲート13，ORゲ
ート50によって、VMシステムに関するTLBヒット条件が
生成される。すなわち、ホスト・モード（Ｇレジスタ５
が‘０’）でかつTLBエントリのＧフィールドが
‘０’、または、ゲストVMモード（Ｇレジスタ５が
‘１’）でかつTLBエントリのＧフィールドが‘１’で
かつ現在実行中のゲストVMのSDアドレス（SDAレジスタ
６の値）がTLBエントリのSDAフィールドと一致する時、
ORゲート50に‘１’が出力される。ORゲート21は、アド
レス空間に関するTLBヒット条件を生成する。すなわ
ち、TLBエントリが共通セグメント（TLBのＣフィールド
が‘１’）、またはTLBエントリのSTO値が現在のSTO31
と一致した時、ORゲート21に‘１’が出力される。な
お、現在のSTO31として、Ｇレジスタ５に対応してセレ
クタ11によってGSTOレジスタ７またはHSTO8のいずれか
が選択される。ANDゲート22によって、TLBヒット45が生
成される。否定ゲート23によってTLBミス46が生成され
る。TLBヒット45およびPAフィールド出力44は、キヤッ
シュ制御部（省略）へ転送される。TLBミス46は、アド
レス変換部（省略）へ転送される。
２は、ＴＬＢ書込み制御部である。アドレス変換による
TLB登録、およびTLBエントリの無効化を制御する。TLB
登録時にはＧフィールド、SDAフィールド、Ｒフィール
ド、STOフィールド、VMフィールドはそれぞれ、Ｇレジ
スタ５、SDAレジスタ６、Ｒレジスタ９、STO31、アドレ
ス・レジスタ10の値が格納される。また、Ｃフィールド
およびPAフィールドは、アドレス変換部から転送された
値が格納される。
TLB登録、およびTLBエントリの無効化を制御する。TLB
登録時にはＧフィールド、SDAフィールド、Ｒフィール
ド、STOフィールド、VMフィールドはそれぞれ、Ｇレジ
スタ５、SDAレジスタ６、Ｒレジスタ９、STO31、アドレ
ス・レジスタ10の値が格納される。また、Ｃフィールド
およびPAフィールドは、アドレス変換部から転送された
値が格納される。
本発明では、アドレス変換におけるゲストVMの識別手段
としてSDアドレスを採用した点に特徴がある。すなわ
ち、ＳＥ命令実行の際ハード的に該ゲストVMのSDアド
レスが設定されるSDAレジスタとTLB内の各エントリにSD
Aフィールドを設け、TLBヒット判定部に読出したTLBエ
ントリのSDAフィールド値とSDAレジスタを比較する手段
を設けた。SDAレジスタは、ＳＥ命令実行時にSDアド
レスがハードウェア的に設定される。これらにより、TL
B内にホストと複数のゲストVMのアドレス変換情報を同
時に保持することが可能となり、又ゲストVMはソフト側
から見るとＳＥ命令を一つ実行しただけでディスパッ
チされる。
としてSDアドレスを採用した点に特徴がある。すなわ
ち、ＳＥ命令実行の際ハード的に該ゲストVMのSDアド
レスが設定されるSDAレジスタとTLB内の各エントリにSD
Aフィールドを設け、TLBヒット判定部に読出したTLBエ
ントリのSDAフィールド値とSDAレジスタを比較する手段
を設けた。SDAレジスタは、ＳＥ命令実行時にSDアド
レスがハードウェア的に設定される。これらにより、TL
B内にホストと複数のゲストVMのアドレス変換情報を同
時に保持することが可能となり、又ゲストVMはソフト側
から見るとＳＥ命令を一つ実行しただけでディスパッ
チされる。
第１図はＳＥ命令を示した図、第２図はゲストVMにお
けるアドレス変換を示した図、第３図は本特許の実施例
で特にTLBに関連した図、第４図はＳＥ命令の処理を
示す図である。 １……命令実行部 ２……TLB書込み制御部 ３……TLB ４……TLBヒット判定部 ５……ゲスト・レジスタ ６……SDAレジスタ ７……ゲスト・STOレジスタ ８……ホストSTOレジスタ 10……アドレス・レジスタ
けるアドレス変換を示した図、第３図は本特許の実施例
で特にTLBに関連した図、第４図はＳＥ命令の処理を
示す図である。 １……命令実行部 ２……TLB書込み制御部 ３……TLB ４……TLBヒット判定部 ５……ゲスト・レジスタ ６……SDAレジスタ ７……ゲスト・STOレジスタ ８……ホストSTOレジスタ 10……アドレス・レジスタ
Claims (1)
- 【請求項１】ゲスト仮想計算機実行開始命令の実行の際
に、該命令で指定される主記憶上のゲスト仮想計算機状
態記述子を中央処理装置に設定することによりゲスト仮
想計算機の開始を指示する命令実行部と、ゲスト仮想計
算機で用いるアドレス空間を主記憶上のアドレス空間に
変換するアドレス変換バッファとを有する仮想計算機シ
ステムにおいて、 前記アドレス変換バッファの各エントリに設けられ、ゲ
スト仮想計算機実行開始命令が指定する状態記述子の主
記憶上のアドレスを格納するための状態記述子アドレス
フィールドと、 前記命令実行部がゲスト仮想計算機実行開始命令を実行
した時に、前記状態記述子が設定される状態記述子アド
レスレジスタと、 ゲスト仮想計算機がアドレス空間をアクセスする時に、
前記状態記述子アドレスレジスタと前記アドレス変換バ
ッファの状態記述子アドレスフィールドとのデータを比
較し、一致するときのみ、前記アドレス変換バッファの
アドレス変換が成功したと判定する比較手段とを有する
ことを特徴とする仮想計算機システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054704A JPH0658650B2 (ja) | 1986-03-14 | 1986-03-14 | 仮想計算機システム |
| US07/026,064 US4816991A (en) | 1986-03-14 | 1987-03-16 | Virtual machine system with address translation buffer for holding host and plural guest entries |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054704A JPH0658650B2 (ja) | 1986-03-14 | 1986-03-14 | 仮想計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62212746A JPS62212746A (ja) | 1987-09-18 |
| JPH0658650B2 true JPH0658650B2 (ja) | 1994-08-03 |
Family
ID=12978185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054704A Expired - Lifetime JPH0658650B2 (ja) | 1986-03-14 | 1986-03-14 | 仮想計算機システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4816991A (ja) |
| JP (1) | JPH0658650B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2510605B2 (ja) * | 1987-07-24 | 1996-06-26 | 株式会社日立製作所 | 仮想計算機システム |
| JP2507756B2 (ja) * | 1987-10-05 | 1996-06-19 | 株式会社日立製作所 | 情報処理装置 |
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-
1987
- 1987-03-16 US US07/026,064 patent/US4816991A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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