JPS6252334B2 - - Google Patents
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- JPS6252334B2 JPS6252334B2 JP57166069A JP16606982A JPS6252334B2 JP S6252334 B2 JPS6252334 B2 JP S6252334B2 JP 57166069 A JP57166069 A JP 57166069A JP 16606982 A JP16606982 A JP 16606982A JP S6252334 B2 JPS6252334 B2 JP S6252334B2
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- JP
- Japan
- Prior art keywords
- firmware
- check
- control
- instruction
- circuit
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- 230000007246 mechanism Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はフアームウエア処理装置、特にフアー
ムウエア機構を有する電子計算機システムにおい
て、フアームウエアによつてコントロール可能な
制御タグを設けて、処理装置内のチエツク機構を
有効とするか無効とするかの制御をできるように
し、フアームウエアの命令チエツク処理の高速化
を可能にしたフアームウエア処理装置に関するも
のである。
ムウエア機構を有する電子計算機システムにおい
て、フアームウエアによつてコントロール可能な
制御タグを設けて、処理装置内のチエツク機構を
有効とするか無効とするかの制御をできるように
し、フアームウエアの命令チエツク処理の高速化
を可能にしたフアームウエア処理装置に関するも
のである。
(2) 従来技術と問題点
電子計算機システムにおける中央処理装置は、
逐次命令を主記憶装置からフエツチして実行する
が、例えばシステム制御命令や拡張命令や他の計
算機をシミユレートするような命令等は、処理動
作が複雑となるため、一連のマイクロ命令群に制
御を移し、いわゆるフアームウエアによつてシミ
ユレーシヨンすることが行われている。
逐次命令を主記憶装置からフエツチして実行する
が、例えばシステム制御命令や拡張命令や他の計
算機をシミユレートするような命令等は、処理動
作が複雑となるため、一連のマイクロ命令群に制
御を移し、いわゆるフアームウエアによつてシミ
ユレーシヨンすることが行われている。
第１図は一般的なフアームウエアの使用例を示
す。図中、１は中央処理装置（CPU）、２は記憶
装置を表わす。
す。図中、１は中央処理装置（CPU）、２は記憶
装置を表わす。
記憶装置２には、オペレーテイング・システム
（OS）やオペレーテイング・システムの配下で動
作する処理プログラム等が直接使用するOS領域
と、マイクロ命令等が格納されたフアームウエア
の機能を実現するためのフアームウエア領域とが
ある。OS領域とフアームウエア領域には、例え
ば先頭4KBにOSプレフイツクス領域とフアーム
プレフイツクス領域とがそれぞれ設けられてい
る。中央処理装置１の動作モードによつてOS領
域の命令またはフアームウエア領域の命令のどち
らかが有効とされる。
（OS）やオペレーテイング・システムの配下で動
作する処理プログラム等が直接使用するOS領域
と、マイクロ命令等が格納されたフアームウエア
の機能を実現するためのフアームウエア領域とが
ある。OS領域とフアームウエア領域には、例え
ば先頭4KBにOSプレフイツクス領域とフアーム
プレフイツクス領域とがそれぞれ設けられてい
る。中央処理装置１の動作モードによつてOS領
域の命令またはフアームウエア領域の命令のどち
らかが有効とされる。
例えば、中央処理装置１が、Ｓ領域において処
理を実行しているときに、フアームウエア使用
命令に出会つたとする。フアームウエア使用命令
は、例えばオペレーシヨン・コードが16進数で
E5XX、B2XX等となつている命令である。ここ
で、XXは詳細分類を示す。デコーダによつてフ
アームウエア使用命令であることを認知すると、
処理による割込み動作によつて、モードを変更
し、フアームプレフイツクス領域を参照して、フ
アームウエア領域の所定のマイクロ命令群に制御
を移行する。処理によつてフアームウエア使用
命令のシミユレートを行い、処理が終了したとき
に、処理によつて制御を割込み地点のOS領域
に戻し、続く処理を実行する。
理を実行しているときに、フアームウエア使用
命令に出会つたとする。フアームウエア使用命令
は、例えばオペレーシヨン・コードが16進数で
E5XX、B2XX等となつている命令である。ここ
で、XXは詳細分類を示す。デコーダによつてフ
アームウエア使用命令であることを認知すると、
処理による割込み動作によつて、モードを変更
し、フアームプレフイツクス領域を参照して、フ
アームウエア領域の所定のマイクロ命令群に制御
を移行する。処理によつてフアームウエア使用
命令のシミユレートを行い、処理が終了したとき
に、処理によつて制御を割込み地点のOS領域
に戻し、続く処理を実行する。
ところで、一般に中央処理装置は、各種命令チ
エツク機構を有しており、機械語命令の実行にあ
たつて、命令チエツクを行うようにされている。
このチエツクには、例えば記憶保護のためのキ
ー・チエツク・アドレツシング・チエツク・プロ
グラム・イベント・レコーデイング（PER）の
ためのチエツク等各種存在する。
エツク機構を有しており、機械語命令の実行にあ
たつて、命令チエツクを行うようにされている。
このチエツクには、例えば記憶保護のためのキ
ー・チエツク・アドレツシング・チエツク・プロ
グラム・イベント・レコーデイング（PER）の
ためのチエツク等各種存在する。
第２図に従来のキー・チエツク回路の例を示
す。
す。
第２図中、３は中央処理装置内の命令制御部、
４は中央処理装置内の記憶制御部、５はアドレ
ス・レジスタ、６は主記憶キー・メモリ、７はデ
ータ・レジスタ、８は比較回路、９はアンド回
路、１０はプログラム状態語（PSW）、１１はキ
ー・チエツク有効／無効信号線を表わす。
４は中央処理装置内の記憶制御部、５はアドレ
ス・レジスタ、６は主記憶キー・メモリ、７はデ
ータ・レジスタ、８は比較回路、９はアンド回
路、１０はプログラム状態語（PSW）、１１はキ
ー・チエツク有効／無効信号線を表わす。
命令制御部３から命令のアクセス・アドレスが
記憶制御部４へ転送されると、アドレス・レジス
タ５に格納される。上記憶は、例えば記憶保護単
位として2048バイト毎のブロツクに分割されてお
り、この各ブロツクに対応して、７ビツトの主記
憶キーと呼ばれる制御フイールドが存在する。こ
の主記憶キーは、主記憶キー・メモリ６に記憶さ
れており、アクセス・アドレスに対応してデー
タ・レジスタ７に読み出される。また、PSW１
０には主記憶キーと比較して記憶保護の範囲を決
定する目的で使用される保護キーがあり、比較回
路８はデータ・レジスタ７の内容と保護キーとを
比較する。一方、キー・チエツク有効／無効信号
線１１を介して、命令の種類やモード等によつて
キー・チエツクの有効／無効を制御する信号がア
ンド回路９に供給され、比較回路８による比較結
果に基づいて記憶の保護が必要な場合に、割込み
要求信号が出力されるようになつている。
記憶制御部４へ転送されると、アドレス・レジス
タ５に格納される。上記憶は、例えば記憶保護単
位として2048バイト毎のブロツクに分割されてお
り、この各ブロツクに対応して、７ビツトの主記
憶キーと呼ばれる制御フイールドが存在する。こ
の主記憶キーは、主記憶キー・メモリ６に記憶さ
れており、アクセス・アドレスに対応してデー
タ・レジスタ７に読み出される。また、PSW１
０には主記憶キーと比較して記憶保護の範囲を決
定する目的で使用される保護キーがあり、比較回
路８はデータ・レジスタ７の内容と保護キーとを
比較する。一方、キー・チエツク有効／無効信号
線１１を介して、命令の種類やモード等によつて
キー・チエツクの有効／無効を制御する信号がア
ンド回路９に供給され、比較回路８による比較結
果に基づいて記憶の保護が必要な場合に、割込み
要求信号が出力されるようになつている。
従来、OS領域の命令については、第２図に示
したキー・チエツク回路によつて、チエツクする
ようにされていたが、フアームウエア領域の命令
については、キー・チエツクが必要な場合に、
個々にマイク命令によつて、PSW１０や主記憶
キー・メモリ６に直接アクセスし、チエツクを行
うようにされていた。例えばプログラム・イベン
ト・レコーデイングの記憶変更等の他のチエツク
も同様である。従つて、フアーウエア使用時に
は、このチエツクのための処理時間が長くかかる
という問題があつた。
したキー・チエツク回路によつて、チエツクする
ようにされていたが、フアームウエア領域の命令
については、キー・チエツクが必要な場合に、
個々にマイク命令によつて、PSW１０や主記憶
キー・メモリ６に直接アクセスし、チエツクを行
うようにされていた。例えばプログラム・イベン
ト・レコーデイングの記憶変更等の他のチエツク
も同様である。従つて、フアーウエア使用時に
は、このチエツクのための処理時間が長くかかる
という問題があつた。
(3) 発明の目的と構成
本発明は上記問題点の解決を図り、制御タグを
設けて、この制御タグをコントロールすることに
より、例えば第２図に図示したようなチエツク回
路を利用してチエツクすることができるように
し、フアームウエアの処理の高速化を図ることを
目的としている。そのため、本発明のフアームウ
エア処理装置は、記憶装置からフエツチした命令
をチエツクする各種命令チエツク機構を有すると
ともに、フアームウエア機構を有する電子計算機
システムにおいて、フアームウエアによつてコン
トロール可能な命令チエツチ用制御タグを設け、
該制御タグに基づいてフアームウエアで動作する
命令についての命令のチエツクを上記命令チエツ
ク機構を用いて行うようにしたことを特徴として
いる。以下、図面を参照しつつ実施例に従つて説
明する。
設けて、この制御タグをコントロールすることに
より、例えば第２図に図示したようなチエツク回
路を利用してチエツクすることができるように
し、フアームウエアの処理の高速化を図ることを
目的としている。そのため、本発明のフアームウ
エア処理装置は、記憶装置からフエツチした命令
をチエツクする各種命令チエツク機構を有すると
ともに、フアームウエア機構を有する電子計算機
システムにおいて、フアームウエアによつてコン
トロール可能な命令チエツチ用制御タグを設け、
該制御タグに基づいてフアームウエアで動作する
命令についての命令のチエツクを上記命令チエツ
ク機構を用いて行うようにしたことを特徴として
いる。以下、図面を参照しつつ実施例に従つて説
明する。
(4) 発明の実施例
第３図は本発明の一実施例概略構成、第４図は
第３図図示コントロール回路の回路図、第５図は
本発明の一実施例を説明するためのタイム・チヤ
ートを示す。
第３図図示コントロール回路の回路図、第５図は
本発明の一実施例を説明するためのタイム・チヤ
ートを示す。
第３図中、符号１ないし４および１１は第１図
および第２図に対応し、１５はコントロール回
路、１６はチエツク回路、２０は拡張制御レジス
タ、２１は制御タグを表わす。
および第２図に対応し、１５はコントロール回
路、１６はチエツク回路、２０は拡張制御レジス
タ、２１は制御タグを表わす。
コントロール回路１５は、フアームウエアの走
行中に動作し、後述する如く、拡張制御レジスタ
（ECR）２０に設けられた制御タグ２１に基づい
て、キー・チエツク有効／無効信号線１１に、チ
エツクを有効とするか無効とするかの制御信号を
出力する回路である。チエツク回路１６は、第２
図で説明したキー・チエツクを行い、コントロー
ル回路１５からの制御信号がチエツク有効を示し
ているときに、もし記憶保護チエツクにひつかか
つた場合には、割込み要求信号を出力する回路で
ある。例えば、フアームウエア領域においてこの
ような原因の割込みが生じた場合、OS領域のフ
アームウエア使用命令に対する割込みとして最終
的に処理される。拡張制御レジスタ２０は、フア
ームウエアによつて更新可能であり、フアームウ
エアで動作する命令の種類等に対応して、予め適
当な制御タグ２１を設定しておくことにより、コ
ントロール回路１５にチエツク有効／無効につい
ての制御情報を通知することができるようになつ
ている。
行中に動作し、後述する如く、拡張制御レジスタ
（ECR）２０に設けられた制御タグ２１に基づい
て、キー・チエツク有効／無効信号線１１に、チ
エツクを有効とするか無効とするかの制御信号を
出力する回路である。チエツク回路１６は、第２
図で説明したキー・チエツクを行い、コントロー
ル回路１５からの制御信号がチエツク有効を示し
ているときに、もし記憶保護チエツクにひつかか
つた場合には、割込み要求信号を出力する回路で
ある。例えば、フアームウエア領域においてこの
ような原因の割込みが生じた場合、OS領域のフ
アームウエア使用命令に対する割込みとして最終
的に処理される。拡張制御レジスタ２０は、フア
ームウエアによつて更新可能であり、フアームウ
エアで動作する命令の種類等に対応して、予め適
当な制御タグ２１を設定しておくことにより、コ
ントロール回路１５にチエツク有効／無効につい
ての制御情報を通知することができるようになつ
ている。
コントロール回路１５は、例えば第４図図示の
如く構成される。
如く構成される。
第４図において、符号１１，２０，２１は第３
図に対応し、２２は命令コード解析部、２３は比
較回路、２４は命令Ｂパート・レジスタ、２５は
デコーダ、２６はラツチ、２７はオア（OR）回
路、２８および２９はアンド（AND）回路、３
１および３２はナンド（NAND）回路を表わす。
図に対応し、２２は命令コード解析部、２３は比
較回路、２４は命令Ｂパート・レジスタ、２５は
デコーダ、２６はラツチ、２７はオア（OR）回
路、２８および２９はアンド（AND）回路、３
１および３２はナンド（NAND）回路を表わす。
チエツクを有効とするか無効とするかについて
の制御情報を与える制御タグ２１は、拡張制御レ
ジスタ２０に、例えば16ビツト分設けられる。各
ビツトはフアームウエアが使用する16個のベー
ス・レジスタにそれぞれ対応するようにされ、各
ベースレジスタごとに記憶保護のチエツクを行う
かどうかの指定が可能なようになつている。
の制御情報を与える制御タグ２１は、拡張制御レ
ジスタ２０に、例えば16ビツト分設けられる。各
ビツトはフアームウエアが使用する16個のベー
ス・レジスタにそれぞれ対応するようにされ、各
ベースレジスタごとに記憶保護のチエツクを行う
かどうかの指定が可能なようになつている。
命令Ｂパート・レジスタ２４には、命令の実行
にあたつて、主記憶からフエツチされた命令のオ
ペランド部にある４ビツトのベースレジスタ指定
情報が設定される。このベースレジスタ指定情報
は、デコーダ２５によつて、16ビツトにデコード
され、比較回路２３によつて、制御タグ２１と比
較される。比較結果は、フエーズＡリリース信号
のタイミングで、アンド回路２８を経由し、ラツ
チ２６にセツトされる。フエーズＡリリース信号
は、第５図に示す命令実行過程におけるフエーズ
ＡからフエーズＢに移るときに発せられる信号で
ある。1CPUサイクルのタイミング調整のため、
ラツチ２６が用いられる。
にあたつて、主記憶からフエツチされた命令のオ
ペランド部にある４ビツトのベースレジスタ指定
情報が設定される。このベースレジスタ指定情報
は、デコーダ２５によつて、16ビツトにデコード
され、比較回路２３によつて、制御タグ２１と比
較される。比較結果は、フエーズＡリリース信号
のタイミングで、アンド回路２８を経由し、ラツ
チ２６にセツトされる。フエーズＡリリース信号
は、第５図に示す命令実行過程におけるフエーズ
ＡからフエーズＢに移るときに発せられる信号で
ある。1CPUサイクルのタイミング調整のため、
ラツチ２６が用いられる。
アンド回路２９には、否定入力により、ラツチ
２６の情報と、当該システムがフアームウエア機
能を有しており、そのフアームウエアを使用して
いることを示すモード信号と、フアームウエアが
現在走行していることを示すモード信号とが入力
され、フアームウエアが使用中であつて、かつ実
際に走行中になつているときは、ラツチ２６の情
報がナンド回路３０に供給されるようになつてい
る。
２６の情報と、当該システムがフアームウエア機
能を有しており、そのフアームウエアを使用して
いることを示すモード信号と、フアームウエアが
現在走行していることを示すモード信号とが入力
され、フアームウエアが使用中であつて、かつ実
際に走行中になつているときは、ラツチ２６の情
報がナンド回路３０に供給されるようになつてい
る。
一方、ナンド回路３０には、命令コード解析部
２２による各命令別のマイクロ・コードの解析結
果が、オア回路２７を経由して供給され、論理演
算の結果がキー・チエツク有効／無効信号線１１
に出力される。また、キー・チエツク・タイミン
グ信号が、ナンド回路３１を経由して出力され、
チエツク有効／無効信号出力のタイミング調整に
用いられる。なお、第４図においては、チエツク
有効の場合に、キー・チエツク有効／無効信号線
１１は“０”の状態となり、無効の場合に“１”
となる。
２２による各命令別のマイクロ・コードの解析結
果が、オア回路２７を経由して供給され、論理演
算の結果がキー・チエツク有効／無効信号線１１
に出力される。また、キー・チエツク・タイミン
グ信号が、ナンド回路３１を経由して出力され、
チエツク有効／無効信号出力のタイミング調整に
用いられる。なお、第４図においては、チエツク
有効の場合に、キー・チエツク有効／無効信号線
１１は“０”の状態となり、無効の場合に“１”
となる。
命令の実行は、例えば第５図図示の如く行われ
る。第５図において、１区切りが1CPUサイクル
に対応している。フエーズＡは命令をデコードす
る“A1”ステートと、オペランド・アドレスの
計算に必要なベース・レジスタおよびインデツク
ス・レジスタを読み出す“A2”ステートとから
なつている。フエーズＢは、オペランド・アドレ
スを生成する“B1”ステートと、バツフアを読
み出す“B2”ステートとからなつている。フエ
ーズＡからフエーズＢに移るときに、第４図図示
ラツチ２６がセツトされ、チエツク有効／無効の
コントロールが行われる。“C1”ステートでバツ
フアとレジスタの読み出しが行われ、続く
“C2”ステートおよび“D1”ステートで命令が実
行される。続いて図示省略した“Ｅ”ステートお
よび“Ｆ”ステートで、結果のチエツクおよび書
き込みが行われ１命令の処理が終了する。本発明
によれば、“C1”ステートにおけるキー・チエツ
クの有効／無効をコントロールできることとな
る。
る。第５図において、１区切りが1CPUサイクル
に対応している。フエーズＡは命令をデコードす
る“A1”ステートと、オペランド・アドレスの
計算に必要なベース・レジスタおよびインデツク
ス・レジスタを読み出す“A2”ステートとから
なつている。フエーズＢは、オペランド・アドレ
スを生成する“B1”ステートと、バツフアを読
み出す“B2”ステートとからなつている。フエ
ーズＡからフエーズＢに移るときに、第４図図示
ラツチ２６がセツトされ、チエツク有効／無効の
コントロールが行われる。“C1”ステートでバツ
フアとレジスタの読み出しが行われ、続く
“C2”ステートおよび“D1”ステートで命令が実
行される。続いて図示省略した“Ｅ”ステートお
よび“Ｆ”ステートで、結果のチエツクおよび書
き込みが行われ１命令の処理が終了する。本発明
によれば、“C1”ステートにおけるキー・チエツ
クの有効／無効をコントロールできることとな
る。
以上、キー・チエツクの場合について説明した
が、キー・チエツクの場合に限らず、例えば指定
した主記憶領域内の内容変更等のプログラム事象
を監視するいわゆるPER機構のチエツク等他の
チエツクについても、全く同様にコントロールで
きることは言うまでもない。
が、キー・チエツクの場合に限らず、例えば指定
した主記憶領域内の内容変更等のプログラム事象
を監視するいわゆるPER機構のチエツク等他の
チエツクについても、全く同様にコントロールで
きることは言うまでもない。
(5) 発明の効果
以上説明した如く本発明によれば、フアームウ
エアによつて命令チエツク用の制御タグを使い分
けることにより、チエツクを無効としたり、また
はチエツクを有効としたりして、これまでフアー
ムウエアが行つていたチエツクを中央処理装置内
のチエツク機構に代行させ、フアームウエアの処
理を高速化させることができる。フアームウエア
の機能を拡張・追加する場合にも、命令チエツク
部分は制御タグの設定だけでよく、容易に製造で
きるとともに、フアームウエア領域のチエツクに
要するメモリの削減も可能となる。
エアによつて命令チエツク用の制御タグを使い分
けることにより、チエツクを無効としたり、また
はチエツクを有効としたりして、これまでフアー
ムウエアが行つていたチエツクを中央処理装置内
のチエツク機構に代行させ、フアームウエアの処
理を高速化させることができる。フアームウエア
の機能を拡張・追加する場合にも、命令チエツク
部分は制御タグの設定だけでよく、容易に製造で
きるとともに、フアームウエア領域のチエツクに
要するメモリの削減も可能となる。
第１図は一般的なフアームウエアの使用例、第
２図は従来のキー・チエツク回路の例、第３図は
本発明の一実施例構成、第４図は第３図図示コン
トロール回路の回路図、第５図は本発明の一実施
例を説明するためのタイムチヤートを示す。 図中、１は中央処理装置、２は記憶装置、３は
命令制御部、４は記憶制御部、１１はキー・チエ
ツク有効／無効信号線、１５はコントロール回
路、１６はチエツク回路、２１は制御タグを表わ
す。
２図は従来のキー・チエツク回路の例、第３図は
本発明の一実施例構成、第４図は第３図図示コン
トロール回路の回路図、第５図は本発明の一実施
例を説明するためのタイムチヤートを示す。 図中、１は中央処理装置、２は記憶装置、３は
命令制御部、４は記憶制御部、１１はキー・チエ
ツク有効／無効信号線、１５はコントロール回
路、１６はチエツク回路、２１は制御タグを表わ
す。
Claims (1)
- １ 記憶装置からフエツチした命令をチエツクす
る各種命令チエツク機構を有するとともに、フア
ームウエア機構を有する電子計算機システムにお
いて、フアームウエアによつてコントロール可能
な命令チエツク用制御タグを設け、該制御タグに
基づいてフアームウエアで動作する命令について
の命令のチエツクを上記命令チエツク機構を用い
て行うようにしたことを特徴とするフアームウエ
ア処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166069A JPS5955546A (ja) | 1982-09-24 | 1982-09-24 | フア−ムウエア処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166069A JPS5955546A (ja) | 1982-09-24 | 1982-09-24 | フア−ムウエア処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5955546A JPS5955546A (ja) | 1984-03-30 |
| JPS6252334B2 true JPS6252334B2 (ja) | 1987-11-05 |
Family
ID=15824395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166069A Granted JPS5955546A (ja) | 1982-09-24 | 1982-09-24 | フア−ムウエア処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5955546A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177337U (ja) * | 1987-05-08 | 1988-11-17 | ||
| JPH0517466Y2 (ja) * | 1986-09-04 | 1993-05-11 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1252587C (zh) * | 1995-08-31 | 2006-04-19 | 英特尔公司 | 移位分组数据的方法、装置和处理数字音频信号的系统 |
-
1982
- 1982-09-24 JP JP57166069A patent/JPS5955546A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517466Y2 (ja) * | 1986-09-04 | 1993-05-11 | ||
| JPS63177337U (ja) * | 1987-05-08 | 1988-11-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5955546A (ja) | 1984-03-30 |
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