JP3204323B2 - キャッシュメモリ内蔵マイクロプロセッサ - Google Patents
キャッシュメモリ内蔵マイクロプロセッサInfo
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- cache
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュメモリを内
蔵するマイクロプロセッサに利用され、特に、内蔵した
キャッシュメモリがミスヒットした場合のキャッシュリ
プレースの制御方式を改めたキャッシュメモリ内蔵マイ
クロプロセッサに関する。
蔵するマイクロプロセッサに利用され、特に、内蔵した
キャッシュメモリがミスヒットした場合のキャッシュリ
プレースの制御方式を改めたキャッシュメモリ内蔵マイ
クロプロセッサに関する。
【０００２】
【従来の技術】最近のマイクロプロセッサでは、メモリ
アクセスの高速化のためにキャッシュメモリを内蔵する
ものが多くなっている。しかし、内部に多くの制御回路
を必要とするマイクロプロセッサでは、チップサイズの
制限により、せいぜい数キロバイトのキャッシュ容量し
か内蔵することができず、高いヒット率は望めないのが
現状である。このようなキャッシュメモリ内蔵マイクロ
プロセッサでは、キャッシュメモリがミスヒットした場
合に、キャッシュメモリのリプレースをいかに高速に行
うかが性能を決定する要因となっている。
アクセスの高速化のためにキャッシュメモリを内蔵する
ものが多くなっている。しかし、内部に多くの制御回路
を必要とするマイクロプロセッサでは、チップサイズの
制限により、せいぜい数キロバイトのキャッシュ容量し
か内蔵することができず、高いヒット率は望めないのが
現状である。このようなキャッシュメモリ内蔵マイクロ
プロセッサでは、キャッシュメモリがミスヒットした場
合に、キャッシュメモリのリプレースをいかに高速に行
うかが性能を決定する要因となっている。
【０００３】図５は本発明が適用されるキャッシュメモ
リ内蔵マイクロプロセッサの一例を示すブロック構成図
である。
リ内蔵マイクロプロセッサの一例を示すブロック構成図
である。
【０００４】図５において、６０はキャッシュメモリ
と、それらを制御する手段とを含むキャッシュユニッ
ト、７０はキャッシュメモリから送られる命令コードを
デコードする命令デコードユニット、８０は演算等、命
令の実行を行う命令実行ユニットである。
と、それらを制御する手段とを含むキャッシュユニッ
ト、７０はキャッシュメモリから送られる命令コードを
デコードする命令デコードユニット、８０は演算等、命
令の実行を行う命令実行ユニットである。
【０００５】次に、命令を実行した場合の全体的な動作
を説明する。
を説明する。
【０００６】命令コードは、キャッシュユニット６０か
ら内部データバス８を介して命令デコードユニット７０
に転送される。その場合に、キャッシュユニット６０
は、内部データバス８の内容が有効であることを命令コ
ード転送信号（ＰＦＳＴＢ）１０４によって、命令デコ
ードユニット７０に通知する。命令デコードユニット７
０は、次の命令コードを処理できる場合には、キャッシ
ュユニット６０に対して、命令コード要求信号（ＰＦＲ
ＥＱ）１０３によって次の命令コードの要求を行う。命
令デコードユニット７０が命令コードをデコードした結
果、演算情報等の命令の実行に必要な情報は命令実行情
報１２１に出力され、実行タイミング信号１２２に従っ
て命令実行ユニット８０で処理される。また、分岐命令
（分岐先アドレス信号（ＪＵＭＰ）１０２や、メモリオ
ペランドのようにメモリアクセスが必要な場合には、命
令デコードユニット７０は、内部アドレスバス７を介し
て、そのメモリアドレスをキャッシュユニット６０に転
送する。アドレスを転送したことは、アドレス転送信号
（ＡＳＴＢ）１０１によってキャッシュユニット６０に
通知する。
ら内部データバス８を介して命令デコードユニット７０
に転送される。その場合に、キャッシュユニット６０
は、内部データバス８の内容が有効であることを命令コ
ード転送信号（ＰＦＳＴＢ）１０４によって、命令デコ
ードユニット７０に通知する。命令デコードユニット７
０は、次の命令コードを処理できる場合には、キャッシ
ュユニット６０に対して、命令コード要求信号（ＰＦＲ
ＥＱ）１０３によって次の命令コードの要求を行う。命
令デコードユニット７０が命令コードをデコードした結
果、演算情報等の命令の実行に必要な情報は命令実行情
報１２１に出力され、実行タイミング信号１２２に従っ
て命令実行ユニット８０で処理される。また、分岐命令
（分岐先アドレス信号（ＪＵＭＰ）１０２や、メモリオ
ペランドのようにメモリアクセスが必要な場合には、命
令デコードユニット７０は、内部アドレスバス７を介し
て、そのメモリアドレスをキャッシュユニット６０に転
送する。アドレスを転送したことは、アドレス転送信号
（ＡＳＴＢ）１０１によってキャッシュユニット６０に
通知する。
【０００７】図６は従来例におけるキャッシュユニット
６０を示すブロック構成図である。図６において、１は
キャッシュメモリ、２はアドレス更新器（ＩＮＣ）、３
はプリフェッチポインタ（ＰＦＰ）、４はバスドライ
バ、５はキャッシュリプレースの場合にバスサイクルを
起動するバスタイミング制御回路、６はキャッシュ制御
回路、７は内部アドレスバス、８は内部データバス、９
はアドレスバッファ、１０はデータバッファ、Ａは外部
アドレス端子、およびＤは外部データ端子である。
６０を示すブロック構成図である。図６において、１は
キャッシュメモリ、２はアドレス更新器（ＩＮＣ）、３
はプリフェッチポインタ（ＰＦＰ）、４はバスドライ
バ、５はキャッシュリプレースの場合にバスサイクルを
起動するバスタイミング制御回路、６はキャッシュ制御
回路、７は内部アドレスバス、８は内部データバス、９
はアドレスバッファ、１０はデータバッファ、Ａは外部
アドレス端子、およびＤは外部データ端子である。
【０００８】メモリアドレスは、命令デコードユニット
７０により内部アドレスバス７に出力される。その後、
内部アドレスバス７の内容はアドレス更新器２によって
更新され、プリフェッチポインタ３に格納された後、以
降はプリフェッチポインタ３の内容がバスドライバ４を
介して内部アドレスバス７に出力される。
７０により内部アドレスバス７に出力される。その後、
内部アドレスバス７の内容はアドレス更新器２によって
更新され、プリフェッチポインタ３に格納された後、以
降はプリフェッチポインタ３の内容がバスドライバ４を
介して内部アドレスバス７に出力される。
【０００９】キャッシュメモリ１は、内部アドレスバス
７の内容によって索引され、キャッシュメモリ１がヒッ
トした場合には、ヒット信号（ＨＩＴ）１０７をアクテ
ィブにし、キャッシュメモリ１内のデータを内部データ
バス８に出力する。キャッシュメモリ１がミスヒットし
た場合には、キャッシュ制御回路６でキャッシュリプレ
ース要求信号であるリプレースアクセス要求信号（ＲＰ
ＲＥＱ）１０６をアクティブにして、バスタイミング制
御回路５がキャッシュリプレースのために、外部の主記
憶に対してバスサイクルを起動する。外部の主記憶から
リードしたデータは、データバッファ１０を介して、内
部データバス８に出力されキャッシュメモリ１に登録さ
れる。
７の内容によって索引され、キャッシュメモリ１がヒッ
トした場合には、ヒット信号（ＨＩＴ）１０７をアクテ
ィブにし、キャッシュメモリ１内のデータを内部データ
バス８に出力する。キャッシュメモリ１がミスヒットし
た場合には、キャッシュ制御回路６でキャッシュリプレ
ース要求信号であるリプレースアクセス要求信号（ＲＰ
ＲＥＱ）１０６をアクティブにして、バスタイミング制
御回路５がキャッシュリプレースのために、外部の主記
憶に対してバスサイクルを起動する。外部の主記憶から
リードしたデータは、データバッファ１０を介して、内
部データバス８に出力されキャッシュメモリ１に登録さ
れる。
【００１０】図２はバスタイミング制御回路５の詳細を
示すブロック構成図、図７はキャッシュ制御回路６の詳
細を示すブロック構成図である。
示すブロック構成図、図７はキャッシュ制御回路６の詳
細を示すブロック構成図である。
【００１１】バスサイクルは、Ｔ１およびＴ２の２ステ
ート、２クロックで完結する。Ｔ１ステートは外部アド
レス端子Ａへのアドレス出力タイミング、Ｔ２ステート
は外部データ端子Ｄからのデータ入力タイミングを生成
する。キャッシュメモリ１のリプレースは、１ブロック
単位で行われ、通常、複数回のバスサイクルを必要とす
る。図７のカウンタ３３は１ブロックのキャッシュリプ
レースに必要なバスサイクル数をカウントしている。
ート、２クロックで完結する。Ｔ１ステートは外部アド
レス端子Ａへのアドレス出力タイミング、Ｔ２ステート
は外部データ端子Ｄからのデータ入力タイミングを生成
する。キャッシュメモリ１のリプレースは、１ブロック
単位で行われ、通常、複数回のバスサイクルを必要とす
る。図７のカウンタ３３は１ブロックのキャッシュリプ
レースに必要なバスサイクル数をカウントしている。
【００１２】なお、図２において、２１は組み合わせ回
路、２２および２３はＤ形フリップフロップ、ならびに
２４はバッファである。
路、２２および２３はＤ形フリップフロップ、ならびに
２４はバッファである。
【００１３】また、図７において、３１および３２はＲ
Ｓ形フリップフロップ、３４はデコーダ、３６、３７、
４０および４２はインバータ、４４、４５、４６、５２
およひ５３はアンド回路、ならびに５４はオア回路であ
る。
Ｓ形フリップフロップ、３４はデコーダ、３６、３７、
４０および４２はインバータ、４４、４５、４６、５２
およひ５３はアンド回路、ならびに５４はオア回路であ
る。
【００１４】次に、本従来例におけるキャッシュメモリ
の制御について、図８に示すタイミングチャートを参照
して、特にキャッシュリプレースを中心に説明する。な
お、ここでは、キャッシュメモリのリプレースのために
４回のバスサイクルを必要とする場合について説明す
る。
の制御について、図８に示すタイミングチャートを参照
して、特にキャッシュリプレースを中心に説明する。な
お、ここでは、キャッシュメモリのリプレースのために
４回のバスサイクルを必要とする場合について説明す
る。
【００１５】まず内部アドレスの制御について説明す
る。通常命令デコードユニット７０が分岐先などメモリ
アドレスを出力する場合を除いて、プリフェッチポイン
タ３がキャッシュメモリ１をアクセスするアドレスを出
力する。キャッシュメモリ１がヒットしている場合に
は、内部アドレスはアドレス更新器２によって更新され
再度プリフェッチポインタ３に保持される。キャッシュ
メモリ１がミスヒットした場合には、プリフェッチポイ
ンタ３は、４回のバスサイクルが終了するまでミスヒッ
トした内部アドレスを保持し、キャッシュメモリ１に対
してリプレースアドレスを出力する。
る。通常命令デコードユニット７０が分岐先などメモリ
アドレスを出力する場合を除いて、プリフェッチポイン
タ３がキャッシュメモリ１をアクセスするアドレスを出
力する。キャッシュメモリ１がヒットしている場合に
は、内部アドレスはアドレス更新器２によって更新され
再度プリフェッチポインタ３に保持される。キャッシュ
メモリ１がミスヒットした場合には、プリフェッチポイ
ンタ３は、４回のバスサイクルが終了するまでミスヒッ
トした内部アドレスを保持し、キャッシュメモリ１に対
してリプレースアドレスを出力する。
【００１６】内部データは、キャッシュメモリ１がヒッ
トしている場合には、即座に内部データバス８に出力さ
れるが、ミスヒットした場合には、バスサイクルのＴ２
ステートで外部データ端子Ｄから入力したデータが内部
データバス８に出力される。キャッシュメモリ１はキャ
ッシュリプレースの間、ライトモード（ライト信号（Ｗ
Ｒ）１０８がアクティブ）になりリプレースデータ転送
信号（ＲＰＳＴＢ）１０５がアクティブになる度、リプ
レースデータ（タイミングチャートの外部、外部、
外部および外部）を登録する。
トしている場合には、即座に内部データバス８に出力さ
れるが、ミスヒットした場合には、バスサイクルのＴ２
ステートで外部データ端子Ｄから入力したデータが内部
データバス８に出力される。キャッシュメモリ１はキャ
ッシュリプレースの間、ライトモード（ライト信号（Ｗ
Ｒ）１０８がアクティブ）になりリプレースデータ転送
信号（ＲＰＳＴＢ）１０５がアクティブになる度、リプ
レースデータ（タイミングチャートの外部、外部、
外部および外部）を登録する。
【００１７】本来なら、キャッシュリプレース終了後
は、ミスヒットしたアドレスで再度キャッシュメモリ
１を索引しなおす方法もあるが、ここでは、ミスヒット
した１アクセス分のデータ（外部）のみ、キャッシュ
リプレースと並行して直接命令デコードユニット７０に
転送し命令コード転送信号（ＰＦＳＴＢ）１０４をアク
ティブにする）、リプレース終了後は、１アクセス分だ
け更新したアドレスからキャッシュメモリ１を索引し
ている。
は、ミスヒットしたアドレスで再度キャッシュメモリ
１を索引しなおす方法もあるが、ここでは、ミスヒット
した１アクセス分のデータ（外部）のみ、キャッシュ
リプレースと並行して直接命令デコードユニット７０に
転送し命令コード転送信号（ＰＦＳＴＢ）１０４をアク
ティブにする）、リプレース終了後は、１アクセス分だ
け更新したアドレスからキャッシュメモリ１を索引し
ている。
【００１８】
【発明が解決しようとする課題】以上説明したように、
従来のキャッシュメモリ内蔵マイクロプロセッサでは、
せいぜい１アクセス分のリプレースデータのみキャッシ
ュメモリ１への登録と並行して、データを処理（命令デ
コード）し、リプレース時のオーバーヘッドを軽減しよ
うとしていた。しかし、残り３アクセス分のリプレース
データに関しては、リプレース終了後、再度キャッシュ
メモリ１を索引する必要があり、さほどオーバーヘッド
を改善できない欠点があった。また、キャッシュメモリ
１のリプレース期間中、プリフェッチポインタ３はキャ
ッシュメモリ１にリプレースアドレスを出力する必要が
あり、もし１アクセス分以上のデータ処理を行う場合に
は、リプレース終了後、リプレースアドレスの保持され
ているプリフェッチポインタ３の内容をデータ処理の分
だけ更新する必要があり、その処理が複雑になると同時
に、リプレース終了後のキャッシュメモリ１への次のア
クセスがアドレス更新時間分だけ遅くなってしまう欠点
があった。
従来のキャッシュメモリ内蔵マイクロプロセッサでは、
せいぜい１アクセス分のリプレースデータのみキャッシ
ュメモリ１への登録と並行して、データを処理（命令デ
コード）し、リプレース時のオーバーヘッドを軽減しよ
うとしていた。しかし、残り３アクセス分のリプレース
データに関しては、リプレース終了後、再度キャッシュ
メモリ１を索引する必要があり、さほどオーバーヘッド
を改善できない欠点があった。また、キャッシュメモリ
１のリプレース期間中、プリフェッチポインタ３はキャ
ッシュメモリ１にリプレースアドレスを出力する必要が
あり、もし１アクセス分以上のデータ処理を行う場合に
は、リプレース終了後、リプレースアドレスの保持され
ているプリフェッチポインタ３の内容をデータ処理の分
だけ更新する必要があり、その処理が複雑になると同時
に、リプレース終了後のキャッシュメモリ１への次のア
クセスがアドレス更新時間分だけ遅くなってしまう欠点
があった。
【００１９】本発明の目的は、前記の欠点を除去するこ
とにより、キャッシュメモリがミスヒットした場合のリ
プレース時のオーバーヘッドを改善し、かつ制御を簡単
にできるようにしたキャッシュメモリ内蔵マイクロプロ
セッサを提供することにある。
とにより、キャッシュメモリがミスヒットした場合のリ
プレース時のオーバーヘッドを改善し、かつ制御を簡単
にできるようにしたキャッシュメモリ内蔵マイクロプロ
セッサを提供することにある。
【００２０】
【課題を解決するための手段】本発明は、キャッシュメ
モリと、前記キャッシュメモリを索引するアドレスを保
持する第一のレジスタと、前記第一のレジスタの内容を
更新するアドレス更新器とを含むキャッシュユニット
と、前記キャッシュユニットから転送されるデータをデ
コードする命令デコードユニットとを備えたキャッシュ
メモリ内蔵マイクロプロセッサにおいて、前記キャッシ
ュユニットは、前記キャッシュメモリがミスヒットした
場合にミスヒットしたアドレスを保持する第二のレジス
タと、前記第二のレジスタが前記キャッシュメモリにア
ドレスを供給している間にも、前記キャッシュユニット
外部から取り込んだリプレースデータをキャッシュメモ
リに登録するとともに前記命令デコードユニットに転送
し、その転送ごとに前記第一のレジスタの内容を更新す
るリプレース制御手段とを備えたことを特徴とする。ま
た、本発明は、前記リプレース制御手段は、前記キャッ
シュメモリがミスヒット時に、前記第二のレジスタに対
して、ミスヒットしたアドレスを書き込む書込み指示信
号と、書き込まれたアドレスを読み出す駆動指示信号と
を出力する手段を含むことができる。
モリと、前記キャッシュメモリを索引するアドレスを保
持する第一のレジスタと、前記第一のレジスタの内容を
更新するアドレス更新器とを含むキャッシュユニット
と、前記キャッシュユニットから転送されるデータをデ
コードする命令デコードユニットとを備えたキャッシュ
メモリ内蔵マイクロプロセッサにおいて、前記キャッシ
ュユニットは、前記キャッシュメモリがミスヒットした
場合にミスヒットしたアドレスを保持する第二のレジス
タと、前記第二のレジスタが前記キャッシュメモリにア
ドレスを供給している間にも、前記キャッシュユニット
外部から取り込んだリプレースデータをキャッシュメモ
リに登録するとともに前記命令デコードユニットに転送
し、その転送ごとに前記第一のレジスタの内容を更新す
るリプレース制御手段とを備えたことを特徴とする。ま
た、本発明は、前記リプレース制御手段は、前記キャッ
シュメモリがミスヒット時に、前記第二のレジスタに対
して、ミスヒットしたアドレスを書き込む書込み指示信
号と、書き込まれたアドレスを読み出す駆動指示信号と
を出力する手段を含むことができる。
【００２１】
【作用】キャッシュメモリがミスヒットした場合に、ミ
スヒットしたアドレスは第二のレジスタに格納され、キ
ャッシュメモリのリプレースが終了するまで、第二のレ
ジスタの内容が内部アドレスバスに出力される。一方、
第一のレジスタの内容は選択的に更新される。
スヒットしたアドレスは第二のレジスタに格納され、キ
ャッシュメモリのリプレースが終了するまで、第二のレ
ジスタの内容が内部アドレスバスに出力される。一方、
第一のレジスタの内容は選択的に更新される。
【００２２】従って、すべてのリプレースデータをキャ
ッシュメモリへの登録と同時に、処理することができ、
キャッシュリプレースでのオーバーヘッドを軽減するこ
とが可能となる。
ッシュメモリへの登録と同時に、処理することができ、
キャッシュリプレースでのオーバーヘッドを軽減するこ
とが可能となる。
【００２３】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２４】図１は本発明の一実施例におけるキャッシ
ュユニットを示すブロック構成図、図２はそのバスタイ
ミング制御回路の詳細を示すブロック構成図、および図
３はそのキャッシュ制御回路の詳細を示すブロック構成
図である。
ュユニットを示すブロック構成図、図２はそのバスタイ
ミング制御回路の詳細を示すブロック構成図、および図
３はそのキャッシュ制御回路の詳細を示すブロック構成
図である。
【００２５】図１によると、本実施例におけるキャッシ
ュユニットは、キャッシュメモリ１と、キャッシュメモ
リ１を索引するアドレスを保持する第一のレジスタとし
てのプリフェッチポインタ（ＰＦＰ）３と、プリフェッ
チポインタ３の内容を更新するアドレス更新器（ＩＮ
Ｃ）２と、バスドライバ４と、キャッシュリプレースの
場合にバスサイクルを起動するバスタイミング制御回路
５と、内部アドレスバス７と、内部データバス８と、ア
ドレスバッファ９と、データバッファ１０とを備えたキ
ャッシュユニットにおいて、本発明の特徴とするところ
の、キャッシュメモリ１がミスヒットした場合にミスヒ
ットしたアドレスを保持する第二のレジスタとしてのリ
プレースアドレス用レジスタ（ＲＰＡ）１１およびバス
ドライバ１２と、リプレースアドレス用ドライバ１１が
キャッシュメモリ１にアドレスを供給している間にもプ
リフェッチポインタ３の内容を選択的に更新する制御手
段としてのキャッシュ制御回路６ａとを備えている。
ュユニットは、キャッシュメモリ１と、キャッシュメモ
リ１を索引するアドレスを保持する第一のレジスタとし
てのプリフェッチポインタ（ＰＦＰ）３と、プリフェッ
チポインタ３の内容を更新するアドレス更新器（ＩＮ
Ｃ）２と、バスドライバ４と、キャッシュリプレースの
場合にバスサイクルを起動するバスタイミング制御回路
５と、内部アドレスバス７と、内部データバス８と、ア
ドレスバッファ９と、データバッファ１０とを備えたキ
ャッシュユニットにおいて、本発明の特徴とするところ
の、キャッシュメモリ１がミスヒットした場合にミスヒ
ットしたアドレスを保持する第二のレジスタとしてのリ
プレースアドレス用レジスタ（ＲＰＡ）１１およびバス
ドライバ１２と、リプレースアドレス用ドライバ１１が
キャッシュメモリ１にアドレスを供給している間にもプ
リフェッチポインタ３の内容を選択的に更新する制御手
段としてのキャッシュ制御回路６ａとを備えている。
【００２６】そして、図３によると、キャッシュ制御回
路６ａは、ＲＳ形フリップフロップ３１、３２および３
５と、カウンタ３３と、デコーダ３４と、インバータ３
６、３７、３８、３９、４０、４１、４２および４３
と、アンド回路４４、４５、４６、４７、４８、４９お
よび５０と、オア回路５１とを含んでいる。
路６ａは、ＲＳ形フリップフロップ３１、３２および３
５と、カウンタ３３と、デコーダ３４と、インバータ３
６、３７、３８、３９、４０、４１、４２および４３
と、アンド回路４４、４５、４６、４７、４８、４９お
よび５０と、オア回路５１とを含んでいる。
【００２７】ここで、図７に示した従来例のキャッシュ
制御回路６と異なる点は、図７におけるアンド回路５２
および５３と、オア回路５４とを取り除き、新たにＲＳ
形フリップフロップ３５と、インバータ３７、３８、３
９および４３と、アンド回路４７、４８、４９および５
０と、オア回路５１とを設け、インバータ３７の出力か
らＲＰＡ書込み指示信号（ＲＰＡＷＲ）１１３を出力
し、アンド回路４９の出力よりＲＰＡ駆動指示信号（Ｒ
ＰＡＯＵＴ）１１４を出力できるようにし、さらに、ア
ンド回路４８の出力からＰＦＰ書込み指示信号（ＰＦＰ
ＷＲ）１１１が、アンド回路５０の出力からＰＦＰ駆動
指示信号（ＰＦＰＯＵＴ）１１２を取り出すようにした
ことにある。
制御回路６と異なる点は、図７におけるアンド回路５２
および５３と、オア回路５４とを取り除き、新たにＲＳ
形フリップフロップ３５と、インバータ３７、３８、３
９および４３と、アンド回路４７、４８、４９および５
０と、オア回路５１とを設け、インバータ３７の出力か
らＲＰＡ書込み指示信号（ＲＰＡＷＲ）１１３を出力
し、アンド回路４９の出力よりＲＰＡ駆動指示信号（Ｒ
ＰＡＯＵＴ）１１４を出力できるようにし、さらに、ア
ンド回路４８の出力からＰＦＰ書込み指示信号（ＰＦＰ
ＷＲ）１１１が、アンド回路５０の出力からＰＦＰ駆動
指示信号（ＰＦＰＯＵＴ）１１２を取り出すようにした
ことにある。
【００２８】なお、カウンタ３３は２ビットカウンタで
あり、リプレースデータ転送信号（ＲＰＳＴＢ）１０５
ごとにカウントアップし、デコーダ３４はカウンタ３３
の２ビットの出力をデコードし、「１１」のときＥＮＤ
をアクティブにする。すなわち４回目のバスサイクルを
検出する。
あり、リプレースデータ転送信号（ＲＰＳＴＢ）１０５
ごとにカウントアップし、デコーダ３４はカウンタ３３
の２ビットの出力をデコードし、「１１」のときＥＮＤ
をアクティブにする。すなわち４回目のバスサイクルを
検出する。
【００２９】また、図２に示すバスタイミング制御回路
５は既に説明したように従来例と同様である。
５は既に説明したように従来例と同様である。
【００３０】次に、本実施例の動作について説明する。
【００３１】メモリアドレスは、命令デコードユニット
７０により内部アドレスバス７に出力される。その後、
キャッシュメモリ１がヒットしている場合には、内部ア
ドレスバス７の内容はアドレス更新器２によって更新さ
れ、プリフェッチポインタ３に格納された後、以降はプ
リフェッチポインタ３の内容が内部アドレスバス７に出
力される。
７０により内部アドレスバス７に出力される。その後、
キャッシュメモリ１がヒットしている場合には、内部ア
ドレスバス７の内容はアドレス更新器２によって更新さ
れ、プリフェッチポインタ３に格納された後、以降はプ
リフェッチポインタ３の内容が内部アドレスバス７に出
力される。
【００３２】キャッシュメモリ１がミスヒットした場合
には、ミスヒットしたアドレスはリプレースアドレス用
レジスタ１１に格納され、キャッシュメモリ１のリプレ
ースが終了するまで、リプレースアドレス用レジスタ１
１の内容がリプレースアドレスとしてバスドライバ１２
を介して内部アドレスバス７に出力される。
には、ミスヒットしたアドレスはリプレースアドレス用
レジスタ１１に格納され、キャッシュメモリ１のリプレ
ースが終了するまで、リプレースアドレス用レジスタ１
１の内容がリプレースアドレスとしてバスドライバ１２
を介して内部アドレスバス７に出力される。
【００３３】キャッシュメモリ１は、内部アドレスバス
７の内容によって索引され、キャッシュメモリ１がヒッ
トした場合には、ヒット信号（ＨＩＴ）１０７をアクテ
ィブにし、キャッシュ内データを内部データバス８に出
力する。キャッシュメモリ１がミスヒットした場合に
は、キャッシュ制御回路６ａでキャッシュリプレース要
求信号（ＲＰＲＥＱ）１０６をアクティブにして、バス
タイミング制御回路５がキャッシュリプレースのため
に、外部の主記憶に対してバスサイクルを起動する。外
部の主記憶からリードしたデータは、データバッファ１
０を介して、内部データバス８に出力されキャッシュメ
モリ１に登録される。
７の内容によって索引され、キャッシュメモリ１がヒッ
トした場合には、ヒット信号（ＨＩＴ）１０７をアクテ
ィブにし、キャッシュ内データを内部データバス８に出
力する。キャッシュメモリ１がミスヒットした場合に
は、キャッシュ制御回路６ａでキャッシュリプレース要
求信号（ＲＰＲＥＱ）１０６をアクティブにして、バス
タイミング制御回路５がキャッシュリプレースのため
に、外部の主記憶に対してバスサイクルを起動する。外
部の主記憶からリードしたデータは、データバッファ１
０を介して、内部データバス８に出力されキャッシュメ
モリ１に登録される。
【００３４】以下、図４のタイミングチャートを参照し
て、キャッシュメモリ１の制御について、特に、キャッ
シュリプレースを中心に説明する。なお、ここでは、キ
ャッシュメモリ１のリプレースのために、４回のバスサ
イクルを必要とする場合について説明する。
て、キャッシュメモリ１の制御について、特に、キャッ
シュリプレースを中心に説明する。なお、ここでは、キ
ャッシュメモリ１のリプレースのために、４回のバスサ
イクルを必要とする場合について説明する。
【００３５】まず、内部アドレスの制御について説明す
る。通常、命令デコードユニット７０が分岐先などメモ
リアクセスアドレスを出力する場合を除いて、プリフェ
ッチポインタ３がキャッシュメモリ１をアクセスするア
ドレスを出力する。キャッシュメモリ１がヒットしてい
る場合には、内部アドレスはアドレス更新器２によって
更新され再度プリフェッチポインタ３に保持される。キ
ャッシュメモリ１がミスヒットした場合には、リプレー
スアドレス用レジスタ１１は、４回のバスサイクルが終
了するまでミスヒットした内部アドレスを保持し、キャ
ッシュメモリ１に対してリプレースアドレスを出力す
る。その間に、プリフェッチポインタ３は、リプレース
バスサイクルが起動する度、その内容（ミスヒットした
アドレス）を更新し、リプレース終了後キャッシュメモ
リ１を索引するためのアドレスを用意する。
る。通常、命令デコードユニット７０が分岐先などメモ
リアクセスアドレスを出力する場合を除いて、プリフェ
ッチポインタ３がキャッシュメモリ１をアクセスするア
ドレスを出力する。キャッシュメモリ１がヒットしてい
る場合には、内部アドレスはアドレス更新器２によって
更新され再度プリフェッチポインタ３に保持される。キ
ャッシュメモリ１がミスヒットした場合には、リプレー
スアドレス用レジスタ１１は、４回のバスサイクルが終
了するまでミスヒットした内部アドレスを保持し、キャ
ッシュメモリ１に対してリプレースアドレスを出力す
る。その間に、プリフェッチポインタ３は、リプレース
バスサイクルが起動する度、その内容（ミスヒットした
アドレス）を更新し、リプレース終了後キャッシュメモ
リ１を索引するためのアドレスを用意する。
【００３６】内部データは、キャッシュメモリ１がヒッ
トしている場合には、即座に内部データバス８に出力さ
れるが、ミスヒットした場合には、バスサイクルのＴ２
ステートで外部データ端子Ｄから入力したデータが内部
データバス８に出力される。キャッシュメモリ１はキャ
ッシュリプレースの間、ライトモード（ライト信号（Ｗ
Ｒ）１０８がアクティブ）になり、リプレースデータ転
送信号（ＲＰＳＴＢ）１０５がアクティブになる度、リ
プレースデータ（タイミングチャートの外部、外部
、外部および外部）を登録する。同時に、本実施
例では、命令デコードユニット７０にリプレースデータ
を転送し（命令コード転送信号（ＰＦＳＴＢ）１０４を
アクティブにする）、リプレース終了後は、プリフェッ
チポインタ３からデータ転送分だけ更新したアドレス
（内部アドレスの）からキャッシュメモリ１を索引し
ている。このように、本実施例では、すべてのリプレー
スデータをキャッシュメモリ１への登録と同時に、処理
することができるために、キャッシュリプレースでのオ
ーバーヘッドを少なくできる。
トしている場合には、即座に内部データバス８に出力さ
れるが、ミスヒットした場合には、バスサイクルのＴ２
ステートで外部データ端子Ｄから入力したデータが内部
データバス８に出力される。キャッシュメモリ１はキャ
ッシュリプレースの間、ライトモード（ライト信号（Ｗ
Ｒ）１０８がアクティブ）になり、リプレースデータ転
送信号（ＲＰＳＴＢ）１０５がアクティブになる度、リ
プレースデータ（タイミングチャートの外部、外部
、外部および外部）を登録する。同時に、本実施
例では、命令デコードユニット７０にリプレースデータ
を転送し（命令コード転送信号（ＰＦＳＴＢ）１０４を
アクティブにする）、リプレース終了後は、プリフェッ
チポインタ３からデータ転送分だけ更新したアドレス
（内部アドレスの）からキャッシュメモリ１を索引し
ている。このように、本実施例では、すべてのリプレー
スデータをキャッシュメモリ１への登録と同時に、処理
することができるために、キャッシュリプレースでのオ
ーバーヘッドを少なくできる。
【００３７】ここで説明した図４のタイミングチャート
は、あえて命令コード要求信号（ＰＦＲＥＱ）１０３が
リプレース期間中（バスサイクルの３回目）でインアク
ティブとなる場合を想定している。この場合には、もし
全てのリプレースデータを命令デコードユニット７０に
転送しても、命令デコードユニット７０はそれを処理で
きない状態にあるため、バスサイクルの３回目以降のリ
プレースデータ（タイミングチャートの内部データで示
す外部および外部）は、リプレース終了後、キャッ
シュメモリ１から索引しなおしている。
は、あえて命令コード要求信号（ＰＦＲＥＱ）１０３が
リプレース期間中（バスサイクルの３回目）でインアク
ティブとなる場合を想定している。この場合には、もし
全てのリプレースデータを命令デコードユニット７０に
転送しても、命令デコードユニット７０はそれを処理で
きない状態にあるため、バスサイクルの３回目以降のリ
プレースデータ（タイミングチャートの内部データで示
す外部および外部）は、リプレース終了後、キャッ
シュメモリ１から索引しなおしている。
【００３８】
【発明の効果】以上説明したように、本発明は、キャッ
シュメモリと、キャッシュメモリを索引するアドレスを
保持する第一のレジスタと、第一のレジスタの内容を更
新するアドレス更新器と、キャッシュメモリがミスヒッ
トした場合にミスヒットしたアドレスを保持する第二の
レジスタとを有し、キャッシュリプレースの場合に、第
二のレジスタがキャッシュメモリにアドレスを供給して
いる間にも、第一のレジスタの内容を選択的に更新する
手段を有することにより、キャッシュメモリがミスヒッ
トした場合のリプレースアクセスにおいて、全てのリプ
レースデータを、キャッシュメモリへの登録と並行して
データ処理（命令デコードまたは演算）することができ
るため、リプレース時のオーバーヘッドを改善できる効
果がある。また、キャッシュリプレース期間中にアドレ
スを更新するため、リプレース終了後に更新する場合に
比較して、キャッシュメモリへ次のアクセスがリプレー
ス終了後、即座に行うことができ、その制御も簡単とな
る効果がある。
シュメモリと、キャッシュメモリを索引するアドレスを
保持する第一のレジスタと、第一のレジスタの内容を更
新するアドレス更新器と、キャッシュメモリがミスヒッ
トした場合にミスヒットしたアドレスを保持する第二の
レジスタとを有し、キャッシュリプレースの場合に、第
二のレジスタがキャッシュメモリにアドレスを供給して
いる間にも、第一のレジスタの内容を選択的に更新する
手段を有することにより、キャッシュメモリがミスヒッ
トした場合のリプレースアクセスにおいて、全てのリプ
レースデータを、キャッシュメモリへの登録と並行して
データ処理（命令デコードまたは演算）することができ
るため、リプレース時のオーバーヘッドを改善できる効
果がある。また、キャッシュリプレース期間中にアドレ
スを更新するため、リプレース終了後に更新する場合に
比較して、キャッシュメモリへ次のアクセスがリプレー
ス終了後、即座に行うことができ、その制御も簡単とな
る効果がある。
【図１】本発明の一実施例におけるキャッシュユニット
を示すブロック構成図。
を示すブロック構成図。
【図２】図１のバスタイミング制御回路の詳細を示すブ
ロック構成図。
ロック構成図。
【図３】図１のキャッシュ制御回路の詳細を示すブロッ
ク構成図。
ク構成図。
【図４】本実施例の動作を示すタイミングチャート。
【図５】本発明が適用されるマイクロプロセッサを示す
ブロック構成図。
ブロック構成図。
【図６】従来例のキャッシュユニットを示すブロック構
成図。
成図。
【図７】図６のキャッシュ制御回路の詳細を示すブロッ
ク構成図。
ク構成図。
【図８】従来例の動作を示すタイミングチャート。
【符号の説明】 １ キャッシュメモリ ２ アドレス更新器（ＩＮＣ） ３ プリフェッチポインタ（ＰＦＰ） ４、１２ バスドライバ ５ バスタイミング制御回路 ６、６ａ キャッシュ制御回路 ７ 内部アドレスバス ８ 内部データバス ９ アドレスバッファ １０ データバッファ １１ リプレースアドレス用レジスタ（ＲＰＡ） ２１ 組み合わせ回路 ２２、２３ Ｄ形フリップフロップ ２４ バッファ ３１、３２、３５ ＲＳ形フリップフロップ ３３ カウンタ ３４ デコーダ ３６〜４３ インバータ ４４〜５０ アンド回路 ５１ オア回路 ６０ キャッシュメモリユニット ７０ 命令デコードユニット ８０ 命令実行ユニット １０１ アドレス転送信号（ＡＳＴＢ） １０２ 分岐先アドレス信号（ＪＵＭＰ） １０３ 命令コード要求信号（ＰＦＲＥＱ） １０４ 命令コード転送信号（ＰＦＳＴＢ） １０５ リプレースデータ転送信号（ＲＰＳＴＢ） １０６ リプレースアクセス要求信号（ＲＰＲＥＱ） １０７ ヒット信号（ＨＩＴ） １０８ ライト信号（ＷＲ） １０９ アドレス出力信号（Ｔ１） １１０ データ入力信号（Ｔ２） １１１ ＰＦＰ書込み指示信号（ＰＦＰＷＲ） １１２ ＰＦＰ駆動指示信号（ＰＦＰＯＵＴ） １１３ ＲＰＡ書込み指示信号（ＲＰＡＷＲ） １１４ ＲＰＡ駆動指示信号（ＲＰＡＯＵＴ） １２１ 命令実行情報 １２２ 実行タイミング信号 Ａ 外部アドレス端子 Ｄ 外部データ端子
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 - 12/12 G06F 15/78 510 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 キャッシュメモリと、前記キャッシュメ
モリを索引するアドレスを保持する第一のレジスタと、
前記第一のレジスタの内容を更新するアドレス更新器と
を含むキャッシュユニットと、前記キャッシュユニット
から転送されるデータをデコードする命令デコードユニ
ットとを備えたキャッシュメモリ内蔵マイクロプロセッ
サにおいて、 前記キャッシュユニットは、前記キャッシュメモリがミ
スヒットした場合にミスヒットしたアドレスを保持する
第二のレジスタと、前記第二のレジスタが前記キャッシ
ュメモリにアドレスを供給している間にも、前記キャッ
シュユニット外部から取り込んだリプレースデータをキ
ャッシュメモリに登録するとともに前記命令デコードユ
ニットに転送し、その転送ごとに前記第一のレジスタの
内容を更新するリプレース制御手段とを備えたことを特
徴とするキャッシュメモリ内蔵マイクロプロセッサ。 - 【請求項２】 前記リプレース制御手段は、前記キャッ
シュメモリがミスヒット時に、前記第二のレジスタに対
して、ミスヒットしたアドレスを書き込む書込み指示信
号と、書き込まれたアドレスを読み出す駆動指示信号と
を出力する手段を含む請求項１に記載のキャッシュメモ
リ内蔵マイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16585091A JP3204323B2 (ja) | 1991-07-05 | 1991-07-05 | キャッシュメモリ内蔵マイクロプロセッサ |
| US07/907,920 US5535350A (en) | 1991-07-05 | 1992-07-02 | Cache memory unit including a replacement address register and address update circuitry for reduced cache overhead |
| KR1019920011931A KR950010525B1 (ko) | 1991-07-05 | 1992-07-04 | 마이크로프로세서에 내장되는 캐시 메모리 유니트 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16585091A JP3204323B2 (ja) | 1991-07-05 | 1991-07-05 | キャッシュメモリ内蔵マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0512454A JPH0512454A (ja) | 1993-01-22 |
| JP3204323B2 true JP3204323B2 (ja) | 2001-09-04 |
Family
ID=15820186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16585091A Expired - Fee Related JP3204323B2 (ja) | 1991-07-05 | 1991-07-05 | キャッシュメモリ内蔵マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5535350A (ja) |
| JP (1) | JP3204323B2 (ja) |
| KR (1) | KR950010525B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107480150A (zh) * | 2016-06-07 | 2017-12-15 | 阿里巴巴集团控股有限公司 | 一种文件加载方法和装置 |
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| DE69430771T2 (de) * | 1993-03-15 | 2003-05-15 | Toray Eng Co Ltd | Garnspulmaschine |
| US5860127A (en) * | 1995-06-01 | 1999-01-12 | Hitachi, Ltd. | Cache memory employing dynamically controlled data array start timing and a microcomputer using the same |
| JP3634379B2 (ja) * | 1996-01-24 | 2005-03-30 | サン・マイクロシステムズ・インコーポレイテッド | スタックキャッシングのための方法及び装置 |
| US6038643A (en) * | 1996-01-24 | 2000-03-14 | Sun Microsystems, Inc. | Stack management unit and method for a processor having a stack |
| US6167488A (en) * | 1997-03-31 | 2000-12-26 | Sun Microsystems, Inc. | Stack caching circuit with overflow/underflow unit |
| US6009499A (en) * | 1997-03-31 | 1999-12-28 | Sun Microsystems, Inc | Pipelined stack caching circuit |
| US6289418B1 (en) * | 1997-03-31 | 2001-09-11 | Sun Microsystems, Inc. | Address pipelined stack caching method |
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| US6092152A (en) * | 1997-06-23 | 2000-07-18 | Sun Microsystems, Inc. | Method for stack-caching method frames |
| US6138210A (en) * | 1997-06-23 | 2000-10-24 | Sun Microsystems, Inc. | Multi-stack memory architecture |
| US6058457A (en) * | 1997-06-23 | 2000-05-02 | Sun Microsystems, Inc. | Method for storing method frames in multiple stacks |
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| JP4828879B2 (ja) * | 2005-07-13 | 2011-11-30 | 株式会社東芝 | キャッシュシステム |
| US20070067572A1 (en) * | 2005-09-19 | 2007-03-22 | Via Technologies, Inc. | Buffering missed requests in processor caches |
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| US11436016B2 (en) | 2019-12-04 | 2022-09-06 | Advanced Micro Devices, Inc. | Techniques for improving operand caching |
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| US5285527A (en) * | 1991-12-11 | 1994-02-08 | Northern Telecom Limited | Predictive historical cache memory |
-
1991
- 1991-07-05 JP JP16585091A patent/JP3204323B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-02 US US07/907,920 patent/US5535350A/en not_active Expired - Fee Related
- 1992-07-04 KR KR1019920011931A patent/KR950010525B1/ko not_active IP Right Cessation
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| CN107480150A (zh) * | 2016-06-07 | 2017-12-15 | 阿里巴巴集团控股有限公司 | 一种文件加载方法和装置 |
| CN107480150B (zh) * | 2016-06-07 | 2020-12-08 | 阿里巴巴集团控股有限公司 | 一种文件加载方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5535350A (en) | 1996-07-09 |
| KR930002946A (ko) | 1993-02-23 |
| KR950010525B1 (ko) | 1995-09-19 |
| JPH0512454A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |