JPH03206523A - デジタルコンピユータにおいてデータをメモリ内のスタツク上にプツシユする方法およびパイプラインされる命令とメモリを有するデジタルコンピユータにおいてスタツクオペレーシヨンを実行する回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルコンピュータにおけるスタック動作の
分野に関するものである。更に、詳しくいえば、本発明
はパイプライン化された命令を用いるデジタルコンピュ
ータにかけるスタック動作の性能を向上させることに関
するものである。

〔従来の技術〕

コンピュータアーキテクチャにおいては、スタックとい
うのは、最後に格納された値が最初に検索されるような
データ構造である。頭文字ＬＩＦＯ（後入れ先出し）は
スタック動作を記述するものである。

アメリカ合衆国カリフォルニア州サンタ・クララ（　Ｓ
ａｎｔａ　Ｃｌａｒａ　）所在のインテル・コーポレー
ション（　Ｉｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ　）に
より販売されている８０３８６　３２ビットＣＨＭＯＳ
は、スｐックを用いる従来のデジタルコンピュータの一
例である。８０３８６マイクロプロセッサはセグメンテ
ーションと呼ばれるメモリアドレッシング技術を用いる
。そのメモリアドレッシング技術においては、メモリ空
間が、セグメントと呼ばれる１つまたは複数の別々の直
線領域に分割される。メモリアドレスは２つの部分、す
なわち、セグメントを識別するセグメント部分と、セグ
メント内でバイトオフセットを与えるオフセット部分と
で構威される。セグメントとオフセットは全てのメモリ
参照のために指定せねばならない。コンパイラが１つの
セグメントをスタックセグメントとして定める。

第１図は従来の８０３８６マイクロプロセッサのスタッ
クメモリ構戒を簡略化して示すものである。

８０３８６マイクロプロセッサにおいては、スタックは
低い力のアドレスへ向って成長し、したがってスタック
は下方へ向って成長するように見える。

８０３８６マイクロプロセッサにおいては、スタックに
格納されるデータの場所はペースレジスタのアドレスプ
ラスオフセットにより定められる。８０３８６マイクロ
プロセッサにおいては、ペースレジスタに含１れている
ベース値プラスレジスタにー２４− 含會れているオフセットＥＳＰはスタックのトップであ
るメモリ場所を識別する。８０３８６マイクロプロセッ
サについては、スタックの「トップ」は、データが現在
格納されているスタック内の最低アドレスを有するメモ
リ場所である。

２つの基本的なスタック動作はプッシュとポップである
。プッシュ動作は新しい要素をスタックに付加し、ポッ
プ動作は最後にプッシュされた要素をスタックから除去
する。最後にプッシュされたデータ値はスタックの１ト
ップ」におけるメモリ場所内にある。

別の従来のやシ方においては、スタックへ最後にプッシ
ュされたデータを含んでいるメモリ場所に続く次のメモ
リ場所をレジスタが指す。

スタック動作は実際には１つの動作中の２つの別々の動
作である。たとえば、プッシュ動作は外部メモリへの動
きと、スタックポインタの減少である。ポップ動作は外
部メモリからの動きと、スタックポインタの増加である
。

スタック動作への従来のやシ方においては、プツシュレ
ジスタ命令が与えられるとスタックポインタは語長だけ
減少させられ、それからこの新しい値を用いてアドレス
が作威される。次に、指定されたレジスタの内容がその
新しいアドレスに書込まれる。従来のポップレジスタ命
令に対しては、スタックポインタ内の値を用いてデータ
がメモリからフエツチされる。メモリから到達したデー
タはレジスタヘ書込ｌれ、スタックポインタが増加させ
られる。従来のやｂ方は８０３８６マイクロプロセッサ
にかいて見出され、マイクロプロセッサがプッシュレジ
スタ命令を２クロツクで行うことを許し、ポップレジス
タ命令を４クロツクで行うことを許す。

〔発明が解決しようとする課題〕

スタック動作を実行するためのこの従来のやシカの１つ
の欠点は、多数のクロックサイクルが求められるものと
すると、比較的時間がかかることである。したがって、
この従来のやυ方は、とくに、ある与えられたコンピュ
ータプログラム内に数多くのスタックプッシュ命令およ
びスタックポツプ命令が現われることがあることにかん
がみて、相対的な性能低下をもたらすことである。

したがって、本発明の目的は、スタック動作を行うため
に求められるクロツクサイクルの数を減少させる方法と
回路を得ることである。

本発明の別の目的は、１クロツクサイクルでスタックプ
ッシュ動作を実行する方法と回路を得ることである。

本発明の別の目的は、１クロツクサイクルでスタックポ
ップ動作を実行する方法と回路を得ることである。

本発明の更に別の目的は、パイプライン制御命令を有す
るコンピュータに釦いて背中合わせのスタック動作を実
行する方法と回路を得ることである。

〔課題を解決するための手段〕

本発明のそれらの目的およびその他の目的は、デジタル
コンピュータに釦けるメモリ内のスタックへデータをプ
ッシュするための方法と回路により達成される。第１の
クロックサイクル中に、スタックプッシュ動作を要求す
る命令が復号される。

スタックプッシュ動作を要素する制御指示子も発生され
る。第２のクロツクサイクル中の相１の間Ｋ、（ａ）ｊ
ｌのスタックポインタレジスタに格納されているスタッ
クポインタ値が第１のバスヘ書込會れ、（ｂ）第１のス
タックポインタレジスタに格納されているスタックポイ
ンタ値がスタックポインタ加算器の入力ラッチヘ書込會
れる。第２のクロツクの相２の間に、（ａ）第１のバス
上のスタックポインタ値を用いてスタックメモリアドレ
スが形成され、Ｉｌｂ）スタックポインタ加算器の入力
ラッチに格納されているスタックポインタ値がデルタ量
だけ減少させられて更新されたスタックポインタ値を形
成し、（ｃ）更新されたスタックポインタ値は出力ラッ
チに格納される。第３のクロツクサイクルの相１の間に
、（ａ）出力ラッチに格納されている更新されたスタ・
ツクポインタ値は第２のバスへ書込まれ、（ｂ）第２の
バス上の更新されたスタックポインタ値は格納のために
第２のスタックポインタレジスタへ書込まれる。第３の
クロ＝２８− ツクサイクルの相２の間に、（ａ）スタックメモリアド
レスにより示されているメモリ場所に格納するためにデ
ータがメモリヘ書込１れ、（ｂ）第２のスタックポイン
タレジスタからの更新されたスタックポインタ値が格納
のために第１のスタックポインタレジスタへ書込まれる
。

本発明の前記目的釦よびその他の目的は、デジタルコン
ピュータのメモリ内のスタックをボツプオフする方法と
回路によっても達成される。第１のクロツクサイクル中
に、（ａ）スタックポップ動作を要求する命令が復号さ
れ、Ｃｂ）スタックポップ動作を要素する制御指示子が
発生される。第２のクロツクサイクル中の相１の間に、
（ａ）第１のスタックポインタレジスタに格納されてい
るスタックポインタ値が第１のバスへ書込まれ、（ｂ）
第１のスタックポインタレジスタに格納されているスタ
ックポインタ値がスタックポインタ加算器の入力ラツチ
へ書込まれる。第２のクロツクサイクルの相２の間に、
（ａ）第１のバス上のスタックポインタ値を用いてスタ
ックメモリアドレスが形成され、（ｂ）スタックポイン
タ加算器の入力ラッチに格納されているスタックポイン
タ値がデルタ量だけ増加させられて更新されたスタック
ポインタ値を形成し、（ｃ）更新されたスタックポイン
タ値は出力ラッチに格納される。第３のクロツクサイク
ルの相１の間に、（ａ〉　　出力ラッチに格納されてい
る更新されたスタックポインタ値は第２のバスへ書込ま
れ、（ｂ）第２のバス上の更新されたスタックポインタ
値は格納のために第２のスタックポインタレジスタへ書
込まれる。第３のクロツクサイクルの相２の間に、（ａ
）　　スタックメモリアドレスにより示されているメモ
リ場所に格納されているデータが読出され、（ｂ）第２
のスタックポインタレシスタからの更新されたスタック
ポインタ値が格納のために第１のスタックポインタレジ
スタへ書込まれる。

〔実施例〕

以下、図面を参照して本発明を詳しく説明する。

第２図は、整数実行データ路装置７６を含む３２ビット
マイクロプロセッサ６０のアーキテクチャ３１ のブロック図である。

データ路装置７６は、パイプラインされたスタック動作
を１クロツク当ジ１命令の速さで（キャッシュミスまた
はページの障害がなければ）受け容れるために、スタッ
クポインタ論理を含む。このスタックポインタ論理につ
いては後で詳しく説明する。スタックポインタ論理はス
タックポインタ更新のために専用のスタックポインタ加
算器を含み、別々のバス、すなわち、Ｊバスを用いる。

スタックポインタ論理については後で詳しく説明する。

データ路装置７６は算術論理装置（　１’−＊ＬｕＪ　
）と、レジスタファイルト、ハレルシフタト、コンスタ
ントＲＯＭと、マシン状態語（　ｒＭｓＷＪ　）と、フ
ラッグも含む。

マイクロプロセッサ６０は次のようにして構威される。

バスインターフエイス装置６２が外部メモリ装置（図示
せず）からデータをフエツチする。

したがって、インターフエイス装置６２は、メモリへの
書込みがある時に外部メモリの更新も行う。

−３２− インターフエイス装置６２はＸＡバス６１と、ＸＢバス
６３と、キャッシュ装置６８と、プリフエツチャ装置６
４との間のインターフエイスを行う。

バスインターフエイスｉｔ　６　２　ハＫＢＡハ７．　
６　５　（！：Ｋ　ＢＷＲ　ハス６７を介してキャッシ
ュ装置６６へ結合される。ＫＢＡバスは双方向アドレス
バスである。

キャッシュ装ｔ６８データをＫＢＷ’Ｒバス６７を介し
てバスインターフエイス装口６２へ送る。バスインター
フエイス装置はＫＢＲＤバス６９ｔ−介Ｌてプリフエツ
チャ装置６４ヘデータを送る。

Ｍバス１３８と、Ｒバス１４０と、ＬＡバス８９とはマ
イクロプロセッサ６０のための主データ路を構威する。

Ｍバス１３８はキャッシュ装置６６をデータバス装置７
６と浮動小数点装置７８へ結合する。Ｒバス１４０はキ
ャッシュ装置６６をセグメンテーション装置７４と、デ
ータ路装置７６と、浮動小数点装置７８とへ結合する。

ＬＡバス８９はキャッシュ装置６６をページング装置Ｔ
２とセグメンテーション装置７４へ結合スル。

セグメンテーション装置７４は全体のメモリ管理モデル
のセグメンテーション部分を実現する。

■バス９０はデータ路装置Ｔ６をセグメンテーション装
置Ｔ４へ結合する。バスＫ２Ｑ７３がプリフエツチャ装
置６４をセグメンテーション装置７９へ結合する。その
バスＫ２Ｑ７３は３２ビットバスである。

ヘーシング装置７２は全体のメモリ管理モデルの低レベ
ル機構を実現する。ＯＡバス７５はぺ−ジング装置７２
をキャッシュ装置６６へ結合する３２ビットバスである
。

浮動小数点装置Ｔ８は、マイクロプロセッサ６０に関連
する浮動小数点命令セットを実行する論理を含む。

ブリフエツチャ装置６４は生のコードデータをＫＩＯバ
ス７１を介して命令復号装置６８へ供給する。

命令復号装置６８はマイクロプロセッサ６０への入来命
令を復号する。命令復号装置６８は、ＲＯＭ７０を制御
するために、ＩＷＯＲＤバス７７とエントリ点バス７９
を介して結合される。

マイクロプロセッサ６０はパイプライン命令を用いる。

命令パイプラインは（１）プリフエツチ段階と、（２）
第１の復号段階と、（３）第２の復号段階と、（４）実
行段階と、（５）書戻し段階とを含む。

パイプライン制御により命令が実行段階に達すると、命
令復号段階を次の命令のために開始できる。

命令復号装置６８は２つの命令復号スキームを有する。

第１の段階復号器９１（ｒＤＩＪ）は実行すべきオペレ
ーションの種類と、使用するレジスタを定める。第１の
段階復号器９１はマイクロコードシーケンスを開始させ
るエントリ点も発生する。第２の段階復号器９　３　（
　ｒＤ２ｊ　）は移動データと直接データを捕えること
を取扱う。第２の段階復号器９３は早期開始マイクロ命
令も統合し、適切々直線アドレス計算を確実に終らせる
。２つの段階復号器９１と９２は実行クロツクとともに
、入来命令のための三深さパイプラインを形成する。

命令復号装置６８の第１の段階復号器９１は「ｉｇｐｖ
ａｌ　Ｊ　制御指示子を発生する。この制御指示子は多
ビット制御信号である。「ｉｇｐｖａｌＪ　制御指示子
は第１の段階復号器９１から線９９を介してデータ路装
置７６へ送られる。「ｉｓｐｖａｌＪ信号は２ビット信
号すなわち２ピット指示子であって、現在の早期開始マ
イクロ命令がスタックプッシュ命令か、スタックポップ
命令か、筐たはいずれでもないかを示す。「ｉｓｐｖａ
ｌ　Ｊ信号すなわち指示子００（ベース２）は、現在の
早期開始マイクロ命令がプッシュ命令でも、ポップ命令
でもないことを示す。「ｉｉｐｖａｌ　Ｊ指示子１０（
ベス２）は、早期開始マイクロ命令がスタックプッシュ
命令であることを示す。「ｉｍｐｖａｌ　Ｊ信号すなわ
ち指示子１１（ベース２）は早期開始マイクロ命令がス
タックポップ命令であることを示す。

命令復号装置６８は１ビットｌ　ｉｒｐｔｒｑ　Ｊ繰返
えし擬求制御信号も発生する。この「ｉｒｐｔｒｑ　Ｊ
繰返えし要求制御信号は命令復号装ｆ６８から制御線９
９を介してデータ路装置７６へ送られる。

ｒ　ｉｒｐｔｒｑ　Ｊ繰返えし要求制御信号手段は早期
開始要求を繰返えす。これは、現在格納されたマイクロ
命令が最後の時刻から繰返見されること、か３５ よび以下に説明するように、スタック命令に対してスタ
ックポインタを強化すべきことを知らせる。

制御装置７０はマイクロプロセッサ６０のマイクロコー
ドエンジンである。制御装置７０はマイクロコード化さ
れた制御ＲＯＭ９２と、マイクロプロセッサ６０の、デ
ータ路装置７６を含めて、他の装置の動作を指揮する制
御論理を含む。命令復号装置６８はエントリ点情報をエ
ントリ点バス７９を介してマイクロコード化された制御
ＲＯＭ９２へ送シ、実行すべき１つまたは複数のマイク
ロ命令群の最初のマイクロ命令の制御ＲＯＭ９２内の場
所を指示する。与えられたエントリ点のために実行すべ
きマイクロ命令の数を制御装置７０が決定するために、
マイクロ命令自体が情報を制御装置７０へ供給する。

制御ＲＯＭマイクロ命令は、ひとたび実行されると、マ
イクロプロセッサ６０とデータ路装置７６を制御する。

制御装置７０はマイクロ命令をバス第１と８３を介して
セグメンテーション装置７４へ送る。制−３６＝ 御装置７０はマイクロ命令をバス第１と８５を介してデ
ータ路装置７６へ送る。制御装置７０はマイクロ命令を
バス８５と８７を介して浮動小数点装置７８へ送る。

第３甲はデータ路装置Ｔ６を構成する機能装置および回
路のブロック図である。スタックポインタ加算器１１４
とスタックポインタラツチ１１２が、スタックポインタ
および繰返えしカウンタ（Ｉ−ＤＩＴＳＰＪ）のための
機能ブロック３１８に含まれている。

機能ブロックＤＲＥＧ３１６はレジスタファイルと、コ
ンスタントＲＯＭ３３９と、レジスタ復号器３１４と、
短絡器および交差器３１７とを含む。機能ブロックＤＲ
Ｅ０３１６スタックポインタレジスタＥ８Ｐ１２２と、
ＳＳＰ１２Ｇと、スタックポインタ回路１１０のＡ８Ｐ
１２４とを更に含む。

機能ブロックＤＢＣＮＴＲ３３３　　は、データ路中の
バス短絡器かよび交差器のための制御信号を発生するラ
ンダム論理と、データ路装置７６内に固定できない種々
の復号および論理を含むバス制御機能ブロックである。

ＭバスとＩバスの間に短絡器１８４（第４図参照があシ
、ＭバスとＪバスの間に短絡器１８２（第４図参照）、
任意の２本のバスの間の短絡器を可能一状態にすること
により１それら２本のバスを論理的に等しくできる。マ
イクロプロセッサ６０においては、宛先レジスタへの書
戻しは次の命令のレジスタ転送（すなわち、ソ＝シング
）に重なＢ合うことがある。このために同時刻に同じレ
ジスタへ書込むこと、および同じレジスタから読出すこ
とが可能にされる。同時刻に同じレジスタへのこの書込
み釦よび同じレジスタからの読出しはレジスタ衝突と呼
ばれる。トソフトな」衝突状況においては、データ路装
置Ｔ６はソースバスがレジスタファイルから駆動される
ことが禁止される。それは適切な短絡器を起動させるこ
とによりバス上で新しい値を得る。

ＭバスとＩバスの間の短絡器１８４は一方向短絡器であ
って、ＭバスをＩバスへ対してのみ短絡する。Ｍバスと
Ｊバスの間の短絡器１８２もただ１つ） ３ｑ の向きの短絡器であって、ＭバスをＪバスに対して短絡
する。

スタックポインタおよび繰返えしカウンタ制御回路３１
０　（，　ｒＤＩＴｓＰＲＪ　）　　は線２１７Ｋよシ
（１）スタックポインタおよび繰返えしカウンタ回路３
１８へ結合され、線２１７により機能ブロックＤＲＥＧ
３１６へ結合される。バス制御機能ブロックＤＢＣＮＲ
Ｔが線２１７によりブロックＤＲＥＧ３１６へ結合され
る。

ＤＩＴＳＰＲ制御回路３１０とバス制御回路ＤＢＣＮＴ
Ｒ３３３は制御信号をスタックポインタ論理１１０（第
４図）へ供給する。ＤＩＴＳＰＲ制御論理３１０から線
２１７を介してスタックポインタ回路１１０へ送ラれた
制御信号は、スタック動作中におけるエバスとＪバスへ
の値の送ｂを制御する。線２１７を介して送られた制御
信号は、スタックの動作中にスタックポインタ加算器１
１４（第４図）を制御するために用いられる。ＤＩＴＳ
ＰＲ制御回路３１０はスタックポインタ回路１１０内の
スタックポインタレジスタへも制御信号を与える。制御
回路ＤＢＣＮＴＲ３３３はあるスタック動作中に制御信
号を線２１１を介して短絡器１８２へ加える。

ＤＩＴＳＰＲ制御回路３１０は命令復号装置６８（第２
図）から制御線９９を介して制御信号を受ける。

データ路装置１６は全てのＡＬＵオペレーションを行う
。ＡＬＵは機能ブロックＤＡＬＵブロック３２２に含ま
れる。機能ブロックＤＡＬＵＲ　３０４はいくつかのＡ
ＬＵフラッグのセットに使用する制御論理を含む。機能
ブロックＤＯＰＲ３０２はＡＬＵ復号用の論理を含む。

機能ブロックＤＢＳ　３２０はデータ路装置Ｔ６のため
のバレルシフタを含む。機能ブロックＤＢＳＲ３０Ｂ　
ハＤＢ８　３２０内のバレルシフタ用のランダム論理を
含む。

機能ブロックＤＦＬＡＧＲ３０６はユーザが見ることが
できるフラッグとマシン状態語フラッグを含む。

第４図はスタックポインタ論理回路１１０のブロック図
である。上記のように、回路１１０のうちブロックＤＩ
ＴＳＰ　３１Ｂに含まれる部分（スタックボインク加算
器１１４のような）と、ブロックＤＲＥＧ３１６内の他
の部分（短絡器１８２と１８４およびレジスタＥＳＰ１
２２、ＡＳＰ１２４、Ｓ　Ｓ　Ｐ　１　２０のような）
がある。制御回路ＤＢＣＮＴＲ３　３は制御信号を、あ
るスタック動作中に、線２１７を介して短絡器１８２と
１８４へ送る。

第４図は、スタック動作命令の実行中にスタックポイン
タを更新するための専用スタックポインタ加算器（　ｒ
ｓＰＡｄｄｅｒＪ　）１１４を示す。ＳＰＡｄｄｅｒ１
１４は制御信号をスタックポインタおよび繰返えしカウ
ンタ制御回路３１０（第３図）から線２１７を介して受
ける。ＳＰＡｄｄｅｒ　１１４への入力Ａはスタックポ
インタ゛入力ラッチ１１８から線１３１を介して加えら
れる。ＳＰＡｄｄｅｒ　３１４への入力Ｂはマルチプレ
クサ１１６から線１３３を介して加えられる。ＳＰＡｄ
ｄｅｒ３１４の出力端子は線１２９を介してスタックポ
インタ出力ラッチ（ＳＰＬＡＴＣＨ）１１２へ結合され
る。

ＳＰＬＡＴＣＨ１１２は制御信号を繰返えしカウンタお
よびスタックポインタ制御回路３１０（第３図）から線
２１７を介して受ける。ＳＰＬＡＴＣＨ１１２の１つの
出力端子は線１２７を介して■バス９０へ結合され、別
の出力端子は線１２５を介してＪバス１４７へ結合され
る。

Ｊバスはデータ路装置Ｔ６用の内部バスであって、スタ
ックポインタ更新専用である。■バス９０はアドレス作
成のためのデータ用の別のバスである。■バス９０はデ
ータ路装置７６とセグメンテーション装ｔ７４（第２図
）の間に設けられる。

第２図を参照して説明したように、Ｍバス１３８はマイ
クロプロセッサ６０の主データ路の一部である。

短絡器１８２はデータをＭバス１３ＢからＪバス１４７
へ転送するための短絡器である。本発明の好適な実施例
においては、短絡器１８２は、Ｍバス１３ＢからＪバス
１４７への向きにだけデータを転送して、Ｊバス１４７
からＭバス１３８へは転送しない一方向短絡器である。

短絡器１８２が可能状態にされると、Ｊバス１４７はＭ
バス１３８と論理的に等しくされる。短絡器１８２はＣ
ＭＯＳゲートで構威される。短絡器１８２はＤＢＣＮＴ
Ｒ制御回路３３３（第３図）から線２１７を介して制御
される。短絡器１８４はＭバス１３８と■バス９０の間
の一方向短絡器であって、Ｍバス１３８から■バス９０
へだけデータを転送できるようにして、■バス９０から
Ｍバス１３８へはデータを転送できないようにする。短
絡器１３８もＣＭＯＳゲートで構威され、ＤＢＣＮＴＲ
制御回路３３３から線２１７を介して制御される。短絡
器１８２が可能状態にされると、■バス９０はＭバス１
３８と論理的に等しくされる。

短絡器１８２と１８４は短絡器訃よび交差機能ブロック
３１７に含まれる。それは第３図に示されているレジス
タ機能ブロック３１６の一部である。短絡器１８２は機
能ブロック３１１内のＭバス１３８とＪバス１４７をア
クセスし、短絡器１８４は機能ブロック３１７内のＩバ
ス９０とＭバス１３８をアクセスする。

レジスタＥＳＰ１２２と、ＳＳＰ１２０と、ＡＳＰ　１
２４とは、１実行クロツクを要するプッシュ命令とポッ
プ命令をサポートするために用いられる３つのスタック
ポインタレジスタである。レジスタＥＳＰ−４３ １２２、ＳＳＰ１２Ｇ、ＡＳＰ　１２４はかのおの３２
ビットレジスタである。

本発明の好適な実施例にかいては、マイクロプロセッサ
６０はセグメンテーションメモリアドレッシング技術を
用いる。この技術においてはメモリ空間は別々の直線セ
グメントに分割される。したがって、各メモリアドレス
は２つの部分で構或される。１つのセグメント部分はセ
グメン｝Ｒ別部分であシ、別の部分はセグメント内でノ
くイトオフセットを行うオフセット部分である。

スタックレジスタＥＳＰ１２２、ＳＳＰ１２０、ＡＳＰ
１２４は種々のオフセットをスタックメモリアドレスに
格納するレジスタである。セグメンテーションユニット
７４（第２図）Ｊｄ　Ｉバス９０へ結合サれ、■バス９
０から受けたオフセット値と、セグメンテーションユニ
ツ｝７４内の１組の記述子レジスタに格納されているベ
ースアドレスとを基にして直線アドレスを作成するため
に用いられる。

本発明の好適な実施例においては、マイクロプロセッサ
６０は下位アドレスへ向って戊長ずるス−４４ タックを用いる。スタック内に格納されるデータの位置
はペースレジスタのアドレスプラスオフセットによって
定められる。

レジスタＥＳＰ１２２はユーザが見ることができるスタ
ックポインタレジスタである。１つの命令に対してパイ
プラインが終ると、スタックペースレジスタに格納され
ているベース値に、レジスタＥＳＰ１２２に含ｔれてい
るオフセット値を加えたものは、メモリ内のスタックの
「トップ」であるメモリ場所を識別する。スタックの「
トップ」は、スタックへ最後にプッシュされたデータを
含んでいるメモリ場所である。

レジスタＳＳＰ１２０は命゛令再スタートのために用い
られるシャドウスタックポインタレジスタである。レジ
スタＥＳＰ　１２２に格納されているオフセット値は、
スタックのプッシュ動作とポップ動作のための実行クロ
ツクサイクルの相１において、線１３７を介してレジス
タＳＳＰ１２０へ送られて、そこに格納される。

レジスタＡＳＰ１２４は進みスタックポインタレジスタ
である。このレジスタは、現在の命令がそれの実行段階
に達し、レジスタＥＳＰ　１２２を更新する条件が満さ
れるまで、スタックオフセットの更新された値を格納す
るための場所として、データ路装置Ｔ６により用いられ
る。いずれにしても、レジスタＡＳＰ１２４に格納され
ている更新されたオフセット値は、スタックのプッシュ
動作とポップ動作のための実行クロックサイクルの相２
の間に、レジスタＥＳＰ１２２へ送られて格納される。

各レジスタＥＳＰ　１２２、ＳＳＰ　１２０、ＡＳＰ　
１２４　　はスタックポインタおよび繰返えしカウンタ
制御回路３１０から線２１７を介して制御される。

ユーザが見ることができるスタックポインタレジスタＫ
ＳＰ　１２２は線１６５によりＩバス９０へ結合される
。レジスタＥＳＰは線１６１によりＪバス１４７へ結合
される。レジスタＥＳＰ１２２は線１６７ＫＩＭバス１
３８へも結合される。レジスタＥｓｐハ線１３７により
レジスタＳＳＰ１２０へ結合される。更に、レジスタＥ
ＳＰ　１２２は線１３９によりレジスタＡＳＰ１２４へ
結合される。

進みスタックポインタレジスタＡＳＰ１２４は線１６３
によりＩバス９０−、結合される。レジスタＡＳＰは線
１４１によｐＪバス１４７へも結合される。

入力ラツチ１１８は線１３５によｆｉＪバス１４７ヘ結
合される。ラッチ１１８はスタックポインタおよび繰返
えしカウンタ制御回路３１０により、線２１７を介して
制御される。

スタックプッシュ動作またはスタックポップ動作のため
の第２の復号段階の相１中に、Ｊバス１４７上（Ｄｆ−
１’Ｂ、Ｄ　Ｉ　ＴＳ　ＰＲ制御回路３１０１７）制御
の下に、線１３５を介してラッチ１１８に保持される。

バイトカウント０が入力として線１５３を介してマルチ
プレクサ１１６へ供給される。プラスマイナス２のバイ
トカウントが入力として線１５１を介してマルチフレク
サ１１６へ与えられる。プラスマイナス４のバイトカウ
ントが入力として線１４９を介してマルチプレクサ１１
６へ与えられる。マルチプレクサ１１６の出力は線１３
３にょ９　ＳＰＡｄｄｓｒ　１１４の入力端子Ｂへ結合
される。マルチプレクサ１１６−４７− は線２１７を介してＤＩＴＳＰＲ制御回路３１０により
制御される。

０１プラスマイナス２およびプラスマイナス４のバイト
カウントはマルチブレクサ１１６へ入力として与えられ
る。それらのバイトカウントは、それにより現在のスタ
ックポインタ値をスタックポインタ加算器１１４によっ
て増加壕たは減少できる可能なバイトカウントである。

たとえば、マイナス２のバイトカウントが線１３３を介
してマルチプレクサ１１６を通ってＳＰＡｄｄａｒ　１
１４の入力端子Ｂへ送られる。このことは、入力ラッチ
１１８に保持されて、スタックポインタ加算器１１４の
入力端子Ａへ加えられる現在のスタックポインタを２バ
イトだけ減少すべきことを意味する。これとは対照的に
、プラス４のバイトカウントがマルチプレクサ１１６と
線１３３を介してＳＰＡｄｄｓｒ１１４の入力端子Ｂへ
加えられると、これは、入力ラッチ１１８に保持されて
、入力Ａとしてスタックポインタ加算器１１４へ加えら
れる現在のスタックポインタ値を、４バイトだけ増加せ
ねばならないことを意味する。

４８ー マイクロプロセッサ６０のためのスタックがよう低いア
ドレスへ向って戊長ずるものとすると、現在または既存
のスタックポインタ値はスタックプッシュ動作に対して
減少させられ、現在のまたは既存のスタックポインタ値
がスタックポップ動作に対して増加させられることにな
る。

ＤＩＴＳＰＲ回路３１０からの制御信号すなわち指示子
「ｓｐｄｅｌＪ　が、スタックポインタ加算器１１４の
入力ラッチ１１８内の値が零バイト、２バイト、１たは
４バイトだけ増加させられ、または２バイトあるいは４
バイトだけ減少させられる。零バイトはデフォールトで
ある。ＤＩＴＳＰＲ回路３１０からの制御信号すなわち
指示子「ｓｐｅｙｉｎＪが、２バイ｝−１たは４バイト
だけの減少が存在する時に、スタックポインタ加算器１
１４に対するけた上げである。

第５図は並べられた３つのスタックプッシュ動作のタイ
ミング図であって、各スタックプッシュ動作に関連する
事象列を示す。

各列６０１　，　６０２　，　Ｅｉ０３　，　６０４　
，　６０５の左側はそれぞれのクロツクサイクルの相１
を表す。同様に、各列６０１〜６０５の右側はそれぞれ
の各クロツクサイクルの相２を表す。

最初のプッシュレジスタ命令に対しては、列６０１の左
側は第１の復号段階Ｄ１の相１を表し、右側は第１の復
号段階Ｄ１の相２を表す。また、最初のプッシュ動作に
対しては、列６０２の左側は第２の復号段階Ｄ２の相１
を表し、右側は第２の復号段階Ｄ２の相２を表し、列６
０３の左側は実行段階の相１を表し、右側は実行段階す
なわち実行クロツクサイクルの相２を表す。

第２のプッシュレジスタ命令に対して、最初の復号段階
が列６０２に示され、第２の復号段階が列６０３ニ示さ
れ、実行クロツクサイクルすなわち段階が列６０４に示
されている。

第３のプッシュレジスタ命令に対しては、最初の復号段
階が列６０３に示され、第２の復号段階が列６０４に示
され、第２のプッシュレジスタ命令に対する実行段階は
列６０５に示されている。

各命令に対する命令パイプラインのプリフエツチ段階は
第５図には示されていない。プリフエツチ段階は、パイ
プライン内のそれぞれの各命令に対する最初の復号段階
の前に起る。

マイクロプロセッサ６０に対しては、命令パイプライン
のブリフエツチ段階中に、命令がメモリからバスインタ
ーフエイス６　２（！：、ＫＢＲＤ／＜Ｘ６９と、プリ
フエツテヤ６４と、ＫＩＱバス７１とを介してブリフエ
ツチされる。それから命令は命令復号装置６８（第２図
）へ送られる。スタックのプッシュ動作κ対しては、プ
ッシュ動作を求める命令がブリフエツチ段階中にメモリ
からプリフエツチされる。

最初の復号段階の相１中に、メモリからの命令プリフエ
ツチが命令復号装置６８の第１の復号段階９１において
復号される。第５図における最初のプッシュレジスタ動
作に対しては、これは列６０１の行５０１におけるＤＩ
ＰＬＡにより示されている。

第１の命令に対する第１の復号段階の相２の間に、命令
復号器６８の復号装置第１が制御指示子−５１− ｒｉｓｐｖａｌＪを線９９を介してデータ路装置Ｔ６の
ＤＩＴＳＰＲ制御器３１０へ送υ出す。制御指示子「ｉ
ａｐｖａｌＪは２ピット信号である。プッシュ動作に対
しては指示子ｒｉｓｐｖａｌＪは１０（ペース２）であ
る。これは、現在の早期開始マイクロ命令がプッシュ命
令であることをデータ路装置７６へ指示する。第１の復
号段階の相２に３ける制御指示子ＪｉａｐｖａｌＪが第
５図の列６０１の行５０３にｒＩｓＰＶＡＬ　１Ｊとし
て示されている。ＩＳＰＶＡＬに続く数字１は、これが
プッシュ動作列の最初のプッシュ動作であることを第５
図において示す。

ＤＩＴＳＰＲ制御回路３１０は線９９を介して送られた
「ｉａｐｖａｌＪ信号を読取）、プッシュ動作を行わせ
ることを決定する。ＤＩＴＳＰＲ回路３１０は、プッシ
ュ動作のためκ現在のスタックボイ／タを減少させるバ
イトカウントも知る。バイトカウントは２または４だけ
減少させられる。

第３図のＤＩＴＳＰＲ制御回路３１０は、現在のプッシ
ュ命令が以前のスタック動作（すなわち、以前のプッシ
ュ動作またはポップ動作）のすぐ後に−５２ 続くかどうかた判定する状態マシン３９２を含む。

ＤＩＴＳＰＲ３１０の状態マシン３９２は次のように動
作する。状態１はアイドル状態である。スタック動作が
行われると、状態マシン３９２は状態２になる。状態マ
シン３９２は、スタック動作が他の動作を１つ右に追従
し続けるものとすると、状態マシン３９２は状態２に留
まる。しかし、現在のプッシュ動作筐たはポップ動作の
すぐ後に続くプッシュ動作ｉたはポップ動作がないとす
ると、状態マシン３８２は状態１へ戻る。

ＤＩＴＳＰＲ制御回路３１０の状態マシン３９２は、第
２の復号段階の相１中に、どのレジスタＥＳＰ１２２と
Ａ８Ｐ１２４がそれの内容をＩバス９０に置くかを決定
する。制御回路ＤＩＴＳＰＲ３１０の状態マシン３９２
は信号「ｓｐｓｅｌＪを線２１７を介してレジスタＥＳ
Ｐ１２２またはレジスタＡＳＰ１２４へ送って、それら
のレジスタのどれがデータを！バス９０に置くかを示す
。状態マシン３９２が状態ｌにあるものとすると、レジ
スタＢ８Ｐ１２２内のスタックポインタオフセット値が
Ｉバス９０に置かれる。他方、状態マシン３９２が状態
２にあると、レジスタＡＳＰ１２４内のスタックポイン
タオフセット値が代ｂにエバス９０に置かれる。このこ
とは、前のスタック動作のすぐ後に続かないスタック動
作に対しては、レジスタＥＳＰ１２２内のスタックポイ
ンタオフセット値が第２の復号段階の第１の相の間に■
バス９０に置かれる。しかし、スタック動作が前のスタ
ック動作のすぐ後に続くものとすると、レジスタＡＳＰ
１２４内のスタックポインタオフセットイ直がＩバス９
０に置かれ、レジスタＥＳＰ１２２内のオフセット値は
、第２の復号段階の第１の相の間にはＩバス９０には置
かれない。

ＤＩＴＳＰＲ制御回路３１０の状態マシン３９２回路は
、第５図の最初のスタックプッシュ動作は前のスタック
動作のすぐ後に続くことはない。したがって、第２の復
号段階の相１の間は、ユーザが見ることができるスタッ
クポインタレジスタＥＳＰ１２２に格納されているスタ
ックポインタオフセット値が線１６５を介して■バス９
０に書込まれる。

これは第５図の列６０２、行５０３と５０４に「ＥＳＰ
」−ＦｔＦ＋ で示され、矢印がｒＩＢＵ８Ｊ　を指している。

上記のように、このプッシュ動作は前のスタック動作の
すぐ後に続かないことを制御回路ＤＩＴ８ＰＲ３１０が
知っているから、レジスタＥＳＰ１２２に格納されてい
るオフセット値が線１６１を介してＪバス１４７に書込
まれる。レジスタＥＳＰ１２２からＪバス１４７に書込
まれたスタックポインタオフセット値は、次に、第１の
プッシュレジスタ命令の第２の復号段階の同じ相１の間
に、線１３５を介して入力ラツチ１１８へ書込まれる。

ラツチ１１８に格納されているこの値はスタックポイン
タ加算器１１４への入力Ａになる。

最初のプッシュ動作のための第２の復号段階の相１の間
に、制御信号「ｇｄｅ　ＩＪがＤＩＴＳＰＲ制御回路３
１０から線２１７を介してスタックポインタ論理回路１
１０のマルチプレクサ１１６へ送られる。

１’−ｇｄｅｌＪ値がＯであることは、２バイトの増加
または減少を行うことを意味し、ｇｄｅｌ値１は４バイ
トの増加または減少を行うべきことを意味する。

「ｇｄｅｌＪ　信号ｔＤ送Ｄ　ｌｄ第５　Ｆｉｕ）列５
０６、行６０２に「ＧＤＥＬＩＪで示されている。

第１のプッシュスタック動作の第２の復号段階の相２の
間に、セグメンテーション装置７４（第２図）が直線ア
ドレスを形成し、それをＬＡバス８９に置く。セグメン
テーション装置７４は、ＥｓＰレジスタ１２２からＩバ
ス９ｏに置かれた現在のスタックポインタオフセット値
を受けることにょシ、その直線アドレスを形成する。セ
グメンテーショ／装置７４は、■バス９０に受けたオフ
セット値を、制御信号「ｇｄｓｌＪｏ値に応じて、２バ
イト筐たは４バイトだけ減少させる直線アドレス加算器
（図示せず）を含む。「ｇｄｅｌＪがＯであると、オフ
セット値は２バイトだけ減少させられる。「ｇｄｅｌＪ
が１で’ｌｚると、■バス９ｏ上のオフセット値ハ４バ
イトだけ減少させられる。それから、セグメンテーショ
ン装置７４は減少させられた結果のオフセット値をスタ
ックに対するペースアドレスに加える。そのペースアド
レスは、セグメンテーション装置７４内のスタックのた
めのベースアドレスレジスタに格納される。

第２の復号段階の同じ相２の間に、セグメンテション装
置Ｔ４によってそのようにして形成された直線アドレス
がＬＡバス８９に置かれ、ぺ一ジング装置７２とキャッ
シュ装置６６へ送られる。

直線アドレスの形成、およびそれをＬＡバス８９に置く
ことが第５図の行５０３と列６０２に「ＬＡＡＤＤＪに
より示されている。

第５図の行５０５と列６０２に示されている「ＲＧＤＣ
ＤＪは、第２の復号段階の相２の間に、現在のマイクロ
命令からの情報が復合されて、マイクロプロセッサのど
のレジスタがそれの内容をデータとしてスタックにプッ
シュして格納するかを決定することを示す。

また、第１の命令に対する第２の復号段階の相２の間に
スタックポインタ加算器１１４が、マルチプレクサ１１
６と線１３３を介して８ＰＡｄｄｅｒ　１１４の入力端
子Ｂへ送られる値に応じて、入力ラッチ１１８に格納さ
れているスタックポインタオフセット値を２バイトまた
は４バイト減少させる。制御回路ＤＩＳＴＲ３１０から
線２１７を介してマルチプレクサ１１６へ送られる制御
信号ｇｄｅ　１　　は、減少を上記のように２バイトま
たは４バイト減少させるかを決定する（　「ｇｄｅｌＪ
が０は２バイトを示し、１は４バイトを示す）。スタッ
ク動作がプッシュ動作であることは、スタックポインタ
加算器１１４が、ラッチ１１８に格納されている値を増
加するのではなくて、その値を減少させることを示す。

その結果として減少させられオフセットスタックポイン
タ値がＳＰＡｄｄｅｒ　１１４　から線１２９を介して
ＳＰＬａｔｅｈ１１２（出力ラッチ１１２とも呼ばれる
）へ、第１のスタック命令に対する第２の復号段階の同
じ相２中に、転送されて格納される。ＳＰＡｄｄｓｒ１
１４によるスタックポインタオフセット値の減少と、減
少させられた結果としての値のＳＰＬａｔｃｈ出力１１
２への格納は第５図の行５０６、列６０２　Ｋ　ｒｓｐ
＊ＤＤＪで示されている。

第１のプッシュ動作に対する実行クロックサイクルの相
１の間は、ページング装置Ｔ２はＬＡバス８９上の直線
アドレスを受ける。ページング装１７２はそのベージン
グ装置内の遷移ルックアサぺｑ一 ？ドバツファ（ＴＬＢ）（図示せず）を用いて２２ビッ
トページングアドレスを形成する。そのアドレスはＰＡ
バス７５に置かれてからキャッシュ装置６６へ送られる
。遷移ルックアサイドバッファは四方セット連想ページ
テーブルキャッシュである。そのバツファは、最も一般
的に用いられるぺ−ジテーブルエントリをマイクロプロ
セ■ッサ６０内に自動的に保持する。実行段階のその同
じ相１の間は、１０ビット直線アドレスがＩ，Ａバス８
９に存在し続ける。そのＬＡバスはキャッシュ装ｔ６０
へも結合される。ページングアド１／スが第５図の行５
０２、列６０３にｒＴ　Ｌ　ＢＪにより示されている。

格納しているデータをスタックヘプッシュシタレジスタ
からのデータが、第１のプッシュ動作に対する実行段階
のこの同じ相１の間にＲバス１４０へ転送される。デー
タ転送は第５図の行５０４、列６０３に「ＲＧＸＴＲ」
で示されている。

捷た、第１のプッシュ動作に対する実行段階の相１の間
に、スタックポインタ出力ラッチ１１２に格納されてい
るスタックポインタオフセットの更新された値が、ＳＰ
Ｌａｔｃｈ　１１２から線１２５を介してＪ　ハス１４
７へ書込まれる、すなわち転送される。

Ｊ　ハス１４７へ転送されを更新されたスタックポイン
タオフセット値はそれから線１４１を介して進みスタッ
クポインタレジスタＡＳＰ１２４へ転送される。

このステップが第５図の行５０６、列６０３にＩＡＳＰ
１により示されている。矢印はＩＡ　８　ＰＪへ向けら
れている。

第１のブロシュ命令の実効段階の相１の間に、ＥＳＰレ
ジスタ１２２に格納されているスタックポインタオフセ
ット値が、シャドウイングステップの部分として、シャ
ドウスタックポインタレジスタＳＳＰ１２０へ転送すな
わち書込まれる。このシャドウイングステップはページ
障害またはキャッシュミスの場合に用いられる。これに
ついては後で説明する。レジスタＳ８Ｐ１２０へのシャ
ドウイングが第５図の行５０７、列６０３にＪＳ　８　
ＰＪで示されている。矢印はＩｓ　Ｓ　ＰＪ　を指す。

第１のプッシュ命令に対する実行段階の相２の一６０ 間に、格納しているデータをスタックヘプツシュしたレ
ジスタからのデータがマイクロプロセッサ６０のキャッ
シュ６６へ転送され、そのキャッシュの、ＰＡバス７５
上のページングアドレストＬＡバス８９上の直線アドレ
スで構或されたメモリアドレスに格納される。そのメモ
リアドレスの最も左側のビットはＰＡバス８９上の２２
ビットで構威される。そのメモリアドレスの最も右側の
１０ビットはＬＡバス８９上の１０ビットである。デー
タはキャッシュ装置６６と、ＫＢＡバス６５と、ＫＢＷ
Ｒバス６７と、バスインターフエイス６２と、ＸＡバス
６１と、ＸＤバス６３とを介してメモリへ転送される。

このようにしてデータはメモリ内のスタックへプッシュ
される。メモリへのデータのこの転送は第５図の行５０
２、列６０３のｒｃＡｃＨＥＪにより表される。

第１のプッシュ命令の実行段階のその同じ相２の間に、
進みスタックポインタレジスタＡＳＰ１２４に格納され
ている更新されたスタックポインタオフセット値が、Ａ
ＳＰレジスタ１２４からユーザが見ることができるスタ
ックポインタレジスタＥＳＰ１２２へ線１３９を介して
転送される。これは、第５図に行５０７、列６０３に「
ＥＳＰ」で示されているステップである。矢印は「ＥＳ
Ｐ」を指す。

第５図の列６０４内のクロツクサイクル４は、第１のプ
ッシュ動作用のパイプラインに対する書戻し段である。

しかし、列６０３における実行段階の相２の終シ１でに
データはスタックヘプッシュされており、第１のプッシ
ュ動作の目的は達成された。

第５図は第１のプッシュ動作のすぐ後に続く第２のプッ
シュ動作も示す。第２のプッシュのための第１の復号段
階（Ｄ１）は第２のクロックサイクルで開始される。そ
れは第５図に列６０２として示されている。したがって
、第２のプッシュ動作のための第１の復号段階は、第１
のプッシュ動作のための第２の復号段階と時間的に一致
する。同様に、第２のプッシュ動作に対する第２の復号
段階は第３のクロックサイクルで起る。この第３のクロ
ツクサイクルは第１のプッシュ動作の実行段階６３ と同じクロツクサイクルである。第２のプッシュ動作の
ための実行段階は第４のクロツクサイクル中に起る。そ
のクロツクサイクルは第１のプッシュ動作のための書戻
し段階と同じである。第２のプッシュ動作のための書戻
し段階はクロツクサイクル５の間に行われる。それは列
６０５である。

第５図に示されている第２のプッシュ動作のパイプライ
ンのステップは、第５図における第１のプッシュ動作の
ステップに類似する。第２のプッシュ動作のための第１
の復号段階は第２のクロツクサイクルで始まる。第２の
プッシュ動作に対しては、ＤＩＴＳＰＲ制御回路３１０
内の状態マシン３９２は第２の状態にある。その理由は
、第２のプッシュ動作は前のスタックプッシュ動作にす
ぐ続くからである。したがって、ＤＩＴＳＰＲ３１０に
より発生され、線２１７によりスタックポインタ回路１
１０へ加えられる制御傷号は、第２の復号段階の相１中
にＩバス９０に置くべきスタックポインタ値を、ＥＳＰ
レジスタ１２２ではなくてＡＳＰレジスタ１２４から取
出すべきことを示す。これは第５図の行５１０と５１１
、列６０３に「ＡＳＰＪにより示されている。矢印はｒ
ＩＢＵｓＪを指している。したがって、レジスタＡＳＰ
１２４内のデータは、第３のクロックサイクルの第１の
相中にＩバス９０に置かれる。それは、ＳＰＬａｔｅｈ
　１１２内のスタックポインタ値が第１のプッシュ動作
のためにＪバス１４７に置かれる時でもある。更に、第
３のクロツクサイクルの同じ第１の相中に、Ｊバス１４
７上のスタックポインタ値が、第１のスタックプッシュ
動作のために、線１４１を介してＡ８Ｐレジスタ１２４
へ転送される。したがって、第２のプッシュ動作に対し
ては、第３のクロツクサイクルの相１にＩバス９０に置
かれるＡＳＰレジスタ１２４からの値は、第３のクロツ
クサイクルの同じ第１の相中にスタックポインタ出力ラ
ツチ１１２からＪバス１４７に置かれたのと同じ値であ
る。

したがって、スタック動作が前のスタック動作にすぐ続
くと、最後に更新されたスタックポインタ値はＡＳＰレ
ジスタ１２４に格納されるから、第２の復号段階の第１
の相中に、ＥＳＰレジスタ１２２ではなくて、ＡＳＰレ
ジスタ１２４がデータをＩバス９０に置くために用いら
れる。こうなるのは、第５図における第１のプッシュ動
作に対する第２の復号段階の第２の相中に、ラッチ１１
８に格納されているスタックポインタ値がスタックポイ
ンタ加算器１１４により減少させられ、その値がＳＰＬ
ａｔｃｈｌ１２に格納されるからである。

第５図は第２のプッシュ動作の直後に行われる第３のプ
ッシュ動作も示す。第３のプッシュの第１の復号段階は
第３のクロツク段階中に起る。それは列６０３である。

第３のプッシュ動作に対する第２の復号段階は第４のク
ロツク段階中に起る。

それは列６０４である。第３のプッシュ動作のための実
行相は第５のクロツクサイクル中に起る。それは列６０
５である。

第３のプッシュ動作に対しては、ＤＩＴ８ＰＲ回路３１
０の状態マシンは、前のスタック動作の直後に第３のプ
ッシュ動作が行われるならば、状態２にもある。したが
って、第３のプッシュ動作のプッシュ動作の第２の復号
段階の第１の相においては、Ｉバス９０に置かれるスタ
ックポインタ値ハ、ＥＳＰレジスタ１２２からではなく
てＡＳＰレジスタ１２４から取出される。あるスタック
動作が第３のプッシュスタック動作の直後に行われない
とすると、ＤＩＴＳＰＲ回路３１０内の状態マシン３９
２は状態１へ戻る。このことは、未来の任意のスタック
動作の第１のスタック動作はＥＳＰレジスタ１２２から
スタックポインタ値を取出し、そのスタック動作の第２
の復号段階の第１の相中にその値をＩバスに置く。

第５図の行５２３〜５２５に示されているポインタ更新
図は、どのレジスタがそれの内容を次の相１（會たは次
のクロックサイクル）中にＩバス９０へ転送するかを示
す。ＤＩＴＳＰＲ回路３１０の状態マシンは、ＡＳＰレ
ジスタ１２４とＥＳＰレジスタ１２２のどれがそれの内
容を転送したかを判定する。状態１から状態２へ、３よ
び状態２から状態１への状態マシン３９２の遷移は、そ
れが起るのであれば、相２において起る。制御指示子「
ｉｓｐｖａｌＪは、別のスタック動作が受けられたかど
うかを状態マシ？３９２へ知らせる。

第３のクロツクサイクルにおける第１のスタック動作に
対してページが障害を起したシ、キャツシャがミスを犯
した場合には、ＥＳＰレジスタ１２２はＳＳＰレジスタ
１２０に格納されている値を回復する。いいかえると、
ＥＳＰレジスタ１２２はそれの前の値をＳＳＰレジスタ
１２０から検索する。キャッシュ６６の場所が空の時に
キャッシュ■スが生ずる。

ページがディスクからメモリへ壕だロードされていない
時にページ障害が起る。ページ障害またはキャッシュミ
スがあるものとすると、第１のスタック命令がその命令
の実行段階からを出るまで、第２の命令の第２の復号段
階が終った時に第２のスタックプッシュ動作は凍結され
る。第３の命令はそれの第２の復号段階にも入らない。

したがって、第３の命令に対する第１の復号段階要求は
第４のクロツクサイクルにおいて繰返見され、それが繰
返えし要求であることをデータ路装置Ｔ６は知らされる
。

ページ障害やキャッシュミスがないとすると、−６７ 各プッシュ命令をちょうど１クロックサイクルで実行で
きることが第５図からわかる。セグメンテーション装置
７４の直線アドレス加算器に加えて専用スタックポイン
タ加算器１１４を使用すると、性能利得を一般に生ずる
類似の結果が生ずる。

スタックポップ動作のための命令パイプラインはプッシ
ュ動作のための命令パイプラインに類似する。しかし差
異もある。たとえば、ポップ動作に対する第２の復号段
階のある相中に、直線アドレスがセグメンテーション装
置７４により直線アドレスが形成され、ＬＡバス８９に
置かれる。セグメンテーション装置７４の直線アドレス
加算器が、■バス９０上のスタックポインタオフセット
［−、セグメンテーション装ｔ７４内のペースレジスタ
に格納されているベースアドレスへ加エることによって
簡単に形成される。セグメンテーション装置Ｔ４は■バ
ス９０に格納されているスタックポインタオフセット値
を増加會たは減少することはない。しかし、これとは対
照的に、スタックポップ動作に対して、ラッチ１１８　
Ｋ格納されて６８ いる値を、マルチプレクサ１１６を通ってスタックポイ
ンタ加算器入力端子Ｂに達するバイト量だけ、減少では
たくで、増加させる。

ポップ動作に対する実行クロックサイクルの相２の間に
別の違いが起る。ポップ動作に対しては、データはメモ
リへ書込まれるのではなくて、メモリから読出される。

（ＰＡバス７５上のページングアドレスの２２ビットで
構威された最も左側のヒットト、ＬＡハス８９上の直線
アドレスの１０ビットで構威された最も右側のビットと
を有するメモリアドレスからデータ語は読出される。）
更に、ポップ動作の書戻し段階中に、メモリから読出さ
れたデータがデータレジスタに格納される。

第５図を参照して先に述べたスタックポインタ更新法は
、ある行中の２つまたはそれ以上のスタック動作が存在
する場合に応用できる。それらのスタック動作は、たと
えば、プッシュ、ポップ、それからプッシュとすること
ができる。プッシュトポップのスタック動作の別の組合
わせもカバーされ、１行中に４つ以上のスタック動作が
含會れる。たとえば、１行中に４つのポップ動作を設け
ることができ、または６つのプッシュ動作と、それに続
く１つのポップ動作を設けることができる。

本発明の別の実施例にかいては、スタック動作は、たと
えば、（１）ＭＯＶ　ＥＳＰＸＸ回の動作、（２）　　
ＡＤＤ　ＥＳＰ，６回の動作、（３）レジスタＥ８Ｐ１
２２が宛先レジスタで、Ｍバス１３Ｂが動作中に用いら
れる場合の算術その他の演算、に続くことができる。

第６図は１つ咬たは複数の動作がすぐ続くスタックポイ
ンタレジスタ動作への書込みを含む動作の状況を示す。

とくに、第６図は、行中の２つのスタックポップ動作が
すぐ続く動き動作のための命令パイプラインを示す。Ｍ
ＯＶ　ＥＳＰ，（ＥＳＰ十Ｎ）動作は　（１）　　ＥＳ
Ｐレジスタ１２２に格納されている値を取ＤＮ（２）　
　アドレスを形成するためにその値へ値Ｎを加え、（３
）そのアドレスに格納されているデータを検索し、それ
から（４）そのデータをＥ８Ｐレジスタ１２２に格納す
る、ことを含む。

第６図の動き命令に対して、命令がメモリからプリフエ
ツチされるブリフエツチ段階は示されていない。

第６図に示されている動き命令に対する第１の復号段階
の相１中に命令復号器６８が動き命令を復号する。

この命令復号が第６図の行１０１、列８０１にシけるＤ
ＩＰＬＡ　により命令復号が示されている。動き命令に
対する第１の復号段階の相２中に、命令復号器６８は、
ユーザが見ることができるスタックポインタレジスタＥ
ＳＰ１２２への書込みを含む動作に対する要求を送る。

これは第６図の行７０２、列８０１にＩＩＢＳで示され
ている。動き動作のＭ２の復号段階の相１中に、レジス
タＥＳＰ１２２に格納されているスタックポインタオフ
セット値が■バス９０へ転送される。

動き動作に対する第２の復号段階は第２のクロツクサイ
クルに入る。直後のポップ命令に対する第１の復号段階
も第２のクロックサイクルに入る。

第２のクロツクサイクルの相１中に、命令復号器６８が
第１のポップ命令を復号する。これは第６−７１ 図の行γ０７，列８０２にＤＩＰＬＡにより示されてい
る。

動き動作に対して、第１の復号段階は第１のクロックサ
イクルに入シ、第２の復号段階は第２のクロツクサイク
ルに入ｂ１実行相は第３のクロツクサイクルに入シ、書
戻し相は第４のクロツクサイクルに入る。

直後のポップ命令に対しては、Ｍ１の復号段階は第２の
クロツクサイクルに入ｂ１第２の復号段階は第３のクロ
ツクサイクルに入シ、第２の復号段階は第４のクロツク
サイクル内で繰返見され、第５のクロツクサイクル中に
実行相が起る。

第２のポップ命令に対しては、第３のクロツクサイクル
中に第１の復号段階が生じ、第４のクロックサイクル中
に第１の復号段階が繰返えされ、第５のクロツクサイク
ル中に第２の復号段階が起シ、第５のクロツクサイクル
中に実行段階が生ずる。

動き命令に対して、第２のクロツクサイクルの相２中に
、セグメンテーション装置７４はＩバス７２一 ９０上のスタックポインタ値を用いて、ベースアドレス
とともに直線アドレスを形成し、その直線アドレスをＬ
Ａバス８９に置く。これは第６図の行７０８、列８０２
に「ＳＰｖＬ１」で示されている。

動き命令に対する第３のクロックサイクルの相１中に、
ページング装置Ｔ２はＬＡバス８９上の直線アドレスを
受ける。それからページング装置はそれのルックアサイ
ドバッファを用いてページングアドレスを形成し、その
アドレスをＰＡバス７５に置く。これは第６図の行Ｔ０
３、列８０３に「ＴＬＢ」で示されている。

ＣＩＭＤは、第６図にかける命令に対する書戻しクロツ
ク中にどのレジスタへ書込まれるかを示す情報を含むマ
イクロ命令フィールドである。動き動作に対するＣＩＭ
Ｄは、書戻し段階中にＥＳＰ　　レジスタ１２２に書込
まれることを示す。ＣＩＭＤは第６図の第３のクロツク
サイクルの相１中に現われる。

また、ポップ命令に対する第３のクロックサイクルの第
１の相において、ＥＳＰレジスタ１２２に格納されてい
るスタックポインタオフセットがＩバス９０に置かれる
。これは第６図の行７ｏ９、列７１０κ示されている。

第３のクロツクサイクルの第１の相においては、必要な
ポップ増分値に対するバイトサイズを示す１−ｇｄｅｌ
Ｊ信号がＤＩＴＳＰＲ制御回路３１０から線２１７を介
してマルチブレクサ１１６へ送られる。これは第６図の
行７１２、列８０３にｒＧＤＥＬ　ＩＪ　で示されてい
る。筐た、第３のクロックサイクル中の相１にかいて、
ＥＳＰレジスタ１２２に格納されているスタックポイン
タオフセット値がＪバス１４７へ書込筐れ、それから線
１３５を介してラッチ１１８へ書込筐れる。

更に、第３のクロツクサイクルのこの第１の相（これは
第１のポップ命令に対する第２の復号相である）の間に
、命令復号装置６８の第２の復号器９３が衝突を検出す
る。

衝突は、第３のクロックサイクルの相２において、第１
のポップ命令が直線アドレス加算ＬＡＡＤＤ動作を行い
、それが、第３のクロツクサイクルの相１において！バ
ス９０に置かれた、ＥＳＰレジスタ１２２に格納されて
いる既存の値を用いる、という事実から起るものである
。しかし、ＥＳＰレジスタ１２２の内容は第４のクロツ
クサイクルの来るべき相１において更新すべきである。

したがって、ＥＳＰレジスタ１２２に格納すべき更新さ
れた値を直線アドレス加算ＬＡＡＤＤが用いないのであ
ればＬＡＡＤＤは誤シを生ずる。いいかえると、第３の
クロックサイクルの相２中に直線アドレス加算を実行す
べきＥＳＰソースレジスタ１２２が第４のクロツクサイ
クルの相１に釦いて更新されるから、衝突が起る。

更に、第３のクロツクサイクルの相１中に、命令復号器
６８は第２のポップ命令を復号する。これが第６図の行
７１４、列８０３に示されている。

第３のクロツクサイクルの相２中に、マイクロプロセッ
サのメモリの、ＰＡバス７５上のページングアドレスと
ＬＡバス８９の直線アドレスで構成されているメモリア
ドレスを有するメモリ場所からデータが読出される。こ
れは第６図の行７０３、列８０３に「ＣＡＣＨＥＪで示
されている。

−７５− 第６図の行７０５、列８０３におけるＩ−ＲＧＤＣＤＪ
は「ｃＩＭ１］がクロツクサイクルの相２で復号される
ことを示す。ＣＩＭＤの復号によ，６、ｇｓｐレジスタ
１２２が、動き命令の書戻し段階中κ書込筐れるレジス
タであることが判明する。

第３のクロツクサイクルの相２中に、命令復号器６．８
は、ポップ命令が復号されたことを示す別の「ｉｓｐｖ
ａｌＪ信号をデータ路装置７６へ送る。これは第６図の
行７０８、列８０３に「ＩｓＰＶＡＬＩＪで示されてい
る。

第３のクロツクサイクルの相２中に、セグメンテーショ
／装置７４は、■バス９０に置かれているスタックポイ
ンタオフセット値を基にして直線アドレスを形成する。

その直線アドレスはＬＡバス８９に置かれる。この直線
アドレスは、動き命令に従く第１のポップ命令に対する
パイプライン中に形成される。したがって、セグメンテ
ーション装置７４は直線アドレス加算器を用いて、■バ
ス９０上のオフセット値を、セグメンテーション装置７
４内のベースアドレスレジスタに格納され７６− ているベースアドレスへ加えることにより直線アドレス
は形成される。これは第６図の行１０９、列８０３のｒ
Ｌ　Ａ　Ａ　Ｄ　ＤＪにより示されている。

第３のクロツクサイクルの相２においては、命令復号器
６８の第２の復号器９３が、繰返えレ要求制御信号を線
９９を介してデータ路装置７９へ送る。これは第６図の
行７１０、列８０３にある「ＰＲＴＲＱＪ　で示されて
いる。これは、データ路装置７６が第１のポップ命令の
第２の復号段の部分を繰返えさねばならないことを示す
。

データ路装置７６はＣＩＭＤフィールドとの「ソフトな
」衝突を検出する。

第３のクロツクサイクルの相２中に、第２のポップ命令
のためのパイプライン中に泡が置かれる。

いいかえると、第４のクロツクサイクルの第２の相まで
、第２のポップ命令のためのパイプラインが凍る。

第４のクロツクサイクルは動き命令のための書戻しクロ
ツクサイクルである。第４のクロツクサイクルの相１中
に、Ｍバス１３８に現われるデータは、ユーザが見るこ
とができるスタックポインタレジスタＥＳＰ１２２へ線
１６７を介して書込會れる。

筐た、第４のクロツクサイクルの相１中に、Ｍバス１３
８をＪバス１４７へ短絡するために短絡器１８２が用い
られる。また、第４のクロツクサイクルの相１中に、Ｍ
バス１３８をＩバス９０へ短絡するために短絡器１８４
が用いられる。したがって、Ｊバス１４７とＩバス９０
ぱＭバス１３８に論理的に等しくなるようにされ、Ｊバ
ス１４７と、Ｍバス１３８と、■バス９０とにおけるデ
ータは同じに々る。Ｊバス１４７へのＭバス１３８への
短絡が第６図の行７０９、列８０４に示されている。■
バス９０へのＭバスの短絡が第６図の行７１０、列８０
４に示されている。

第４のクロックサイクルの相２中に、セグメンテーショ
ン装置７４を用いて直線アドレスを形成する。その直線
アドレスはＬＡバス８９に置かれる。これは第６図に釦
ける第１のポップ命令に対して起るから、セグメンテー
ション装置７４中のペースレジスタ内のベースアドレス
に１バス９０上のオフセット値を加えることにより直線
アドレスは形成される。

！た、第４のクロツクサイクルの相２の間に、ラッチ１
１Ｂの値が、マルチプレクサ１１６を通ってＳＰＡｄｄ
ｅｒ　１１４の入力端子Ｂへ加えられたバイト量だけ、
ＳＰＡｄｄｅｒ　１１４　　によジ増加させられる。

１た、第４のクロツクサイクルの相２の間に、第２のポ
ップ命令が生じていることを示す信号を命令復号器６８
はデータ路装置７６へ送る。

第５のクロツクサイクルの相１中に、ページング装置Ｔ
２はＬＡバス８９上に直線アドレス値を受ける。ベージ
ング装置７２はそれの遷移ルックアサイドバツファを用
いてページングアドレスを形成し、それをＰＡバス７５
に置く。これは第６図に行７０９、列８０５の「Ｔ　Ｌ
　ＢＪにより示されている。

第４のクロツクサイクルの相１においてデータはＪバス
１４７へ短絡され、それから８ＰＡｄｄｅｒ１１４を介
してラツチ１１４に保持される。次に、第４のクロツク
サイクルの相２にかいてＳＰＬａｔｃｈ７９− がＪバス１４７に置かれる。それから、第５のクロツク
サイクルの相１中に、ＡＳＰレジスタ１２４はＪバス１
４７から値を得る。

第５のクロツクサイクルの相１中に、スタックＡＬＰレ
ジスタ１２４に格納されているポインタオフセット値が
Ｉバス９ロヘ書込まれる。これが第６図の行７１６　，
　７１７　，列８０５に示されている。

また、第５のクロツクサイクルの相１中に、信号ｒｃ　
Ｄ　Ｅ　ＬＪがＤＩＴＳＰＲ制御回路３１０から線２１
７を介してマルチプレクサ１１６へ送られる。

第５のクロツクサイクルの相２中に、メモリのスタック
メモリ場所からポップ命令に対するデータが読出される
。これが第６図の行７０９、列８０５に「ＣＡＣＨＥ−
１で示されている。

また、第５のクロツクサイクルの相２中に、ＡｓＰレジ
スタ１２４内のオフセット値がＥＳＰレジスタ１２２へ
書込まれる。

第５のクロツクサイクルの相２の間に、セグメンテーシ
ョン装置７４は直線アドレスも発生し、それをＬＡバス
８９に置く。この直線アドレス発８０ 生は第２のポップ命令のためである。したがって、■バ
ス９０上のオフセット値をセグメンテーション装置７４
内のペースレジスタに格納されているペースアドレスに
加え合わせることにより形成される。これは第６図に行
７１６、列８０５の「ＬＡＡＤＤ−１により示されてい
る。

第５のクロツクサイクルの第２の相にかいては、ラッチ
１１８内のスタックポインタ値は、ポップ命令であると
仮定すると、マルチプレクサ１１６を通ってスタックポ
インタ加算器１１４に加えられたバイト量だけ増加させ
られる。これは第６図の行７１８、８０５のｒｓＰＡＤ
ＤＪにより示されている。

第６図に示されている第２のポップ命令に対する第６の
クロツクサイクルにおいては、ベージング装置Ｔ２はペ
ージングアドレスを形成して、それをＰＡバス１５に置
く。更に、スタックポインタラツチ１１２内の更新され
たスタックポインタ値が線１２５を介してＪバス１４７
に書込１れる。Ｊバス１４７におけるその更新された値
は線１４１を介して進みスタックポインタレジスタＡＳ
Ｐ１２４　に書込まれる。１た、ＥＳＰレジスタ内のオ
フセット値がシャドウスタックポインタレジスタ１２０
に書込まれる。

第６のクロックサイクルの相２の間に、メモリに格納さ
れているデータがスタックメモリアドレスから読出され
る。更に、ＡＳＰレジスタ１２４に格納されているデー
タがＥＳＰレジスタ１２２に格納される。

第６のクロツクサイクルの相２の間に、メモリに格納さ
れているデータがスタックメモリアドレスから読出され
る。更に、ＡＳＰレジスタ１２４に格納されているデー
タがＥＳＰレジスタ１２２に格納される。

第６図において、行７２２　，　７２３　，　７２４に
おけるボイ／タ更新は、要求された時に次の相１の間に
どのレジスタがそれの内容を■バス９０へ転送したかを
矢印で示す。

【図面の簡単な説明】

第１図はスタック状の従来のメモリ編或の線図、第２図
はマイクロプロセッサのアーキテクチャのブロック図、
第３図はマイクロプロセッサの整数実行データ路のブロ
ック図、第４図はマイクロプロセッサのスタックポイン
タ回路のブロック図、第５図は一連のスタック動作につ
いてのマイクロプロセッサのタイミング図、第６図はス
タックポインタレジスタへの書込みと、それに続く２つ
のスタック動作とを含む動作に対するマイクロプロセッ
サのタイミング図である。 ６０・・・・マイクロプロセッサ、６２・・・●バスイ
ンターフエイス、６６・●●●キャッシュ装置、６８・
・・・命令復号器、Ｔ２・・・・ページング装置、７４
・・●●セグメンテーション装置、７６・・・・データ
路装置、９３・・・・復号器、１１０・●●・スタック
ポインタ回路、１１８　，　１２０●●●・ラッチ、１
１６●・●●マルチブレクサ、１２２　，　１２４・・
・・レジスタ、３１０・・・・制御回路、３９２・・・
・状態マシン。

Claims (1)

1. 【特許請求の範囲】 （１）、（１）第１のクロックサイクル中に、スタック
   プッシュ動作を求めている命令を復号し、スタックプッ
   シュ動作を求めている制御指示子を発生する過程と、 （２）第２のクロックサイクルの相１中に、 （ａ）第１のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込む過程と、 （ｂ）第１のスタックポインタレジスタに格納されてい
   るスタックポインタ値をスタックポインタ加算器の入力
   ラッチに書込む過程と、 （３）第２のクロックサイクル中に、 （ａ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成する過程と、 （ｂ）スタックポインタ加算器の入力ラッチに格納され
   ているスタックポインタ値をデルタ量だけ減少して更新
   されたスタックポインタ値を形成する過程と、 （ｃ）更新されたスタックポインタ値を出力ラッチに格
   納する過程と、を備える過程を実行する過程と、 （４）第３のクロックサイクルの相１中に、 （ａ）出力ラッチに格納されている更新されたスタック
   値を第２のバスに書込む過程と、（ｂ）第２のバス上の
   更新されたスタックポインタ値を格納のために第２のス
   タックポインタレジスタに書込む過程と、 （５）第３のクロックサイクルの相２中に、 （ａ）スタックメモリアドレスにより示されているメモ
   リ場所に格納するためにデータをメモリへ書込む過程と
   、 （ｂ）第２のスタックポインタレジスタからの更新され
   たスタックポインタ値を格納するために第１のスタック
   ポインタレジスタに書込む過程と、を備えるスタックを
   実行する過程と、 を備えることを特徴とするデジタルコンピュータにおい
   てデータをメモリ内のスタック上にプッシュする方法。 （２）、（１）第１のクロックサイクル中に、スタック
   ポップ動作を求めている命令を復号し、スタックポップ
   動作を求めている制御指示子を発生する過程と、 （２）第２のクロックサイクルの相１中に、 （ａ）第１のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込む過程と、 （ｂ）第１のスタックポインタレジスタに格納されてい
   るスタックポインタ値をスタックポインタ加算器の入力
   ラッチに書込む過程と、 （３）第２のクロックサイクル中に、 （ａ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成する過程と、 （ｂ）スタックポインタ加算器の入力ラッチに格納され
   ているスタックポインタ値をデルタ量だけ増加して更新
   されたスタックポインタ値を形成する過程と、 （ｃ）更新されたスタックポインタ値を出力ラッチに格
   納する過程と、を備える過程を実行する過程と、 （４）第３のクロックサイクルの相１中に、 （ａ）出力ラッチに格納されている更新されたスタック
   ポインタ値を第２のバスに書込む過程と、 （ｂ）第２のバス上の更新されたスタックポインタ値を
   格納のために第２のスタックポインタレジスタに書込む
   過程と、 （５）第３のクロックサイクルの相２中に、 （ａ）スタックメモリアドレスにより示されているメモ
   リ場所からデータを読出す過程と、 （ｂ）第２のスタックポインタレジスタからの更新され
   たスタックポインタ値を格納するために第１のスタック
   ポインタレジスタに書込む過程と、を備えるスタックを
   実行する過程と、 を備えることを特徴とするデジタルコンピュータにおい
   てデータをメモリ内のスタックからポップオフする方法
   。 （３）、（１）第１のクロックサイクル中に、スタック
   プッシュ動作を求めている命令を号済し、スタックプッ
   シュ動作を求めている制御指示子を発生する過程と、 （２）第２のクロックサイクルの相１中に、 （ａ）スタックプッシュ動作が前のスタック動作にすぐ
   続かないとすると、 （ｉ）第１のスタックポインタに格納されているスタッ
   クポインタ値を第１のバスに書込む過程と、 （ｉｉ）第１のスタックポインタレジスタに格納されて
   いるポインタ値をスタックポインタ加算器の入力ラッチ
   に書込む過程と、 （ｂ）スタックプッシュ動作が前のスタック動作にすぐ
   続くとすると、 （ｉ）第２のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込む過程と、 （ｉｉ）第１のスタックポインタレジスタに格納されて
   いるスタックポインタ値をスタックポインタ加算器の入
   力ラッチに書込む過程と、 （３）第２のクロックサイクルの相２中に、 （ａ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成する過程と、 （ｂ）スタックポインタ加算器の入力ラッチに格納され
   ているスタックポインタ値をデルタ量だけ減少して更新
   されたスタックポインタ値を形成する過程と、 （ｃ）更新されたスタックポインタ値をラッチに格納す
   る過程と、 を備える過程を実行する過程と、 （４）第３のクロックサイクルの相１中に、 （ａ）出力ラッチに格納されている更新されたスタック
   ポインタ値を第２のバスに書込む過程と、 （ｂ）第２のバス上の更新されたスタックポインタ値を
   格納のために第２のスタックポインタレジスタに書込む
   過程と、 （５）第３のクロックサイクルの相２中に、 （ａ）スタックメモリアドレスにより示されているメモ
   リ場所に格納するためにデータをメモリへ書込む過程と
   、 （ｂ）第２のスタックポインタレジスタからの更新され
   たスタックポインタ値を格納するために第１のスタック
   ポインタレジスタに書込む過程と、を備えるスタックを
   実行する過程と、 を備えることを特徴とするデジタルコンピュータにおい
   てデータをメモリ内のスタック上にプッシュする方法。 （４）、（１）第１のクロックサイクル中に、スタック
   ポップ動作を求めている命令を復号し、スタックポップ
   動作を求めている制御指示子を発生する過程と、 （２）第２のクロックサイクルの相１中に、 （ａ）スタックプッシュ動作が前のスタック動作にすぐ
   続かないとすると、 （ｉ）第１のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込む過程と、 （ｉｉ）第１のスタックポインタレジスタに格納されて
   いるスタックポインタ値をスタックポインタ加算器の入
   力ラッチに書込む過程と、 （ｂ）スタックプッシュ動作が前のスタック動作にすぐ
   続くとすると、 （ｉ）第２のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込む過程と、 （ｉｉ）第１のスタックポインタレジスタに格納されて
   いるスタックポインタ値をスタックポインタ加算器の入
   力ラッチに書込む過程と、 （３）第２のクロックサイクルの相２中に、 （ａ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成する過程と、 （ｂ）スタックポインタ加算器の入力ラッチに格納され
   ているスタックポインタ値をデルタ量だけ減少して更新
   されたスタックポインタ値を形成する過程と、 （ｃ）更新されたスタックポインタ値を出力ラッチに格
   納する過程と、を備える過程を実行する過程と、 （４）第３のクロックサイクルの相１中に、 （ａ）出力ラッチに格納されている更新されたスタック
   ポインタ値を第２のバスに書込む過程と、 （ｂ）第２のバス上の更新されたスタックポインタ値を
   格納のために第２のスタックポインタレジスタに書込む
   過程と、 を備えるスタックを実行する過程と、 （５）第３のクロックサイクルの相２中に、 （ａ）スタックメモリアドレスにより示されているメモ
   リ場所からデータを読出す過程と、 （ｂ）第２のスタックポインタレジスタからのスタック
   ポインタ値を格納するために第１のスタックポインタレ
   ジスタに書込む過程と、 を備えるスタックを実行する過程と、 を備えることを特徴とするパイプライン化された命令を
   有するデジタルコンピュータにおいてメモリ内のスタッ
   クからデータをポップオフする方法。 （５）、（１）第１のクロックサイクル中に、第３のバ
   スから第１のスタツクポインタレジスタへの書込みを求
   めている命令を復号する過程と、 （２）第２のクロックサイクルの相１中に、 （ａ）第１のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込む過程と、 （ｂ）スタック動作を求めている命令を復号する過程と
   、 （３）第２のクロックサイクル中に第１のバス上のスタ
   ックポインタ値を用いることによりスタックメモリアド
   レスを形成する過程と、 （４）第３のクロックサイクルの相１中に、 （ａ）第１のスタックポインタレジスタに格納されてい
   る既存のスタックポインタ値を第１のバスに書込む過程
   と、 （ｂ）更新された値が第１のスタックポインタレジスタ
   に格納される前に第１のスタックポインタレジスタに格
   納されている既存のスタックポインタ値にスタック動作
   が依存するであろうことを命令が求めていることを検出
   して、近づきつつある衝突を示す過程と、 （５）第３のクロックサイクルの相２中に、 （ａ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成する過程と、 （ｂ）スタック動作の一部を繰返えすために繰返えし要
   求制御信号を発生する過程と、 （６）第３のクロックサイクルの相１中に、 （ａ）第３のバスからの第１の更新されたスタックポイ
   ンタ値を第１のスタックポインタレジスタに書込む過程
   と、 （ｂ）第３のバス上の第１の更新されたスタックポイン
   タ値が第２のバスへ書込まれるように第３のバスを第２
   のバスへ短絡する過程、と、 （ｃ）第３のバス上の第１の更新されたスタックポイン
   タ値が第１のバスへ書込まれるように第３のバスを第１
   のバスへ短絡する過程と、 （ｄ）第１の更新されたスタックポインタ値を第２のバ
   スからスタックポインタ加算器の入力ラツチへ書込む過
   程と、 を備える過程を実行する過程と、 （７）第４のクロックサイクルの相２中に、 （ａ）第１のバス上の第１の更新されたスタックポイン
   タ値を用いることによりスタックメモリアドレスを形成
   する過程と、 （ｂ）スタック動作がプッシュ動作であるならば、スタ
   ックポインタ加算器の入力ラッチ内の第１の更新された
   スタックポインタ値をデルタ量だけ減少して第２の更新
   されたスタックポインタ値を形成し、第２の更新された
   値を出力ラッチに格納する過程と、 （ｃ）スタック動作がポインタ動作であるならば、スタ
   ックポインタ加算器内の第１の更新されたスタックポイ
   ンタ値をデルタ量だけ増加して第３の更新されたスタッ
   クポインタ値を形成し、第３の更新された値を出力ラッ
   チに格納する過程と、を備えるスタックを実行する過程
   と、 （８）第５のクロックサイクルの相１中に、 （ａ）出力ラッチに格納されている更新された値を第２
   のバスに書込む過程と、 （ｂ）第２のバス上の更新された値を格納のために第２
   のスタックポインタレジスタに書込む過程と、 を備える過程を実行する過程と、 （９）第５のクロックサイクルの相２中に、 （ａ）スタック動作がプッシュ動作であるならば、スタ
   ックメモリアドレスにより示されているメモリ場所に格
   納するためにデータをメモリへ書込む過程と、 （ｂ）スタック動作がポップ動作であるならば、スタッ
   クメモリアドレスにより示されているメモリ場所からデ
   ータを読出す過程と、 （ｃ）第２のスタックポインタレジスタからの更新され
   た値を格納するために第１のスタックポインタレジスタ
   に書込む過程と、 を備えるスタックを実行する過程と、 を備えることを特徴とするパイプライン化された命令を
   有するデジタルコンピュータにおいて第３のバスから第
   １のスタツクポインタレジスタへ書込むことを求めてい
   る動作にすぐ続いてスタック動作を実行する方法。 （６）、（１）スタック動作を求める命令を復号し、制
   御指示子を発生する回路と、 （２）第１のバスと、 （３）第２のバスと、 （４）第１のバスと第２のバスへ結合される第１のスタ
   ックポインタレジスタと、 （５）第１のバスと、第２のバスと、第１のスタツクポ
   インタレジスタへ結合される第２のスタックポインタレ
   ジスタと、 （６）入力ラッチが第２のバスへ結合されるスタックポ
   インタ加算器と、 （７）（ａ）入力端子がスタックポインタ加算器の出力
   端子へ結合され、 （ｂ）出力端子が第１のバスへ結合され、 （ｃ）出力端子が第２のバスへ結合されたスタックポイ
   ンタ出力ラッチと、 （８）復号回路から制御指示子を受け、スタック動作が
   前のスタック動作にすぐ続くか否かを判定する状態マシ
   ンと、 （９）スタックメモリアドレスを形成するアドレス回路
   と、 （１０）データをメモリへ書込む手段と、 （１１）復号回路から制御指示子を受けるために結合さ
   れ、かつ状態マシンから出力を受けるために結合される
   制御回路と、 を備え、（ａ）第２のクロックサイクルの相１中に、 （ｉ）スタックプッシュ動作が前のスタック動作にすぐ
   続かないことを状態マシンが示したとすると、 （Ａ）第１のスタックポインタレジスタに 格納されているスタックポインタ値を第１のバスに書込
   み、 （Ｂ）第１のスタックポインタレジスタに 格納されているスタックポインタ値をスタックポインタ
   加算器の入力ラッチに書込む、 ために制御回路が制御信号を発生し、 （ｉｉ）スタック動作が前のスタック動作にすぐ続くこ
   とを状態マシンが示したとすると、 （Ａ）第２のスタックポインタレジスタに格納されてい
   るスタックポインタ値を第１のバスに書込み、 （Ｂ）第２のスタックポインタレジスタに格納されてい
   るスタックポインタ値をスタックポインタ加算器の入力
   ラッチに書込む、 ために制御回路が制御信号を発生し、 （ｂ）第２のクロックサイクルの相２中に、 （ｉ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成するアドレス回路
   を有し、 （ｉｉ）スタック動作がプッシュ動作であるならば、ス
   タックポインタ加算器の入力ラッチに格納されているス
   タックポインタ値をデルタ量だけ減少して更新されたス
   タックポインタ値を形成し、 （ｉｉｉ）スタック動作がポツプ動作であるならば、ス
   タックポインタ加算器の入力ラッチに格納されているス
   タックポインタ値をデルタ量だけ増加して更新されたス
   タックポインタ値を形成し、 （ｉｖ）スタックポインタ出力ラッチ内に更新されたス
   タックポインタ値を格納する、 ために制御回路は制御信号を発生し、 （ｃ）第３のクロックサイクルの相１中に、 （ｉ）スタックポインタ出力ラッチに格納されている更
   新されたスタックポインタ値を第２のバスに書込み、 （ｉｉ）第２のバス上の更新されたスタックポインタ値
   を格納のために第２のスタックポインタレジスタに書込
   む、 ために制御回路は制御信号を発生し、 （ｄ）第３のクロックサイクルの相２中に、 （ｉ）スタック動作がプッシュ動作であるならば、スタ
   ックメモリアドレスにより示されているメモリ場所に格
   納するためにデータをメモリに書込み、 （ｉｉ）スタック動作がプッシュ動作であるならば、ス
   タックメモリアドレスにより示されているメモリ場所か
   らデータを読出し、 （ｉｉｉ）第２のスタックポインタレジスタからの更新
   されたスタックポインタ値を格納するために第１のスタ
   ックポインタレジスタに書込む、ために制御回路は制御
   信号を発生することを特徴とするパイプライン化された
   命令とメモリを有するデジタルコンピュータにおいて、
   スタック動作を実行する回路。 （７）、（１）スタック動作を求める命令を復号し、制
   御指示子を発生する回路と、 （２）第１のバスと、 （３）第２のバスと、 （４）第１のバスと第２のバスへ結合される第１のスタ
   ックポインタレジスタと、 （５）第１のバスと、第２のバスと、第１のスタツクポ
   インタレジスタへ結合される第２のスタックポインタレ
   ジスタと、 （６）入力ラッチが第２のバスへ結合されるスタックポ
   インタ加算器と、 （７）（ａ）入力端子がスタックポインタ加算器の出力
   端子へ結合され、 （ｂ）出力端子が第１のバスへ結合され、 （ｃ）出力端子が第２のバスへ結合されたスタックポイ
   ンタ出力ラッチと、 （８）復号回路から制御指示子を受け、スタック動作が
   前のスタック動作にすぐ続くか否かを判定する状態マシ
   ンと、 （９）第３のバスから第１のスタツクポインタレジスタ
   へ書込むことを求める命令のすぐ後に続くスタック動作
   が、更新された値が第１のスタックポインタレジスタに
   書込まれる前に第１のスタックポインタレジスタに格納
   されて存在するスタックポインタ値に依存することを検
   出して、衝突するおそれがあることを指示する回路と、 （１０）第３のバスを第１のバスへ短絡する短絡器と、 （１１）スタックメモリアドレスを形成するアドレス回
   路と、 （１２）データをメモリへ書込む手段と、 （１３）（ａ）復号回路から制御指示子を受けるため、 （ｂ）状態マシンから出力を受けるため、 （ｃ）衝突検出回路から出力を受けるため、に結合され
   る制御回路と、 を備え、 （ａ）第２のクロックサイクルの相１中に、 （ｉ）第１のスタックポインタレジスタに格納されて存
   在するスタックポインタ値を第１のバスへ書込み、 （ｉｉ）スタック動作を求める命令を復号する、ために
   制御回路が制御信号を発生し、 （ｂ）第２のクロックサイクルの相２中に、第１のバス
   に存在しているスタックポインタ値を用いることにより
   スタックメモリをアドレス回路に形成させるために、制
   御回路が制御信号を発生し、 （ｃ）第３のクロックサイクルの相１中に、 （ｉ）第１のスタックポインタレジスタに格納されてい
   る存在するスタックポインタ値を第１のバスに書込み、 （ｉｉ）第３のバスから第１のスタツクポインタレジス
   タへ書込むことを求める命令のすぐ後に続くスタック動
   作が、更新された値が第１のスタックポインタレジスタ
   に書込まれる前に第１のスタックポインタレジスタに格
   納されて存在するスタックポインタ値に依存することを
   検出して、衝突するおそれがあることを指示する ために制御回路は制御信号を発生し、 （ｄ）第３のクロックサイクルの相２中に、 （ｉ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成するアドレス回路
   を有し、 （ｉｉ）スタック動作の一部を繰返えすために繰返えし
   要求制御信号を発生、 するために制御回路は制御信号を発生し、 （ｅ）第４のクロックサイクルの相１中に、 （ｉ）第１の更新されたスタックポインタ値を第３のバ
   スから第１のレジスタへ書込み、（ｉｉ）第３のバス上
   の第１の更新されたスタックポインタ値が第２のバスへ
   書込まれるように第３のバスを第２のバスへ短絡し、 （ｉｉｉ）第３のバス上の第１の更新されたスタックポ
   インタ値が第１のバスへ書込まれるように第３のバスを
   第１のバスへ短絡し、 （ｉｖ）第１の更新されたポインタ値を第２のバスから
   スタックポインタ加算器へ書込む、ために制御回路が制
   御信号を発生し、 （ｆ）第４のクロックサイクルの相２中に、 （ｉ）第１のバス上のスタックポインタ値を用いること
   によりスタックメモリアドレスを形成するアドレス回路
   を有し、 （ｉｉ）スタック動作がプッシュ動作であるならば、ス
   タックポインタ加算器の入力ラッチに格納されている値
   をデルタ量だけ減少して第２の更新された値を形成して
   、第２の更新された値をスタックポインタ出力ラッチに
   格納し、 （ｉｉｉ）スタック動作がポップ動作であるならば、ス
   タックポインタ加算器の入力ラッチに格納されている値
   をデルタ量だけ増加して更新された第３の更新された値
   を形成して、その第３の更新された値をスタックポイン
   タ出力ラッチに格納する、 ために制御回路が制御信号を発生し、 （ｇ）第５のクロツクサイクルの相１中に、 （ｉ）スタックポインタ出力ラッチに格納されている更
   新された値を第２のバスに書込み、 （ｉｉ）第２のバス上の更新された値を格納のために第
   ２のスタックポインタレジスタに書込む、ために制御回
   路は制御信号を発生し、 （ｈ）第５のクロックサイクルの相２中に、 （ｉ）スタック動作がプッシュ動作であるならば、スタ
   ックメモリアドレスにより示されているメモリ場所に格
   納するためにデータをメモリに書込み、 （ｉｉ）スタック動作がポップ動作であるならば、スタ
   ックメモリアドレスにより示されているメモリ場所から
   データを読出し、 （ｉｉｉ）第２のスタックポインタレジスタからの更新
   されたスタックポインタ値を格納するために第１のスタ
   ックポインタレジスタに書込む、ために制御回路は制御
   信号を発生することを特徴とするパイプライン化された
   命令とメモリを有するデジタルコンピュータにおいて、
   第３のバスから第１のスタツクポインタレジスタへの書
   込みを求めている動作のすぐ後でスタック動作を実行す
   る回路。