JP2001184211A - 処理システムにおいてスタックのポップおよびプッシュ動作を行なうための装置および方法 - Google Patents
処理システムにおいてスタックのポップおよびプッシュ動作を行なうための装置および方法Info
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Abstract
(57)【要約】
【課題】 処理システム内で高速のスタック動作が実行
できるようにする。 【解決手段】 第１および第２のスタックポインタ（Ｓ
Ｐ）はスタックの最上部および該スタックの最上部に続
くメモリロケーションを指し示す。第１のＳＰはポップ
動作の間に使用されかつ第２のＳＰはプッシュ動作の間
に使用される。あるＳＰが選択されたとき、それは他の
ＳＰに取って代わる。選択されたメモリポインタはスタ
ックが構成されたメモリモジュールに提供され、かつま
た更新される。ポップ動作の場合、更新ＳＰは選択ＳＰ
によって指し示されるメモリロケーションに先行するメ
モリロケーションを指し示し、かつプッシュ動作の場合
は、更新ＳＰはそのアドレスに続くメモリアドレスを指
し示す。
できるようにする。 【解決手段】 第１および第２のスタックポインタ（Ｓ
Ｐ）はスタックの最上部および該スタックの最上部に続
くメモリロケーションを指し示す。第１のＳＰはポップ
動作の間に使用されかつ第２のＳＰはプッシュ動作の間
に使用される。あるＳＰが選択されたとき、それは他の
ＳＰに取って代わる。選択されたメモリポインタはスタ
ックが構成されたメモリモジュールに提供され、かつま
た更新される。ポップ動作の場合、更新ＳＰは選択ＳＰ
によって指し示されるメモリロケーションに先行するメ
モリロケーションを指し示し、かつプッシュ動作の場合
は、更新ＳＰはそのアドレスに続くメモリアドレスを指
し示す。
Description
【０００１】
【発明の属する技術分野】本発明は、処理システムにお
いてスタック動作を行なうための装置および方法に関
し、特に高速のスタック動作を可能にする装置および方
法に関する。
いてスタック動作を行なうための装置および方法に関
し、特に高速のスタック動作を可能にする装置および方
法に関する。
【０００２】
【従来の技術】多くの処理システムはその中でスタック
（ｓｔａｃｋ）が構成されたメモリモジュールを有して
いる。スタックは最も最近格納された値が読み出される
べき最初の値となるデータ構造である。いくつかのスタ
ックはメモリモジュールのより下位のアドレス／メモリ
ロケーションに向かって成長し、かついくつかのスタッ
クはメモリモジュールのより上位のアドレスに向かって
成長する。したがって、該スタックの最上位または最上
部（トップ：ｔｏｐ）は、データが現在格納されている
スタックの最も低いまたは最も高いアドレスを備えたメ
モリロケーションである。
（ｓｔａｃｋ）が構成されたメモリモジュールを有して
いる。スタックは最も最近格納された値が読み出される
べき最初の値となるデータ構造である。いくつかのスタ
ックはメモリモジュールのより下位のアドレス／メモリ
ロケーションに向かって成長し、かついくつかのスタッ
クはメモリモジュールのより上位のアドレスに向かって
成長する。したがって、該スタックの最上位または最上
部（トップ：ｔｏｐ）は、データが現在格納されている
スタックの最も低いまたは最も高いアドレスを備えたメ
モリロケーションである。
【０００３】スタックに関連する２つの基本的な動作が
あり、すなわち、新しい値がスタックに加えられるプッ
シュ動作（ｐｕｓｈ ｏｐｅｒａｔｉｏｎ）、および該
スタックの最上部に位置する値が取り出されまたは読み
出されるポップ動作（ｐｏｐｏｐｅｒａｔｉｏｎ）であ
る。前記新しい値は前記スタックの最上部に続くメモリ
ロケーションに格納される。
あり、すなわち、新しい値がスタックに加えられるプッ
シュ動作（ｐｕｓｈ ｏｐｅｒａｔｉｏｎ）、および該
スタックの最上部に位置する値が取り出されまたは読み
出されるポップ動作（ｐｏｐｏｐｅｒａｔｉｏｎ）であ
る。前記新しい値は前記スタックの最上部に続くメモリ
ロケーションに格納される。
【０００４】
【発明が解決しようとする課題】通常、スタックポイン
タはスタックの最上部をまたは該スタックの最上部に続
くメモリロケーションを指し示す（ｐｏｉｎｔｓ ｔ
ｏ）。第１の種別のスタックポインタは高速のポップ動
作を可能にし、一方第２の種別のスタックポインタは高
速のプッシュ動作を可能にする。あるスタックがより上
位のアドレスに向かって成長しかつスタックポインタが
該スタックの最上部に続くメモリロケーションを指し示
す場合、ポップ動作は前記スタックポインタを減分しか
つ前記スタックの最上部に格納された値を移動すること
を含み、かつプッシュ動作はスタックポインタによって
指し示されるメモリロケーションにデータを書きかつ該
スタックポインタを増分することを含む。この従来技術
の手法は比較的時間を浪費する。
タはスタックの最上部をまたは該スタックの最上部に続
くメモリロケーションを指し示す（ｐｏｉｎｔｓ ｔ
ｏ）。第１の種別のスタックポインタは高速のポップ動
作を可能にし、一方第２の種別のスタックポインタは高
速のプッシュ動作を可能にする。あるスタックがより上
位のアドレスに向かって成長しかつスタックポインタが
該スタックの最上部に続くメモリロケーションを指し示
す場合、ポップ動作は前記スタックポインタを減分しか
つ前記スタックの最上部に格納された値を移動すること
を含み、かつプッシュ動作はスタックポインタによって
指し示されるメモリロケーションにデータを書きかつ該
スタックポインタを増分することを含む。この従来技術
の手法は比較的時間を浪費する。
【０００５】スタック動作は割込み（ｉｎｔｅｒｒｕｐ
ｔｓ）にしたがって広く使用されている。通常、処理シ
ステムのステータスまたは状態情報を保持する、複数の
レジスタがスタックにプッシュされ、かつ結局該スタッ
クからポップされる。数多くのレジスタが処理システム
のステータスを格納する場合、割込みの実行は非常に時
間を浪費するものとなる。
ｔｓ）にしたがって広く使用されている。通常、処理シ
ステムのステータスまたは状態情報を保持する、複数の
レジスタがスタックにプッシュされ、かつ結局該スタッ
クからポップされる。数多くのレジスタが処理システム
のステータスを格納する場合、割込みの実行は非常に時
間を浪費するものとなる。
【０００６】スタック動作を行なうための高速かつ改善
された装置および方法を提供することが必要である。
された装置および方法を提供することが必要である。
【０００７】
【課題を解決するための手段】本発明の一態様によれ
ば、処理システム内でポップ動作を行なうための方法
（３００）が提供され、該方法は、第１のクロックサイ
クル（３１０）の間に、命令をデコードしかつポップ動
作を実行する必要があるか否かを判定しかつそれに応じ
てポップ動作を要求する制御指示子を発生する段階、第
２のクロックサイクルの第１のフェーズ（３２０）の間
に、選択されたスタックポインタを提供し、該選択され
たスタックポインタはスタックの最上部を指し示し、前
記スタックのポイントに続くメモリロケーションへのポ
インタを前記選択されたスタックポインタと置き換え、
前記選択されたスタックポインタによって指し示される
メモリロケーションに先行するメモリロケーションを指
し示す更新されたスタックポインタを発生し、前記選択
されたスタックポインタをスタックが構成されているメ
モリモジュールに送り、前記選択されたスタックポイン
タによって指し示されるメモリロケーションからデータ
が読み取れるようにする段階、そして第２のクロックサ
イクルの第２のフェーズ（３４０）の間に、前記第２の
クロックサイクルの第１のフェーズの間に提供された前
記選択されたスタックポインタを前記更新されたスタッ
クポインタと置き換える段階、を具備することを特徴と
する。
ば、処理システム内でポップ動作を行なうための方法
（３００）が提供され、該方法は、第１のクロックサイ
クル（３１０）の間に、命令をデコードしかつポップ動
作を実行する必要があるか否かを判定しかつそれに応じ
てポップ動作を要求する制御指示子を発生する段階、第
２のクロックサイクルの第１のフェーズ（３２０）の間
に、選択されたスタックポインタを提供し、該選択され
たスタックポインタはスタックの最上部を指し示し、前
記スタックのポイントに続くメモリロケーションへのポ
インタを前記選択されたスタックポインタと置き換え、
前記選択されたスタックポインタによって指し示される
メモリロケーションに先行するメモリロケーションを指
し示す更新されたスタックポインタを発生し、前記選択
されたスタックポインタをスタックが構成されているメ
モリモジュールに送り、前記選択されたスタックポイン
タによって指し示されるメモリロケーションからデータ
が読み取れるようにする段階、そして第２のクロックサ
イクルの第２のフェーズ（３４０）の間に、前記第２の
クロックサイクルの第１のフェーズの間に提供された前
記選択されたスタックポインタを前記更新されたスタッ
クポインタと置き換える段階、を具備することを特徴と
する。
【０００８】本発明の別の態様によれば、処理システム
内でプッシュ動作を行なうための方法（３００）が提供
され、該方法は、第１のクロックサイクル（３１０）の
間に、命令をデコードしかつプッシュ動作を実行する必
要があるか否かを決定しかつそれに応じて前記プッシュ
動作を要求する制御指示子を発生する段階、第２のクロ
ックサイクルの第１のフェーズ（３３０）の間に、選択
されたスタックポインタを提供し、該選択されたスタッ
クポインタはスタックの最上部に続くメモリロケーショ
ンを指し示し、前記スタックの最上部を指し示すポイン
タを前記選択されたスタックポインタと置き換え、前記
選択されたスタックポインタによって指し示されるメモ
リロケーションに続くメモリロケーションを指し示す更
新されたスタックポインタを発生し、前記選択されたス
タックポインタをスタックが構成されているメモリモジ
ュールに送り、前記選択されたスタックポインタによっ
て指し示されるメモリロケーションにデータが書き込み
できるようにする段階、そして第２のクロックサイクル
の第２のフェーズ（３５０）の間に、前記第２のクロッ
クサイクルの前記第１のフェーズの間に提供された前記
選択されたスタックポインタを前記更新されたスタック
ポインタと置き換える段階、を具備することを特徴とす
る。
内でプッシュ動作を行なうための方法（３００）が提供
され、該方法は、第１のクロックサイクル（３１０）の
間に、命令をデコードしかつプッシュ動作を実行する必
要があるか否かを決定しかつそれに応じて前記プッシュ
動作を要求する制御指示子を発生する段階、第２のクロ
ックサイクルの第１のフェーズ（３３０）の間に、選択
されたスタックポインタを提供し、該選択されたスタッ
クポインタはスタックの最上部に続くメモリロケーショ
ンを指し示し、前記スタックの最上部を指し示すポイン
タを前記選択されたスタックポインタと置き換え、前記
選択されたスタックポインタによって指し示されるメモ
リロケーションに続くメモリロケーションを指し示す更
新されたスタックポインタを発生し、前記選択されたス
タックポインタをスタックが構成されているメモリモジ
ュールに送り、前記選択されたスタックポインタによっ
て指し示されるメモリロケーションにデータが書き込み
できるようにする段階、そして第２のクロックサイクル
の第２のフェーズ（３５０）の間に、前記第２のクロッ
クサイクルの前記第１のフェーズの間に提供された前記
選択されたスタックポインタを前記更新されたスタック
ポインタと置き換える段階、を具備することを特徴とす
る。
【０００９】本発明のさらに別の態様によれば、処理シ
ステム内でスタック動作を行なうための方法（３００）
が提供され、該方法は、第１のクロックサイクル（３１
０）の間に、命令をデコードしかつポップ動作およびプ
ッシュ動作の内からあるスタック動作を実行する必要が
あるか否かを決定しかつそれにしたがって前記スタック
動作を要求する制御指示子を発生する段階、もし前記ス
タック動作がポップ動作であれば、以下のステップ、第
２のクロックサイクルの第１のフェーズ（３２０）の間
に、選択されたスタックポインタを提供し、該選択され
たスタックポインタはスタックの最上部を指し示し、前
記スタックのポイントに続くメモリロケーションへのポ
インタを前記選択されたスタックポインタで置き換え、
前記選択されたスタックポインタによって指し示される
メモリロケーションに先行するメモリロケーションを指
し示す更新されたスタックポインタを発生し、前記選択
されたスタックポインタをスタックが構成されているメ
モリモジュールに送り、前記選択されたスタックポイン
タによって指し示されるメモリロケーションからデータ
が読み出しできるようにする段階、第２のクロックサイ
クルの第２のフェーズ（３４０）の間に、前記第２のク
ロックサイクルの前記第１のフェーズの間に提供された
前記選択されたスタックポインタを前記更新されたスタ
ックポインタと置き換える段階、を含むステップを実行
する段階、およびもし前記スタック動作がプッシュ動作
であれば、以下のステップ、第２のクロックサイクルの
第１のフェーズ（３３０）の間に、選択されたスタック
ポインタを提供し、該選択されたスタックポインタはス
タックの最上部に続くメモリロケーションを指し示し、
前記スタックの最上部へのポインタを前記選択されたス
タックポインタと置き換え、前記選択されたスタックポ
インタによって指し示されるメモリロケーションに続く
メモリロケーションを指し示す更新されたスタックポイ
ンタを発生し、前記選択されたスタックポインタをスタ
ックが構成されているメモリモジュールに送り、前記選
択されたスタックポインタにより指し示されるメモリロ
ケーションに対しデータの書き込みができるようにする
段階、そして第２のクロックサイクルの第２のフェーズ
（３５０）の間に、前記第２のクロックサイクルの前記
第１のフェーズの間に提供された前記選択されたスタッ
クポインタを前記更新されたスタックポインタと置き換
える段階、を含むステップを実行する段階、を具備する
ことを特徴とする。
ステム内でスタック動作を行なうための方法（３００）
が提供され、該方法は、第１のクロックサイクル（３１
０）の間に、命令をデコードしかつポップ動作およびプ
ッシュ動作の内からあるスタック動作を実行する必要が
あるか否かを決定しかつそれにしたがって前記スタック
動作を要求する制御指示子を発生する段階、もし前記ス
タック動作がポップ動作であれば、以下のステップ、第
２のクロックサイクルの第１のフェーズ（３２０）の間
に、選択されたスタックポインタを提供し、該選択され
たスタックポインタはスタックの最上部を指し示し、前
記スタックのポイントに続くメモリロケーションへのポ
インタを前記選択されたスタックポインタで置き換え、
前記選択されたスタックポインタによって指し示される
メモリロケーションに先行するメモリロケーションを指
し示す更新されたスタックポインタを発生し、前記選択
されたスタックポインタをスタックが構成されているメ
モリモジュールに送り、前記選択されたスタックポイン
タによって指し示されるメモリロケーションからデータ
が読み出しできるようにする段階、第２のクロックサイ
クルの第２のフェーズ（３４０）の間に、前記第２のク
ロックサイクルの前記第１のフェーズの間に提供された
前記選択されたスタックポインタを前記更新されたスタ
ックポインタと置き換える段階、を含むステップを実行
する段階、およびもし前記スタック動作がプッシュ動作
であれば、以下のステップ、第２のクロックサイクルの
第１のフェーズ（３３０）の間に、選択されたスタック
ポインタを提供し、該選択されたスタックポインタはス
タックの最上部に続くメモリロケーションを指し示し、
前記スタックの最上部へのポインタを前記選択されたス
タックポインタと置き換え、前記選択されたスタックポ
インタによって指し示されるメモリロケーションに続く
メモリロケーションを指し示す更新されたスタックポイ
ンタを発生し、前記選択されたスタックポインタをスタ
ックが構成されているメモリモジュールに送り、前記選
択されたスタックポインタにより指し示されるメモリロ
ケーションに対しデータの書き込みができるようにする
段階、そして第２のクロックサイクルの第２のフェーズ
（３５０）の間に、前記第２のクロックサイクルの前記
第１のフェーズの間に提供された前記選択されたスタッ
クポインタを前記更新されたスタックポインタと置き換
える段階、を含むステップを実行する段階、を具備する
ことを特徴とする。
【００１０】本発明の別の態様によれば、処理システム
内でスタック動作を行なうための装置（１０）が提供さ
れ、該装置は、命令をデコードしかつそれに応じてスタ
ック動作を要求する制御指示子（３０）を発生するため
のデコーダ（２０）、第１のスタックポインタを格納す
るための第１のスタックポインタレジスタ（３２）、第
２のスタックポインタを格納するための第２のスタック
ポインタレジスタ（３４）、前記デコーダに結合され、
選択されたスタックポインタ（３６）および定数（３
８）を受けかつ前記制御指示子（３０）にしたがって更
新されたスタックポインタ（４０）を発生するための加
算器（２８）、そして前記第１および第２のスタックポ
インタに、前記加算器にそして前記デコーダに結合さ
れ、前記制御指示子を受けかつそれに応じて前記第１お
よび第２のスタックポインタの中から前記選択されたス
タックポインタ（３６）を選択し、前記選択されたスタ
ックポインタは選択スタックポインタレジスタに格納さ
れ、前記選択されたスタックポインタを選択されなかっ
たスタックポインタレジスタに送り、前記選択されたス
タックポインタを前記加算器におよびスタックが構成さ
れたメモリモジュールに送り、そして前記更新されたス
タックポインタを前記加算器から前記選択スタックポイ
ンタレジスタに送るための選択論理（２４）、を具備す
ることを特徴とする。
内でスタック動作を行なうための装置（１０）が提供さ
れ、該装置は、命令をデコードしかつそれに応じてスタ
ック動作を要求する制御指示子（３０）を発生するため
のデコーダ（２０）、第１のスタックポインタを格納す
るための第１のスタックポインタレジスタ（３２）、第
２のスタックポインタを格納するための第２のスタック
ポインタレジスタ（３４）、前記デコーダに結合され、
選択されたスタックポインタ（３６）および定数（３
８）を受けかつ前記制御指示子（３０）にしたがって更
新されたスタックポインタ（４０）を発生するための加
算器（２８）、そして前記第１および第２のスタックポ
インタに、前記加算器にそして前記デコーダに結合さ
れ、前記制御指示子を受けかつそれに応じて前記第１お
よび第２のスタックポインタの中から前記選択されたス
タックポインタ（３６）を選択し、前記選択されたスタ
ックポインタは選択スタックポインタレジスタに格納さ
れ、前記選択されたスタックポインタを選択されなかっ
たスタックポインタレジスタに送り、前記選択されたス
タックポインタを前記加算器におよびスタックが構成さ
れたメモリモジュールに送り、そして前記更新されたス
タックポインタを前記加算器から前記選択スタックポイ
ンタレジスタに送るための選択論理（２４）、を具備す
ることを特徴とする。
【００１１】本発明の別の態様によれば、アドレスを発
生するための装置（１０）が提供され、該装置は、第１
のスタックポインタ（３２）を格納するための第１のス
タックポインタレジスタ（２２）、第２のスタックポイ
ンタ（３４）を格納するための第２のスタックポインタ
レジスタ（２６）、前記第１および第２のスタックポイ
ンタ以外のメモリロケーションを格納するための複数の
レジスタ（４０），（４１），（４２），（４３）、前
記第１のスタックポインタレジスタ、第２のスタックポ
インタレジスタおよび前記複数のレジスタの中からある
選択されたレジスタを選択するための２つのマルチプレ
クサ（４８），（４７）、前記マルチプレクサに結合さ
れ、前記選択されたレジスタの内容および定数を受けか
つ前記選択されたレジスタに送られるべき更新された内
容を発生するための加算器（２８）、前記第１および第
２のスタックポインタレジスタに結合され、前記第１の
スタックポインタが前記第２のスタックポインタレジス
タに書き込まれることができるようにしかつ前記第２の
スタックポインタが前記第１のスタックポインタレジス
タに書き込まれることができるようにするためのスイッ
チ（４６）、前記第１および第２のスタックポインタレ
ジスタに、前記加算器におよび前記デコーダに結合さ
れ、命令を受けるよう構成され、該命令をデコードし、
かつそれにしたがって制御信号および制御指示子を発生
しかつ提供するための制御ユニット（２６４）、を具備
することを特徴とする。
生するための装置（１０）が提供され、該装置は、第１
のスタックポインタ（３２）を格納するための第１のス
タックポインタレジスタ（２２）、第２のスタックポイ
ンタ（３４）を格納するための第２のスタックポインタ
レジスタ（２６）、前記第１および第２のスタックポイ
ンタ以外のメモリロケーションを格納するための複数の
レジスタ（４０），（４１），（４２），（４３）、前
記第１のスタックポインタレジスタ、第２のスタックポ
インタレジスタおよび前記複数のレジスタの中からある
選択されたレジスタを選択するための２つのマルチプレ
クサ（４８），（４７）、前記マルチプレクサに結合さ
れ、前記選択されたレジスタの内容および定数を受けか
つ前記選択されたレジスタに送られるべき更新された内
容を発生するための加算器（２８）、前記第１および第
２のスタックポインタレジスタに結合され、前記第１の
スタックポインタが前記第２のスタックポインタレジス
タに書き込まれることができるようにしかつ前記第２の
スタックポインタが前記第１のスタックポインタレジス
タに書き込まれることができるようにするためのスイッ
チ（４６）、前記第１および第２のスタックポインタレ
ジスタに、前記加算器におよび前記デコーダに結合さ
れ、命令を受けるよう構成され、該命令をデコードし、
かつそれにしたがって制御信号および制御指示子を発生
しかつ提供するための制御ユニット（２６４）、を具備
することを特徴とする。
【００１２】上述の装置において、ある命令がポップ動
作を要求する場合、前記制御ユニットは前記２つのマル
チプレクサに前記第１のスタックポインタレジスタを選
択させ、前記スイッチに前記第１のスタックポインタを
前記第２のスタックポインタレジスタに書き込ませ、前
記加算器に定数を前記選択されたスタックポインタに加
算することにより更新されたスタックポインタを発生さ
せる制御信号を送ると好都合である。
作を要求する場合、前記制御ユニットは前記２つのマル
チプレクサに前記第１のスタックポインタレジスタを選
択させ、前記スイッチに前記第１のスタックポインタを
前記第２のスタックポインタレジスタに書き込ませ、前
記加算器に定数を前記選択されたスタックポインタに加
算することにより更新されたスタックポインタを発生さ
せる制御信号を送ると好都合である。
【００１３】さらに、ある命令がプッシュ動作を要求す
る場合、前記制御ユニットは前記２つのマルチプレクサ
に前記第２のスタックポインタレジスタを選択させ、前
記スイッチに前記第２のスタックポインタを前記第１の
スタックポインタレジスタに書き込ませ、前記加算器に
定数を前記選択されたスタックポインタから減算するこ
とにより更新されたスタックポインタを発生させる制御
信号を送ると好都合である。
る場合、前記制御ユニットは前記２つのマルチプレクサ
に前記第２のスタックポインタレジスタを選択させ、前
記スイッチに前記第２のスタックポインタを前記第１の
スタックポインタレジスタに書き込ませ、前記加算器に
定数を前記選択されたスタックポインタから減算するこ
とにより更新されたスタックポインタを発生させる制御
信号を送ると好都合である。
【００１４】
【発明の実施の形態】本発明は添付の特許請求の範囲に
特定的に示されているが、本発明の他の特徴は図面とと
もに以下の詳細な説明を参照することにより開示され
る。
特定的に示されているが、本発明の他の特徴は図面とと
もに以下の詳細な説明を参照することにより開示され
る。
【００１５】一般に、本発明は高速のスタック動作を行
なうための装置および方法を提供する。本発明は２つの
スタックポインタを提供し、すなわちスタックの最上部
を指し示す第１のスタックポインタ、および該スタック
の最上部に続くメモリロケーションを指し示す第２のス
タックポインタである。これら２つのスタックポインタ
はそれらに応じてポップおよびプッシュ動作を行なう間
に使用される。それが使用されている前にスタックポイ
ンタを増分しまたは減分する必要はない。第１のスタッ
クポインタが選択された場合、それは選択されたスタッ
クポインタとしてスタックを保持するメモリモジュール
に提供され、それは第２のスタックポインタに取って代
わりかつ更新される。更新されたスタックポインタは前
記選択されたスタックポインタに先行するメモリロケー
ションを指し示す。更新されたスタックポインタは前に
選択されたスタックポインタとして提供された第１のス
タックポインタに取って代わる。第２のスタックポイン
タが選択されたとき、それは選択されたスタックポイン
タとして該スタックを保持するメモリに提供され、それ
は第１のスタックポインタに取って代わりかつ更新され
る。この更新されたスタックポインタは前記選択された
スタックポインタによって指し示されるメモリロケーシ
ョンに続くメモリロケーションを指し示す。前記更新さ
れたスタックポインタは前に選択されたスタックポイン
タとして提供された第２のスタックポインタに取って代
わる。
なうための装置および方法を提供する。本発明は２つの
スタックポインタを提供し、すなわちスタックの最上部
を指し示す第１のスタックポインタ、および該スタック
の最上部に続くメモリロケーションを指し示す第２のス
タックポインタである。これら２つのスタックポインタ
はそれらに応じてポップおよびプッシュ動作を行なう間
に使用される。それが使用されている前にスタックポイ
ンタを増分しまたは減分する必要はない。第１のスタッ
クポインタが選択された場合、それは選択されたスタッ
クポインタとしてスタックを保持するメモリモジュール
に提供され、それは第２のスタックポインタに取って代
わりかつ更新される。更新されたスタックポインタは前
記選択されたスタックポインタに先行するメモリロケー
ションを指し示す。更新されたスタックポインタは前に
選択されたスタックポインタとして提供された第１のス
タックポインタに取って代わる。第２のスタックポイン
タが選択されたとき、それは選択されたスタックポイン
タとして該スタックを保持するメモリに提供され、それ
は第１のスタックポインタに取って代わりかつ更新され
る。この更新されたスタックポインタは前記選択された
スタックポインタによって指し示されるメモリロケーシ
ョンに続くメモリロケーションを指し示す。前記更新さ
れたスタックポインタは前に選択されたスタックポイン
タとして提供された第２のスタックポインタに取って代
わる。
【００１６】本詳細な説明および添付の図面において使
用される特定の用語および表現並びに開示される特定の
構造および動作の詳細は例示的な目的のためのものにす
ぎず、かつ決して添付の特許請求の範囲に記載された本
発明の範囲を限定するものではない。
用される特定の用語および表現並びに開示される特定の
構造および動作の詳細は例示的な目的のためのものにす
ぎず、かつ決して添付の特許請求の範囲に記載された本
発明の範囲を限定するものではない。
【００１７】図１は、本発明の好ましい実施形態に係わ
る、処理システム内でスタック動作を行なうための装置
１０のブロック図を示す。
る、処理システム内でスタック動作を行なうための装置
１０のブロック図を示す。
【００１８】装置１０は、命令をデコードしかつそれに
応じたスタック動作を要求する制御指示子（ｃｏｎｔｒ
ｏｌ ｉｎｄｉｃａｔｏｒ）（すなわち、プッシュ／ポ
ップ）３０を発生するためのデコーダ２０を具備する。
第１のスタックポインタレジスタ２２は第１のスタック
ポインタ３２を格納するためのものである。第２のスタ
ックポインタレジスタ２６は第２のスタックポインタ３
４を格納するためのものである。加算器／減算器２８は
選択されたスタックポインタ３６および定数（ｃｏｎｓ
ｔａｎｔ）３８を受け、かつ前記制御指示子３０にした
がって更新されたスタックポインタ４０を発生するため
のものである。選択論理２４は、制御指示子３０を受け
かつそれにしたがって前記第１および第２のスタックポ
インタ３２および３４から選択されたスタックポインタ
（ｓｅｌｅｃｔｅｄ ｓｔａｃｋｐｏｉｎｔｅｒ）３６
を選択し、該選択されたスタックポインタ３６を選択さ
れなかったスタックポインタレジスタに送り、選択され
たスタックポインタ３６を加算器／減算器２８に送り、
そして加算器／減算器２８からの更新されたスタックポ
インタ４０を前記選択されたスタックポインタレジスタ
に送るためのものである。
応じたスタック動作を要求する制御指示子（ｃｏｎｔｒ
ｏｌ ｉｎｄｉｃａｔｏｒ）（すなわち、プッシュ／ポ
ップ）３０を発生するためのデコーダ２０を具備する。
第１のスタックポインタレジスタ２２は第１のスタック
ポインタ３２を格納するためのものである。第２のスタ
ックポインタレジスタ２６は第２のスタックポインタ３
４を格納するためのものである。加算器／減算器２８は
選択されたスタックポインタ３６および定数（ｃｏｎｓ
ｔａｎｔ）３８を受け、かつ前記制御指示子３０にした
がって更新されたスタックポインタ４０を発生するため
のものである。選択論理２４は、制御指示子３０を受け
かつそれにしたがって前記第１および第２のスタックポ
インタ３２および３４から選択されたスタックポインタ
（ｓｅｌｅｃｔｅｄ ｓｔａｃｋｐｏｉｎｔｅｒ）３６
を選択し、該選択されたスタックポインタ３６を選択さ
れなかったスタックポインタレジスタに送り、選択され
たスタックポインタ３６を加算器／減算器２８に送り、
そして加算器／減算器２８からの更新されたスタックポ
インタ４０を前記選択されたスタックポインタレジスタ
に送るためのものである。
【００１９】選択論理２４は制御指示子３０を受けるた
めにバス２１を介してデコーダ２０に結合され、バス２
３および２５を介して第１のスタックポインタレジスタ
２２に結合され、バス２７および２９を介して第２のス
タックポインタレジスタ２６に結合され、そしてバス３
３および３１を介して加算器／減算器２８に結合されて
いる。
めにバス２１を介してデコーダ２０に結合され、バス２
３および２５を介して第１のスタックポインタレジスタ
２２に結合され、バス２７および２９を介して第２のス
タックポインタレジスタ２６に結合され、そしてバス３
３および３１を介して加算器／減算器２８に結合されて
いる。
【００２０】好適には、第１のスタックポインタ３２は
前記スタックの最上部を指し示しかつ第２のスタックポ
インタ３４は前記スタックの最上部に続くメモリロケー
ションを指し示す。制御指示子３０がポップ動作を要求
する場合、選択論理２４は第１のスタックポインタレジ
スタ２２を選択する。第１のスタックポインタ３２に等
しい、選択されたスタックポインタ３６は加算器／減算
器２８に提供され、かつまたスタックが構成されている
メモリモジュール（図１には示されていない）に提供さ
れる。第１のスタックポインタ３２は第２のスタックポ
インタレジスタ２６に書き込まれる。加算器／減算器２
８は、選択されたスタックポインタ３２から定数３８を
減算することにより、第１のスタックポインタレジスタ
２２に書き込まれるべき、更新されたスタックポインタ
４０を発生する。定数３８はスタックの最上部と該スタ
ックの最上部に続くメモリロケーションの間のオフセッ
トを反映する。
前記スタックの最上部を指し示しかつ第２のスタックポ
インタ３４は前記スタックの最上部に続くメモリロケー
ションを指し示す。制御指示子３０がポップ動作を要求
する場合、選択論理２４は第１のスタックポインタレジ
スタ２２を選択する。第１のスタックポインタ３２に等
しい、選択されたスタックポインタ３６は加算器／減算
器２８に提供され、かつまたスタックが構成されている
メモリモジュール（図１には示されていない）に提供さ
れる。第１のスタックポインタ３２は第２のスタックポ
インタレジスタ２６に書き込まれる。加算器／減算器２
８は、選択されたスタックポインタ３２から定数３８を
減算することにより、第１のスタックポインタレジスタ
２２に書き込まれるべき、更新されたスタックポインタ
４０を発生する。定数３８はスタックの最上部と該スタ
ックの最上部に続くメモリロケーションの間のオフセッ
トを反映する。
【００２１】制御指示子３０がプッシュ動作を要求する
場合、選択論理２４は第２のスタックポインタレジスタ
２６を選択する。第２のスタックポインタ３４に等し
い、選択されたスタックポインタ３６は加算器／減算器
２８に提供されかつまたメモリモジュールに提供され
る。第２のスタックポインタ３６は第１のスタックポイ
ンタレジスタ２２に書き込まれる。加算器／減算器２８
は選択されたスタックポインタ３６に対し定数３８を加
えることにより、第２のスタックポインタレジスタ２６
に書き込まれるべき、更新されたスタックポインタ４０
を発生する。
場合、選択論理２４は第２のスタックポインタレジスタ
２６を選択する。第２のスタックポインタ３４に等し
い、選択されたスタックポインタ３６は加算器／減算器
２８に提供されかつまたメモリモジュールに提供され
る。第２のスタックポインタ３６は第１のスタックポイ
ンタレジスタ２２に書き込まれる。加算器／減算器２８
は選択されたスタックポインタ３６に対し定数３８を加
えることにより、第２のスタックポインタレジスタ２６
に書き込まれるべき、更新されたスタックポインタ４０
を発生する。
【００２２】図２は、本発明の一実施形態に係わる、ア
ドレス発生ユニットを有する処理システム１１０のブロ
ック図である。好ましくは、処理システム１１０は「非
常に長い命令ワード（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒ
ｕｃｔｉｏｎ Ｗｏｒｄ：ＶＬＩＷ）を有することによ
って特徴付けられるが、それは必ずしも必要なものでは
ない。ＶＬＩＷは並列処理システムにおいて使用され
る。各々のＶＬＩＷは処理システム１１０の種々の部分
によって並列様式で実行される複数の命令を備えてい
る。
ドレス発生ユニットを有する処理システム１１０のブロ
ック図である。好ましくは、処理システム１１０は「非
常に長い命令ワード（Ｖｅｒｙ Ｌｏｎｇ Ｉｎｓｔｒ
ｕｃｔｉｏｎ Ｗｏｒｄ：ＶＬＩＷ）を有することによ
って特徴付けられるが、それは必ずしも必要なものでは
ない。ＶＬＩＷは並列処理システムにおいて使用され
る。各々のＶＬＩＷは処理システム１１０の種々の部分
によって並列様式で実行される複数の命令を備えてい
る。
【００２３】処理システム１１０は内部メモリモジュー
ル２２０，２２２、アドレスレジスタファィル２２６、
プログラムシーケンサ（ｐｒｏｇｒａｍ ｓｅｑｕｅｎ
ｃｅｒ）２２４、データレジスタファイル２２８および
２２９、アドレス発生ユニット（ＡＧＵ）２３０および
２３１、そして集合的に２３２で示される乗算および累
算（ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔ
ｅ：ＭＡＣ）ユニットを有する。ＡＧＵ ２３０および
２３１は内部バス２６０を介してアドレスレジスタファ
イル２２６に結合されている。ＭＡＣユニット２３２は
内部バス２６２を介してデータレジスタファイル２２８
および２２９に結合されている。プログラムシーケンサ
２２４は命令バス２４４を介してＡＧＵ ２３０および
２３１並びにＭＡＣ ２３２に結合されている。
ル２２０，２２２、アドレスレジスタファィル２２６、
プログラムシーケンサ（ｐｒｏｇｒａｍ ｓｅｑｕｅｎ
ｃｅｒ）２２４、データレジスタファイル２２８および
２２９、アドレス発生ユニット（ＡＧＵ）２３０および
２３１、そして集合的に２３２で示される乗算および累
算（ｍｕｌｔｉｐｌｙ ａｎｄ ａｃｃｕｍｕｌａｔ
ｅ：ＭＡＣ）ユニットを有する。ＡＧＵ ２３０および
２３１は内部バス２６０を介してアドレスレジスタファ
イル２２６に結合されている。ＭＡＣユニット２３２は
内部バス２６２を介してデータレジスタファイル２２８
および２２９に結合されている。プログラムシーケンサ
２２４は命令バス２４４を介してＡＧＵ ２３０および
２３１並びにＭＡＣ ２３２に結合されている。
【００２４】処理システム１１０はさらにプログラムバ
ス２３８、第１のデータバス２４０および第２のデータ
バス２４２を含む。プログラムバス２３８はバス２４６
を介してプログラムシーケンサ２２４に結合され、それ
ぞれバス２７２および２８２を介してメモリモジュール
２２０および２２２に結合されている。データバス２４
０および２４２はバス２４８および２５０を介してアド
レスレジスタファイル２２６に結合され、かつバス２５
２，２５４を介してデータレジスタファイル２２８，２
２９に結合されている。データバス２４０および２４２
はバス２７４〜２８０を介してメモリモジュール２２
０，２２２に結合されている。
ス２３８、第１のデータバス２４０および第２のデータ
バス２４２を含む。プログラムバス２３８はバス２４６
を介してプログラムシーケンサ２２４に結合され、それ
ぞれバス２７２および２８２を介してメモリモジュール
２２０および２２２に結合されている。データバス２４
０および２４２はバス２４８および２５０を介してアド
レスレジスタファイル２２６に結合され、かつバス２５
２，２５４を介してデータレジスタファイル２２８，２
２９に結合されている。データバス２４０および２４２
はバス２７４〜２８０を介してメモリモジュール２２
０，２２２に結合されている。
【００２５】プログラムシーケンサ２２４はメモリモジ
ュール２２０および２２２の内の１つからＶＬＩＷをフ
ェッチし、かつ該ＶＬＩＷの各部分をＭＡＣ ２３２、
ＡＧＵ ２３０および２３１に送る。ＡＧＵ ２３０お
よび２３１はメモリモジュール２２０および２２２に対
しデータまたは次の動作サイクルの間にフェッチされる
べきＶＬＩＷのアドレスを提供する。通常、メモリモジ
ュール２２０および２２２の内の１つにスタックが構成
される。
ュール２２０および２２２の内の１つからＶＬＩＷをフ
ェッチし、かつ該ＶＬＩＷの各部分をＭＡＣ ２３２、
ＡＧＵ ２３０および２３１に送る。ＡＧＵ ２３０お
よび２３１はメモリモジュール２２０および２２２に対
しデータまたは次の動作サイクルの間にフェッチされる
べきＶＬＩＷのアドレスを提供する。通常、メモリモジ
ュール２２０および２２２の内の１つにスタックが構成
される。
【００２６】図３は、本発明に係わる、処理システム１
１０内の、アドレス発生ユニット（すなわち、ＡＧＵ）
２３０およびアドレスレジスタファイル２２６の一部２
８０のブロック図を示す。
１０内の、アドレス発生ユニット（すなわち、ＡＧＵ）
２３０およびアドレスレジスタファイル２２６の一部２
８０のブロック図を示す。
【００２７】ＡＧＵ ２３０は制御ユニット２６４、レ
ジスタＮ１ ２７１および加算器／減算器２８を備えて
いる。アドレスレジスタファイル２２６の一部２８０は
複数のレジスタＲ０，Ｒ１，Ｒ２，Ｒ３ ４０〜４３、
第１のスタックポインタレジスタ（すなわち、ＳＰＲ
１）２２、第２のスタックポインタレジスタ（すなわ
ち、ＳＰＲ２）２６、スイッチ４６、および２つのマル
チプレクサＩＮ＿ＭＵＸ４８およびＯＵＴ＿ＭＵＸ ４
７を備えている。制御ユニット２６４はプログラムシー
ケンサ２２４から命令を受け、該命令をデコードし、か
つ制御指示子３０および複数の制御信号を部分２８０
に、加算器／減算器２８に、およびＮ１ ２７１に提供
し、選択されたスタックポインタおよび更新されたスタ
ックポインタのような、更新されたアドレスの発生を制
御する。
ジスタＮ１ ２７１および加算器／減算器２８を備えて
いる。アドレスレジスタファイル２２６の一部２８０は
複数のレジスタＲ０，Ｒ１，Ｒ２，Ｒ３ ４０〜４３、
第１のスタックポインタレジスタ（すなわち、ＳＰＲ
１）２２、第２のスタックポインタレジスタ（すなわ
ち、ＳＰＲ２）２６、スイッチ４６、および２つのマル
チプレクサＩＮ＿ＭＵＸ４８およびＯＵＴ＿ＭＵＸ ４
７を備えている。制御ユニット２６４はプログラムシー
ケンサ２２４から命令を受け、該命令をデコードし、か
つ制御指示子３０および複数の制御信号を部分２８０
に、加算器／減算器２８に、およびＮ１ ２７１に提供
し、選択されたスタックポインタおよび更新されたスタ
ックポインタのような、更新されたアドレスの発生を制
御する。
【００２８】制御ユニット２６４は、バス２８２および
２８５を介して、ＩＮ＿ＭＵＸ ４８にかつＯＵＴ＿Ｍ
ＵＸ ４７に制御信号を送りどのレジスタが更新された
アドレスの発生に関与するかを選択する。ＩＮ＿ＭＵＸ
４８は、バス４９を介して、レジスタＲ０，Ｒ１，Ｒ
２，Ｒ３ ４０〜４３、ＳＰＲ１ ２２およびＳＰＲ２
２６に結合され、それが受けた制御信号にしたがって
どのレジスタがその内容をバス２４８および２５０を介
して加算器／減算器２８にかつメモリモジュール２２２
および２２０に供給するかを選択する。加算器／減算器
２８はバス７０を介して前記選択されたレジスタの内容
を受け、加算動作または減算動作を要求する制御信号Ｉ
ＮＣ／ＤＥＣ（増分／減分） ５０および定数３８また
はＳＩＺＥ（サイズ） ５２信号を受け、そして更新さ
れたアドレスを発生する。ＩＮＣ／ＤＥＣ ５０はバス
７３を介して制御ユニット２６４によって提供される。
定数３８はバス７９を介して制御ユニット２６４により
あるいはバス３９を介してＮ１ ２７１により提供され
る。ＳＩＺＥ ５２は制御ユニット２６４によって提供
される。
２８５を介して、ＩＮ＿ＭＵＸ ４８にかつＯＵＴ＿Ｍ
ＵＸ ４７に制御信号を送りどのレジスタが更新された
アドレスの発生に関与するかを選択する。ＩＮ＿ＭＵＸ
４８は、バス４９を介して、レジスタＲ０，Ｒ１，Ｒ
２，Ｒ３ ４０〜４３、ＳＰＲ１ ２２およびＳＰＲ２
２６に結合され、それが受けた制御信号にしたがって
どのレジスタがその内容をバス２４８および２５０を介
して加算器／減算器２８にかつメモリモジュール２２２
および２２０に供給するかを選択する。加算器／減算器
２８はバス７０を介して前記選択されたレジスタの内容
を受け、加算動作または減算動作を要求する制御信号Ｉ
ＮＣ／ＤＥＣ（増分／減分） ５０および定数３８また
はＳＩＺＥ（サイズ） ５２信号を受け、そして更新さ
れたアドレスを発生する。ＩＮＣ／ＤＥＣ ５０はバス
７３を介して制御ユニット２６４によって提供される。
定数３８はバス７９を介して制御ユニット２６４により
あるいはバス３９を介してＮ１ ２７１により提供され
る。ＳＩＺＥ ５２は制御ユニット２６４によって提供
される。
【００２９】加算器／減算器２８は、バス７６、ＯＵＴ
＿ＭＵＸ ４７およびバス２４８を介して、前記選択さ
れたレジスタに更新されたアドレスを発生する。
＿ＭＵＸ ４７およびバス２４８を介して、前記選択さ
れたレジスタに更新されたアドレスを発生する。
【００３０】第１のクロックサイクルの間に、制御ユニ
ット２６４はプログラムシーケンサ２２４によって提供
された命令をデコードし、かつ更新されたアドレスを発
生する必要があるか否かを判定する。
ット２６４はプログラムシーケンサ２２４によって提供
された命令をデコードし、かつ更新されたアドレスを発
生する必要があるか否かを判定する。
【００３１】スタックポインタアドレスでない更新され
たアドレスの発生は通常Ｒ０〜Ｒ３４０〜４３の内のレ
ジスタの内容に対しＳＩＺＥ ５２を加算または減算す
ることを含む。ＳＩＺＥ ５２は命令のデコード段階の
間に発生されかつ該命令に関連するオペランドの長さを
反映する。例えば、命令“ＭＯＶＥ．２Ｌ（Ｒ１）＋”
はＲ１ ４１の内容と８を加えたものに等しい更新され
たアドレスの発生を含む。“２Ｌ”は８バイトのデータ
ワードを意味し、したがってＳＩＺＥ＝８である。Ｒ１
４１が選択されかつＩＮＣ／ＤＥＣ＝１である。命令
“ＭＯＶＥ．Ｂ（Ｒ２）−”はＲ２ ４２の内容から１
を減算したものに等しい更新アドレスの発生を含む。
“Ｂ”は単一バイトのデータワードを意味し、したがっ
てＳＩＺＥ＝１である。Ｒ２ ４２が選択されかつＩＮ
Ｃ／ＤＥＣ＝０である。
たアドレスの発生は通常Ｒ０〜Ｒ３４０〜４３の内のレ
ジスタの内容に対しＳＩＺＥ ５２を加算または減算す
ることを含む。ＳＩＺＥ ５２は命令のデコード段階の
間に発生されかつ該命令に関連するオペランドの長さを
反映する。例えば、命令“ＭＯＶＥ．２Ｌ（Ｒ１）＋”
はＲ１ ４１の内容と８を加えたものに等しい更新され
たアドレスの発生を含む。“２Ｌ”は８バイトのデータ
ワードを意味し、したがってＳＩＺＥ＝８である。Ｒ１
４１が選択されかつＩＮＣ／ＤＥＣ＝１である。命令
“ＭＯＶＥ．Ｂ（Ｒ２）−”はＲ２ ４２の内容から１
を減算したものに等しい更新アドレスの発生を含む。
“Ｂ”は単一バイトのデータワードを意味し、したがっ
てＳＩＺＥ＝１である。Ｒ２ ４２が選択されかつＩＮ
Ｃ／ＤＥＣ＝０である。
【００３２】もしプッシュ動作を実行する必要があれ
ば、制御ユニット２６４は制御信号を発生しかつＩＮ＿
ＭＵＸ ４８にかつＯＵＴ＿ＭＵＸ４７に送りＳＰＲ２
２６かつしたがって第２のスタックポインタ３４を選
択し、制御指示子３０を発生しかつスイッチ４６に送り
第２のクロックサイクルの第１のフェーズの間にＳＰＲ
２ ２６の内容がＳＰＲ１ ２２に書き込まれるべきこ
とを指示する。制御ユニット２６４はＩＮＣ／ＤＥＣ
５０（ＩＮＣ／ＤＥＣ＝１）を発生しかつ加算器／減算
器２８に提供する。
ば、制御ユニット２６４は制御信号を発生しかつＩＮ＿
ＭＵＸ ４８にかつＯＵＴ＿ＭＵＸ４７に送りＳＰＲ２
２６かつしたがって第２のスタックポインタ３４を選
択し、制御指示子３０を発生しかつスイッチ４６に送り
第２のクロックサイクルの第１のフェーズの間にＳＰＲ
２ ２６の内容がＳＰＲ１ ２２に書き込まれるべきこ
とを指示する。制御ユニット２６４はＩＮＣ／ＤＥＣ
５０（ＩＮＣ／ＤＥＣ＝１）を発生しかつ加算器／減算
器２８に提供する。
【００３３】第２のクロックサイクルの第１のフェーズ
の間に、スイッチ４６を介して、第２のスタックポイン
タ３４がＳＰＲ１ ２２に送られ、かつＩＮ＿ＭＵＸ
４８を介して加算器／減算器２８に送られる。第２のス
タックポインタ３４はまたメモリモジュール２２０およ
び２２２の内の１つに与えられる。加算器／減算器２８
は選択されたスタックポインタ３６に定数３８を加える
ことにより更新されたスタックポインタ４０を発生す
る。
の間に、スイッチ４６を介して、第２のスタックポイン
タ３４がＳＰＲ１ ２２に送られ、かつＩＮ＿ＭＵＸ
４８を介して加算器／減算器２８に送られる。第２のス
タックポインタ３４はまたメモリモジュール２２０およ
び２２２の内の１つに与えられる。加算器／減算器２８
は選択されたスタックポインタ３６に定数３８を加える
ことにより更新されたスタックポインタ４０を発生す
る。
【００３４】第２のクロックサイクルの第２のフェーズ
の間に、加算器／減算器２８は、ＯＵＴ＿ＭＵＸ ４７
を介して、更新されたスタックポインタ４０をＳＰＲ２
２６に送る。
の間に、加算器／減算器２８は、ＯＵＴ＿ＭＵＸ ４７
を介して、更新されたスタックポインタ４０をＳＰＲ２
２６に送る。
【００３５】ポップ動作を実行する必要があれば、制御
ユニット２６４は制御信号を発生しかつＩＮ＿ＭＵＸ
４８におよびＯＵＴ＿ＭＵＸ ４７に送りＳＰＲ１ ２
２かつしたがって第１のスタックポインタ３２を選択
し、制御指示子３０を発生しかつスイッチ４６に送り第
２のクロックサイクルの第１のフェーズの間にＳＰＲ１
２２内に格納された第１のスタックポインタ３２がＳＰ
Ｒ２ ２６に書き込まれるべきことを指示する。制御ユ
ニット２６４はさらにＩＮＣ／ＤＥＣ ５０（ＩＮＣ／
ＤＥＣ＝０）を発生しかつ加算器／減算器２８に提供す
る。
ユニット２６４は制御信号を発生しかつＩＮ＿ＭＵＸ
４８におよびＯＵＴ＿ＭＵＸ ４７に送りＳＰＲ１ ２
２かつしたがって第１のスタックポインタ３２を選択
し、制御指示子３０を発生しかつスイッチ４６に送り第
２のクロックサイクルの第１のフェーズの間にＳＰＲ１
２２内に格納された第１のスタックポインタ３２がＳＰ
Ｒ２ ２６に書き込まれるべきことを指示する。制御ユ
ニット２６４はさらにＩＮＣ／ＤＥＣ ５０（ＩＮＣ／
ＤＥＣ＝０）を発生しかつ加算器／減算器２８に提供す
る。
【００３６】第２のクロックサイクルの第１のフェーズ
の間に、第１のスタックポインタ３２が、スイッチ４６
を介して、ＳＰＲ２ ２６に送られ、かつＩＮ＿ＭＵＸ
４８を介して加算器／減算器２８に送られる。第１の
スタックポインタ３２もまたスタックが構成されている
メモリモジュール２２０および２２２の内の１つに提供
される。加算器／減算器２８は選択されたスタックポイ
ンタ３６から定数３８を減算することにより更新された
スタックポインタ４０を発生する。
の間に、第１のスタックポインタ３２が、スイッチ４６
を介して、ＳＰＲ２ ２６に送られ、かつＩＮ＿ＭＵＸ
４８を介して加算器／減算器２８に送られる。第１の
スタックポインタ３２もまたスタックが構成されている
メモリモジュール２２０および２２２の内の１つに提供
される。加算器／減算器２８は選択されたスタックポイ
ンタ３６から定数３８を減算することにより更新された
スタックポインタ４０を発生する。
【００３７】第２のクロックサイクルの第２のフェーズ
の間に、加算器／減算器２８は、ＯＵＴ＿ＭＵＸ ４７
を介して、ＳＰＲ１ ２２に対し更新されたスタックポ
インタ４０を送る。
の間に、加算器／減算器２８は、ＯＵＴ＿ＭＵＸ ４７
を介して、ＳＰＲ１ ２２に対し更新されたスタックポ
インタ４０を送る。
【００３８】図４は、フローチャート形式で、処理シス
テム内でスタック動作を行なうための方法３００を示
す。方形のボックス３１０，３２０，３３０，３４０お
よび３５０は方法３００のステップを表わしている。経
路またはパス３１５および３２５で示されるように、ス
テップ３１０にはステップ３２０および３３０が続くこ
とができる。パス３３５および３４５で示されるよう
に、ステップ３２０および３３０にはステップ３４０お
よび３５０が続く。パス３５５および３６５で示される
ように、ステップ３４０および３５０にはステップ３１
０が続く。
テム内でスタック動作を行なうための方法３００を示
す。方形のボックス３１０，３２０，３３０，３４０お
よび３５０は方法３００のステップを表わしている。経
路またはパス３１５および３２５で示されるように、ス
テップ３１０にはステップ３２０および３３０が続くこ
とができる。パス３３５および３４５で示されるよう
に、ステップ３２０および３３０にはステップ３４０お
よび３５０が続く。パス３５５および３６５で示される
ように、ステップ３４０および３５０にはステップ３１
０が続く。
【００３９】好適には、方法３００はパイプライン化ア
ーキテクチャを有する処理システムで実行される。命令
は、プログラム・プリフェッチステージ、プログラム・
フェッチステージ、ディスパッチおよびデコードステー
ジ、アドレス発生ステージ、および実行ステージのよう
な、複数のステージまたは段階において処理される。ス
テップ３１０は前記ディスパッチおよびデコードステー
ジの間に行なわれる。ステップ３２０〜３５０は前記ア
ドレス発生ステージの間に行なわれる。説明の便宜上、
図４はこれら２つのステージのみを示している。
ーキテクチャを有する処理システムで実行される。命令
は、プログラム・プリフェッチステージ、プログラム・
フェッチステージ、ディスパッチおよびデコードステー
ジ、アドレス発生ステージ、および実行ステージのよう
な、複数のステージまたは段階において処理される。ス
テップ３１０は前記ディスパッチおよびデコードステー
ジの間に行なわれる。ステップ３２０〜３５０は前記ア
ドレス発生ステージの間に行なわれる。説明の便宜上、
図４はこれら２つのステージのみを示している。
【００４０】方法３００は次のステップを具備してい
る。ステップ３１０の間にかつ第１のクロックサイクル
の間に、命令をデコードしかつプッシュ動作およびポッ
プ動作の内のあるスタック動作を実行する必要があるか
否かを判定し、そしてそれにしたがって該スタック動作
を要求する制御指示子を発生するステップ。
る。ステップ３１０の間にかつ第１のクロックサイクル
の間に、命令をデコードしかつプッシュ動作およびポッ
プ動作の内のあるスタック動作を実行する必要があるか
否かを判定し、そしてそれにしたがって該スタック動作
を要求する制御指示子を発生するステップ。
【００４１】パス３１５および３３５に示されるよう
に、もし前記スタック動作がポップ動作であれば、ステ
ップ３２０および３４０を行なうステップ。
に、もし前記スタック動作がポップ動作であれば、ステ
ップ３２０および３４０を行なうステップ。
【００４２】ステップ３２０の間にかつ第２のクロック
サイクルの第１のフェーズの間に、スタックの最上部を
指し示す選択されたスタックポインタ３６を提供するス
テップ。前記スタックのポイントに続くメモリロケーシ
ョンへのポインタを前記選択されたスタックポインタに
置き換えるステップ。選択されたスタックポインタ３６
によって指し示されるメモリロケーションに先行するメ
モリロケーションを指し示す更新されたスタックポイン
タ４０を発生するステップ。選択されたスタックポイン
タ３６をスタックが構成されているメモリモジュールに
送り、前記選択されたスタックポインタによって示され
るメモリロケーションからデータの読取りを可能にする
ステップ。
サイクルの第１のフェーズの間に、スタックの最上部を
指し示す選択されたスタックポインタ３６を提供するス
テップ。前記スタックのポイントに続くメモリロケーシ
ョンへのポインタを前記選択されたスタックポインタに
置き換えるステップ。選択されたスタックポインタ３６
によって指し示されるメモリロケーションに先行するメ
モリロケーションを指し示す更新されたスタックポイン
タ４０を発生するステップ。選択されたスタックポイン
タ３６をスタックが構成されているメモリモジュールに
送り、前記選択されたスタックポインタによって示され
るメモリロケーションからデータの読取りを可能にする
ステップ。
【００４３】好適には、ステップ３２０の間にかつ第２
のクロックサイクルの第１のフェーズの間に、第１のス
タックポインタレジスタ２２から選択されたスタックポ
インタ３６を提供し、選択されたスタックポインタ３６
を第２のスタックポインタレジスタ２６に書き込み、選
択されたスタックポインタ３６を加算器／減算器２８に
送り、選択されたスタックポインタ３６から定数３８を
減算することにより更新されたスタックポインタ４０を
発生し、かつスタックが構成されているメモリモジュー
ルに選択されたスタックポインタ３６を送り、それによ
って前記実行ステージの間にスタックの最上部からデー
タが読み出すことができるようにされる。
のクロックサイクルの第１のフェーズの間に、第１のス
タックポインタレジスタ２２から選択されたスタックポ
インタ３６を提供し、選択されたスタックポインタ３６
を第２のスタックポインタレジスタ２６に書き込み、選
択されたスタックポインタ３６を加算器／減算器２８に
送り、選択されたスタックポインタ３６から定数３８を
減算することにより更新されたスタックポインタ４０を
発生し、かつスタックが構成されているメモリモジュー
ルに選択されたスタックポインタ３６を送り、それによ
って前記実行ステージの間にスタックの最上部からデー
タが読み出すことができるようにされる。
【００４４】ステップ３４０の間にかつ第２のクロック
サイクルの第２のフェーズの間に、第２のクロックサイ
クルの第１のフェーズの間に提供された選択されたスタ
ックポインタ３６を更新されたスタックポインタ４０と
置き換えるステップ。好適には、ステップ３４０の間に
かつ第２のクロックサイクルの第２のフェーズの間に、
更新されたスタックポインタ４０を第１のスタックポイ
ンタレジスタ２２に書き込むステップを具備する。
サイクルの第２のフェーズの間に、第２のクロックサイ
クルの第１のフェーズの間に提供された選択されたスタ
ックポインタ３６を更新されたスタックポインタ４０と
置き換えるステップ。好適には、ステップ３４０の間に
かつ第２のクロックサイクルの第２のフェーズの間に、
更新されたスタックポインタ４０を第１のスタックポイ
ンタレジスタ２２に書き込むステップを具備する。
【００４５】パス３２５および３４５によって示される
ように、もし前記スタック動作がプッシュ動作であれ
ば、ステップ３３０および３５０を行なうステップを具
備する。
ように、もし前記スタック動作がプッシュ動作であれ
ば、ステップ３３０および３５０を行なうステップを具
備する。
【００４６】ステップ３３０および第２のクロックサイ
クルの第１のフェーズの間に、スタックの最上部に続く
メモリロケーションを指し示す選択されたスタックポイ
ンタ３６を提供する。前記スタックの最上部を指し示す
ポインタを選択されたスタックポインタ３６によって置
き換える。前記選択されたスタックポインタ３６によっ
て指し示されるメモリロケーションに続くメモリロケー
ションを指し示す更新されたスタックポインタ４０を発
生する。選択されたスタックポインタ３６をスタックが
構成されているメモリモジュールに送り、選択されたス
タックポインタ３６によって指し示されるメモリロケー
ションにデータが書き込みできるようにする。好適に
は、ステップ３３０の間にかつ第２のクロックサイクル
の第１のフェーズの間に、第２のスタックポインタレジ
スタ２６から選択されたスタックポインタ３６を提供
し、選択されたスタックポインタ３６を第１のスタック
ポインタレジスタ２２に書き込み、選択されたスタック
ポインタ３６を加算器／減算器２８に送り、定数３８を
選択されたスタックポインタ３６に加えることにより更
新されたスタックポインタ４０を発生し、そしてスタッ
クが構成されたメモリモジュールに選択されたスタック
ポインタ３６を送り、それによって前記実行段階の間に
前記スタックの最上部に続くメモリロケーションにデー
タが書込みできるようにする。
クルの第１のフェーズの間に、スタックの最上部に続く
メモリロケーションを指し示す選択されたスタックポイ
ンタ３６を提供する。前記スタックの最上部を指し示す
ポインタを選択されたスタックポインタ３６によって置
き換える。前記選択されたスタックポインタ３６によっ
て指し示されるメモリロケーションに続くメモリロケー
ションを指し示す更新されたスタックポインタ４０を発
生する。選択されたスタックポインタ３６をスタックが
構成されているメモリモジュールに送り、選択されたス
タックポインタ３６によって指し示されるメモリロケー
ションにデータが書き込みできるようにする。好適に
は、ステップ３３０の間にかつ第２のクロックサイクル
の第１のフェーズの間に、第２のスタックポインタレジ
スタ２６から選択されたスタックポインタ３６を提供
し、選択されたスタックポインタ３６を第１のスタック
ポインタレジスタ２２に書き込み、選択されたスタック
ポインタ３６を加算器／減算器２８に送り、定数３８を
選択されたスタックポインタ３６に加えることにより更
新されたスタックポインタ４０を発生し、そしてスタッ
クが構成されたメモリモジュールに選択されたスタック
ポインタ３６を送り、それによって前記実行段階の間に
前記スタックの最上部に続くメモリロケーションにデー
タが書込みできるようにする。
【００４７】ステップ３４０の間にかつ第２のクロック
サイクルの第２のフェーズの間に、前記第２のクロック
サイクルの第１のフェーズの間に提供された選択された
スタックポインタ３６を更新されたスタックポインタ４
０によって置き換える。好適には、ステップ３５０の間
にかつ第２のクロックサイクルの第２のフェーズの間
に、更新されたスタックポインタ４０を第２のスタック
ポインタレジスタ２６に書き込む。
サイクルの第２のフェーズの間に、前記第２のクロック
サイクルの第１のフェーズの間に提供された選択された
スタックポインタ３６を更新されたスタックポインタ４
０によって置き換える。好適には、ステップ３５０の間
にかつ第２のクロックサイクルの第２のフェーズの間
に、更新されたスタックポインタ４０を第２のスタック
ポインタレジスタ２６に書き込む。
【００４８】パス３５５および３６５によって示される
ように、ステップ３４０および３５０にはステップ３１
０が続く。
ように、ステップ３４０および３５０にはステップ３１
０が続く。
【００４９】
【発明の効果】したがって、スタック動作を行なうため
の装置および方法の少なくとも１つの好ましい実施形態
を含む実施形態がここで説明された。当業者には開示さ
れた主題は数多くの方法で変更できかつ上で特に述べら
れかつ説明された好ましい形式以外の数多くの実施形態
を取り得ることは明らかであろう。
の装置および方法の少なくとも１つの好ましい実施形態
を含む実施形態がここで説明された。当業者には開示さ
れた主題は数多くの方法で変更できかつ上で特に述べら
れかつ説明された好ましい形式以外の数多くの実施形態
を取り得ることは明らかであろう。
【００５０】したがって、上で開示された主題は例示的
なものであり制限的なものではなく、かつ法律によって
認められる最大の範囲内で添付の特許請求の範囲が本発
明の真の精神および範囲内にあるすべてのそのような変
更および他の実施形態をカバーするものと考える。本発
明の範囲は前述の詳細な説明よりはむしろ添付の特許請
求の範囲およびそれらの等価物の最も広い許容される解
釈によって決定されるべきである。
なものであり制限的なものではなく、かつ法律によって
認められる最大の範囲内で添付の特許請求の範囲が本発
明の真の精神および範囲内にあるすべてのそのような変
更および他の実施形態をカバーするものと考える。本発
明の範囲は前述の詳細な説明よりはむしろ添付の特許請
求の範囲およびそれらの等価物の最も広い許容される解
釈によって決定されるべきである。
【図１】本発明の好ましい実施形態に係わる、処理シス
テム内でスタック動作を行なうための装置を示すブロッ
ク図である。
テム内でスタック動作を行なうための装置を示すブロッ
ク図である。
【図２】本発明の好ましい実施形態に係わる、アドレス
発生ユニットを有するプロセッサを示すブロック図であ
る。
発生ユニットを有するプロセッサを示すブロック図であ
る。
【図３】本発明の好ましい実施形態に係わる、アドレス
発生ユニットを示すブロック図である。
発生ユニットを示すブロック図である。
【図４】本発明に係わる、スタック動作を行なうための
方法を示すフローチャートである。
方法を示すフローチャートである。
１０ スタック動作を行なうための装置 ２０ デコーダ ２２ 第１のスタックポインタレジスタ ２４ 選択論理 ２６ 第２のスタックポインタレジスタ ２８ 加算器／減算器 ３０ 制御指示子 ３２，３４ スタックポインタ ３６ 選択されたスタックポインタ ３８ 定数 ４０ 更新されたスタックポインタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サラント・ヨーラム イスラエル ロッシュ−ハアイン 40800 ヒー−ベイヤー・ストリート57 (72)発明者 エルネケイブ・マーク イスラエル ラマット・ギャン 69395 アサフ26 (72)発明者 ツカーマン・レオニド イスラエル ハイファ 32584 マイモン 11／３
Claims (7)
- 【請求項１】 処理システム内でポップ動作を行なうた
めの方法（３００）であって、 第１のクロックサイクル（３１０）の間に、命令をデコ
ードしかつポップ動作を実行する必要があるか否かを判
定しかつそれに応じてポップ動作を要求する制御指示子
を発生する段階、 第２のクロックサイクルの第１のフェーズ（３２０）の
間に、選択されたスタックポインタを提供し、該選択さ
れたスタックポインタはスタックの最上部を指し示し、
前記スタックのポイントに続くメモリロケーションへの
ポインタを前記選択されたスタックポインタと置き換
え、前記選択されたスタックポインタによって指し示さ
れるメモリロケーションに先行するメモリロケーション
を指し示す更新されたスタックポインタを発生し、前記
選択されたスタックポインタをスタックが構成されてい
るメモリモジュールに送り、前記選択されたスタックポ
インタによって指し示されるメモリロケーションからデ
ータが読み取れるようにする段階、そして第２のクロッ
クサイクルの第２のフェーズ（３４０）の間に、前記第
２のクロックサイクルの第１のフェーズの間に提供され
た前記選択されたスタックポインタを前記更新されたス
タックポインタと置き換える段階、 を具備することを特徴とする処理システム内でポップ動
作を行なうための方法（３００）。 - 【請求項２】 処理システム内でプッシュ動作を行なう
ための方法（３００）であって、 第１のクロックサイクル（３１０）の間に、命令をデコ
ードしかつプッシュ動作を実行する必要があるか否かを
決定しかつそれに応じて前記プッシュ動作を要求する制
御指示子を発生する段階、 第２のクロックサイクルの第１のフェーズ（３３０）の
間に、選択されたスタックポインタを提供し、該選択さ
れたスタックポインタはスタックの最上部に続くメモリ
ロケーションを指し示し、前記スタックの最上部を指し
示すポインタを前記選択されたスタックポインタと置き
換え、前記選択されたスタックポインタによって指し示
されるメモリロケーションに続くメモリロケーションを
指し示す更新されたスタックポインタを発生し、前記選
択されたスタックポインタをスタックが構成されている
メモリモジュールに送り、前記選択されたスタックポイ
ンタによって指し示されるメモリロケーションにデータ
が書き込みできるようにする段階、そして第２のクロッ
クサイクルの第２のフェーズ（３５０）の間に、前記第
２のクロックサイクルの前記第１のフェーズの間に提供
された前記選択されたスタックポインタを前記更新され
たスタックポインタと置き換える段階、 を具備することを特徴とする処理システム内でプッシュ
動作を行なうための方法（３００）。 - 【請求項３】 処理システム内でスタック動作を行なう
ための方法（３００）であって、 第１のクロックサイクル（３１０）の間に、命令をデコ
ードしかつポップ動作およびプッシュ動作の内からある
スタック動作を実行する必要があるか否かを決定しかつ
それにしたがって前記スタック動作を要求する制御指示
子を発生する段階、 もし前記スタック動作がポップ動作であれば、以下のス
テップ、 第２のクロックサイクルの第１のフェーズ（３２０）の
間に、選択されたスタックポインタを提供し、該選択さ
れたスタックポインタはスタックの最上部を指し示し、
前記スタックのポイントに続くメモリロケーションへの
ポインタを前記選択されたスタックポインタで置き換
え、前記選択されたスタックポインタによって指し示さ
れるメモリロケーションに先行するメモリロケーション
を指し示す更新されたスタックポインタを発生し、前記
選択されたスタックポインタをスタックが構成されてい
るメモリモジュールに送り、前記選択されたスタックポ
インタによって指し示されるメモリロケーションからデ
ータが読み出しできるようにする段階、 第２のクロックサイクルの第２のフェーズ（３４０）の
間に、前記第２のクロックサイクルの前記第１のフェー
ズの間に提供された前記選択されたスタックポインタを
前記更新されたスタックポインタと置き換える段階、 を含むステップを実行する段階、およびもし前記スタッ
ク動作がプッシュ動作であれば、以下のステップ、 第２のクロックサイクルの第１のフェーズ（３３０）の
間に、選択されたスタックポインタを提供し、該選択さ
れたスタックポインタはスタックの最上部に続くメモリ
ロケーションを指し示し、前記スタックの最上部へのポ
インタを前記選択されたスタックポインタと置き換え、
前記選択されたスタックポインタによって指し示される
メモリロケーションに続くメモリロケーションを指し示
す更新されたスタックポインタを発生し、前記選択され
たスタックポインタをスタックが構成されているメモリ
モジュールに送り、前記選択されたスタックポインタに
より指し示されるメモリロケーションに対しデータの書
き込みができるようにする段階、そして第２のクロック
サイクルの第２のフェーズ（３５０）の間に、前記第２
のクロックサイクルの前記第１のフェーズの間に提供さ
れた前記選択されたスタックポインタを前記更新された
スタックポインタと置き換える段階、 を含むステップを実行する段階、 を具備することを特徴とする処理システム内でスタック
動作を行なうための方法（３００）。 - 【請求項４】 処理システム内でスタック動作を行なう
ための装置（１０）であって、 命令をデコードしかつそれに応じてスタック動作を要求
する制御指示子（３０）を発生するためのデコーダ（２
０）、 第１のスタックポインタを格納するための第１のスタッ
クポインタレジスタ（３２）、 第２のスタックポインタを格納するための第２のスタッ
クポインタレジスタ（３４）、 前記デコーダに結合され、選択されたスタックポインタ
（３６）および定数（３８）を受けかつ前記制御指示子
（３０）にしたがって更新されたスタックポインタ（４
０）を発生するための加算器（２８）、そして前記第１
および第２のスタックポインタに、前記加算器にそして
前記デコーダに結合され、前記制御指示子を受けかつそ
れに応じて前記第１および第２のスタックポインタの中
から前記選択されたスタックポインタ（３６）を選択
し、前記選択されたスタックポインタは選択スタックポ
インタレジスタに格納され、前記選択されたスタックポ
インタを選択されなかったスタックポインタレジスタに
送り、前記選択されたスタックポインタを前記加算器に
およびスタックが構成されたメモリモジュールに送り、
そして前記更新されたスタックポインタを前記加算器か
ら前記選択スタックポインタレジスタに送るための選択
論理（２４）、 を具備することを特徴とする処理システム内でスタック
動作を行なうための装置（１０）。 - 【請求項５】 アドレスを発生するための装置（１０）
であって、 第１のスタックポインタ（３２）を格納するための第１
のスタックポインタレジスタ（２２）、 第２のスタックポインタ（３４）を格納するための第２
のスタックポインタレジスタ（２６）、 前記第１および第２のスタックポインタ以外のメモリロ
ケーションを格納するための複数のレジスタ（４０），
（４１），（４２），（４３）、 前記第１のスタックポインタレジスタ、第２のスタック
ポインタレジスタおよび前記複数のレジスタの中からあ
る選択されたレジスタを選択するための２つのマルチプ
レクサ（４８），（４７）、 前記マルチプレクサに結合され、前記選択されたレジス
タの内容および定数を受けかつ前記選択されたレジスタ
に送られるべき更新された内容を発生するための加算器
（２８）、 前記第１および第２のスタックポインタレジスタに結合
され、前記第１のスタックポインタが前記第２のスタッ
クポインタレジスタに書き込まれることができるように
しかつ前記第２のスタックポインタが前記第１のスタッ
クポインタレジスタに書き込まれることができるように
するためのスイッチ（４６）、 前記第１および第２のスタックポインタレジスタに、前
記加算器におよび前記デコーダに結合され、命令を受け
るよう構成され、該命令をデコードし、かつそれにした
がって制御信号および制御指示子を発生しかつ提供する
ための制御ユニット（２６４）、 を具備することを特徴とするアドレスを発生するための
装置（１０）。 - 【請求項６】 ある命令がポップ動作を要求する場合、
前記制御ユニットは前記２つのマルチプレクサに前記第
１のスタックポインタレジスタを選択させ、前記スイッ
チに前記第１のスタックポインタを前記第２のスタック
ポインタレジスタに書き込ませ、前記加算器に定数を前
記選択されたスタックポインタに加算することにより更
新されたスタックポインタを発生させる制御信号を送る
ことを特徴とする請求項５に記載の装置。 - 【請求項７】 ある命令がプッシュ動作を要求する場
合、前記制御ユニットは前記２つのマルチプレクサに前
記第２のスタックポインタレジスタを選択させ、前記ス
イッチに前記第２のスタックポインタを前記第１のスタ
ックポインタレジスタに書き込ませ、前記加算器に定数
を前記選択されたスタックポインタから減算することに
より更新されたスタックポインタを発生させる制御信号
を送ることを特徴とする請求項５に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/436891 | 1999-11-09 | ||
| US09/436,891 US6654871B1 (en) | 1999-11-09 | 1999-11-09 | Device and a method for performing stack operations in a processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184211A true JP2001184211A (ja) | 2001-07-06 |
| JP2001184211A5 JP2001184211A5 (ja) | 2007-12-27 |
Family
ID=23734241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000338990A Pending JP2001184211A (ja) | 1999-11-09 | 2000-11-07 | 処理システムにおいてスタックのポップおよびプッシュ動作を行なうための装置および方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6654871B1 (ja) |
| JP (1) | JP2001184211A (ja) |
| KR (1) | KR100875377B1 (ja) |
| CN (1) | CN1230739C (ja) |
| TW (1) | TW535089B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10121745A1 (de) * | 2001-05-04 | 2002-11-14 | Systemonic Ag | Verfahren und Anordnung zu einem Stack mit einem, in Datengruppen mit mehreren Elementen aufgeteilten Speicher |
| IL152006A0 (en) * | 2002-09-30 | 2003-07-31 | Rabintex Ind Ltd | Shell for ballistic helmet |
| CN100353335C (zh) * | 2003-03-28 | 2007-12-05 | 联发科技股份有限公司 | 增加处理器中存储器的方法 |
| US7111149B2 (en) * | 2003-07-07 | 2006-09-19 | Intel Corporation | Method and apparatus for generating a device ID for stacked devices |
| CN100461090C (zh) * | 2004-03-31 | 2009-02-11 | 英特尔公司 | 利用代码共享进行堆栈高速缓存的系统、方法和设备 |
| US7290153B2 (en) | 2004-11-08 | 2007-10-30 | Via Technologies, Inc. | System, method, and apparatus for reducing power consumption in a microprocessor |
| JP2006309508A (ja) * | 2005-04-28 | 2006-11-09 | Oki Electric Ind Co Ltd | スタック制御装置およびその方法 |
| US7769983B2 (en) * | 2005-05-18 | 2010-08-03 | Qualcomm Incorporated | Caching instructions for a multiple-state processor |
| US7454572B2 (en) * | 2005-11-08 | 2008-11-18 | Mediatek Inc. | Stack caching systems and methods with an active swapping mechanism |
| US7647482B2 (en) * | 2006-03-31 | 2010-01-12 | Intel Corporation | Methods and apparatus for dynamic register scratching |
| US7711927B2 (en) * | 2007-03-14 | 2010-05-04 | Qualcomm Incorporated | System, method and software to preload instructions from an instruction set other than one currently executing |
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| CN1295279A (zh) | 2001-05-16 |
| KR100875377B1 (ko) | 2008-12-23 |
| KR20010051522A (ko) | 2001-06-25 |
| CN1230739C (zh) | 2005-12-07 |
| TW535089B (en) | 2003-06-01 |
| US6654871B1 (en) | 2003-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071105 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071105 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071105 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20081114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100713 |