JP2002073330A - データ処理装置 - Google Patents

データ処理装置

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JP2002073330A
JP2002073330A JP2000257231A JP2000257231A JP2002073330A JP 2002073330 A JP2002073330 A JP 2002073330A JP 2000257231 A JP2000257231 A JP 2000257231A JP 2000257231 A JP2000257231 A JP 2000257231A JP 2002073330 A JP2002073330 A JP 2002073330A
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instruction
memory
data
processing device
data processing
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Toyohiko Yoshida
豊彦 吉田
Akira Yamada
朗 山田
Hisakazu Sato
尚和 佐藤
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 低速で低消費電力のメモリを用いつつも高速
に処理することができ、処理性能の向上を図ることが可
能なデータ処理装置を提供すること。 【解決手段】 複数のメモリバンクから命令をフェッチ
する場合に、メモリバンクの選択に対応したパイプライ
ンステージＩＦ０と、命令の読出しに対応したパイプラ
インステージＩＦ１とを発生させてパイプライン処理を
行なう。したがって、選択したメモリバンクのみをプリ
チャージすることができ、消費電力を削減することが可
能となる。また、パイプラインステージＩＦ０とＩＦ１
とが並列に行なわれるため、命令メモリのスループット
を向上させることが可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部メモリに記憶
された命令およびデータをアクセスしながら処理を行な
うデータ処理装置に関し、特に、低速で低消費電力のメ
モリを用いて高速に処理することが可能なデータ処理装
置に関する。
【０００２】
【従来の技術】近年、ＣＰＵ（Central Processing Uni
t）等のデータ処理装置が広く使用されており、データ
処理装置の処理速度の向上に対する要望が高まる一方で
ある。従来のデータ処理装置、たとえばＣＰＵにおいて
は、命令フェッチ機構、命令デコード機構および命令実
行機構などがパイプライン化されている。そして、動作
クロックの周波数を高くするとともにメモリのアクセス
サイクルを短くし、１パイプラインステージタイム（動
作クロックの１クロック）以内にメモリアクセスを行な
うことによって、データ処理装置の処理性能を高めてい
る。
【０００３】しかし、アクセス時間の短い大容量メモリ
を実現するのは困難である。したがって、キャッシュメ
モリに代表されるように高速で小容量のメモリと、低速
で大容量の主メモリとを階層的に構築し、見かけ上高速
で大容量のメモリがあるかのように動作させてこの問題
を解決していた。この階層化したメモリを用いた従来の
データ処理装置として、たとえば、J.L.Hennessy and
D.A.Patterson,“Memory-Hierarchy Design,”Computer
Architecture a Quantitative Approach,pp.372-483,
Morgan kaufmann Publishers, Inc. San Francisco,199
6.に詳しく紹介されている。
【０００４】
【発明が解決しようとする課題】しかし、メモリを階層
化することで擬似的に大容量の高速メモリを実現する場
合、データ処理装置が小容量の高速メモリに入りきらな
い命令やデータをアクセスするとき（キャッシュミ
ス）、メモリアクセスサイクルにウェイトサイクルを挿
入する必要があり、データ処理装置の性能が低下すると
いう問題点があった。また、メモリを高速動作させるた
めには、メモリに用いられるトランジスタの駆動能力を
大きくする必要があるため、データ処理装置内に大容量
の高速メモリを搭載するとメモリの消費電力が増大する
という問題点があった。
【０００５】本発明は、上記問題点を解決するためにな
されたものであり、第１の目的は、低速で低消費電力の
メモリを用いつつ高スループットで処理することがで
き、処理性能の向上を図ることが可能なデータ処理装置
を提供することである。
【０００６】第２の目的は、複数のメモリバンクに分割
された命令メモリから命令をフェッチする構成におい
て、リピート命令を実行した場合であっても同じメモリ
バンクに連続したアクセスが発生することを防止し、処
理性能の向上を図ることが可能なデータ処理装置を提供
することである。
【０００７】第３の目的は、複数のメモリバンクに分割
されたデータメモリにアクセスする構成において、変数
データと係数データとを交互に読出す場合などにおいて
同じメモリバンクに連続したアクセスが発生することを
防止し、処理性能の向上を図ることが可能なデータ処理
装置を提供することである。
【０００８】
【課題を解決するための手段】請求項１に記載のデータ
処理装置は、命令が格納される命令メモリと、データが
格納されるデータメモリと、フェッチされた命令をデコ
ードする命令デコーダと、命令メモリ、データメモリお
よび命令デコーダに接続され、命令メモリに格納される
命令をフェッチし、命令デコーダのデコード結果に基づ
いてデータメモリにアクセスするメモリ演算部と、命令
デコーダのデコード結果に基づいて整数演算を行なう整
数演算部とを含むデータ処理装置であって、命令メモリ
は、複数の命令メモリバンクを含み、メモリ演算部は、
複数の命令メモリバンクから命令をフェッチする場合
に、命令メモリバンクの選択に対応したパイプラインス
テージと、命令の読出しに対応したパイプラインステー
ジとを発生させてパイプライン処理を行なう。
【０００９】メモリ演算部は、命令メモリバンクの選択
に対応したパイプラインステージと、命令の読出しに対
応したパイプラインステージとを発生させるので、選択
した命令メモリバンクのみをプリチャージすることがで
き、消費電力を削減することが可能となる。また、命令
メモリバンクの選択に対応したパイプラインステージ
と、命令の読出しに対応したパイプラインステージとが
並列に行なわれるため、命令メモリアクセスのスループ
ットを向上させることが可能となる。
【００１０】請求項２に記載のデータ処理装置は、請求
項１記載のデータ処理装置であって、命令メモリはさら
に、連続したアドレスにアクセスした場合に、複数の命
令メモリバンクの異なる命令メモリバンクにアクセスさ
れるように、下位アドレスを含んだアドレスをデコード
して複数の命令メモリバンクのチップセレクト信号を生
成する第１のバンク選択回路を含む。
【００１１】したがって、同じ命令メモリバンクに連続
してアクセスが行なわれなくなり、パイプラインの乱れ
を防止することが可能となる。
【００１２】請求項３に記載のデータ処理装置は、請求
項１または２記載のデータ処理装置であって、命令メモ
リはさらに、高速命令メモリを含み、メモリ演算部は、
高速命令メモリから命令をフェッチする場合に、命令メ
モリバンクの選択に対応したパイプラインステージを発
生させずに、命令の読出しに対応したパイプラインステ
ージを発生させてパイプライン処理を行なう。
【００１３】メモリ演算部は、高速命令メモリから命令
をフェッチする場合に、命令メモリバンクの選択に対応
したパイプラインステージを発生させないので、高速命
令メモリアクセスのレイテンシを向上させることが可能
となる。
【００１４】請求項４に記載のデータ処理装置は、請求
項１〜３のいずれかに記載のデータ処理装置であって、
データメモリは、複数のデータメモリバンクを含み、メ
モリ演算部は、複数のデータメモリバンクにアクセスす
る場合に、データメモリバンクの選択に対応したパイプ
ラインステージと、データのアクセスに対応したパイプ
ラインステージとを発生させてパイプライン処理を行な
う。
【００１５】メモリ演算部は、データメモリバンクの選
択に対応したパイプラインステージと、データのアクセ
スに対応したパイプラインステージとを発生させるの
で、選択したデータメモリバンクのみをプリチャージす
ることができ、消費電力を削減することが可能となる。
また、データメモリバンクの選択に対応したパイプライ
ンステージと、データのアクセスに対応したパイプライ
ンステージとが並列に行なわれるため、データメモリア
クセスのスループットを向上させることが可能となる。
【００１６】請求項５に記載のデータ処理装置は、請求
項４記載のデータ処理装置であって、データメモリはさ
らに、複数のデータメモリバンクを２つの異なる領域に
分割するために、上位アドレスを含んだアドレスをデコ
ードして複数のデータメモリバンクのチップセレクト信
号を生成する第２のバンク選択回路を含む。
【００１７】したがって、変数データと係数データとを
交互に読出す場合であっても、同じメモリバンクに連続
したアクセスが発生しなくなり、パイプラインの乱れを
防止することが可能となる。
【００１８】請求項６に記載のデータ処理装置は、請求
項５記載のデータ処理装置であって、第２のバンク選択
回路は、２つの異なる領域の中の連続したアドレスにア
クセスした場合に、複数のデータメモリバンクの異なる
データメモリバンクにアクセスされるように、下位アド
レスを含んだアドレスをデコードして複数のデータメモ
リバンクのチップセレクト信号を生成する。
【００１９】したがって、ポストインクリメントを用い
てデータメモリにアクセスする場合であっても、同じメ
モリバンクに連続したアクセスが発生しなくなり、パイ
プラインの乱れを防止することが可能となる。
【００２０】請求項７に記載のデータ処理装置は、請求
項４〜６のいずれかに記載のデータ処理装置であって、
データメモリはさらに、高速データメモリを含み、メモ
リ演算部は、高速データメモリにアクセスする場合に、
データメモリバンクの選択に対応したパイプラインステ
ージを発生させずに、データのアクセスに対応したパイ
プラインステージを発生させてパイプライン処理を行な
う。
【００２１】メモリ演算部は、高速データメモリにアク
セスする場合に、データメモリバンクの選択に対応した
パイプラインステージを発生させないので、高速データ
メモリアクセスのレイテンシを向上させることが可能と
なる。
【００２２】請求項８に記載のデータ処理装置は、請求
項１〜７のいずれかに記載のデータ処理装置であって、
メモリ演算部は、命令バスを介して命令メモリからの命
令のフェッチを行ない、命令バスと異なるデータバスを
介してデータメモリにアクセスする。
【００２３】したがって、命令メモリからの命令のフェ
ッチと、データメモリへのアクセスとのバスの競合が発
生しなくなり、パイプラインの乱れを防止することが可
能となる。
【００２４】請求項９に記載のデータ処理装置は、請求
項１〜８のいずれかに記載のデータ処理装置であって、
メモリ演算部は、データ入力バスを介してデータメモリ
からデータを読出し、データ入力バスと異なるデータ出
力バスを介してデータメモリにデータを書込む。
【００２５】したがって、データの読出しと、データの
書込みとのバスの競合が発生しなくなり、パイプライン
の乱れを防止することが可能となる。
【００２６】請求項１０に記載のデータ処理装置は、命
令が格納される命令メモリと、データが格納されるデー
タメモリと、フェッチされた命令をデコードする命令デ
コーダと、複数のレジスタを有するレジスタファイル
と、命令メモリ、データメモリおよび命令デコーダに接
続され、命令メモリに格納される命令をフェッチし、命
令デコーダのデコード結果に基づいてデータメモリにア
クセスするメモリ演算部と、命令デコーダのデコード結
果に基づいて整数演算を行なう整数演算部とを含むデー
タ処理装置であって、メモリ演算部は、リピート命令を
実行する場合に、リピート命令の直後の命令をレジスタ
ファイル内の専用レジスタに保持し、専用レジスタに保
持された命令をフェッチしながらリピート命令を実行す
る。
【００２７】メモリ演算部は、専用レジスタに保持され
た命令をフェッチしながらリピート命令を実行するの
で、複数のメモリバンクに分割された命令メモリから命
令をフェッチする場合であっても、同じメモリバンクに
連続したアクセスが発生しなくなり、処理性能の向上を
図ることが可能となる。
【００２８】請求項１１に記載のデータ処理装置は、請
求項１０記載のデータ処理装置であって、レジスタファ
イルは、プロセッサ状態ワードを含み、メモリ演算部
は、リピート命令を実行する場合に、最初のループにお
いてプロセッサ状態ワード内のフラグをセットし、命令
メモリからフェッチしたリピート命令の直後の命令を専
用レジスタに保持し、２回目のループにおいてプロセッ
サ状態ワード内のフラグをリセットし、専用レジスタに
保持された命令をフェッチしながらリピート命令を実行
する。
【００２９】したがって、プロセッサ状態ワードのフラ
グを参照することにより、リピート命令の実行状況を制
御することが可能となる。
【００３０】請求項１２に記載のデータ処理装置は、請
求項１０記載のデータ処理装置であって、メモリ演算部
は、リピート命令を実行する場合に、リピート命令の直
後の複数の命令をレジスタファイル内の複数の専用レジ
スタに保持し、複数の専用レジスタに保持された複数の
命令をフェッチしながらリピート命令を実行する。
【００３１】メモリ演算部は、複数の専用レジスタに保
持された複数の命令をフェッチしながらリピート命令を
実行するので、複数のメモリバンクに分割された命令メ
モリから命令をフェッチする場合であっても、同じメモ
リバンクに連続したアクセスが発生しなくなり、処理性
能の向上を図ることが可能となる。
【００３２】請求項１３に記載のデータ処理装置は、請
求項１２記載のデータ処理装置であって、レジスタファ
イルは、プロセッサ状態ワードを含み、メモリ演算部
は、リピート命令を実行する場合に、最初のループにお
いてプロセッサ状態ワード内のフラグをセットし、命令
メモリからフェッチしたリピート命令の直後の複数の命
令を複数の専用レジスタに保持し、２回目のループにお
いてプロセッサ状態ワード内のフラグをリセットし、複
数の専用レジスタに保持された複数の命令をフェッチし
ながらリピート命令を実行する。
【００３３】したがって、プロセッサ状態ワードのフラ
グにより、リピート命令の実行状況を制御することが可
能となる。
【００３４】請求項１４に記載のデータ処理装置は、請
求項１０〜１３のいずれかに記載のデータ処理装置であ
って、命令メモリは、複数の命令メモリバンクを含み、
メモリ演算部は、複数の命令メモリバンクから命令をフ
ェッチする場合に、命令メモリバンクの選択に対応した
パイプラインステージと、命令の読出しに対応したパイ
プラインステージとを発生させてパイプライン処理を行
なう。
【００３５】したがって、選択した命令メモリバンクの
みをプリチャージすることができ、消費電力を削減する
ことが可能となる。また、命令メモリバンクの選択に対
応したパイプラインステージと、命令の読出しに対応し
たパイプラインステージとが並列に行なわれるため、命
令メモリアクセスのスループットを向上させることが可
能となる。
【００３６】請求項１５に記載のデータ処理装置は、請
求項１４記載のデータ処理装置であって、命令メモリは
さらに、連続したアドレスにアクセスした場合に、複数
の命令メモリバンクの異なる命令メモリバンクにアクセ
スされるように、下位アドレスを含んだアドレスをデコ
ードして複数の命令メモリバンクのチップセレクト信号
を生成する第１のバンク選択回路を含む。
【００３７】したがって、同じ命令メモリバンクに連続
してアクセスが行なわれなくなり、パイプラインの乱れ
を防止することが可能となる。
【００３８】請求項１６に記載のデータ処理装置は、請
求項１０〜１５のいずれかに記載のデータ処理装置であ
って、データメモリは、複数のデータメモリバンクを含
み、メモリ演算部は、複数のデータメモリバンクにアク
セスする場合に、データメモリバンクの選択に対応した
パイプラインステージと、データのアクセスに対応した
パイプラインステージとを発生させてパイプライン処理
を行なう。
【００３９】したがって、選択したデータメモリバンク
のみをプリチャージすることができ、消費電力を削減す
ることが可能となる。また、データメモリバンクの選択
に対応したパイプラインステージと、データのアクセス
に対応したパイプラインステージとが並列に行なわれる
ため、データメモリアクセスのスループットを向上させ
ることが可能となる。
【００４０】請求項１７に記載のデータ処理装置は、請
求項１６記載のデータ処理装置であって、データメモリ
はさらに、複数のデータメモリバンクを２つの異なる領
域に分割するために、上位アドレスを含んだアドレスを
デコードして複数のデータメモリバンクのチップセレク
ト信号を生成する第２のバンク選択回路を含む。
【００４１】したがって、変数データと係数データとを
交互に読出す場合であっても、同じメモリバンクに連続
したアクセスが発生しなくなり、パイプラインの乱れを
防止することが可能となる。
【００４２】請求項１８に記載のデータ処理装置は、請
求項１７記載のデータ処理装置であって、第２のバンク
選択回路は、２つの異なる領域の中の連続したアドレス
にアクセスした場合に、複数のデータメモリバンクの異
なるデータメモリバンクにアクセスされるように、下位
アドレスを含んだアドレスをデコードして複数のデータ
メモリバンクのチップセレクト信号を生成する。
【００４３】したがって、ポストインクリメントを用い
てデータメモリにアクセスする場合であっても、同じメ
モリバンクに連続したアクセスが発生しなくなり、パイ
プラインの乱れを防止することが可能となる。
【００４４】請求項１９に記載のデータ処理装置は、請
求項１０〜１８のいずれかに記載のデータ処理装置であ
って、メモリ演算部は、タスクスイッチの切替え時に、
専用レジスタを含んだ複数のレジスタを退避してタスク
スイッチを切替える。
【００４５】したがって、元のタスクに復帰する際に、
容易にタスクスイッチを切替えることが可能となる。
【００４６】
【発明の実施の形態】図１は、本発明の実施の形態にお
けるプロセッサを用いたデータ処理装置の概略構成を示
すブロック図である。このデータ処理装置は、プロセッ
サ１０と、バス制御回路２０と、ＲＯＭ（Read Only Me
mory）２１と、ＳＤＲＡＭ（Synchronous Dynamic Rand
om Access Memory）２２とを含む。また、プロセッサ１
０、バス制御回路２０、ＲＯＭ２１およびＳＤＲＡＭ２
２は、アドレスバス３１、データバス３２および制御バ
ス３３によって接続されている。
【００４７】プロセッサ１０は、アドレスバス３１を介
してバス制御回路２０、ＲＯＭ２１およびＳＤＲＡＭ２
２へアドレスを出力する。プロセッサ１０がＳＤＲＡＭ
２２にデータを書込む場合には、データバス３２を介し
てＳＤＲＡＭ２２へデータを出力する。プロセッサ１０
がＲＯＭ２１またはＳＤＲＡＭ２２からデータを読出す
場合には、ＲＯＭ２１またはＳＤＲＡＭ２２から出力さ
れたデータをデータバス３２を介して入力する。また、
バス制御回路２０は、プロセッサ１０から出力される制
御信号を受けて、ＲＯＭ２１やＳＤＲＡＭ２２を制御す
るための信号を生成して出力する。
【００４８】図２は、本実施の形態におけるプロセッサ
１０の概略構成を示すブロック図である。このプロセッ
サ１０は、ＶＬＩＷ（Very Long Instruction Word）方
式のＣＰＵコア（以下、単にコアと呼ぶ。）１００と、
高速命令メモリ１０１と、高速データメモリ１０２と、
低電力命令メモリ１０３と、低電力データメモリ１０４
と、アドレスバス３１、データバス３２および制御バス
３３を介して外部のバス制御回路２０、ＲＯＭ２１およ
びＳＤＲＡＭ２２に接続されるシステムバスＩ／Ｆ（以
下、バスインタフェース部と呼ぶ。）１０５とを含む。
【００４９】コア１００、高速命令メモリ１０１、高速
データメモリ１０２、低電力命令メモリ１０３および低
電力データメモリ１０４は、データアドレスバス１０
６、データ出力バス１０７およびデータ入力バス１０８
に接続されている。また、データと命令とを並列にアク
セスできるように、コア１００、高速命令メモリ１０
１、低電力命令メモリ１０３およびバスインタフェース
部１０５は、命令アドレスバス１０９および命令バス１
１０にも接続されている。
【００５０】また、コア１００は、２ウェイのＶＬＩＷ
型命令体系を有しており、２つのサブ命令を含んだＶＬ
ＩＷ命令を実行する。コア１００は、命令バス１１０を
介して入力されたＶＬＩＷ命令をデコードする命令デコ
ーダ１１３と、レジスタファイル１２０と、アドレス演
算命令を実行するメモリ演算部１３０と、整数演算命令
を実行する整数演算部１４０とを含む。
【００５１】命令デコーダ１１３は、ＶＬＩＷ命令に含
まれるそれぞれのサブ命令をデコードするサブ命令デコ
ーダ１１１および１１２を含む。メモリ演算部１３０
は、メモリアドレス演算器１３１と、ＰＣ（Program Co
unter）演算器１３２、シフタ１３３と、ＡＬＵ（Arith
metic and Logic Unit）１３４とを含む。また、整数演
算部１４０は、シフタ１４１と、ＡＬＵ１４２と、乗算
器１４３と、６４ビットのアキュムレータ１４４とを含
む。
【００５２】メモリ演算部１３０および整数演算部１４
０は、２つのサブ命令デコーダ１１１および１１２のデ
コード結果に従ってそれぞれのサブ命令を実行するが、
２つのサブ命令を並列に実行する場合と、２つのサブ命
令を順番に実行する場合とがある。レジスタファイル１
２０は、ソフトウェアによって読み書き可能な６４本の
汎用レジスタを含む。
【００５３】図３は、コア１００が有するレジスタを説
明するための図である。汎用レジスタＲ０〜Ｒ６３は、
上述したレジスタファイル１２０内に存在する。レジス
タＲ０は、常に“０”を保持するレジスタであり、他の
レジスタのクリア等に使用される。レジスタＲ６２は、
サブルーチンの戻り先アドレスを保持するためのリンク
ポインタである。レジスタＲ６３は、非割込み処理中に
おけるスタックポインタおよび割込み処理中におけるス
タックポインタであり、後述するＰＳＷ（Processor St
atus Word）内のモードビットＳＭによって切替えられ
る。
【００５４】アキュムレータＡ０およびＡ１は、乗算結
果または積和演算結果を保持するためのレジスタであ
り、汎用レジスタの２倍のビット長である６４ビットの
レジスタである。
【００５５】レジスタＲＰＴ０＿Ｃ、ＲＰＴ０＿Ｓ、Ｒ
ＰＴ０＿ＥおよびＲＰＴ０＿Ｉは、リピート命令ＲＥＰ
ＥＡＴ０に従ってハードウェアループ制御が行なわれる
ときに使用されるレジスタである。ＲＰＴ０＿Ｃは、ル
ープカウンタ値を保持する。ＲＰＴ０＿ＳおよびＲＰＴ
０＿Ｅは、それぞれループの先頭命令のアドレスおよび
最後尾命令のアドレスを保持する。ＲＰＴ０＿Ｉは、ル
ープの先頭命令の命令コードを保持する。
【００５６】レジスタＲＰＴ１＿Ｃ、ＲＰＴ１＿Ｓ、Ｒ
ＰＴ１＿ＥおよびＲＰＴ１＿Ｉ（ｎ）は、リピート命令
ＲＥＰＥＡＴ１に従ってハードウェアループ制御が行な
われるときに使用されるレジスタである。ＲＰＴ１＿Ｃ
は、ループカウンタ値を保持する。ＲＰＴ１＿Ｓおよび
ＲＰＴ１＿Ｅは、それぞれループの先頭命令のアドレス
および最後尾命令のアドレスを保持する。ＲＰＴ１＿Ｉ
（ｎ）は、ループの先頭命令から順に６個の命令コード
を保持する。
【００５７】レジスタＰＳＷは、プロセッサ状態ワード
であり、コア１００を制御するためのフラグ等を保持す
るレジスタである。レジスタＰＣは、コア１００が現在
実行しているプログラムのアドレスを保持するレジスタ
である。レジスタＢＰＳＷおよびＢＰＣは、それぞれバ
ックアップ用のＰＳＷおよびＰＣであり、割り込み等の
事象が発生した場合にＰＳＷおよびＰＣの値が自動的に
コピーされる。
【００５８】レジスタＭＯＤ０＿Ｓ、ＭＯＤ０＿Ｅ、Ｍ
ＯＤ１＿ＳおよびＭＯＤ１＿Ｅは、ループバッファなど
に使用するモジュロアドレッシングの制御を行なうため
のレジスタである。レジスタＭＯＤ０＿ＳおよびＭＯＤ
０＿Ｅがペアとなって、第１のループバッファの先頭ア
ドレスおよび最後尾アドレスを保持する。また、レジス
タＭＯＤ１＿ＳおよびＭＯＤ１＿Ｅがペアとなって、第
２のループバッファの先頭アドレスおよび最後部アドレ
スを保持する。
【００５９】レジスタＩＢＡは、デバッガがブレークポ
イントアドレスを指定する際にその値を保持するレジス
タである。
【００６０】図４は、ＰＳＷの詳細を説明するための図
である。ＳＭは、割込み処理中か非割り込み処理中かを
示すビットであり、上述したレジスタＲ６３（ＳＰＵ）
とＲ６３（ＳＰＩ）とを切替えるためのモードビットで
ある。ＤＢは、デバッグ中か否かを示すビットであり、
“１”のときに上述したレジスタＩＢＡが有効となる。
ＩＥは、割込み許可中か割込み禁止中かを示すビットで
あり、割込み許可中のときに外部から割込み要求がある
とＶＬＩＷ命令の切れ目で割込みを受付ける。
【００６１】ＲＰ０およびＲＰ１は、それぞれリピート
命令ＲＥＰＥＡＴ０またはＲＥＰＥＡＴ１の実行によっ
てハードウェアループ制御がイネーブルになると、
“１”になるビットである。また、ＦＳ０およびＦＳ１
は、それぞれリピート命令ＲＥＰＥＡＴ０またはＲＥＰ
ＥＡＴ１の実行において、１回目のハードウェアループ
のときにのみ“１”となるビットである。
【００６２】ＭＤ０およびＭＤ１は、それぞれＭＯＤ０
＿ＳおよびＭＯＤ０＿Ｅと、ＭＯＤ１＿ＳおよびＭＯＤ
１＿Ｅとによるモジュロアドレッシングをイネーブルに
するか、ディスエイブルにするかを決定するビットであ
る。Ｆ０〜Ｆ７は、命令の実行条件を制御するためのビ
ットである。
【００６３】図５は、低電力命令メモリ１０３の概略構
成を示すブロック図である。この低電力命令メモリ１０
３は、８個のメモリバンク４０〜４７と、メモリバンク
４０〜４７のいずれかを選択するバンク選択回路４８と
を含む。バンク選択回路４８は、データアドレスバス１
０６、データ出力バス１０７、命令アドレスバス１０９
および命令バス１１０に接続される。また、バンク選択
回路４８は、コア１００から出力されるＢＳＩ（命令を
示すバスステータス）信号およびＢＳＤ（データを示す
バスステータス）信号を受けて、メモリバンク４０〜４
７のＣＳ（チップセレクト）信号を生成する。
【００６４】低電力命令メモリ１０３は、スループット
が１クロックサイクル、レイテンシが２クロックサイク
ルのメモリである。この理由については後述する。ま
た、コア１００からのアドレス転送と読出した命令コー
ドの転送とにそれぞれ１／２クロックサイクルが使用さ
れるので、コア１００による命令コードのフェッチにお
けるレイテンシが３クロックサイクルとなる。なお、コ
ア１００からのアドレス転送および読出した命令コード
の転送がメモリアクセスとパイプライン化されているた
め、スループットは１クロックサイクルのままである。
【００６５】異なるメモリバンクに対して連続してアク
セスが行なわれた場合には、スループットが１クロック
サイクルとなってコア１００が高速に命令をフェッチす
ることが可能となる。また、同じメモリバンクに対して
連続してアクセスが行なわれた場合には、スループット
が２クロックサイクルとなって１クロックサイクルの無
駄が発生する。
【００６６】図６は、バンク選択回路４８の詳細を説明
するためのブロック図である。このバンク選択回路４８
は、データアドレス信号１０６が入力されるラッチ５６
と、命令アドレス信号１０９が入力されるラッチ５７
と、ラッチ５６および５７からの出力を選択するマルチ
プレクサ５５と、アドレス入力レジスタ５１と、データ
入力レジスタ５２と、命令出力レジスタ５３と、メモリ
バンク４０〜４７のＣＳ信号を生成するＣＳ信号生成回
路５４とを含む。
【００６７】マルチプレクサ５５は、ラッチ５６によっ
て保持されたデータアドレス信号と、ラッチ５７によっ
て保持された命令アドレス信号とを切替えて出力する。
アドレス入力レジスタ５１は、マルチプレクサ５５から
出力されたアドレスを保持する。データ入力レジスタ５
２は、データ出力バス１０７の内容を保持する。命令出
力レジスタ５３は、メモリバンク４０〜４７から出力さ
れた命令コードを保持して命令バス１１０へ出力する。
【００６８】アドレス入力レジスタ５１、データ入力レ
ジスタ５２および命令出力レジスタ５３は、それぞれダ
ブルバッファになっている。同じメモリバンクに対して
連続してアクセスが行なわれた場合には、スループット
が２クロックサイクルとなって１クロックサイクルの無
駄が発生する。そのため、２クロックサイクルの間値を
保持しつつ、次の命令のアドレス等を保持するためにダ
ブルバッファの構成を採用している。
【００６９】ＣＳ信号生成回路５４は、ＢＳＩ信号、Ｂ
ＳＤ信号およびアドレス入力レジスタ５１に保持される
アドレス（Ａ０〜Ａ１６、Ａ２７、Ａ２８）に基づい
て、メモリバンク４０〜４７のＣＳ信号を生成する。上
述したように、同じメモリバンクに対して連続してアク
セスが行なわれた場合には、スループットが２クロック
サイクルとなるため１ウェイト挿入される。ＷａｉｔＩ
信号およびＷａｉｔＤ信号は、それぞれ命令またはデー
タのアクセスにおいてウェイトを挿入する際にアクティ
ブとなる。
【００７０】図７は、メモリバンクのＣＳ信号の生成を
説明するための図である。図７に示すように、３２ビッ
トアドレスのうちＡ０〜Ａ１５をデコードしてメモリバ
ンク４０〜４７へのアクセスであることを判別する。ま
た、メモリバンク４０〜４７のいずれのメモリバンクへ
のアクセスであるかを、Ａ１６、Ａ２７およびＡ２８の
３ビットをデコードすることによって判別する。低電力
命令メモリ１０３は８バイト単位でアクセスされるた
め、Ａ２９〜Ａ３１の値は任意である。なお、図７にお
いて、“Ｈ’”は１６進数であることを示している。
【００７１】図８は、メモリバンク４０〜４７にアクセ
スするときのパイプライン処理を説明するためのタイミ
ングチャートである。図８は、スループットが１クロッ
クサイクルとなり、レイテンシが２クロックサイクルと
なることを説明するためのものである。パイプライン処
理の詳細な説明は後述する。
【００７２】図８において、ＩＦ０〜ＩＦ２、Ｄ、Ｒ、
Ｍ０〜Ｍ２およびＷは、パイプラインのステージを示し
ている。命令フェッチステージＩＦ０において、最初の
１／２クロックで命令アドレスバス１０９を介して命令
アドレスが転送される。次の１／２クロックでメモリバ
ンク４０〜４７の選択が行なわれる。
【００７３】命令フェッチステージＩＦ１において、選
択されたメモリバンクのプリチャージが最初の１／２ク
ロックで行なわれる。このタイミングでＣＳ信号生成回
路５４からメモリバンクのＣＳ信号が出力されて、選択
されたメモリバンク内のビット線が活性化される。そし
て、次の１／２クロックと命令フェッチステージＩＦ２
の最初の１／２クロックとで命令のフェッチが行なわれ
る。なお、命令フェッチステージＩＦ１において、次の
命令をフェッチするために次の命令のアドレスバス転送
が行なわれ、パイプライン的に処理が行なわれる。
【００７４】命令デコードステージＤにおいて、フェッ
チされた命令がデコードされる。フェッチされた命令が
ロード命令である場合、リードレジスタステージＲにお
いてレジスタからデータアドレスが読出される。次に、
データメモリアクセスステージＭ０において、データア
ドレスバス転送およびバンクの選択が行なわれる。次
に、データメモリアクセスステージＭ１およびＭ２にお
いて、データの読出しおよびデータバス転送が行なわれ
る。そして、ライトバックステージＷにおいて、読出し
たデータがレジスタに書込まれる。なお、低電力データ
メモリ１０４に対するアクセスのタイミングは、低電力
命令メモリ１０３に対するアクセスのタイミングと同じ
である。
【００７５】通常、コア１００が命令をフェッチする場
合には、連続したアドレスにアクセスするため、アドレ
スのＡ２７およびＡ２８が「００」、「０１」、「１
０」、「１１」とサイクリックに変化する。したがっ
て、必ず異なるメモリバンクにアクセスすることにな
り、同じメモリバンクに続けてアクセスすることはな
い。
【００７６】図９は、低電力データメモリ１０４の概略
構成を示すブロック図である。この低電力データメモリ
１０４は、８個のメモリバンク６０〜６７と、メモリバ
ンク６０〜６７のいずれかを選択するバンク選択回路６
８とを含む。バンク選択回路６８は、データアドレスバ
ス１０６、データ出力バス１０７およびデータ入力バス
１０８に接続される。また、バンク選択回路６８は、コ
ア１００から出力されるＢＳＤ信号を受けて、メモリバ
ンク６０〜６７のＣＳ信号を生成する。
【００７７】低電力データメモリ１０４は、スループッ
トが１クロックサイクル、レイテンシが２クロックサイ
クルのメモリである。また、コア１００からのアドレス
転送と読出したデータの転送とにそれぞれ１／２クロッ
クサイクルが使用されるので、コア１００によるメモリ
アクセスにおけるレイテンシが３クロックサイクルとな
る。なお、コア１００からのアドレス転送および読出し
たデータの転送がメモリアクセスとパイプライン化され
ているため、スループットは１クロックサイクルのまま
である。
【００７８】異なるメモリバンクに対して連続してアク
セスが行なわれた場合には、スループットが１クロック
サイクルとなってコア１００が高速にメモリアクセスを
行なうことが可能となる。また、同じメモリバンクに対
して連続してアクセスが行なわれた場合には、スループ
ットが２クロックサイクルとなって１クロックサイクル
の無駄が発生する。
【００７９】図１０は、バンク選択回路６８の詳細を説
明するためのブロック図である。このバンク選択回路６
８は、アドレス入力レジスタ７１と、データ入力レジス
タ７２と、データ出力レジスタ７３と、メモリバンク６
０〜６７のＣＳ信号を生成するＣＳ信号生成回路７４と
を含む。
【００８０】アドレス入力レジスタ７１、データ入力レ
ジスタ７２およびデータ出力レジスタ７３は、それぞれ
ダブルバッファになっている。同じメモリバンクに対し
て連続してアクセスが行なわれた場合には、スループッ
トが２クロックサイクルとなって１クロックサイクルの
無駄が発生する。そのため、２クロックサイクルの間値
を保持しつつ、次のデータのアドレス等を保持するため
にダブルバッファの構成を採用している。
【００８１】ＣＳ信号生成回路７４は、ＢＳＤ信号およ
びアドレス入力レジスタ７１に保持されるアドレス（Ａ
０〜Ａ１６、Ａ２７、Ａ２８）に基づいて、メモリバン
ク６０〜６７のＣＳ信号を生成する。上述したように、
同じメモリバンクに対して連続してアクセスが行なわれ
た場合には、スループットが２クロックサイクルとなる
ため１ウェイト挿入される。ＷａｉｔＤ信号は、メモリ
アクセスにおいてウェイトを挿入する際にアクティブと
なる。
【００８２】図１１は、メモリバンクのＣＳ信号の生成
を説明するための図である。図１１に示すように、３２
ビットアドレスのうちＡ０〜Ａ１５をデコードしてメモ
リバンク６０〜６７へのアクセスであることを判別す
る。また、メモリバンク６０〜６７のいずれのメモリバ
ンクへのアクセスであるかを、Ａ１６、Ａ２７およびＡ
２８の３ビットをデコードすることによって判別する。
Ａ１６は、メモリバンク６０〜６３へのアクセスである
か、メモリバンク６４〜６７へのアクセスであるかを示
している。低電力データメモリ１０４は８バイト単位で
アクセスされるため、Ａ２９〜Ａ３１の値は任意であ
る。
【００８３】デジタル信号処理においては、連続したア
ドレスのデータが順次アクセスされる場合が多い。８バ
イト単位でデータがアクセスされる場合には、アドレス
のＡ２７およびＡ２８が「００」、「０１」、「１
０」、「１１」とサイクリックに変化する。したがっ
て、必ず異なるメモリバンクにアクセスすることにな
り、同じメモリバンクに続けてアクセスすることはな
い。
【００８４】また、１、２、４バイト単位でデータがア
クセスされる場合には、最初のメモリアクセスで一旦８
バイトのデータがデータ出力レジスタ７３に格納され
る。そして、２回目以降のメモリアクセスにおいては、
メモリバンクへのアクセスは行なわれずに、データ出力
レジスタ７３に格納されたデータが順次データ入力バス
１０８に出力される。したがって、スループットが１に
保たれる。
【００８５】デジタル信号処理においては、低電力デー
タメモリ１０４から同数の変数と係数とが読出される場
合が多い。したがって、アドレスのＡ１６の値によって
変数が格納される領域（バンクメモリ６０〜６３）と係
数が格納される領域（バンクメモリ６４〜６７）とを分
け、変数と係数とを交互に読出す場合でも同じバンクメ
モリに対するアクセスが発生しないようにしている。
【００８６】図１２は、コア１００が実行する命令のフ
ォーマットを説明するための図である。コア１００が実
行する命令は、２ウェイのＶＬＩＷ型命令であり、サブ
命令を格納するＬコンテナ２０５およびＲコンテナ２０
６と、各サブ命令の実行条件を指定するＣＣフィールド
２０３および２０４と、各サブ命令の実行順序または長
いサブ命令を定義するＦＭフィールド２０１ａおよび２
０１ｂとを含む。
【００８７】ＣＣフィールド２０３および２０４は、Ｐ
ＳＷ中のフラグＦ０およびＦ１に依存した条件を指定す
る。たとえば、ＣＣフィールド２０３が“０００”のと
き、Ｌコンテナ２０５に含まれるサブ命令が無条件に実
行される。また、ＣＣフィールド２０４が“１０１”の
とき、Ｒコンテナ２０６に含まれるサブ命令が、フラグ
Ｆ０＝“１”かつＦ１＝“１”の場合に実行され、フラ
グＦ０およびＦ１がそれ以外の値の場合にはサブ命令が
無効化される。
【００８８】ＦＭフィールド２０１ａおよび２０１ｂ
は、Ｌコンテナ２０５およびＲコンテナ２０６に含まれ
るサブ命令の実行順序または長いサブ命令を定義する。
ＦＭフィールドが“００”のとき、Ｌコンテナ２０５お
よびＲコンテナ２０６に含まれる２つのサブ命令が並列
に実行される。ＦＭフィールドが“０１”のとき、Ｌコ
ンテナ２０５に含まれるサブ命令がまず実行され、次に
Ｒコンテナ２０６に含まれるサブ命令が実行される。Ｆ
Ｍフィールドが“１０”のとき、Ｒコンテナ２０６に含
まれるサブ命令がまず実行され、次にＬコンテナ２０５
に含まれるサブ命令が実行される。ＦＭフィールドが
“１１”のとき、Ｌコンテナ２０５およびＲコンテナ２
０６に分割して保持された１つの長いサブ命令が実行さ
れる。
【００８９】図１３（ａ）〜図１３（ｈ）は、Ｌコンテ
ナ２０５およびＲコンテナ２０６に保持されるサブ命令
のフォーマットを示す図である。短いサブ命令は２８ビ
ットの長さを有し、７種類のフォーマットに分類され
る。図１３（ａ）〜図１３（ｇ）に示すように、短いサ
ブ命令のビット位置０〜９で演算の種類が指定され、ビ
ット位置１０〜２７で最大３つのオペランドが指定され
る。長いサブ命令は５４ビットの長さを有し、図１３
（ｈ）に示すように、長いサブ命令のビット位置０〜９
で演算の種類が指定され、ビット位置１０〜５３で３２
ビット長の即値データを含む最大３つのオペランドが指
定される。なお、長いサブ命令の３２ビットの即値は、
図１２に示すＶＬＩＷ命令におけるビット位置２６〜３
１、３６〜４３および４６〜６３に保持される。
【００９０】図１３（ａ）に示すフォーマットは、メモ
リアクセス演算（ＬＤ命令／ＳＴ命令）を行なうサブ命
令のフォーマットである。このサブ命令は、演算内容
（オペコード）を指定するフィールド（ビット位置０〜
７）と、レジスタであるか即値であるかを指定するフィ
ールドＸ（ビット位置８〜９）、レジスタ番号を指定す
るフィールドＲａ（ビット位置１０〜１５）およびＲｂ
（ビット位置１６〜２１）と、レジスタ番号または6ビ
ット長の即値を指定するフィールドｓｒｃ（ビット位置
２２〜２７）とを含む。図１３（ａ）に示すように、フ
ィールドＸの値が“００”、“０１”または“１１”で
ある場合は、フィールドｓｒｃがレジスタ番号であるこ
とを示しており、フィールドＸの値が“１０”である場
合は、フィールドｓｒｃが即値であることを示してい
る。このサブ命令は、レジスタ間接アドレッシングによ
るメモリアクセス演算に用いられる。なお、“Ｒｂ＋
＋”および“Ｒｂ−−”は、レジスタ間接アドレッシン
グの際のアドレッシングモードを示しており、“Ｒｂ＋
＋”はポストインクリメント付きレジスタ間接モード
を、“Ｒｂ−−”はポストデクリメント付きレジスタ間
接モードを示している。
【００９１】図１３（ｂ）に示すフォーマットは、汎用
レジスタに保持されたオペランド間の演算（ＡＬＵ命
令）または積和演算（ＭＡＣ命令）を行なうサブ命令の
フォーマットである。このサブ命令は、レジスタ番号ま
たは即値を指定するフィールドＹ（ビット位置８）を含
む。図１３（ｂ）に示すように、フィールドＹの値が
“０”である場合は、ｓｒｃがレジスタ番号であること
を示しており、フィールドＹの値が“１”である場合
は、ｓｒｃが即値であることを示している。
【００９２】図１３（ｃ）〜図１３（ｇ）に示すフォー
マットは、ブランチ演算（ＢＲＡ命令）を行なうサブ命
令のフォーマットである。図１３（ｃ）〜図１３（ｇ）
に示すように、フィールドＦ（ビット位置８）によって
レジスタであるか、即値であるかが指定され、フィール
ドＺ（ビット位置９）によってゼロフラグを参照した分
岐命令であることが指定される。また、ビット位置１０
〜２７に示すフィールドによって、レジスタまたは即値
による分岐先アドレスが指定される。
【００９３】図１３（ｈ）に示すフォーマットは、長い
サブ命令のフォーマットを示している。このサブ命令
は、演算内容（オペコード）を指定するフィールド（ビ
ット位置０〜７）と、レジスタ番号を指定するフィール
ドＲａ（ビット位置１０〜１５）およびＲｂ（ビット位
置１６〜２１）と、３２ビット長の即値を指定するフィ
ールドｉｍｍ（ビット位置２２〜５３）とを含む。この
長いサブ命令は、メモリアクセス演算、汎用レジスタに
保持されたオペランド間の演算、積和演算およびブラン
チ演算のいずれにも使用される。
【００９４】図１４は、本実施の形態におけるコア１０
０のパイプライン処理を説明するための図である。図１
４（ａ）〜図１４（ｄ）は、低電力命令メモリ１０３か
らフェッチした命令を実行するときのパイプライン処理
を示しており、それぞれＡＬＵ命令、ＭＡＣ命令、ＬＤ
／ＳＴ命令およびＢＲＡ命令を示している。ステージＩ
Ｆ０〜ＩＦ２は、命令フェッチステージを示している。
ステージＤは、命令デコードステージを示している。
【００９５】ステージＲは、レジスタファイル１２０か
らオペランドを読出すステージである。ステージＲ／Ａ
は、レジスタファイル１２０からＰＣ値の読出し、また
は読出したＰＣ値にディスプレースメント値を加算して
分岐先アドレスを計算するステージである。ステージＥ
０およびＥ１は、命令実行のための演算を行なうステー
ジである。ステージＭ０〜Ｍ２は、データメモリに対し
てアクセスを行なうステージである。ステージＷは、オ
ペランドを汎用レジスタに書込むステージである。
【００９６】図１４（ｅ）〜図１４（ｈ）は、高速命令
メモリ１０１からフェッチした命令を実行するときのパ
イプライン処理を示しており、それぞれＡＬＵ命令、Ｍ
ＡＣ命令、ＬＤ／ＳＴ命令およびＢＲＡ命令を示してい
る。これらのパイプライン処理は、図１４（ａ）〜図１
４（ｄ）に示すパイプライン処理と比較して、命令フェ
ッチステージがＩＦ０およびＩＦ１の２段となっている
点、およびデータメモリアクセスステージがＭ０および
Ｍ１の２段となっている点が異なる。このデータメモリ
アクセスステージが２段となっているのは、高速データ
メモリ１０２にアクセスする場合であり、低電力データ
メモリ１０４にアクセスする場合にはＭ０〜Ｍ２の３段
となる。
【００９７】図１４（ｃ）および図１４（ｇ）に示すよ
うに、ＬＤ／ＳＴ命令の実行において、ステージＭ０〜
Ｍ２またはＭ０〜Ｍ１の複数のパイプラインステージで
データメモリにアクセスする場合、データバスにおける
データ転送の競合が発生するため、たとえばロード命令
の実行直後にストア命令の実行ができないという問題点
が従来あった。しかし、本実施の形態におけるコア１０
０は、ロード命令実行時にデータ入力バス１０８を介し
てデータを転送し、ストア命令実行時にデータ出力バス
１０７を介してデータを転送するので、ロード命令の実
行直後にストア命令を実行する場合であってもパイプラ
インが乱れることはない。また、それぞれのデータバス
はデータの転送方向が一定であるので、回路が簡単にな
るというメリットがある。
【００９８】上述したように、コア１００が高速メモリ
１０１または１０２にアクセスする場合と、低電力メモ
リ１０３または１０４にアクセスする場合とで、パイプ
ライン処理の段数を可変にしている。低電力命令メモリ
１０３からフェッチした命令を実行する場合のパイプラ
イン処理におけるタイミングについては、図８を用いて
説明した。
【００９９】図１５は、高速命令メモリ１０１からフェ
ッチした命令を実行する場合のパイプライン処理を説明
するためのタイミングチャートである。命令フェッチス
テージＩＦ０において、最初の１／２クロックで命令フ
ェッチのためのアドレスバス転送と、プリチャージが同
時に行なわれる。このプリチャージは、アドレスの値に
かかわらず高速命令メモリ１０１にアクセスする際に必
ず行なわれるため、低電力命令メモリ１０３にアクセス
する場合と比較して、１クロックサイクルだけ早くアク
セスが終了する。
【０１００】そして、次の１／２クロックと命令フェッ
チステージＩＦ１の最初の１／２クロックとで命令のフ
ェッチが行なわれる。なお、命令フェッチステージＩＦ
１において、次の命令をフェッチするために次の命令の
アドレスバス転送が行なわれ、パイプライン的に処理が
行なわれる。
【０１０１】命令デコードステージＤにおいて、フェッ
チされた命令がデコードされる。フェッチされた命令が
ロード命令である場合、リードレジスタステージＲにお
いてレジスタからデータアドレスが読出される。次に、
データメモリアクセスステージＭ０において、データア
ドレスバス転送と同時に高速データメモリ１０２に対す
るプリチャージが行なわれる。このプリチャージは、ア
ドレスの値にかかわらず高速データメモリ１０２にアク
セスする際に必ず行なわれるため、低電力データメモリ
１０４にアクセスする場合と比較して、１クロックサイ
クルだけ早くアクセスが終了する。
【０１０２】ステージＭ０の次の１／２クロックおよび
Ｍ１において、データの読出しおよびデータバス転送が
行なわれる。そして、ライトバックステージＷにおい
て、読出したデータがレジスタに書込まれる。
【０１０３】図１６は、ロード／ストア命令、データ転
送命令および比較命令の一覧を示す図である。図１７
は、算術演算命令、論理演算命令、シフト演算命令およ
びビット演算命令の一覧を示す図である。図１８は、分
岐命令、ＯＳ（Operating System）関連命令、ＤＳＰ
（Digital Signal Processor）関連命令、リピート命令
およびデバッガ支援命令の一覧を示す図である。図１６
〜図１８において、大文字で各サブ命令のニーモニック
が記載され、その横にサブ命令のオペレーションの内容
が記載されている。各サブ命令のオペレーションの内容
は、図１６〜図１８に詳細に記載されているので、詳細
な説明は行なわない。
【０１０４】図１９は、本実施の形態におけるプロセッ
サ１０のメモリマップの一例を示す図である。図１９に
示すように、各メモリはアドレス値によって区別されて
おり、コア１００はアドレス値によってメモリアクセス
開始からメモリアクセス終了までのサイクル数、すなわ
ちパイプラインの段数を決定する。なお、図２に示すよ
うに、高速命令メモリ１０１および低電力命令メモリ１
０３からの命令のフェッチと、高速データメモリ１０２
および低電力データメモリ１０４に対するアクセスとが
異なるバスで行なわれるため、バスの競合が発生するこ
とはない。
【０１０５】デジタル信号処理においては、ＦＩＲ（Fi
nite Impulse Response）フィルタ等の処理を行なう際
にループが多用される。本実施の形態のコア１００にお
いては、ループ処理をハードウェアで行ない、ループの
ための分岐を実質的にゼロクロックサイクルで処理する
ためのリピート命令（ＲＥＰＥＡＴ０，ＲＥＰＥＡＴ
１）をサポートしている。以下、このリピート命令につ
いて詳細に説明する。
【０１０６】図２０は、ＲＥＰＥＡＴ１のオペレーショ
ンとそれを用いたＦＩＲフィルタ処理のプログラムの一
例とを示す図である。ＲＥＰＥＡＴ１のオペレーション
に示すように、ループの回数ｃｏｕｎｔと、ループの最
初の命令から最後の命令までの距離ｐｃａｄｄｒとが指
定され、ＲＰＴ１＿Ｃ、ＲＰＴ１＿Ｓ、ＲＰＴ１＿Ｅお
よびＲＰＴ１＿Ｉ（０：５）の各レジスタに、それぞれ
ループ回数、ループ開始アドレス（ＲＥＰＥＡＴ１命令
の直後の命令アドレス）、ループ終了アドレス、および
ループの先頭から６個の命令が入力され、ＰＳＷのＲＰ
１ビットおよびＦＳ１ビットがセットされる。そして、
ループの回数ｃｏｕｎｔだけ、ループの最初の命令から
最後の命令までが実行される。
【０１０７】図２０に示すプログラム例においては、ル
ープの回数ｃｏｕｎｔに“２０”が設定され、ループの
最初の命令から最後の命令までの距離ｐｃａｄｄｒに
“４８”が設定される。そして、ＳＴＡＲＴからＥＮＤ
までの処理、すなわちＬＤ２Ｗ命令とＭＡＣ０命令を並
列に実行するＶＬＩＷ命令６個からなる処理が２０回繰
返される。
【０１０８】図２１は、図２０に示すプログラムを実行
したときのパイプライン処理を説明するための図であ
る。高速命令メモリ１０１からＬＤ２Ｗ命令およびＭＡ
Ｃ０命令がフェッチされ、メモリ演算部１３０および整
数演算部１４０が、ＬＤ２Ｗ命令およびＭＡＣ０命令を
並列にパイプライン処理し、１クロックサイクルに１回
ずつ積和演算結果がアキュムレータＡ０に格納されると
ころを示している。
【０１０９】ＲＥＰＥＡＴ１命令実行直後の１回目のル
ープにおいてはＦＳ１ビットがセットされ、ＳＴＡＲＴ
からＥＮＤまでのＶＬＩＷ命令が実行されるとともに、
その６個のＶＬＩＷ命令が６個のレジスタＲＰＴ１＿Ｉ
（０：５）に書込まれる。１回目のループの最後の分岐
においてＦＳ１ビットがリセットされ、２回目のループ
以降最後のループまで、レジスタＲＰＴ１＿Ｉ（０：
５）に格納されたＶＬＩＷ命令がフェッチされて高速命
令メモリ１０１へのアクセスは行なわれない。ループの
実行回数に応じて、レジスタＲＰＴ１＿Ｃの値が１ずつ
デクリメントされ、ＲＰＴ１＿Ｃの値が“０”になると
ループが終了してＲＰ１ビットがリセットされる。
【０１１０】また、ループ実行中にプロセッサ１０が割
込み要求を受付けると、このプログラムの実行が中断さ
れ、現タスクＡが新タスクＢにスイッチするが、タスク
Ｂを実行する前にＯＳがＢＰＳＷに退避されたタスクＡ
実行中のＰＳＷ値と、ＲＴＰ１＿Ｃ、ＲＴＰ１＿Ｓ、Ｒ
ＴＰ１＿ＥおよびＲＴＰ１＿Ｉ（０：５）の各レジスタ
を含むタスクＡの実行環境をすべてメモリに退避し、タ
スクＡの処理に戻るときにＯＳがタスクＡの実行環境を
復帰させる。そのため、ＲＥＰＥＡＴ１命令によって起
動されたループ処理がタスクスイッチの切替えによって
壊れることはない。
【０１１１】図２２は、ＲＥＰＥＡＴ０のオペレーショ
ンとそれを用いたＦＩＲフィルタ処理のプログラムの一
例とを示す図である。ＲＥＰＥＡＴ０のオペレーション
に示すように、ループの回数ｃｏｕｎｔと、ループの最
初の命令から最後の命令までの距離ｐｃａｄｄｒとが指
定され、ＲＰＴ０＿Ｃ、ＲＰＴ０＿Ｓ、ＲＰＴ０＿Ｅお
よびＲＰＴ０＿Ｉの各レジスタに、それぞれループ回
数、ループ開始アドレス（ＲＥＰＥＡＴ０命令の直後の
命令アドレス）、ループ終了アドレス、およびループの
先頭命令が入力され、ＰＳＷのＲＰ０ビットおよびＦＳ
０ビットがセットされる。そして、ループの回数ｃｏｕ
ｎｔだけ、ループの最初の命令から最後の命令までが実
行される。
【０１１２】図２２に示すプログラム例においては、ル
ープの回数ｃｏｕｎｔに“１０”が設定され、ループの
最初の命令から最後の命令までの距離ｐｃａｄｄｒに
“６４”が設定される。そして、ＳＴＡＲＴからＥＮＤ
までの処理、すなわちＬＤ２Ｗ命令とＭＡＣ０命令とを
並列に実行するＶＬＩＷ命令８個からなる処理が１０回
繰返される。
【０１１３】図２３は、図２２に示すプログラムを実行
したときのパイプライン処理を説明するための図であ
る。低電力命令メモリ１０３からＬＤ２Ｗ命令およびＭ
ＡＣ０命令がフェッチされ、メモリ演算部１３０および
整数演算部１４０が、ＬＤ２Ｗ命令およびＭＡＣ０命令
を並列にパイプライン処理し、１クロックサイクルに１
回ずつ積和演算結果がアキュムレータＡ０に格納される
ところを示している。
【０１１４】ＲＥＰＥＡＴ０命令実行直後の１回目のル
ープにおいてはＦＳ０ビットがセットされ、ＳＴＡＲＴ
からＥＮＤまでのＶＬＩＷ命令が実行されるとともに、
最初のＶＬＩＷ命令（ラベルＳＴＡＲＴが付されたＶＬ
ＩＷ命令）がレジスタＲＰＴ０＿Ｉに書込まれる。１回
目のループの最後の分岐においてＦＳ０ビットがリセッ
トされ、２回目のループ以降最後のループまで、レジス
タＲＰＴ０＿Ｉに格納された最初のＶＬＩＷ命令および
低電力命令メモリ１０３に格納された最初のＶＬＩＷ命
令以外の命令がフェッチされて実行される。ループの実
行回数に応じて、レジスタＲＰＴ０＿Ｃの値が１ずつデ
クリメントされ、ＲＰＴ０＿Ｃの値が“０”になるとル
ープが終了してＲＰ０ビットがリセットされる。
【０１１５】図２２に示す８個のＶＬＩＷ命令が低電力
命令メモリ１０３のメモリバンク４０〜４７に保持され
ており、１回目のループにおいてはメモリバンク４０か
ら順番にＶＬＩＷ命令がアクセスされて、１クロックサ
イクル毎にＶＬＩＷ命令がフェッチされる。図２２に示
すプログラム例の場合には、ＶＬＩＷ命令が８個である
ので連続して同じメモリバンクにアクセスすることがな
く、スループットが１となる。しかし、ループ内のＶＬ
ＩＷ命令の数が（バンク数×ｎ＋１）の場合には、ルー
プ内の最後の命令と最初の命令とが同じメモリバンクに
存在することになり、１ウェイト挿入されてスループッ
トが２となる。
【０１１６】一方、本実施の形態におけるプロセッサ１
０においては、ループの最初の命令がレジスタＲＰＴ０
＿Ｉに保持されているため、連続して同じメモリバンク
にアクセスされることがなくなり、図２３に示すように
パイプラインに乱れが発生することはない。
【０１１７】図２４は、図２２に示すプログラムのルー
プ部分が実行されるときのデータの流れを示す図であ
る。メモリ演算部１３０および整数演算部１４０は、Ｌ
Ｄ２Ｗ命令およびＭＡＣ０命令を並列に実行する。メモ
リ演算部１３０は、低電力データメモリ１０４の係数領
域３０２（アドレスH’8000 8100〜H’8000 8128）から
レジスタＲ１０〜Ｒ１７へ係数を２個ずつロードするＬ
Ｄ２Ｗ命令と、低電力データメモリ１０４の変数領域３
０１（アドレスH’8000 0100〜H’8000 0128）からレジ
スタＲ２０〜Ｒ２７へ変数を２個ずつロードするＬＤ２
Ｗ命令とが交互に実行される。
【０１１８】また、メモリ演算部１３０は、レジスタＲ
３０またはＲ３１に保持しているポインタを命令実行毎
に８ずつポストインクリメントし、連続する係数および
変数を次々にレジスタファイル１２０へロードする。メ
モリ演算部１３０は、奇数番目のＬＤ２Ｗ命令を実行す
ることによって、メモリバンク６０〜６３に保持される
係数データをレジスタＲ１０〜Ｒ１７にロードする。ま
た、メモリ演算部１３０は、偶数番目のＬＤ２Ｗ命令を
実行することによって、メモリバンク６４〜６７に保持
される変数データをレジスタＲ２０〜Ｒ２７にロードす
る。
【０１１９】図１１に示すように、低電力データメモリ
１０４のメモリバンク６０〜６７のＣＳ信号を生成する
際に、Ａ１６、Ａ２７およびＡ２８をデコードしてい
る。したがって、低電力データメモリ１０４のメモリバ
ンク６０〜６３が変数領域３０１となり、メモリバンク
６４〜６７が係数領域３０２となるため、図２２に示す
ＬＤ２Ｗ命令を連続して実行した場合であっても、同じ
メモリバンクにアクセスされることがなくパイプライン
に乱れが発生することはない。
【０１２０】また、たとえ連続して係数をアクセスする
場合や、連続して変数をアクセスする場合であっても、
Ａ２７およびＡ２８をデコードしてメモリバンクのＣＳ
信号を生成しているため、連続する係数や変数が同じメ
モリバンクに存在することは起こり得ない。したがっ
て、ポストインクリメントアドレッシングモードを使用
する限り、同じバンクへ連続してアクセスされることは
ない。
【０１２１】本実施の形態においては、低電力命令メモ
リ１０３の同じメモリバンクに連続アクセスが行なわれ
ないプログラム例として、ＦＩＲフィルタ処理について
説明した。しかし、命令のフェッチにおいて分岐が発生
しない限り連続するアドレスにアクセスが行なわれる。
したがって、下位アドレスをデコードして２つ以上のメ
モリバンクに分割すれば、分岐以外の命令実行において
同じメモリバンクに連続してアクセスが発生することは
ない。
【０１２２】また、デジタル信号処理において、ＦＩＲ
フィルタ処理以外でも連続したアドレス領域に係数や変
数を格納して順次アクセスする場合、下位アドレスをデ
コードして低電力データメモリ１０４を２つ以上のメモ
リバンクに分割しておけば、同じメモリバンクに連続し
てアクセスが発生することはない。
【０１２３】以上説明したように、本実施の形態におけ
るデータ処理装置によれば、メモリ演算部１３０が低電
力命令メモリ１０３のメモリバンクの選択に対応したパ
イプラインステージと、命令の読出しに対応したパイプ
ラインステージとを発生させるので、選択したメモリバ
ンクのみをプリチャージすることができ、消費電力を削
減することが可能となった。また、パイプラインステー
ジＩＦ０〜ＩＦ２が並列に行なわれるため、低電力命令
メモリ１０３のスループットを向上させることが可能と
なった。
【０１２４】また、バンク選択回路４８は、下位アドレ
スＡ２７およびＡ２８をデコードしてメモリバンク４０
〜４７のＣＳ信号を生成するので、メモリ演算部１３０
が連続したアドレス領域から命令をフェッチする場合で
も異なるメモリバンクにアクセスが行なわれるため、パ
イプラインに乱れが発生することを防止できる。また、
高速命令メモリ１０１から命令をフェッチする場合に
は、バンクセレクトを行なわず、プリチャージとアドレ
ス転送とを並列して行なうようにしたので、高速に命令
をフェッチすることが可能となった。
【０１２５】メモリ演算部１３０が低電力データメモリ
１０４のメモリバンクの選択に対応したパイプラインス
テージと、データのアクセスに対応したパイプラインス
テージとを発生させるので、選択したメモリバンクのみ
をプリチャージすることができ、消費電力を削減するこ
とが可能となった。また、パイプラインステージＭ０〜
Ｍ２が並列に行なわれるため、低電力データメモリ１０
４のスループットを向上させることが可能となった。
【０１２６】また、バンク選択回路６８は、下位アドレ
スＡ２７およびＡ２８をデコードしてメモリバンク６０
〜６７のＣＳ信号を生成するので、メモリ演算部１３０
が連続したアドレス領域にデータのアクセスを行なう場
合でも異なるメモリバンクにアクセスが行なわれるた
め、パイプラインに乱れが発生することを防止できる。
また、高速データメモリ１０２にデータのアクセスを行
なう場合には、バンクセレクトを行なわず、アドレスの
転送とプリチャージとを並列して行なうようにしたの
で、高速にデータのアクセスを行なうことが可能となっ
た。
【０１２７】また、バンク選択回路６８は、上位アドレ
スＡ１６をデコードしてメモリバンク６０〜６７のＣＳ
信号を生成するので、係数と変数とを別々の領域に格納
することによって、係数と変数とを交互に読み出す場合
でも同じメモリバンクに連続してアクセスが発生するこ
とがなくなり、パイプラインに乱れが発生することを防
止できる。
【０１２８】メモリ演算部１３０は、リピート命令を実
行する場合に、レジスタＲＰＴ０＿ＩまたはＲＰＴ１＿
Ｉ（ｎ）にリピート命令の直後の命令を保持するように
したので、ループの最後の命令からループの最初の命令
に分岐する場合であっても、同じメモリバンクに連続し
てアクセスすることがなくなり、処理性能の低下を防止
することが可能となった。
【０１２９】また、ループ実行中にタスクスイッチが切
替えられる場合であっても、ＯＳがＢＰＳＷに退避され
たＰＳＷ値と、ＲＴＰ１＿Ｃ、ＲＴＰ１＿Ｓ、ＲＴＰ１
＿ＥおよびＲＴＰ１＿Ｉ（０：５）の各レジスタを含む
タスクの実行環境をすべてメモリに退避するようにした
ので、ＲＥＰＥＡＴ命令によって起動されたループ処理
がタスクスイッチの切替えによって壊れるのを防止する
ことが可能となった。
【０１３０】また、最初のループにおいてＦＳ１ビット
がセットされ、２回目以降のループにおいてＦＳ１ビッ
トがリセットされるので、リピート命令の実行状況を容
易に把握することが可能となった。
【０１３１】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は上記した説明ではなくて特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【０１３２】
【発明の効果】請求項１に記載のデータ処理装置によれ
ば、メモリ演算部が命令メモリバンクの選択に対応した
パイプラインステージと、命令の読出しに対応したパイ
プラインステージとを発生させるので、選択した命令メ
モリバンクのみをプリチャージすることができ、消費電
力を削減することが可能となった。また、命令メモリバ
ンクの選択に対応したパイプラインステージと、命令の
読出しに対応したパイプラインステージとが並列に行な
われるため、命令メモリのスループットを向上させるこ
とが可能となった。
【０１３３】請求項２に記載のデータ処理装置によれ
ば、同じ命令メモリバンクに連続してアクセスが行なわ
れなくなり、パイプラインの乱れを防止することが可能
となった。
【０１３４】請求項３に記載のデータ処理装置によれ
ば、メモリ演算部が高速命令メモリから命令をフェッチ
する場合に、高速命令メモリに対して少ないパイプライ
ンステージ数でアクセスを行なうので、高速命令メモリ
のレイテンシを向上させることが可能となった。
【０１３５】請求項４に記載のデータ処理装置によれ
ば、メモリ演算部がデータメモリバンクの選択に対応し
たパイプラインステージと、データのアクセスに対応し
たパイプラインステージとを発生させるので、選択した
データメモリバンクのみをプリチャージすることがで
き、消費電力を削減することが可能となった。また、デ
ータメモリバンクの選択に対応したパイプラインステー
ジと、データのアクセスに対応したパイプラインステー
ジとが並列に行なわれるため、データメモリのスループ
ットを向上させることが可能となった。
【０１３６】請求項５に記載のデータ処理装置によれ
ば、変数データと係数データとを交互に読出す場合であ
っても、同じメモリバンクに連続したアクセスが発生し
なくなり、パイプラインの乱れを防止することが可能と
なった。
【０１３７】請求項６に記載のデータ処理装置によれ
ば、ポストインクリメントを用いてデータメモリにアク
セスする場合であっても、同じメモリバンクに連続した
アクセスが発生しなくなり、パイプラインの乱れを防止
することが可能となった。
【０１３８】請求項７に記載のデータ処理装置によれ
ば、メモリ演算部が高速データメモリにアクセスする場
合に、高速データメモリに対して少ないパイプラインス
テージ数でアクセスを行なうので、高速データメモリの
レイテンシを向上させることが可能となった。
【０１３９】請求項８に記載のデータ処理装置によれ
ば、命令メモリからの命令のフェッチと、データメモリ
へのアクセスとのバスの競合が発生しなくなり、パイプ
ラインの乱れを防止することが可能となった。
【０１４０】請求項９に記載のデータ処理装置によれ
ば、データの読出しと、データの書込みとのバスの競合
が発生しなくなり、パイプラインの乱れを防止すること
が可能となった。
【０１４１】請求項１０に記載のデータ処理装置によれ
ば、メモリ演算部が専用レジスタに保持された命令をフ
ェッチしながらリピート命令を実行するので、複数のメ
モリバンクに分割された命令メモリから命令をフェッチ
する場合であっても、同じメモリバンクに連続したアク
セスが発生しなくなり、処理性能の向上を図ることが可
能となった。
【０１４２】請求項１１に記載のデータ処理装置によれ
ば、プロセッサ状態ワードのフラグにより、リピート命
令の実行状況を制御してマルチタスクにも対応すること
が可能となった。
【０１４３】請求項１２に記載のデータ処理装置によれ
ば、メモリ演算部が複数の専用レジスタに保持された複
数の命令をフェッチしながらリピート命令を実行するの
で、複数のメモリバンクに分割された命令メモリから命
令をフェッチする場合であっても、同じメモリバンクに
連続したアクセスが発生しなくなり、処理性能の向上を
図ることが可能となった。
【０１４４】請求項１３に記載のデータ処理装置によれ
ば、プロセッサ状態ワードのフラグにより、リピート命
令の実行状況を制御してマルチタスクにも対応すること
が可能となった。
【０１４５】請求項１４に記載のデータ処理装置によれ
ば、選択した命令メモリバンクのみをプリチャージする
ことができ、消費電力を削減することが可能となった。
また、命令メモリバンクの選択に対応したパイプライン
ステージと、命令の読出しに対応したパイプラインステ
ージとが並列に行なわれるため、命令メモリのスループ
ットを向上させることが可能となった。
【０１４６】請求項１５に記載のデータ処理装置によれ
ば、同じ命令メモリバンクに連続してアクセスが行なわ
れなくなり、パイプラインの乱れを防止することが可能
となった。
【０１４７】請求項１６に記載のデータ処理装置によれ
ば、選択したデータメモリバンクのみをプリチャージす
ることができ、消費電力を削減することが可能となっ
た。また、データメモリバンクの選択に対応したパイプ
ラインステージと、データのアクセスに対応したパイプ
ラインステージとが並列に行なわれるため、データメモ
リのスループットを向上させることが可能となった。
【０１４８】請求項１７に記載のデータ処理装置によれ
ば、変数データと係数データとを交互に読出す場合であ
っても、同じメモリバンクに連続したアクセスが発生し
なくなり、パイプラインの乱れを防止することが可能と
なった。
【０１４９】請求項１８に記載のデータ処理装置によれ
ば、ポストインクリメントを用いてデータメモリにアク
セスする場合であっても、同じメモリバンクに連続した
アクセスが発生しなくなり、パイプラインの乱れを防止
することが可能となった。
【０１５０】請求項１９に記載のデータ処理装置によれ
ば、元のタスクに復帰する際に、容易にタスクスイッチ
を切替えることが可能となった。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるプロセッサ１０
を用いたデータ処理装置の概略構成を示すブロック図で
ある。
【図２】 本発明の実施の形態におけるプロセッサ１０
の概略構成を示すブロック図である。
【図３】 コア１００が有するレジスタを説明するため
の図である。
【図４】 ＰＳＷの詳細を説明するための図である。
【図５】 低電力命令メモリ１０３の概略構成を示すブ
ロック図である。
【図６】 バンク選択回路４８の詳細を説明するための
ブロック図である。
【図７】 メモリバンクのＣＳ信号の生成を説明するた
めの図である。
【図８】 メモリバンク４０〜４７にアクセスするとき
のパイプライン処理を説明するための図である。
【図９】 低電力データメモリ１０４の概略構成を示す
ブロック図である。
【図１０】 バンク選択回路６８の詳細を説明するため
のブロック図である。
【図１１】 メモリバンクのＣＳ信号の生成を説明する
ための図である。
【図１２】 コア１００が実行する命令のフォーマット
を説明するための図である。
【図１３】 Ｌコンテナ２０５およびＲコンテナ２０６
に保持されるサブ命令のフォーマットを示す図である。
【図１４】 本発明の実施の形態におけるコア１００の
パイプライン処理を説明するための図である。
【図１５】 高速命令メモリ１０１からフェッチした命
令を実行する場合のパイプライン処理を説明するための
図である。
【図１６】 ロード／ストア命令、データ転送命令およ
び比較命令の一覧を示す図である。
【図１７】 算術演算命令、論理演算命令、シフト演算
命令およびビット演算命令の一覧を示す図である。
【図１８】 分岐命令、ＯＳ関連命令、ＤＳＰ関連命
令、リピート命令およびデバッガ支援命令の一覧を示す
図である。
【図１９】 本発明の実施の形態におけるプロセッサ１
０のメモリマップの一例を示す図である。
【図２０】 ＲＥＰＥＡＴ１命令のオペレーションとそ
れを用いたＦＩＲフィルタ処理のプログラムの一例とを
示す図である。
【図２１】 図２０に示すプログラムを実行したときの
パイプライン処理を説明するための図である。
【図２２】 ＲＥＰＥＡＴ０命令のオペレーションとそ
れを用いたＦＩＲフィルタ処理のプログラムの一例とを
示す図である。
【図２３】 図２２に示すプログラムを実行したときの
パイプライン処理を説明するための図である。
【図２４】 図２２に示すプログラムのループ部分が実
行されるときのデータの流れを示す図である。
【符号の説明】
１０ プロセッサ、２０ バス制御回路、２１ ＲＯ
Ｍ、２２ ＳＤＲＡＭ、４０〜４７，６０〜６７ メモ
リバンク、４８，６８ バンク選択回路、５１，７１
アドレス入力レジスタ、５２，７２ データ入力レジス
タ、５３ 命令出力レジスタ、５４，７４ ＣＳ信号生
成回路、５５ マルチプレクサ、５６，５７ ラッチ、
７３ データ出力レジスタ、１００ ＣＰＵコア、１０
１ 高速命令メモリ、１０２ 高速データメモリ、１０
３ 低電力命令メモリ、１０４ 低電力データメモリ、
１１１，１１２ サブ命令デコーダ、１１３ 命令デコ
ーダ、１２０ レジスタファイル、１３０ メモリ演算
部、１３１ メモリアドレス演算器、１３２ ＰＣ演算
器、１３３，１４１ シフタ、１３４，１４２ ＡＬ
Ｕ、１４０ 整数演算部、１４３ 乗算器、１４４ ア
キュムレータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 尚和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B013 AA00 BB07

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 命令が格納される命令メモリと、 データが格納されるデータメモリと、 フェッチされた命令をデコードする命令デコーダと、 前記命令メモリ、前記データメモリおよび前記命令デコ
    ーダに接続され、前記命令メモリに格納される命令をフ
    ェッチし、前記命令デコーダのデコード結果に基づいて
    前記データメモリにアクセスするメモリ演算部と、 前記命令デコーダのデコード結果に基づいて整数演算を
    行なう整数演算部とを含むデータ処理装置であって、 前記命令メモリは、複数の命令メモリバンクを含み、 前記メモリ演算部は、前記複数の命令メモリバンクから
    命令をフェッチする場合に、命令メモリバンクの選択に
    対応したパイプラインステージと、命令の読出しに対応
    したパイプラインステージとを発生させてパイプライン
    処理を行なう、データ処理装置。
  2. 【請求項２】 前記命令メモリはさらに、連続したアド
    レスにアクセスした場合に、前記複数の命令メモリバン
    クの異なる命令メモリバンクにアクセスされるように、
    下位アドレスを含んだアドレスをデコードして前記複数
    の命令メモリバンクのチップセレクト信号を生成する第
    １のバンク選択回路を含む、請求項１記載のデータ処理
    装置。
  3. 【請求項３】 前記命令メモリはさらに、高速命令メモ
    リを含み、 前記メモリ演算部は、前記高速命令メモリから命令をフ
    ェッチする場合に、前記命令メモリバンクの選択に対応
    したパイプラインステージを発生させずに、命令の読出
    しに対応したパイプラインステージを発生させてパイプ
    ライン処理を行なう、請求項１または２記載のデータ処
    理装置。
  4. 【請求項４】 前記データメモリは、複数のデータメモ
    リバンクを含み、 前記メモリ演算部は、前記複数のデータメモリバンクに
    アクセスする場合に、データメモリバンクの選択に対応
    したパイプラインステージと、データのアクセスに対応
    したパイプラインステージとを発生させてパイプライン
    処理を行なう、請求項１〜３のいずれかに記載のデータ
    処理装置。
  5. 【請求項５】 前記データメモリはさらに、前記複数の
    データメモリバンクを２つの異なる領域に分割するため
    に、上位アドレスを含んだアドレスをデコードして前記
    複数のデータメモリバンクのチップセレクト信号を生成
    する第２のバンク選択回路を含む、請求項４記載のデー
    タ処理装置。
  6. 【請求項６】 前記第２のバンク選択回路は、前記２つ
    の異なる領域の中の連続したアドレスにアクセスした場
    合に、前記複数のデータメモリバンクの異なるデータメ
    モリバンクにアクセスされるように、下位アドレスを含
    んだアドレスをデコードして前記複数のデータメモリバ
    ンクのチップセレクト信号を生成する、請求項５記載の
    データ処理装置。
  7. 【請求項７】 前記データメモリはさらに、高速データ
    メモリを含み、 前記メモリ演算部は、前記高速データメモリにアクセス
    する場合に、前記データメモリバンクの選択に対応した
    パイプラインステージを発生させずに、データのアクセ
    スに対応したパイプラインステージを発生させてパイプ
    ライン処理を行なう、請求項４〜６のいずれかに記載の
    データ処理装置。
  8. 【請求項８】 前記メモリ演算部は、命令バスを介して
    前記命令メモリからの命令のフェッチを行ない、前記命
    令バスと異なるデータバスを介して前記データメモリに
    アクセスする、請求項１〜７のいずれかに記載のデータ
    処理装置。
  9. 【請求項９】 前記メモリ演算部は、データ入力バスを
    介して前記データメモリからデータを読出し、前記デー
    タ入力バスと異なるデータ出力バスを介して前記データ
    メモリにデータを書込む、請求項１〜８のいずれかに記
    載のデータ処理装置。
  10. 【請求項１０】 命令が格納される命令メモリと、 データが格納されるデータメモリと、 フェッチされた命令をデコードする命令デコーダと、 複数のレジスタを有するレジスタファイルと、 前記命令メモリ、前記データメモリおよび前記命令デコ
    ーダに接続され、前記命令メモリに格納される命令をフ
    ェッチし、前記命令デコーダのデコード結果に基づいて
    前記データメモリにアクセスするメモリ演算部と、 前記命令デコーダのデコード結果に基づいて整数演算を
    行なう整数演算部とを含むデータ処理装置であって、 前記メモリ演算部は、リピート命令を実行する場合に、
    前記リピート命令の直後の命令を前記レジスタファイル
    内の専用レジスタに保持し、該専用レジスタに保持され
    た命令をフェッチしながらリピート命令を実行する、デ
    ータ処理装置。
  11. 【請求項１１】 前記レジスタファイルは、プロセッサ
    状態ワードを含み、 前記メモリ演算部は、リピート命令を実行する場合に、
    最初のループにおいて前記プロセッサ状態ワード内のフ
    ラグをセットし、前記命令メモリからフェッチした前記
    リピート命令の直後の命令を前記専用レジスタに保持
    し、 ２回目のループにおいて前記プロセッサ状態ワード内の
    前記フラグをリセットし、前記専用レジスタに保持され
    た命令をフェッチしながらリピート命令を実行する、請
    求項１０記載のデータ処理装置。
  12. 【請求項１２】 前記メモリ演算部は、リピート命令を
    実行する場合に、前記リピート命令の直後の複数の命令
    を前記レジスタファイル内の複数の専用レジスタに保持
    し、該複数の専用レジスタに保持された複数の命令をフ
    ェッチしながらリピート命令を実行する、請求項１０記
    載のデータ処理装置。
  13. 【請求項１３】 前記レジスタファイルは、プロセッサ
    状態ワードを含み、 前記メモリ演算部は、リピート命令を実行する場合に、
    最初のループにおいて前記プロセッサ状態ワード内のフ
    ラグをセットし、前記命令メモリからフェッチした前記
    リピート命令の直後の複数の命令を前記複数の専用レジ
    スタに保持し、 ２回目のループにおいて前記プロセッサ状態ワード内の
    前記フラグをリセットし、前記複数の専用レジスタに保
    持された複数の命令をフェッチしながらリピート命令を
    実行する、請求項１２記載のデータ処理装置。
  14. 【請求項１４】 前記命令メモリは、複数の命令メモリ
    バンクを含み、 前記メモリ演算部は、前記複数の命令メモリバンクから
    命令をフェッチする場合に、命令メモリバンクの選択に
    対応したパイプラインステージと、命令の読出しに対応
    したパイプラインステージとを発生させてパイプライン
    処理を行なう、請求項１０〜１３のいずれかに記載のデ
    ータ処理装置。
  15. 【請求項１５】 前記命令メモリはさらに、連続したア
    ドレスにアクセスした場合に、前記複数の命令メモリバ
    ンクの異なる命令メモリバンクにアクセスされるよう
    に、下位アドレスを含んだアドレスをデコードして前記
    複数の命令メモリバンクのチップセレクト信号を生成す
    る第１のバンク選択回路を含む、請求項１４記載のデー
    タ処理装置。
  16. 【請求項１６】 前記データメモリは、複数のデータメ
    モリバンクを含み、 前記メモリ演算部は、前記複数のデータメモリバンクに
    アクセスする場合に、データメモリバンクの選択に対応
    したパイプラインステージと、データのアクセスに対応
    したパイプラインステージとを発生させてパイプライン
    処理を行なう、請求項１０〜１５のいずれかに記載のデ
    ータ処理装置。
  17. 【請求項１７】 前記データメモリはさらに、前記複数
    のデータメモリバンクを２つの異なる領域に分割するた
    めに、上位アドレスを含んだアドレスをデコードして前
    記複数のデータメモリバンクのチップセレクト信号を生
    成する第２のバンク選択回路を含む、請求項１６記載の
    データ処理装置。
  18. 【請求項１８】 前記第２のバンク選択回路は、前記２
    つの異なる領域の中の連続したアドレスにアクセスした
    場合に、前記複数のデータメモリバンクの異なるデータ
    メモリバンクにアクセスされるように、下位アドレスを
    含んだアドレスをデコードして前記複数のデータメモリ
    バンクのチップセレクト信号を生成する、請求項１７記
    載のデータ処理装置。
  19. 【請求項１９】 前記メモリ演算部は、タスクスイッチ
    の切替え時に、前記専用レジスタを含んだ複数のレジス
    タを退避してタスクスイッチを切替える、請求項１０〜
    １８のいずれかに記載のデータ処理装置。
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