JPH07200291A

JPH07200291A - 可変長パイプライン制御装置

Info

Publication number: JPH07200291A
Application number: JP6000255A
Authority: JP
Inventors: Atsushi Sakurai; 厚桜井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-01-06
Filing date: 1994-01-06
Publication date: 1995-08-04
Anticipated expiration: 2018-10-27
Also published as: JP3461887B2

Abstract

(57)【要約】【目的】パイプライン制御装置を備えたマイクロプロ
セッサに関し、プロセッサチップの内部と外部のインタ
フェースにおける信号遅延がパイプライン処理における
外部メモリアクセス時の実効アクセスタイムに影響を及
ぼさないことを可能にすることを目的とする。【構成】外部メモリに対する命令フェッチ時又はオペ
ランドデータのアクセス時には、命令フェッチステージ
又はメモリアクセスステージが分割され、ＰＣ＿Ｆｄ２
１４又はＰＣ＿Ｍｄ２１５がパイプラインに挿入され
る。この結果、分割された命令フェッチステージが実行
されている命令サイクルにおいて、他のステージの処理
がウエイト状態になる時間が短縮される。一方、内部メ
モリに対する命令フェッチ時又はオペランドデータのア
クセス時には、命令フェッチステージ又はメモリアクセ
スステージは分割されず、パイプライン処理において、
ＰＣ＿Ｆｄ２１４又はＰＣ＿Ｍｄ２１５はスキップされ
る。この結果、分岐発生時のパイプライン処理のキャン
セルによるペナルティが低減される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
における中央処理装置に係り、更に詳しくは、パイプラ
イン制御装置を備えたマイクロプロセッサに関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】近年、
ＲＩＳＣ（限定命令セットコンピュータ）方式に基づい
て動作するプロセッサ等において、パイプラインアーキ
テクチャを有するものが多い。このようなパイプライン
プロセッサは、命令フェッチモジュール、命令デコード
モジュール、命令実行モジュール、メモリアクセスモジ
ュール、及びライトバックモジュールのそれぞれが、パ
イプラインを構成している。そして、１つの命令サイク
ルにおいて、それぞれのモジュールが、別々の命令に対
する処理を、並列に実行することができる。

【０００３】図１３に、このようなパイプラインプロセ
ッサにおけるパイプライン制御装置の一部の構成例を示
す。この構成は、パイプライン制御装置のうちの、プロ
グラムカウンタのパイプライン（ＰＣパイプ）に関する
ものである。

【０００４】アダー１３０１（以下、ＰＣ＿ａｄｄｅｒ
１３０１と呼ぶ）により所定の初期値から順次インクリ
メントされるプログラムカウンタ値は、アンドゲート１
３０７〜１３１０を介して入力するクロックＣＬＫに同
期し、命令フェッチステージプログラムカウンタ値保持
部１３０２（以下、ＰＣ＿ＩＦ１３０２と呼ぶ）、命令
デコードステージプログラムカウンタ値保持部１３０３
（以下、ＰＣ＿ＩＤ１３０３と呼ぶ）、命令実行ステー
ジプログラムカウンタ値保持部１３０４（以下、ＰＣ＿
ＥＸ１３０４と呼ぶ）、メモリアクセスステージプログ
ラムカウンタ値保持部１３０５（以下、ＰＣ＿ＭＡ１３
０５と呼ぶ）、及びライトバックステージプログラムカ
ウンタ値保持部１３０６（以下、ＰＣ＿ＷＢ１３０６と
呼ぶ）に、順次流れてゆく。なお、ＰＣ＿ＩＦ１３０２
から出力されるプログラムカウンタ値がＰＣ＿ａｄｄｅ
ｒ１３０１に入力されることによって、プログラムカウ
ンタ値が順次インクリメントされる。

【０００５】この結果、特には図示しない命令フェッチ
モジュール、命令デコードモジュール、命令実行モジュ
ール、メモリアクセスモジュール、及びライトバックモ
ジュールのそれぞれは、上述のプログラムカウンタ値保
持部１３０２〜１３０６のそれぞれに保持されたプログ
ラムカウンタ値に対応する命令に関する処理を実行す
る。

【０００６】ここで、命令フェッチモジュールは、メモ
リから命令をフェッチする。命令デコードモジュール
は、フェッチされた命令をデコードする。命令実行モジ
ュールは、デコードされた命令を実行する。メモリアク
セスモジュールは、オペランドデータを、メモリから読
み出し又はメモリに書き込む。ライトバックモジュール
は、上述のメモリアクセスによりメモリから得られるオ
ペランドデータ又は実行モジュールで処理されたオペラ
ンドデータをプロセッサチップ内部のレジスタに書き込
む。

【０００７】なお、オアゲート１３１１〜１３１３と、
ウエイト信号ｉｆ＿ｗａｉｔ、ｉｄ＿ｗａｉｔ、ｅｘ＿
ｗａｉｔ、及びｍａ＿ｗａｉｔについては、後述する。
上述したようなプログラムカウンタのパイプラインは、
各モジュールにおいて例外処理が発生した場合などにお
いて、それぞれのモジュールにおけるプログラムカウン
タ値を保持するために必要とされる。

【０００８】パイプライン制御装置には、図１３に示さ
れるプログラムカウンタのパイプラインのほかに、命令
のオペランドを各モジュールに伝えるためのオペランド
のパイプラインなども設けられている。

【０００９】図１４は、パイプライン処理の説明図であ
る。命令サイクル毎に、命令Ａ〜Ｄに対応する各実行ス
テージが、特には図示しない命令フェッチモジュール、
命令デコードモジュール、命令実行モジュール、メモリ
アクセスモジュール、及びライトバックモジュールにお
いて並列に実行される様子が示されている。

【００１０】命令サイクル１においては、命令Ａに対す
る命令フェッチステージ（以下、ＩＦステージと呼ぶ）
が、特には図示しない命令フェッチモジュールにおいて
実行される。

【００１１】命令サイクル２においては、命令Ａに対す
る命令デコードステージ（以下、ＩＤステージと呼ぶ）
が、特には図示しない命令デコードモジュールにおいて
実行されると共に、命令Ａに続く命令Ｂに対するＩＦス
テージが、命令フェッチモジュールにおいて実行され
る。

【００１２】命令サイクル３においては、命令Ａに対す
る命令実行ステージ（以下、ＥＸステージと呼ぶ）が、
特には図示しない命令実行モジュールにおいて実行され
ると共に、命令Ｂに対するＩＤステージが命令デコード
モジュールにおいて実行され、命令Ｂに続く命令Ｃに対
するＩＦステージが、命令フェッチモジュールにおいて
実行される。

【００１３】命令サイクル４においては、命令Ａに対す
るメモリアクセスステージ（以下、ＭＡステージと呼
ぶ）が、特には図示しないメモリアクセスモジュールに
おいて実行されると共に、命令Ｂに対するＥＸステージ
が、命令実行モジュールにおいて実行され、命令Ｃに対
するＩＤステージが命令デコードモジュールにおいて実
行され、命令Ｃに続く命令Ｄに対するＩＦステージが、
命令フェッチモジュールにおいて実行される。

【００１４】命令サイクル５においては、命令Ａに対す
るライトバックステージ（以下、ＷＢステージと呼ぶ）
が、特には図示しないライトバックモジュールにおいて
実行されると共に、命令Ｂに対するＭＡステージが、メ
モリアクセスモジュールにおいて実行され、命令Ｃに対
するＥＸステージが、命令実行モジュールにおいて実行
され、命令Ｄに対するＩＤステージが命令デコードモジ
ュールにおいて実行され、更に、特には図示しないが、
命令Ｄに続く命令Ｅに対するＩＦステージが、命令フェ
ッチモジュールにおいて実行される。

【００１５】上述したパイプライン処理において、ＩＦ
ステージ及びＭＡステージが実行される場合に、メモリ
に対してデータのリード動作又はライト動作が行われ
る。このメモリには、プロセッサチップに内蔵されるも
のと、プロセッサチップの外部に接続されるものとがあ
る。以後、前者を内部メモリ、後者を外部メモリと呼ぶ
ことにする。

【００１６】外部メモリに対しては、一般的に、パイプ
ラインピッチ（＝１命令サイクル）の時間間隔でアクセ
スをすることは困難であるため、メモリウエイトが発生
する。

【００１７】図１５は、メモリウエイトが発生した場合
のパイプライン処理の説明図である。ＩＦステージでメ
モリウエイトが発生した場合の動作とＭＡステージでメ
モリウエイトが発生した場合の動作はほぼ同様であるた
め、図１５では、説明の簡単のために、ＭＡステージに
おいてのみメモリウエイトが発生した場合について示さ
れている。図１５で、ＩＦｗ、ＩＤｗ、ＥＸｗ、及びＭ
Ａｗは、ＩＦステージ、ＩＤステージ、ＥＸステージ、
及びＭＡステージのそれぞれの実行時に、メモリウエイ
トが発生していることを示している。

【００１８】命令Ａに対するＭＡステージにおいてメモ
リウエイトが発生した場合、本来は命令サイクル４にお
いて終了するＭＡステージが、メモリウエイトが発生し
たことにより命令サイクル５においても繰り返される。
また、命令サイクル５において命令Ａに対するＭＡステ
ージの実行が終了していないため、後続する命令ストリ
ームである命令Ｂ、Ｃ、Ｄのそれぞれについて、命令サ
イクル４で実行されたＥＸステージ、ＩＤステージ、及
びＩＦステージが、命令サイクル５でも繰り返される。
この動作は、図１３に示される構成において、以下のよ
うにして実現される。まず、ウエイト信号ｍａ＿ｗａｉ
ｔが図１５(a) に示されるタイミングでアサートされる
ことによって、アンドゲート１３１０がオフされると共
に、オアゲート１３１３、１３１２、及び１３１１を介
してアンドゲート１３０９、１３０８、及び１３０７が
オフされる。この結果、命令サイクル５において、クロ
ックＣＬＫが入力されないことによって、ＰＣ＿ＭＡ１
３０５、ＰＣ＿ＥＸ１３０４、ＰＣ＿ＩＤ１３０３、及
びＰＣ＿ＩＦ１３０２のそれぞれにおいて命令サイクル
４の状態が維持される。

【００１９】以上のようにして、パイプライン全体にお
いて１命令サイクルの時間長を有するウエイト時間が発
生し、その時間の分だけ現在実行されている処理が遅延
することになる。即ち、図１４と図１５を比較すると理
解されるように、例えば命令Ｂの実行は、メモリウエイ
トが発生していない場合は図１４に示されるように命令
サイクル６で終了するのに対し、メモリウエイトが発生
している場合は図１５に示されるように命令サイクル６
では終了せず命令サイクル７で終了する。

【００２０】ＩＦステージでメモリウエイトが発生する
場合には、オアゲート１１を介してウエイト信号ｉｆ＿
ｗａｉｔがアサートされることにより、アンドゲート１
３０７がオフされる。この結果、ＰＣ＿ＩＦ１３０２に
おいてウエイト状態が発生する。なお、ＩＤステージ及
びＥＸステージにおいても種々の原因によりウエイトが
発生する可能性がある。ＩＤステージでウエイトが発生
する場合には、乗算命令のようなマルチサイクル命令が
実行される場合に発生するマルチサイクルウエイトがあ
る。この場合には、オアゲート１２を介してウエイト信
号ｉｄ＿ｗａｉｔがアサートされることによって、アン
ドゲート１３０８及び１３０７がオフされる。この結
果、ＰＣ＿ＩＤ１３０３及びＰＣ＿ＩＦ１３０２におい
て、ウエイト状態が発生する。また、ＥＸステージでウ
エイトが発生する場合には、メモリからロードされたオ
ペランドが次の命令で演算されるような場合に発生する
ロードユーズインターロックがある。この場合には、オ
アゲート１３を介してウエイト信号ｉｄ＿ｗａｉｔがア
サートされることによって、アンドゲート１３０９、１
３０８、及び１３０７がオフされる。この結果、ＰＣ＿
ＥＸ１３０４、ＰＣ＿ＩＤ１３０３及びＰＣ＿ＩＦ１３
０２において、ウエイト状態が発生する。

【００２１】図１６は、各命令のＭＡステージにおいて
メモリウエイトが発生した場合のパイプライン処理の説
明図である。この図から、パイプライン全体における処
理の遅延が更に顕著になることが理解される。

【００２２】ここで一般に、プロセッサチップの内部で
外部メモリをアクセスするためのオペランドアドレスが
発生され、そのアドレスを外部メモリが認識する時点ま
での間に、一定の遅延が生ずる。この遅延の値は、プロ
セッサチップの内部のバス及びそのバスの接続回路にお
ける信号の伝搬遅延、出力バッファ駆動回路における信
号の伝搬遅延、大きい容量を有するプロセッサチップの
外部ピンを駆動するための出力バッファ自身における信
号の処理遅延、及びプロセッサチップの外部のアドレス
バスが有する配線容量及び抵抗による信号の伝搬遅延の
総和である。

【００２３】また、外部メモリがオペランドデータを出
力し、それがプロセッサチップ内で取り込まれるまでの
間にも、信号の伝搬遅延が生ずる。ここで、プロセッサ
チップの内部では、ＭＡステージの終了時点までにアク
セスされたオペランドデータが確定しなければならな
い。従って、外部メモリがアクセスされるときの上述し
た遅延を、オペランドアドレスとオペランドデータのそ
れぞれに対して１／２命令サイクルずつと見積もると、
図１７に示されるように、外部メモリアクセスに対する
各命令のＭＡステージにおいて１命令サイクルの時間長
を有するメモリウエイト（１ウエイト）が挿入されたと
しても、図１７の(a) 及び(b) に示されるように、外部
メモリに対する実効アクセスタイムは１命令サイクルに
なってしまう。即ち、前述したように、外部のメモリに
対してはパイプラインピッチ（＝１命令サイクル）の時
間間隔でアクセスをすることが困難であるゆえそれを回
避するためにＭＡステージにおいて１ウエイトが挿入さ
れるのにもかかわらず、上述の遅延の存在により、外部
メモリに対する実効アクセスタイムが１命令サイクルに
なってしまうのである。

【００２４】そのため、従来は、更にメモリウエイトが
必要となる。即ち、例えば図１８に示されるように、外
部メモリアクセスに対する各命令のＭＡステージにおい
て２ウエイトが挿入され、ＭＡステージの時間長が３命
令サイクルとされることによって、図１８の(a) 及び
(b) に示されるように、外部メモリに対して２命令サイ
クルの時間長を有する実効アクセスタイムが確保されて
いた。

【００２５】上述の事実は、ＭＡステージにおいてのみ
ならず、ＩＦステージにおいても同様に発生する。この
ように従来技術においては、プロセッサチップの内部と
外部のインタフェースにおける信号遅延が、パイプライ
ン処理における外部メモリアクセス時の実効アクセスタ
イムを減少させてしまうため、その減少分を補償するた
めのメモリウエイトが余分に必要となり、パイプライン
全体における処理の遅延を増加させてしまうという問題
点を有していた。

【００２６】本発明は、プロセッサチップの内部と外部
のインタフェースにおける信号遅延がパイプライン処理
における外部メモリアクセス時の実効アクセスタイムに
影響を及ぼさないことを可能にすることを目的とする。

【００２７】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、まず、パイプラインの基幹を構
成するものとして、以下に示す命令フェッチ手段１０
１、命令デコード手段１０２、命令実行手段１０３、メ
モリアクセス手段１０４、及びライトバック手段１０５
を有する。

【００２８】即ち、命令フェッチ手段１０１は、他のス
テージと並列に実行することのできる命令フェッチステ
ージＩＦにおいて、メモリ手段から命令をフェッチす
る。命令デコード手段１０２は、他のステージと並列に
実行することのできる命令デコードステージＩＤにおい
て、フェッチされた命令をデコードする。

【００２９】命令実行手段１０３は、他のステージと並
列に実行することのできる命令実行ステージＥＸにおい
て、デコードされた命令を実行する。メモリアクセス手
段１０４は、他のステージと並列に実行することのでき
るメモリアクセスステージＭＡにおいて、命令実行ステ
ージＥＸにおいて計算されたアドレスに対してメモリ手
段にリード又はライトを行う。

【００３０】そして、ライトバック手段１０５は、他の
ステージと並列に実行することのできるライトバックス
テージＷＢにおいて、メモリアクセスステージＭＡでメ
モリ手段から得られるオペランドデータ又は命令実行ス
テージＥＸにおいて処理されたオペランドデータをレジ
スタ手段に書き込む。

【００３１】次に、図１で、命令フェッチステージ分割
手段１０６は、命令フェッチステージＩＦを、命令アド
レスをメモリ手段に対して出力する命令アドレス出力ス
テージＩＦａと、メモリ手段から命令アドレスに対応す
る命令データを入力する命令データ入力ステージＩＦｄ
に分割する。今例えば、命令フェッチ手段１０１、命令
デコード手段１０２、命令実行手段１０３、メモリアク
セス手段１０４、及びライトバック手段１０５が使用す
るデータ（例えばプログラムカウンタ値）をそれぞれ順
次保持するものであって、命令フェッチステージデータ
保持手段（ＰＣ＿ＩＦ２０２）、命令デコードステージ
データ保持手段（ＰＣ＿ＩＤ２０３）、命令実行ステー
ジデータ保持手段（ＰＣ＿ＥＸ２０４）、メモリアクセ
スステージデータ保持手段（ＰＣ＿ＭＡ２０５）、及び
ライトバックステージデータ保持手段（ＰＣ＿ＷＢ２０
６）からなるパイプラインが構成される場合を想定す
る。この場合、命令フェッチステージ分割手段１０６
は、命令フェッチステージデータ保持手段を、命令アド
レスを外部メモリに対して出力するステージである命令
アドレス出力ステージＩＦａで使用されるデータを保持
する命令アドレス出力ステージデータ保持手段（ＰＣ＿
ＩＦ２０２）と、メモリ手段から命令アドレスに対応す
る命令データを入力するステージである命令データ入力
ステージＩＦｄで使用されるデータを保持する命令デー
タ入力ステージデータ保持手段（ＰＣ＿Ｆｄ２１４）に
分割する。

【００３２】また、図１で、メモリアクセスステージ分
割手段１０９は、メモリアクセスステージＭＡを、オペ
ランドアドレスをメモリ手段に対して出力するオペラン
ドアドレス出力ステージＭａと、メモリ手段に対してオ
ペランドアドレスに対応するオペランドデータをリード
又はライトするオペランドデータリード／ライトステー
ジＭｄに分割する。今、例えば、上述した命令フェッチ
ステージ分割手段１０６の説明において想定した場合と
同じ場合を想定する。この場合、メモリアクセスステー
ジ分割手段１０９は、メモリアクセスステージデータ保
持手段を、オペランドアドレスをメモリ手段に対して出
力するステージであるオペランドアドレス出力ステージ
Ｍａで使用されるデータを保持するオペランドアドレス
出力ステージデータ保持手段（ＰＣ＿ＭＡ２０５）と、
メモリ手段に対してオペランドアドレスに対応するオペ
ランドデータをリード又はライトするステージであるオ
ペランドデータリード／ライトステージＭｄで使用され
るデータを保持するオペランドデータリード／ライトス
テージデータ保持手段（ＰＣ＿Ｍｄ２１５）に分割す
る。

【００３３】上述の発明の構成において、更に、以下に
示す命令フェッチステージ分割制御手段１０７及びメモ
リアクセスステージ分割制御手段１１０（共に、パイプ
ラインウエイト／段数制御回路８０１に対応する）を有
するように構成することができる。

【００３４】まず、命令フェッチステージ分割制御手段
１０７は、命令フェッチステージ分割手段１０６が命令
フェッチステージＩＦを分割していない状態で、プロセ
ッサチップの外部に接続される外部メモリに対して命令
のフェッチが発生した時点において、命令フェッチステ
ージ分割手段１０６に対して命令フェッチステージＩＦ
を分割させる。

【００３５】また、命令フェッチステージ分割制御手段
１０７は、命令フェッチステージＩＦが分割されている
状態で、分岐命令の実行によって分岐が発生し、かつそ
の分岐に対応する分岐先命令がプロセッサチップに内蔵
される内部メモリからフェッチされる時点において、命
令フェッチステージ分割手段１０６に対して命令フェッ
チステージＩＦの分割を解除させる。

【００３６】次に、メモリアクセスステージ分割制御手
段１１０は、メモリアクセスステージ分割手段１０９が
メモリアクセスステージＭＡを分割していない状態で、
プロセッサチップの外部に接続される外部メモリに対し
てオペランドデータのアクセスが発生した時点におい
て、メモリアクセスステージ分割手段１０９に対してメ
モリアクセスステージＭＡを分割させる。

【００３７】また、メモリアクセスステージ分割制御手
段１１０は、メモリアクセスステージＭＡが分割されて
いる状態で、メモリアクセスを伴わない命令が実行さ
れ、かつその命令に続く命令が実行するメモリアクセス
がプロセッサチップに内蔵される内部メモリに対するも
のであった時点において、メモリアクセスステージ分割
手段１０９に対してメモリアクセスステージＭＡの分割
を解除させる。

【００３８】ここまでの発明の構成において、更に、命
令アドレス出力ステージＩＦａを任意の命令サイクル数
だけウエイト状態にする命令アドレス出力ステージウエ
イト制御手段１０８と、オペランドアドレス出力ステー
ジＭａを任意の命令サイクル数だけウエイト状態にする
オペランドアドレス出力ステージウエイト制御手段１１
１（共に、パイプラインウエイト／段数制御回路８０１
に対応する）を有するように構成することもできる。

【００３９】加えて、ここまでの発明の構成において、
命令フェッチ手段１０１によって実行される、命令アド
レス出力ステージＩＦａにおける命令アドレスの出力動
作と、命令データ入力ステージＩＦｄにおける命令デー
タの入力動作は、並列に実行され、メモリアクセス手段
１０４によって実行される、オペランドアドレス出力ス
テージＭａにおけるオペランドアドレスの出力動作と、
オペランドデータリード／ライトステージＭｄにおける
オペランドデータのリード又はライト動作は、並列に実
行されるように構成することができる。

【００４０】

【作用】命令フェッチステージＩＦにおいて、プロセッ
サチップに内蔵される内部メモリに記憶されている命令
がフェッチされているような状態においては、命令フェ
ッチステージＩＦは分割されない。この結果、分岐発生
時のパイプライン処理のキャンセルによるペナルティを
小さくすることができる。

【００４１】一方、命令フェッチステージＩＦが分割さ
れていない状態で、プロセッサチップの外部に接続され
る外部メモリに対して命令のフェッチが発生した時点に
おいて、命令フェッチステージ分割制御手段１０７が命
令フェッチステージ分割手段１０６に対して命令フェッ
チステージＩＦを分割させる。この結果、分割された命
令フェッチステージＩＦが実行されている命令サイクル
において、他のステージの処理がウエイト状態になる時
間を短縮させることができ、分岐発生時以外のタイミン
グにおいて、パイプライン処理の性能を向上させること
ができる。この場合、命令アドレス出力ステージウエイ
ト制御手段１０８が、命令フェッチステージＩＦが分割
されることにより生ずる命令アドレス出力ステージのウ
エイト状態を適切に制御する。

【００４２】また、分岐命令の実行によって分岐が発生
し、かつその分岐に対応する分岐先命令がプロセッサチ
ップに内蔵される内部メモリからフェッチされる時点に
おいて命令フェッチステージＩＦの分割が解除されるこ
とにより、パイプライン処理中の有効なデータを失わせ
ることなく、パイプラインの状態を最適な状態に変更す
ることができる。

【００４３】一方、メモリアクセスステージＭＡが分割
されていない状態で、プロセッサチップの外部に接続さ
れる外部メモリに対してオペランドデータのアクセスが
発生した時点において、メモリアクセスステージ分割制
御手段１１０がメモリアクセスステージ分割手段１０９
に対してメモリアクセスステージＭＡを分割させる。こ
の結果、分割されたメモリアクセスステージＭＡが実行
されている命令サイクルにおいて、他のステージの処理
がウエイト状態になる時間を短縮させることができ、分
岐発生時以外のタイミングにおいて、パイプライン処理
の性能を向上させることができる。この場合、オペラン
ドアドレス出力ステージウエイト制御手段１１１が、メ
モリアクセスステージＭＡが分割されることにより生ず
るオペランドアドレス出力ステージのウエイト状態を適
切に制御する。

【００４４】また、メモリアクセスを伴わない命令が実
行され、かつその命令に続く命令が実行するメモリアク
セスがプロセッサチップに内蔵される内部メモリに対す
るものであった時点においてメモリアクセスステージＭ
Ａの分割が解除されることにより、命令フェッチステー
ジの場合と同様に、パイプライン処理中の有効なデータ
を失わせることなく、パイプラインの状態を最適な状態
に変更することができる。

【００４５】

【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。図２に、本発明によるパイプライ
ン制御装置の一部の実施例を示す。

【００４６】図２で、１３０１、１３０３、１３０４、
１３０６〜１３１３で示される各部分は、図１３で示さ
れる従来技術における２０１、２０３、２０４、２０６
〜２１３で示される各部分の機能と同じ機能を有する。

【００４７】図２の構成が図１３の構成と異なる点は、
以下の通りである。即ちまず、命令フェッチステージ
は、場合に応じて、命令アドレスをメモリに対して出力
するための第１命令フェッチステージ（以下、ＩＦａス
テージと呼ぶ）と、命令データをメモリからフェッチす
るための第２命令フェッチステージ（以下、Ｆｄステー
ジと呼ぶ）に分割することができる。また、メモリアク
セスステージは、場合に応じて、オペランドアドレスを
メモリに対して出力するための第１メモリアクセスステ
ージ（以下、Ｍａステージと呼ぶ）と、オペランドデー
タをメモリに対して入力又は出力するための第２メモリ
アクセスステージ（以下、Ｍｄステージと呼ぶ）に分割
することができる。そして、命令フェッチステージが分
割されない場合は、第１命令フェッチステージプログラ
ムカウンタ値保持部２０２（以下、単にＰＣ＿ＩＦ２０
２と呼ぶ）の出力はマルチプレクサ２２０を介してＰＣ
＿ＩＤ２０３に入力され、命令フェッチステージが分割
される場合には、ＰＣ＿ＩＦ２０２の出力は第２命令フ
ェッチステージプログラムカウンタ値保持部２１４（以
下、ＰＣ＿Ｆｄ２１４と呼ぶ）を経由した後に、マルチ
プレクサ２２０を介してＰＣ＿ＩＤ２０３に入力され
る。また、メモリアクセスステージが分割されない場合
には、第１メモリアクセスステージプログラムカウンタ
値保持部２０５（以下、単にＰＣ＿ＭＡ２０５と呼ぶ）
の出力はマルチプレクサ２２１を介してＰＣ＿ＷＢ２０
６に入力され、メモリアクセスステージが分割される場
合は、ＰＣ＿ＭＡ２０５の出力は第２メモリアクセスス
テージプログラムカウンタ値保持部２１５（以下、ＰＣ
＿Ｍｄ２１５と呼ぶ）を経由した後に、マルチプレクサ
２２１を介してＰＣ＿ＷＢ２０６に入力される。従っ
て、命令フェッチステージ及びメモリアクセスステージ
の何れもが分割されない場合は、図２の構成は図１３の
構成と同じとなる。

【００４８】上述の構成を有する実施例の動作につい
て、以下に説明する。まず、図３は、内部メモリなどの
ような１命令サイクルでアクセス可能なメモリがアクセ
スされる場合のパイプライン処理の説明図である。この
場合には、命令フェッチステージ及びメモリアクセスス
テージの何れも分割されず、ＰＣ＿ＩＦ２０２の出力は
マルチプレクサ２２０を介してＰＣ＿ＩＤ２０３に入力
され、ＰＣ＿ＭＡ２０５の出力はマルチプレクサ２２１
を介してＰＣ＿ＷＢ２０６に入力される。即ち、この場
合の処理は、図１４を使って前述した一般的なパイプラ
イン処理と同じになる。

【００４９】次に、図４は、パイプラインピッチ（＝１
命令サイクル）の時間間隔でアクセスをすることが困難
な外部メモリがアクセスされる場合のパイプライン処理
の説明図である。

【００５０】この図を、従来技術に関する前述した図１
８と比較しながら説明する。まず、図４では、メモリア
クセスステージが、ＭａステージとＭｄステージに分割
されている点が、本発明に関連する大きな特徴である。
これに対して、従来技術に関する図１８では、メモリア
クセスステージは分割されていない。この結果、図４で
は、例えば命令サイクル６において、命令Ａに対するＭ
ｄステージが実行されることにより、命令Ａに対するオ
ペランドデータがＣＰＵと外部メモリとの間で授受され
るのと並行して、命令Ｂに対するＭａ（Ｍａｗ）ステー
ジが実行されることによって、命令Ｂに対するオペラン
ドデータをアクセスするためのオペランドアドレスがＣ
ＰＵから外部メモリに対して出力されることになる。即
ち、ＣＰＵが外部メモリにオペランドアドレスを指定す
るステージと、ＣＰＵが外部メモリとの間でオペランド
データを授受するステージとが分割されることにより、
これらの動作を、２つの命令間で、並列にパイプライン
処理することが可能となる。

【００５１】この結果、図４の動作は、図１８の動作に
比較して、以下に説明する優位性を有する。即ちまず、
図４と図１８では、メモリアクセスを実行するために必
要な命令サイクル長は、共に３命令サイクルである。こ
の結果、両者共、図４の(c) 、(d)及び図１８の(a) 、
(b) に示されるように、外部メモリに対して２命令サイ
クルの時間長を有する実効アクセスタイムが確保され
る。

【００５２】但し、メモリアクセスステージを構成する
３命令サイクルのうちメモリウエイト状態となる時間
は、図１８では２命令サイクルであるのに対して、図４
では１命令サイクルのみである。従って、メモリアクセ
スステージを構成する３命令サイクルの時間のうち他の
命令のステージを並列に実行できない時間は、図１８で
は２命令サイクルとなるのに対して、図４では１命令サ
イクルで済む。

【００５３】このために、命令Ａに続く例えば命令Ｂに
対する命令実行ステージにおいて、図１８においては、
命令ＡのＭＡステージで挿入されている２ウエイトの時
間長（ＭＡｗ×２）と同じ時間長のメモリウエイト（Ｅ
Ｘｗ×２）が挿入されるのに対して、図４では、命令Ａ
のＭａステージで挿入されている１ウエイトの時間長
（Ｍａｗ×１）と同じ時間長のメモリウエイト（ＥＸｗ
×１）が挿入されるのみで済む。従って、図４では、命
令ＡのＭｄステージが実行される命令サイクル６におい
て、命令Ｂに対するＥＸステージの次のステージである
Ｍａステージを実行することができる。命令Ｃ〜Ｅにつ
いても、命令サイクル６において、命令サイクル５以前
の状態が繰り返されることはない。

【００５４】結果的に、例えば命令Ｂが実行を終了する
までの命令サイクルの長さは、図１８では１０命令サイ
クルとなるのに対して、図４では９命令サイクルとな
る。更に、例えば命令Ｄが実行を終了するまでの命令サ
イクルの長さは、図１８では１６命令サイクルに達する
のに対して、図４では１３命令サイクルで済む。このよ
うに、本実施例は従来技術に比較して、パイプライン全
体で、処理の遅延を減少させることができる。

【００５５】図５は、パイプラインピッチ（＝１命令サ
イクル）の時間間隔でアクセスをすることができる外部
メモリがアクセスされる場合のパイプライン処理の説明
図である。

【００５６】この場合も、図４の場合と同様に、メモリ
アクセスステージが、ＭａステージとＭｄステージに分
割される。この結果、図５の(a) 、(b) に示されるよう
に、メモリアクセスステージにおいてメモリウエイトを
挿入することなく、外部メモリに対して１命令サイクル
の時間長を有する実効アクセスタイムを確保することが
できる。

【００５７】以上の動作は、メモリアクセスステージだ
けでなく、命令フェッチステージにおいても、そのステ
ージが命令アドレスをメモリに対して出力するためのＩ
Ｆａステージと命令データをメモリからフェッチするた
めのＦｄステージに分割されることにより、全く同様の
効果が実現される。

【００５８】ここで、パイプライン処理を使って分岐命
令が実行される場合、一般的に、パイプラインには、分
岐命令に関するデータに続いて、その分岐命令がデコー
ドされた結果分岐が発生しなかった場合に実行される命
令群に関するデータが入力されている。従って、分岐命
令がデコードされた結果分岐が発生した場合には、分岐
命令に関するデータに続いてパイプラインに入力されて
いる命令群に関するデータをキャンセルして、分岐先の
命令群に関するデータを入力し直す必要が生ずる。

【００５９】この場合に、命令フェッチステージがＩＦ
ａステージとＦｄステージに分割されることによって、
パイプライン処理の段数が長くなった場合、以下に説明
するように分岐発生時のパイプライン処理のキャンセル
によるペナルティが大きくなり、パイプライン処理の性
能低下を招いてしまう。

【００６０】上述の問題を、命令フェッチステージが分
割されていない場合と分割されている場合とを比較する
ことにより、説明する。図６は、命令フェッチステージ
が分割されていない場合において分岐が発生した場合の
パイプライン処理を示した図である。

【００６１】まず、命令サイクル２において、特には図
示しない命令デコードモジュールは、図２のＰＣ＿ＩＤ
２０３にセットされている分岐命令Ａに対応するプログ
ラムカウンタ値を判別することにより、分岐命令Ａをデ
コードする。

【００６２】この結果、命令デコードモジュールは、分
岐命令のオペランドデータである分岐オフセットアドレ
スを、図２のＰＣ＿ａｄｄｅｒ２０１に出力する。ＰＣ
＿ａｄｄｅｒ２０１は、ＰＣ＿ＩＦ２０２から出力され
ている現在のプログラムカウンタ値に上述の分岐オフセ
ットアドレスを加算する。

【００６３】この結果得られる分岐先命令Ｃに対応する
プログラムカウンタ値は、命令サイクル３において、Ｐ
Ｃ＿ＩＦ２０２にセットされる。そして、命令サイクル
３において、特には図示しない命令フェッチモジュール
は、ＰＣ＿ＩＦ２０２にセットされた分岐先命令Ｃに対
応するプログラムカウンタ値を判別することにより、図
６に示されるように、分岐先命令Ｃをメモリからフェッ
チする。

【００６４】従って、図６に示されるように命令フェッ
チステージが分割されていない場合には、分岐命令Ａの
デコードが終了するまでに命令Ｂの１つの命令に関する
データのみがパイプラインに入力されているため、その
１つの命令に関するデータのみがキャンセルされること
になる。具体的には、命令サイクル５と６において、命
令Ｂに対応するＰＣ＿ＭＡ２０５とＰＣ＿Ｍｄ２１５の
内容がクリアされ、命令サイクル７において、命令Ｂに
対応するＰＣ＿ＷＢ２０６の内容がクリアされる。な
お、命令Ｂに対応するＩＦステージ、ＩＤステージ、及
びＥＸステージは、それらが実行されても他の命令の実
行に影響が及ばない。このため、命令サイクル２〜４の
それぞれにおいて、命令Ｂに対応するＰＣ＿ＩＦ２０
２、ＰＣ＿ＩＤ２０３、及びＰＣ＿ＥＸ２０４の内容は
クリアする必要はない。

【００６５】次に、図７は、命令フェッチステージがＩ
ＦａステージとＦｄステージに分割されている場合にお
いて分岐が発生した場合のパイプライン処理を示した図
である。

【００６６】この場合には、分岐命令Ａのデコードが終
了するまでに命令Ｂと命令Ｃの２つの命令に関するデー
タがパイプラインに入力されているため、それら２つの
データがキャンセルされることになる。

【００６７】以上の説明から理解されるように、図６に
示されるように命令フェッチステージが分割されていな
い場合は、分岐命令が実行されることにより分岐が発生
し、その結果、分岐先の命令が実行されるまでに、２命
令サイクルの時間で済むのに対し、図７に示されるよう
に命令フェッチステージがＩＦａステージとＦｄステー
ジに分割されている場合は、分岐命令が実行されること
により分岐が発生し、その結果、分岐先の命令が実行さ
れるまでに、３命令サイクルの時間を要してしまう。

【００６８】このようにして、命令フェッチステージが
分割されることによりパイプライン処理の段数が長くな
った場合に、パイプライン処理の性能が低下してしまう
のである。

【００６９】以上の問題点を解決するために、本実施例
では、状況に応じて、命令フェッチステージを分割する
か否かを制御できることを特徴とする。なお、メモリア
クセスステージについても同様の制御が行われる。

【００７０】具体的には、命令フェッチステージが分割
されていない状態で、外部メモリに対する命令フェッチ
が発生した時点において、命令フェッチステージが分割
される。同様に、メモリアクセスステージが分割されて
いない状態で、外部メモリに対するメモリアクセスが発
生した時点において、メモリアクセスステージが分割さ
れる。

【００７１】そして、命令フェッチステージが分割され
ている状態で、分岐命令の実行によって分岐が発生し、
かつ分岐先命令が内部メモリからフェッチされる時点に
おいて、命令フェッチステージの分割が解除される。ま
た、メモリアクセスステージが分割されている状態で、
オペランドアクセスを伴わない命令が実行され、かつそ
の命令に続く命令が実行するオペランドアクセスが内部
メモリに対するオペランドアクセスであった時点におい
て、メモリアクセスステージの分割が解除される。一般
に、ＲＩＳＣプロセッサでは、メモリアクセスが発生す
る場合は、ロード命令又はストア命令が実行された場合
に限定されるため、これらの命令以外の命令が実行され
た場合に、メモリアクセスステージの分割が解除され得
る。

【００７２】図８は、上述の動作を実現するためのパイ
プラインウエイト／段数制御回路８０１の周辺構成図で
ある。また、図９及び図１０は、この回路によって実行
される命令フェッチステージ制御動作の状態遷移図及び
タイミングチャート、図１１及び図１２は、この回路に
よって実行されるメモリアクセスステージ制御動作の状
態遷移図及びタイミングチャートである。

【００７３】まず、パイプラインウエイト／段数制御回
路８０１によって実行される命令フェッチステージ制御
動作について説明する。図９の状態遷移図から理解され
るように、パイプラインウエイト／段数制御回路８０１
は、命令フェッチステージ制御動作については、３状態
の有限状態マシンとして機能する。

【００７４】図９において、第１の状態は、ＩＤＬＥ状
態である。この状態では、パイプラインウエイト／段数
制御回路８０１は、図２に示されるパイプライン制御回
路に対しては、ｉｆ＿ｗａｉｔ信号及びｆｄ＿ｓｅｌ信
号をアサートしない。内部メモリに記憶されている命令
（以下、内部命令と呼ぶ）がフェッチされている状態に
おいて、この状態になり得る。そして、この状態では、
命令フェッチステージは分割されず、図２において、Ｐ
Ｃ＿ＩＦ２０２の出力は、マルチプレクサ２２０を介し
てＰＣ＿ＩＤ２０３に入力されている。このＩＤＬＥ状
態においては、命令フェッチステージが分割されていな
いため、前述したように、分岐発生時のパイプライン処
理のキャンセルによるペナルティを小さくすることがで
きる。

【００７５】ＩＤＬＥ状態は、特には図示しない命令フ
ェッチモジュールからの外部命令フェッチ信号８０３が
アサートされるまで繰り返される。この外部命令フェッ
チ信号８０３は、外部メモリに記憶されている命令（以
下、外部命令と呼ぶ）に対するフェッチが発生したこと
を示す信号である。

【００７６】そして、外部命令フェッチ信号８０３がア
サートされると共にメモリウエイト回数制御回路８０２
からのｉｆ＿ｗａｉｔｉｎｇ信号がアサートされると、
ＩＤＬＥ状態から第２の状態であるＷＡＩＴ状態への遷
移が発生する。また、外部命令フェッチ信号８０３はア
サートされたがメモリウエイト回数制御回路８０２から
のｉｆ＿ｗａｉｔｉｎｇ信号がアサートされない場合に
は、第３の状態であるＬＡＳＴ状態への遷移が発生す
る。

【００７７】ＷＡＩＴ状態では、パイプラインウエイト
／段数制御回路８０１は、図２に示されるパイプライン
制御回路に対しては、ｉｆ＿ｗａｉｔ信号及びｆｄ＿ｓ
ｅｌ信号の両方をアサートする。

【００７８】このＷＡＩＴ状態は、メモリウエイト回数
制御回路８０２からのｉｆ＿ｗａｉｔｉｎｇ信号がアサ
ートされている時間だけ繰り返される。このｉｆ＿ｗａ
ｉｔｉｎｇ信号は、命令フェッチステージにおいてウエ
イトが挿入されない場合又は１ウエイトが挿入される場
合はアサートされず、ｎ（ｎ≧２）ウエイトが挿入され
る場合はｎ−１命令サイクルの時間だけアサートされ
る。そして、ｉｆ＿ｗａｉｔｉｎｇ信号がネゲートされ
ると、ＷＡＩＴ状態から第３の状態であるＬＡＳＴ状態
への遷移が発生する。

【００７９】ＬＡＳＴ状態においては、パイプラインウ
エイト／段数制御回路８０１は、図２に示されるパイプ
ライン制御回路に対しては、ｆｄ＿ｓｅｌ信号のアサー
トを維持し、ｉｆ＿ｗａｉｔ信号はネゲートする。この
状態において、特には図示しない命令フェッチモジュー
ルは、外部命令をフェッチする。

【００８０】このＬＡＳＴ状態は、特には図示しない命
令デコードモジュールからの分岐発生信号８０５又は特
には図示しない命令フェッチモジュールからの内部命令
フェッチ信号８０４の一方又は両方がネゲートされてお
り、かつ命令フェッチモジュールからの外部命令フェッ
チ信号８０３又はメモリウエイト回数制御回路８０２か
らのｉｆ＿ｗａｉｔｉｎｇ信号の一方又は両方がネゲー
トされている間だけ維持される。ここで、分岐発生信号
８０５は、外部命令である分岐命令が実行された結果分
岐が発生したことを示す信号である。また、内部命令フ
ェッチ信号８０４は、内部メモリに対する命令フェッチ
が発生したことを示す信号である。

【００８１】ＬＡＳＴ状態において、特には図示しない
命令フェッチモジュールにおいて新たな外部命令に対す
るフェッチが発生し、外部命令フェッチ信号８０３がア
サートされると共に、メモリウエイト回数制御回路８０
２からのｉｆ＿ｗａｉｔｉｎｇ信号がアサートされる
と、再びＷＡＩＴ状態への遷移が発生する。

【００８２】以上のように、命令フェッチステージが分
割されていないＩＤＬＥ状態で、外部メモリに対する命
令フェッチが発生した時点において、命令フェッチステ
ージが分割され、図２において、ＰＣ＿ＩＦ２０２の出
力はＰＣ＿Ｆｄ２１４を経由した後にマルチプレクサ２
２０を介してＰＣ＿ＩＤ２０３に入力されるようにな
る。このとき、メモリウエイト回数制御回路８０２から
のｉｆ＿ｗａｉｔｉｎｇ信号がアサートされる場合、即
ち、パイプラインピッチ（＝１命令サイクル）の時間間
隔でアクセスをすることが困難な外部メモリがアクセス
される場合には、ＷＡＩＴ状態において必要なウエイト
状態が生成される（前述した図４参照）。一方、メモリ
ウエイト回数制御回路８０２からのｉｆ＿ｗａｉｔｉｎ
ｇ信号がアサートされない場合、即ち、パイプラインピ
ッチの時間間隔でアクセスをすることができる外部メモ
リがアクセスされる場合には、ＷＡＩＴ状態は介さず
に、ＬＡＳＴ状態への遷移が直接に発生し、命令フェッ
チステージが分割される（前述した図５参照）。そし
て、ＬＡＳＴ状態において、命令フェッチステージが分
割された状態で命令フェッチが行われることによって、
前述したように、分岐発生時以外のタイミングにおい
て、パイプライン処理の性能を向上させることができ
る。

【００８３】前述のＬＡＳＴ状態において、パイプライ
ン処理がキャンセルされた時点、即ち、特には図示しな
い命令デコードモジュールからの分岐発生信号８０５が
アサートされ、かつ特には図示しない命令フェッチモジ
ュールからの内部命令フェッチ信号８０３がアサートさ
れた時点で、ＩＤＬＥ状態への遷移が発生する。この結
果、例えば図１０に示されるように、分岐命令Ａに対す
るＩＤステージが実行された結果分岐が発生し、かつ、
分岐先命令Ｄが内部命令であるならば、ｆｄ＿ｓｅｌ信
号がネゲートされ、命令フェッチステージの分割が解除
される。

【００８４】次に、図８に示されるパイプラインウエイ
ト／段数制御回路８０１によって実行されるメモリアク
セスステージ制御動作について説明する。図１１の状態
遷移図から理解されるように、パイプラインウエイト／
段数制御回路８０１は、メモリアクセスステージ制御動
作についても、命令フェッチステージ制御動作について
と同様、３状態の有限状態マシンとして機能する。

【００８５】まず、ＩＤＬＥ状態では、パイプラインウ
エイト／段数制御回路８０１は、図２に示されるパイプ
ライン制御回路に対しては、ｍａ＿ｗａｉｔ信号及びｍ
ｄ＿ｓｅｌ信号をアサートしない。この状態は、内部メ
モリに対するオペランドアクセスが実行されている状態
である。そして、この状態では、メモリアクセスステー
ジは分割されず、図２において、ＰＣ＿ＭＡ２０５の出
力は、マルチプレクサ２２１を介してＰＣ＿ＷＢ２０６
に入力されている。

【００８６】ＩＤＬＥ状態は、特には図示しないメモリ
アクセス制御回路からの外部メモリアクセス信号８０６
がアサートされるまで繰り返される。この外部メモリア
クセス信号８０６は、外部メモリに記憶されている命令
（以下、外部命令と呼ぶ）に対するフェッチが発生した
ことを示す信号である。この外部メモリアクセス信号８
０６は、外部メモリに対するオペランドアクセスが発生
したことを示す信号である。

【００８７】そして、外部メモリアクセス信号８０６が
アサートされると共にメモリウエイト回数制御回路８０
２からのｍａ＿ｗａｉｔｉｎｇ信号がアサートされる
と、ＩＤＬＥ状態から第２の状態であるＷＡＩＴ状態へ
の遷移が発生する。また、外部メモリアクセス信号８０
６はアサートされたがメモリウエイト回数制御回路８０
２からのｍａ＿ｗａｉｔｉｎｇ信号がアサートされない
場合には、第３の状態であるＬＡＳＴ状態への遷移が発
生する。

【００８８】ＷＡＩＴ状態では、パイプラインウエイト
／段数制御回路８０１は、図２に示されるパイプライン
制御回路に対しては、ｍａ＿ｗａｉｔ信号及びｍｄ＿ｓ
ｅｌ信号の両方をアサートする。図４の例では、(a) 及
び(b) に示されるように、命令サイクル４のタイミング
がこのＷＡＩＴ状態のタイミングである。

【００８９】このＷＡＩＴ状態は、メモリウエイト回数
制御回路８０２からのｍａ＿ｗａｉｔｉｎｇ信号がアサ
ートされている時間だけ繰り返される。このｍａ＿ｗａ
ｉｔｉｎｇ信号は、メモリアクセスステージにおいてウ
エイトが挿入されない場合又は１ウエイトが挿入される
場合はアサートされず、ｎ（ｎ≧２）ウエイトが挿入さ
れる場合はｎ−１命令サイクルの時間だけアサートされ
る。そして、ｍａ＿ｗａｉｔｉｎｇ信号がネゲートされ
ると、ＷＡＩＴ状態から第３の状態であるＬＡＳＴ状態
への遷移が発生する。

【００９０】ＬＡＳＴ状態においては、パイプラインウ
エイト／段数制御回路８０１は、図２に示されるパイプ
ライン制御回路に対しては、ｍｄ＿ｓｅｌ信号のアサー
トを維持し、ｍａ＿ｗａｉｔ信号はネゲートする。この
状態において、特には図示しないメモリアクセスモジュ
ールは、外部メモリに対するオペランドアクセスを実行
する。図４の例では、(a) 及び(b) に示されるように、
命令サイクル５のタイミングが上述のタイミングであ
る。

【００９１】ＬＡＳＴ状態は、特には図示しない命令デ
コードモジュールからの非メモリアクセス発生信号８０
８又は特には図示しないメモリアクセス制御回路からの
内部メモリアクセス信号８０７の一方又は両方がネゲー
トされており、かつメモリアクセス制御回路からの外部
メモリアクセス信号８０６又はメモリウエイト回数制御
回路８０２からのｍａ＿ｗａｉｔｉｎｇ信号の一方又は
両方がネゲートされている間だけ維持される。ここで、
非メモリアクセス命令発生信号８０８は、ロード命令及
びストア命令以外の命令が実行されたことを示す信号で
ある。また、内部メモリアクセス信号８０７は、内部メ
モリへのオペランドアクセスが発生したことを示す信号
である。

【００９２】ＬＡＳＴ状態において、特には図示しない
メモリアクセスモジュールにおいて外部メモリに対する
新たなオペランドアクセスが発生し、外部メモリアクセ
ス信号８０６がアサートされると共に、メモリウエイト
回数制御回路８０２からのｍａ＿ｗａｉｔｉｎｇ信号が
アサートされると、再びＷＡＩＴ状態への遷移が発生す
る。図４の例では、(a) 及び(b) に示されるように、命
令サイクル６のタイミングで再びＷＡＩＴ状態のタイミ
ングとなっている。

【００９３】以上のように、メモリアクセスステージが
分割されていないＩＤＬＥ状態において、外部メモリに
対するオペランドアクセスが発生した時点において、メ
モリアクセスステージが分割され、図２において、ＰＣ
＿ＭＡ２０５の出力はＰＣ＿Ｍｄ２１５を経由した後
に、マルチプレクサ２２１を介してＰＣ＿ＷＢ２０６に
入力されるようになる。そして、ＬＡＳＴ状態におい
て、メモリアクセスステージが分割された状態でオペラ
ンドアクセスが行われる。

【００９４】前述のＬＡＳＴ状態において、内部メモリ
又は外部命令へのオペランドアクセスを発生させない命
令が実行される時点、即ち、特には図示しない命令デコ
ードモジュールからの非メモリアクセス命令発生信号８
０８がアサートされ、かつ特には図示しないメモリアク
セス制御回路からの内部メモリアクセス信号８０７がア
サートされた時点で、ＩＤＬＥ状態への遷移が発生す
る。この結果、例えば図１２に示されるように、外部メ
モリに対するロード命令Ａの次に、比較演算命令Ｂが実
行されることによってメモリアクセスが発生せず、その
次の命令Ｃが内部メモリに対するロード命令であった場
合に、ｍｄ＿ｓｅｌ信号がネゲートされ、メモリアクセ
スステージの分割が解除される。

【００９５】以上説明した実施例では、プログラムカウ
ンタのパイプラインに関するパイプライン制御装置の構
成例につき説明したが、本発明はこれに限られるもので
はなく、例えば、命令のオペコード又はそれをデコード
した制御信号を各モジュールに伝えるためのパイプライ
ン、或いは、命令のオペランドを各モジュールに伝える
ためのパイプラインについても本発明を適用することが
できる。

【００９６】

【発明の効果】本発明によれば、パイプライン処理にお
いて、命令フェッチステージ及びメモリアクセスステー
ジのそれぞれについて、各ステージが分割される状態と
分割されない状態を切替えることが可能となる。この結
果、プロセッサチップに内蔵される内部メモリに対して
命令フェッチ又はオペランドデータのアクセスが発生し
ている場合などにおいては、各ステージが分割されない
状態となることにより、分岐発生時のパイプライン処理
のキャンセルによるペナルティを小さくすることが可能
となる。また、プロセッサチップの外部に接続される外
部メモリに対して命令フェッチ又はオペランドデータの
アクセスが発生している場合などにおいては、各ステー
ジが分割された状態となることにより、分割された命令
フェッチステージ又はメモリアクセスステージが実行さ
れている命令サイクルにおいて、他のステージの処理が
ウエイト状態になる時間を短縮させることができ、分岐
発生時以外のタイミングにおいて、パイプライン処理の
性能を向上させることが可能となる。

【００９７】更に、分岐命令の実行によって分岐が発生
し、かつその分岐に対応する分岐先命令がプロセッサチ
ップに内蔵される内部メモリからフェッチされる時点に
おいて命令フェッチステージの分割が解除されることに
より、また、メモリアクセスを伴わない命令が実行さ
れ、かつその命令に続く命令が実行するメモリアクセス
がプロセッサチップに内蔵される内部メモリに対するも
のであった時点においてメモリアクセスステージの分割
が解除されることにより、パイプライン処理中の有効な
データを失わせることなく、パイプラインの状態を最適
な状態に変更することが可能となる。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明によるパイプライン制御装置の一部の実
施例の構成図である。

【図３】１命令サイクルでアクセス可能なメモリがアク
セスされる場合のパイプライン処理の説明図である。

【図４】パイプラインピッチの時間間隔でアクセスをす
ることが困難な外部メモリがアクセスされる場合のパイ
プライン処理の説明図である。

【図５】パイプラインピッチの時間間隔でアクセスをす
ることができる外部メモリがアクセスされる場合のパイ
プライン処理の説明図である。

【図６】命令フェッチステージが分割されていない場合
において分岐が発生した場合のパイプライン処理の説明
図である。

【図７】命令フェッチステージがＩＦａステージとＦｄ
ステージに分割されている場合において分岐が発生した
場合のパイプライン処理の説明図である。

【図８】パイプラインウエイト／段数制御回路８０１の
周辺構成図である。

【図９】命令フェッチステージ制御動作の状態遷移図で
ある。

【図１０】命令フェッチステージ制御動作のタイミング
チャートである。

【図１１】メモリアクセスステージ制御動作の状態遷移
図である。

【図１２】メモリアクセスステージ制御動作のタイミン
グチャートである。

【図１３】従来のパイプラインプロセッサにおけるパイ
プライン制御装置の一部の構成例を示した図である。

【図１４】パイプライン処理の説明図である。

【図１５】従来のメモリウエイトが発生した場合のパイ
プライン処理の説明図である。

【図１６】従来の命令毎にメモリウエイトが発生した場
合のパイプライン処理の説明図である。

【図１７】従来の外部バスアクセス時のパイプライン処
理の説明図（１ウエイトの場合）である。

【図１８】従来の外部バスアクセス時のパイプライン処
理の説明図（２ウエイトの場合）である。

【符号の説明】

１０１命令フェッチ手段１０２命令デコード手段１０３命令実行手段１０４メモリアクセス手段１０５ライトバック手段１０６命令フェッチステージ分割手段１０７命令フェッチステージ分割制御手段１０８命令アドレス出力ステージウエイト制御手段１０９メモリアクセスステージ分割手段１１０メモリアクセスステージ分割制御手段１１１オペランドアドレス出力ステージウエイト制
御手段２０１アダー（ＰＣ＿ａｄｄｅｒ）２０２第１命令フェッチステージプログラムカウン
タ値保持部（ＰＣ＿ＩＦ２０２）２０３命令デコードステージプログラムカウンタ値
保持部（ＰＣ＿ＩＤ）２０４命令実行ステージプログラムカウンタ値保持
部（ＰＣ＿ＥＸ）２０５メモリアクセスステージプログラムカウンタ値
保持部（ＰＣ＿ＭＡ）２０６ライトバックステージプログラムカウンタ値
保持部（ＰＣ＿ＷＢ）２０７〜２１０、２１６、２１７アンドゲート２１１〜２１３、２１８、２１９オアゲート２１４第２命令フェッチステージプログラムカウン
タ値保持部（ＰＣ＿Ｆｄ）２１５第２メモリアクセスステージプログラムカウ
ンタ値保持部（ＰＣ＿Ｍｄ）２２０、２２１マルチプレクサ８０１パイプラインウエイト／段数制御回路８０２メモリウエイト回数制御回路８０３外部命令フェッチ信号８０４内部命令フェッチ信号８０５分岐発生信号８０６外部メモリアクセス信号８０７内部メモリアクセス信号８０８非メモリアクセス命令発生信号

Claims

【特許請求の範囲】

【請求項１】他のステージと並列に実行することので
きる命令フェッチステージ（ＩＦ）において、メモリ手
段から命令をフェッチする命令フェッチ手段（１０１）
と、他のステージと並列に実行することのできる命令デコー
ドステージ（ＩＤ）において、前記フェッチされた命令
をデコードする命令デコード手段（１０２）と、他のステージと並列に実行することのできる命令実行ス
テージ（ＥＸ）において、前記デコードされた命令を実
行する命令実行手段（１０３）と、他のステージと並列に実行することのできるメモリアク
セスステージ（ＭＡ）において、前記命令実行ステージ
（ＥＸ）において計算されたアドレスに対して前記メモ
リ手段にリード又はライトを行うメモリアクセス手段
（１０４）と、他のステージと並列に実行することのできるライトバッ
クステージ（ＷＢ）において、前記メモリアクセスステ
ージ（ＭＡ）で前記メモリ手段から得られるオペランド
データ又は前記命令実行ステージ（ＥＸ）において処理
されたオペランドデータをレジスタ手段に書き込むライ
トバック手段（１０５）と、前記命令フェッチステージ（ＩＦ）を、命令アドレスを
前記メモリ手段に対して出力する命令アドレス出力ステ
ージ（ＩＦａ）と、前記メモリ手段から前記命令アドレ
スに対応する命令データを入力する命令データ入力ステ
ージ（ＩＦｄ）に分割する命令フェッチステージ分割手
段（１０６）と、を有することを特徴とする可変長パイプライン制御装
置。
【請求項２】前記命令フェッチステージ分割手段（１
０６）が前記命令フェッチステージ（ＩＦ）を分割して
いない状態で、プロセッサチップの外部に接続される外
部メモリに対して命令のフェッチが発生した時点におい
て、前記命令フェッチステージ分割手段（１０６）に対
して前記命令フェッチステージ（ＩＦ）を分割させる命
令フェッチステージ分割制御手段（１０７）を更に有す
る、ことを特徴とする請求項１に記載の可変長パイプライン
制御装置。
【請求項３】前記命令フェッチステージ分割制御手段
（１０７）は、前記命令フェッチステージ（ＩＦ）が分
割されている状態で、分岐命令の実行によって分岐が発
生し、かつ該分岐に対応する分岐先命令がプロセッサチ
ップに内蔵される内部メモリからフェッチされる時点に
おいて、前記命令フェッチステージ分割手段（１０６）
に対して前記命令フェッチステージ（ＩＦ）の分割を解
除させる、ことを特徴とする請求項２に記載の可変長パイプライン
制御装置。
【請求項４】前記命令アドレス出力ステージ（ＩＦ
ａ）を任意の命令サイクル数だけウエイト状態にする命
令アドレス出力ステージウエイト制御手段（１０８）を
更に有する、ことを特徴とする請求項１乃至３の何れか１項に記載の
可変長パイプライン制御装置。
【請求項５】前記命令フェッチ手段（１０１）によっ
て実行される、前記命令アドレス出力ステージ（ＩＦ
ａ）における前記命令アドレスの出力動作と、前記命令
データ入力ステージ（ＩＦｄ）における前記命令データ
の入力動作は、並列に実行される、ことを特徴とする請求項１乃至４の何れか１項に記載の
可変長パイプライン制御装置。
【請求項６】他のステージと並列に実行することので
きる命令フェッチステージ（ＩＦ）において、メモリ手
段から命令をフェッチする命令フェッチ手段（１０１）
と、他のステージと並列に実行することのできる命令デコー
ドステージ（ＩＤ）において、前記フェッチされた命令
をデコードする命令デコード手段（１０２）と、他のステージと並列に実行することのできる命令実行ス
テージ（ＥＸ）において、前記デコードされた命令を実
行する命令実行手段（１０３）と、他のステージと並列に実行することのできるメモリアク
セスステージ（ＭＡ）において、前記命令実行ステージ
（ＥＸ）において計算されたアドレスに対して前記メモ
リ手段にリード又はライトを行うメモリアクセス手段
（１０４）と、他のステージと並列に実行することのできるライトバッ
クステージ（ＷＢ）において、前記メモリアクセスステ
ージ（ＭＡ）で前記メモリ手段から得られるオペランド
データ又は前記命令実行ステージ（ＥＸ）において処理
されたオペランドデータをレジスタ手段に書き込むライ
トバック手段（１０５）と、前記命令フェッチ手段（１０１）、前記命令デコード手
段（１０２）、前記命令実行手段（１０３）、前記メモ
リアクセス手段（１０４）、及び前記ライトバック手段
（１０５）が使用するデータをそれぞれ順次保持するも
のであって、命令フェッチステージデータ保持手段、命
令デコードステージデータ保持手段、命令実行ステージ
データ保持手段、メモリアクセスステージデータ保持手
段、及びライトバックステージデータ保持手段から構成
されるパイプラインと、前記命令フェッチステージデータ保持手段を、命令アド
レスを前記メモリ手段に対して出力するステージである
命令アドレス出力ステージ（ＩＦａ）で使用されるデー
タを保持する命令アドレス出力ステージデータ保持手段
と、前記メモリ手段から前記命令アドレスに対応する命
令データを入力するステージである命令データ入力ステ
ージ（ＩＦｄ）で使用されるデータを保持する命令デー
タ入力ステージデータ保持手段に分割する命令フェッチ
ステージ分割手段（１０６）と、を有することを特徴とする可変長パイプライン制御装
置。
【請求項７】前記命令フェッチステージ分割手段（１
０６）が前記命令フェッチステージデータ保持手段を分
割していない状態で、プロセッサチップの外部に接続さ
れる外部メモリに対して命令のフェッチが発生した時点
において、前記命令フェッチステージ分割手段（１０
６）に対して前記命令フェッチステージデータ保持手段
を分割させる命令フェッチステージ分割制御手段（１０
７）を更に有する、ことを特徴とする請求項６に記載の可変長パイプライン
制御装置。
【請求項８】前記命令フェッチステージ分割制御手段
（１０７）は、前記命令フェッチステージ保持手段が分
割されている状態で、分岐命令の実行によって分岐が発
生し、かつ該分岐に対応する分岐先命令がプロセッサチ
ップに内蔵される内部メモリからフェッチされる時点に
おいて、前記命令フェッチステージ分割手段（１０６）
に対して前記命令フェッチステージデータ保持手段の分
割を解除させる、ことを特徴とする請求項７に記載の可変長パイプライン
制御装置。
【請求項９】前記命令アドレス出力ステージデータ保
持手段に対して、該手段が保持するデータの出力動作を
任意の命令サイクル数だけウエイトさせる命令アドレス
出力ステージウエイト制御手段（１０８）を更に有す
る、ことを特徴とする請求項６乃至８の何れか１項に記載の
可変長パイプライン制御装置。
【請求項１０】前記パイプラインが保持するデータ
は、プログラムカウンタ値である、ことを特徴とする請求項６乃至９の何れか１項に記載の
可変長パイプライン制御装置。
【請求項１１】他のステージと並列に実行することの
できる命令フェッチステージ（ＩＦ）において、メモリ
手段から命令をフェッチする命令フェッチ手段（１０
１）と、他のステージと並列に実行することのできる命令デコー
ドステージ（ＩＤ）において、前記フェッチされた命令
をデコードする命令デコード手段（１０２）と、他のステージと並列に実行することのできる命令実行ス
テージ（ＥＸ）において、前記デコードされた命令を実
行する命令実行手段（１０３）と、他のステージと並列に実行することのできるメモリアク
セスステージ（ＭＡ）において、前記命令実行ステージ
（ＥＸ）において計算されたアドレスに対して前記メモ
リ手段にリード又はライトを行うメモリアクセス手段
（１０４）と、他のステージと並列に実行することのできるライトバッ
クステージ（ＷＢ）において、前記メモリアクセスステ
ージ（ＭＡ）で前記メモリ手段から得られるオペランド
データ又は前記命令実行ステージ（ＥＸ）において処理
されたオペランドデータをレジスタ手段に書き込むライ
トバック手段（１０５）と、前記メモリアクセスステージ（ＭＡ）を、オペランドア
ドレスを前記メモリ手段に対して出力するオペランドア
ドレス出力ステージ（Ｍａ）と、前記メモリ手段に対し
て前記オペランドアドレスに対応するオペランドデータ
をリード又はライトするオペランドデータリード／ライ
トステージ（Ｍｄ）に分割するメモリアクセスステージ
分割手段（１０９）と、を有することを特徴とする可変長パイプライン制御装
置。
【請求項１２】前記メモリアクセスステージ分割手段
（１０９）が前記メモリアクセスステージ（ＭＡ）を分
割していない状態で、プロセッサチップの外部に接続さ
れる外部メモリに対して前記オペランドデータのアクセ
スが発生した時点において、前記メモリアクセスステー
ジ分割手段（１０９）に対して前記メモリアクセスステ
ージ（ＭＡ）を分割させるメモリアクセスステージ分割
制御手段（１１０）を更に有する、ことを特徴とする請求項１１に記載の可変長パイプライ
ン制御装置。
【請求項１３】前記メモリアクセスステージ分割制御
手段（１１０）は、前記メモリアクセスステージ（Ｍ
Ａ）が分割されている状態で、メモリアクセスを伴わな
い命令が実行され、かつ該命令に続く命令が実行するメ
モリアクセスがプロセッサチップに内蔵される内部メモ
リに対するものであった時点において、前記メモリアク
セスステージ分割手段（１０９）に対して前記メモリア
クセスステージ（ＭＡ）の分割を解除させる、ことを特徴とする請求項１２に記載の可変長パイプライ
ン制御装置。
【請求項１４】前記オペランドアドレス出力ステージ
（Ｍａ）を任意の命令サイクル数だけウエイト状態にす
るオペランドアドレス出力ステージウエイト制御手段
（１１１）を更に有する、ことを特徴とする請求項１１乃至１３の何れか１項に記
載の可変長パイプライン制御装置。
【請求項１５】前記メモリアクセス手段（１０４）に
よって実行される、前記オペランドアドレス出力ステー
ジ（Ｍａ）における前記オペランドアドレスの出力動作
と、前記オペランドデータリード／ライトステージ（Ｍ
ｄ）における前記オペランドデータのリード又はライト
動作は、並列に実行される、ことを特徴とする請求項１１乃至１４の何れか１項に記
載の可変長パイプライン制御装置。
【請求項１６】他のステージと並列に実行することの
できる命令フェッチステージ（ＩＦ）において、メモリ
手段から命令をフェッチする命令フェッチ手段（１０
１）と、他のステージと並列に実行することのできる命令デコー
ドステージ（ＩＤ）において、前記フェッチされた命令
をデコードする命令デコード手段（１０２）と、他のステージと並列に実行することのできる命令実行ス
テージ（ＥＸ）において、前記デコードされた命令を実
行する命令実行手段（１０３）と、他のステージと並列に実行することのできるメモリアク
セスステージ（ＭＡ）において、前記命令実行ステージ
（ＥＸ）において計算されたアドレスに対して前記メモ
リ手段にリード又はライトを行うメモリアクセス手段
（１０４）と、他のステージと並列に実行することのできるライトバッ
クステージ（ＷＢ）において、前記メモリアクセスステ
ージ（ＭＡ）で前記メモリ手段から得られるオペランド
データ又は前記命令実行ステージ（ＥＸ）において処理
されたオペランドデータをレジスタ手段に書き込むライ
トバック手段（１０５）と、前記命令フェッチ手段（１０１）、前記命令デコード手
段（１０２）、前記命令実行手段（１０３）、前記メモ
リアクセス手段（１０４）、及び前記ライトバック手段
（１０５）が使用するデータをそれぞれ順次保持するも
のであって、命令フェッチステージデータ保持手段、命
令デコードステージデータ保持手段、命令実行ステージ
データ保持手段、メモリアクセスステージデータ保持手
段、及びライトバックステージデータ保持手段から構成
されるパイプラインと、前記メモリアクセスステージデータ保持手段を、オペラ
ンドアドレスを前記メモリ手段に対して出力するステー
ジであるオペランドアドレス出力ステージ（Ｍａ）で使
用されるデータを保持するオペランドアドレス出力ステ
ージデータ保持手段と、前記メモリ手段に対して前記オ
ペランドアドレスに対応するオペランドデータをリード
又はライトするステージであるオペランドデータリード
／ライトステージ（Ｍｄ）で使用されるデータを保持す
るオペランドデータリード／ライトステージデータ保持
手段に分割するメモリアクセスステージ分割手段（１０
９）と、を有することを特徴とする可変長パイプライン制御装
置。
【請求項１７】前記メモリアクセスステージ分割手段
（１０９）が前記メモリアクセスステージデータ保持手
段を分割していない状態で、プロセッサチップの外部に
接続される外部メモリに対して前記オペランドデータの
アクセスが発生した時点において、前記メモリアクセス
ステージ分割手段（１０９）に対して前記メモリアクセ
スステージデータ保持手段を分割させるメモリアクセス
ステージ分割制御手段（１１０）を更に有する、ことを特徴とする請求項１６に記載の可変長パイプライ
ン制御装置。
【請求項１８】前記メモリアクセスステージ分割制御
手段（１１０）は、前記メモリアクセスステージ保持手
段が分割されている状態で、メモリアクセスを伴わない
命令が実行され、かつ該命令に続く命令が実行するメモ
リアクセスがプロセッサチップに内蔵される内部メモリ
に対するものであった時点において、前記メモリアクセ
スステージ分割手段（１０９）に対して前記メモリアク
セスステージデータ保持手段の分割を解除させる、ことを特徴とする請求項１７に記載の可変長パイプライ
ン制御装置。
【請求項１９】前記オペランドアドレス出力ステージ
データ保持手段に対して、該手段が保持するデータの出
力動作を任意の命令サイクル数だけウエイトさせるオペ
ランドアドレス出力ステージウエイト制御手段（１１
１）を更に有する、ことを特徴とする請求項１６乃至１８の何れか１項に記
載の可変長パイプライン制御装置。
【請求項２０】前記パイプラインが保持するデータ
は、プログラムカウンタ値である、ことを特徴とする請求項１６乃至１９の何れか１項に記
載の可変長パイプライン制御装置。
【請求項２１】他のステージと並列に実行することの
できる命令フェッチステージ（ＩＦ）において、メモリ
手段から命令をフェッチする命令フェッチ手段（１０
１）と、他のステージと並列に実行することのできる命令デコー
ドステージ（ＩＤ）において、前記フェッチされた命令
をデコードする命令デコード手段（１０２）と、他のステージと並列に実行することのできる命令実行ス
テージ（ＥＸ）において、前記デコードされた命令を実
行する命令実行手段（１０３）と、他のステージと並列に実行することのできるメモリアク
セスステージ（ＭＡ）において、前記命令実行ステージ
（ＥＸ）において計算されたアドレスに対して前記メモ
リ手段にリード又はライトを行うメモリアクセス手段
（１０４）と、他のステージと並列に実行することのできるライトバッ
クステージ（ＷＢ）において、前記メモリアクセスステ
ージ（ＭＡ）で前記メモリ手段から得られるオペランド
データ又は前記命令実行ステージ（ＥＸ）において処理
されたオペランドデータをレジスタ手段に書き込むライ
トバック手段（１０５）と、前記命令フェッチステージ（ＩＦ）を、命令アドレスを
前記メモリ手段に対して出力する命令アドレス出力ステ
ージ（ＩＦａ）と、前記メモリ手段から前記命令アドレ
スに対応する命令データを入力する命令データ入力ステ
ージ（ＩＦｄ）に分割する命令フェッチステージ分割手
段（１０６）と、前記メモリアクセスステージ（ＭＡ）を、オペランドア
ドレスを前記メモリ手段に対して出力するオペランドア
ドレス出力ステージ（Ｍａ）と、前記メモリ手段に対し
て前記オペランドアドレスに対応するオペランドデータ
をリード又はライトするオペランドデータリード／ライ
トステージ（Ｍｄ）に分割するメモリアクセスステージ
分割手段（１０９）と、を有することを特徴とする可変長パイプライン制御装
置。
【請求項２２】前記命令フェッチステージ分割手段
（１０６）が前記命令フェッチステージ（ＩＦ）を分割
していない状態で、プロセッサチップの外部に接続され
る外部メモリに対して命令のフェッチが発生した時点に
おいて、前記命令フェッチステージ分割手段（１０６）
に対して前記命令フェッチステージ（ＩＦ）を分割させ
る命令フェッチステージ分割制御手段（１０７）を更に
有する、ことを特徴とする請求項２１に記載の可変長パイプライ
ン制御装置。
【請求項２３】前記命令フェッチステージ分割制御手
段（１０７）は、前記命令フェッチステージ（ＩＦ）が
分割されている状態で、分岐命令の実行によって分岐が
発生し、かつ該分岐に対応する分岐先命令がプロセッサ
チップに内蔵される内部メモリからフェッチされる時点
において、前記命令フェッチステージ分割手段（１０
６）に対して前記命令フェッチステージ（ＩＦ）の分割
を解除させる、ことを特徴とする請求項２２に記載の可変長パイプライ
ン制御装置。
【請求項２４】前記メモリアクセスステージ分割手段
（１０９）が前記メモリアクセスステージ（ＭＡ）を分
割していない状態で、プロセッサチップの外部に接続さ
れる外部メモリに対して前記オペランドデータのアクセ
スが発生した時点において、前記メモリアクセスステー
ジ分割手段（１０９）に対して前記メモリアクセスステ
ージ（ＭＡ）を分割させるメモリアクセスステージ分割
制御手段（１１０）を更に有する、ことを特徴とする請求項２１乃至２３の何れか１項に記
載の可変長パイプライン制御装置。
【請求項２５】前記メモリアクセスステージ分割制御
手段（１１０）は、前記メモリアクセスステージ（Ｍ
Ａ）が分割されている状態で、メモリアクセスを伴わな
い命令が実行され、かつ該命令に続く命令が実行するメ
モリアクセスがプロセッサチップに内蔵される内部メモ
リに対するものであった時点において、前記メモリアク
セスステージ分割手段（１０９）に対して前記メモリア
クセスステージ（ＭＡ）の分割を解除させる、ことを特徴とする請求項２４に記載の可変長パイプライ
ン制御装置。
【請求項２６】前記命令アドレス出力ステージ（ＩＦ
ａ）を任意の命令サイクル数だけウエイト状態にする命
令アドレス出力ステージウエイト制御手段（１０８）
と、前記オペランドアドレス出力ステージ（Ｍａ）を任意の
命令サイクル数だけウエイト状態にするオペランドアド
レス出力ステージウエイト制御手段（１１１）と、を更に有することを特徴とする請求項２１乃至２５の何
れか１項に記載の可変長パイプライン制御装置。
【請求項２７】前記命令フェッチ手段（１０１）によ
って実行される、前記命令アドレス出力ステージ（ＩＦ
ａ）における前記命令アドレスの出力動作と、前記命令
データ入力ステージ（ＩＦｄ）における前記命令データ
の入力動作は、並列に実行され、前記メモリアクセス手
段（１０４）によって実行される、前記オペランドアド
レス出力ステージ（Ｍａ）における前記オペランドアド
レスの出力動作と、前記オペランドデータリード／ライ
トステージ（Ｍｄ）における前記オペランドデータのリ
ード又はライト動作は、並列に実行される、ことを特徴とする請求項２１乃至２６の何れか１項に記
載の可変長パイプライン制御装置。
【請求項２８】他のステージと並列に実行することの
できる命令フェッチステージ（ＩＦ）において、メモリ
手段から命令をフェッチする命令フェッチ手段（１０
１）と、他のステージと並列に実行することのできる命令デコー
ドステージ（ＩＤ）において、前記フェッチされた命令
をデコードする命令デコード手段（１０２）と、他のステージと並列に実行することのできる命令実行ス
テージ（ＥＸ）において、前記デコードされた命令を実
行する命令実行手段（１０３）と、他のステージと並列に実行することのできるメモリアク
セスステージ（ＭＡ）において、前記命令実行ステージ
（ＥＸ）において計算されたアドレスに対して前記メモ
リ手段にリード又はライトを行うメモリアクセス手段
（１０４）と、他のステージと並列に実行することのできるライトバッ
クステージ（ＷＢ）において、前記メモリアクセスステ
ージ（ＭＡ）で前記メモリ手段から得られるオペランド
データ又は前記命令実行ステージ（ＥＸ）において処理
されたオペランドデータをレジスタ手段に書き込むライ
トバック手段（１０５）と、前記命令フェッチ手段（１０１）、前記命令デコード手
段（１０２）、前記命令実行手段（１０３）、前記メモ
リアクセス手段（１０４）、及び前記ライトバック手段
（１０５）が使用するデータをそれぞれ順次保持するも
のであって、命令フェッチステージデータ保持手段、命
令デコードステージデータ保持手段、命令実行ステージ
データ保持手段、メモリアクセスステージデータ保持手
段、及びライトバックステージデータ保持手段から構成
されるパイプラインと、前記命令フェッチステージデータ保持手段を、命令アド
レスを前記メモリ手段に対して出力するステージである
命令アドレス出力ステージ（ＩＦａ）で使用されるデー
タを保持する命令アドレス出力ステージデータ保持手段
と、前記メモリ手段から前記命令アドレスに対応する命
令データを入力するステージである命令データ入力ステ
ージ（ＩＦｄ）で使用されるデータを保持する命令デー
タ入力ステージデータ保持手段に分割する命令フェッチ
ステージ分割手段（１０６）と、前記メモリアクセスステージデータ保持手段を、オペラ
ンドアドレスを前記メモリ手段に対して出力するステー
ジであるオペランドアドレス出力ステージ（Ｍａ）で使
用されるデータを保持するオペランドアドレス出力ステ
ージデータ保持手段と、前記メモリ手段に対して前記オ
ペランドアドレスに対応するオペランドデータをリード
又はライトするステージであるオペランドデータリード
／ライトステージ（Ｍｄ）で使用されるデータを保持す
るオペランドデータリード／ライトステージデータ保持
手段に分割するメモリアクセスステージ分割手段（１０
９）と、を有することを特徴とする可変長パイプライン制御装
置。
【請求項２９】前記命令フェッチステージ分割手段
（１０６）が前記命令フェッチステージデータ保持手段
を分割していない状態で、プロセッサチップの外部に接
続される外部メモリに対して命令のフェッチが発生した
時点において、前記命令フェッチステージ分割手段（１
０６）に対して前記命令フェッチステージデータ保持手
段を分割させる命令フェッチステージ分割制御手段（１
０７）を更に有する、ことを特徴とする請求項２８に記載の可変長パイプライ
ン制御装置。
【請求項３０】前記命令フェッチステージ分割制御手
段（１０７）は、前記命令フェッチステージ保持手段が
分割されている状態で、分岐命令の実行によって分岐が
発生し、かつ該分岐に対応する分岐先命令がプロセッサ
チップに内蔵される内部メモリからフェッチされる時点
において、前記命令フェッチステージ分割手段（１０
６）に対して前記命令フェッチステージデータ保持手段
の分割を解除させる、ことを特徴とする請求項２９に記載の可変長パイプライ
ン制御装置。
【請求項３１】前記メモリアクセスステージ分割手段
（１０９）が前記メモリアクセスステージデータ保持手
段を分割していない状態で、プロセッサチップの外部に
接続される外部メモリに対して前記オペランドデータの
アクセスが発生した時点において、前記メモリアクセス
ステージ分割手段（１０９）に対して前記メモリアクセ
スステージデータ保持手段を分割させるメモリアクセス
ステージ分割制御手段（１１０）を更に有する、ことを特徴とする請求項２８乃至３０の何れか１項に記
載の可変長パイプライン制御装置。
【請求項３２】前記メモリアクセスステージ分割制御
手段（１１０）は、前記メモリアクセスステージ保持手
段が分割されている状態で、メモリアクセスを伴わない
命令が実行され、かつ該命令に続く命令が実行するメモ
リアクセスがプロセッサチップに内蔵される内部メモリ
に対するものであった時点において、前記メモリアクセ
スステージ分割手段（１０９）に対して前記メモリアク
セスステージデータ保持手段の分割を解除させる、ことを特徴とする請求項３１に記載の可変長パイプライ
ン制御装置。
【請求項３３】前記命令アドレス出力ステージデータ
保持手段に対して、該手段が保持するデータの出力動作
を任意の命令サイクル数だけウエイトさせる命令アドレ
ス出力ステージウエイト制御手段（１０８）と、前記オペランドアドレス出力ステージデータ保持手段に
対して、該手段が保持するデータの出力動作を任意の命
令サイクル数だけウエイトさせるオペランドアドレス出
力ステージウエイト制御手段（１１１）と、を更に有することを特徴とする請求項２８乃至３２の何
れか１項に記載の可変長パイプライン制御装置。
【請求項３４】前記パイプラインが保持するデータ
は、プログラムカウンタ値である、ことを特徴とする請求項２８乃至３３の何れか１項に記
載の可変長パイプライン制御装置。