KR100237642B1 - 파이프라인 정지회로를 구비한 프로세서 - Google Patents

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Abstract

본 발명은 컴퓨터와 같은 연산 시스템에서 외부 메모리를 사용하여 처리속도가 저하되는 것을 방지하는 기술에 관한 것으로, 종래의 프로세서에서는 외부 메모리를 사용하는 경우 또는 동작속도가 느린 내부 메모리를 사용하는 경우 파이프라인을 수행하는데 많은 시간이 소요되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 파이프라인 프로세서에서 명령어 페치와 오퍼런드 페치상태에서 파이프라인을 일시적으로 정지시키고 데이터가 준비된 후 정지된 파이프라인을 복원시킬 수 있도록 외부프로그램선택신호(EPS) 및 외부데이터선택신호(EDS), 외부메모리 준비완료신호(EXT-READY)의 입력조건에 따라 프로그램대기신호(PWait) 및 데이터대기신호(DWait)의 출력로직을 변화시키는 대기신호 생성부(11)를 추가하고, 각각의 제어신호가 대기신호에 의해 액티브되어 각 블록이 일시적으로 동작을 중지하게 함으로써 파이프라인을 보다 효율적으로 수행할 수 있다.

Description

파이프라인 정지회로를 구비한 프로세서
제1(a)도 내지 제1(g)도는 일반적인 4단계 파이프라인의 타이밍도.
제1(h)도는 일반적인 4단계 파이프라인의 개념도.
제2도는 본 발명의 적용되는 프로세서와 외부메모리의 관계를 보인 블록도.
제3도는 본 발명의 파이프라인 정지회로를 구비한 프로세서 내부 블록도.
제4(a)도 내지 제4(i)도는 외부 데이터 요구시 파이프라인의 정지 타이밍도.
제5(a)도 내지 제5(i)도는 외부 프로그램 요구시 파이프라인의 정지 타이밍도.
제6(a)도 내지 제6(j)도는 외부 프로그램 및 데이터 요구시 파이프라인의 정지 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 외부데이터 입력제어부 2 : 명령어 페치부
3 : 명령어 복호화부 4 : 제어신호 출력부
5 : 프로그램어드레스 생성부 6 : 롬
7 : 내외메모리 관리부 8 : 램
9 : 외부프로그램선택신호 출력부 10 : 데이터 선택부
11 : 대기신호 생성부 12 : 관리부
100 : 프로세서 101 : 외부프로그램용 메모리
102 : 외부데이터용 메모리
본 발명은 컴퓨터와 같은 연산 시스템에서 외부 메모리를 사용하여 처리속도가 저하되는 것을 방지하는 기술에 관한 것으로, 특히 프로세서 내부에서 일시적으로 파이프라인(PIPE LINE)의 실행을 정지시킨 후 외부 메모리의 데이터가 준비될 때 저장된 파이프 라인의 실행을 다시 복원시키는데 적당하도록 한 파이프라인 정지회로를 구비한 프로세서에 관한 것이다.
제1(a)도 내지 제1(g)도는 일반적인 4단계 파이프라인의 실행 타이밍을 보인 것이고, 제1(h)도는 일반적인 파이프라인의 4단계 파이프라인의 개념도를 보인 것으로 이를 참조하여 일반적인 프로세서의 파이프라인의 실행 과정을 설명하면 다음과 같다.
통상적으로, 프로세서내에서의 파이프라인은 프로세서의 동작속도를 증가시키면서 프로세서 내부에서 상호 충돌이 발생하지 않도록 하는 연산 방법의 하나로서 4단계의 예를 들면 명령어 페치(Instruction Fetch) → 디코드 → 오퍼런드 페치(콘트롤신호 생성) → 수행(Excution)으로 이루어진다.
제1(h)도에서와 같이 제1명령어(IN1)의 페치 이후에 그 제1명령어(IN1)의 디코딩 수행되는 순간 새로운 제2명령어(IN2)가 페치되므로 각각의 상태는 독립적으로 수행되어 상태충돌이 발생되지 않는다.
제1(a)도-제1(g)도를 제1(h)도와 관련시켜 설명하면, 제1(a)도와 같이 프로그램 어드레스가 발생하여 제1(c)도와 같이 프로그램 데이터가 준비되는 단계를 명령어 페치 단계로 볼 수 있고, 출력(PLA OUT)이 발생하는 단계를 제1(f)도의 디코딩단계로 볼 수 있다. 오퍼런드 페치단계에서는 (f)의 콘트롤코드를 근거로 발생하므로 콘트롤코드 생성단계와 동일한 단계이며, (g)의 수행단계는 콘트롤신호에 따라 다음 사이클에서 이루어진다.
이와 같은 경우, 프로세서 내부의 프로그램용 메모리와 데이터 메모리의 동작속도는 각각의 파이프라인 단게내에서 수행될 수 있을만큼 충분히 빠르므로 파이프라인을 정지시킬 필요가 없다. 그러나, 외부(External) 메모리의 동작속도는 파이프라인의 처리동작을 유지할 수 있을 정도로 충분하게 빠르지 않기 때문에 파이프라인의 처리동작을 정지시켜야 하고, 비록 내부 메모리일 지라도 동작속도가 느린 경우에는 파이프라인의 처리동작을 정지시켜야 한다.
이와 같이 종래의 프로세서에서는 외부 메모리를 사용하는 경우 또는 동작속도가 느린 내부 메모리를 사용하는 경우 파이프라인을 수행하는데 많은 시간이 소요되는 결함이 있었다.
따라서, 본 발명은 프로세서 내부에서 일시적으로 파이프라인의 실행을 정지시킨 후 외부 메모리의 데이터가 준비될 때 저장된 파이프라인의 실행을 다시 복원시킬 수 있도록 웨이트신호 생성블록을 추가하고, 각각의 콘트롤신호가 대기신호에 따라 동작되지 않도록 유도하는 파이프라인 정지회로를 구비한 프로세서를 제공함에 있다.
제3도는 본 발명 파이프라인 정지회로를 구비한 프로세서의 내부 블록도로서 이에 도시한 바와 같이, 외부메모리 준비완료신호(EXT-READY), 외부프로그램요구신호(EPR), 데이터대기신호(DWait)의 입력조건이 만족될 때 외부데이터(ED)가 프로그램데이터버스(PDBUS)에 실리도록 제어하는 외부데이터 입력제어부(1)와; 프로그램대기신호(PWait) 및 데이터대기신호(DWait)의 입력조건이 만족될 때 상기 프로그램데이터버스(PDBUS)를 통해 명령어(INST)를 페치하는 명령어 페치부(2)와; 상기 페치된 명령어(INST)를 디코딩하여 프로그램어드레스출력신호(PC PLAOUT), 메모리관리출력신호(MMU PLAOUT), 관리부출력신호(EXE PLAOUT)를 출력하는 명령어 복호화부(3)와; 프로그램대기신호(PWait) 및 데이터대기신호(DWait)의 입력조건에 따라 프로그램어드레스출력신호(PC PLAOUT), 메모리관리출력신호(MMU PLAOUT), 관리부출력신호(EXE PLAOUT)를 페치하여 프로그램어드레스 생성부(5)에 프로그램어드레스생성제어신호(PCCTL)를 공급하고 내외메모리 관리부(7)에 메모리관리 제어신호(MMCTL)를 공급하는 제어신호 출력부(4)와; 롬어드레스(ROM-Add)를 발생하는 프로그램어드레스 생성부(5) 및 그 롬어드레스(ROM-Add)를 공급받아 상기 외부데이터 입력제어부(1)에 롬데이터(ROM-Data)를 공급하는 롬(6)과; 램(8)에 어드레스(RAM-Add)를 공급함과 아울러, 외부데이터요구신호(EDR), 외부프로그램요구신호(EPR)를 발생하는 내외메모리 관리부(7)와; 상기 외부데이터요구신호(EDR), 외부프로그램요구신호(EPR)의 입력조건에 따라 외부프로그램선택신호(EPS)를 발생하는 외부프로그램선택신호 출력부(9)와; 외부데이터요구신호(EDR) 및 외부메모리 준비완료신호(EXT-READY)의 입력조건에 따라 내부의 램데이터(RAM-Data)나 외부데이터(ED)를 데이터버스(DBUS)를 통해 상기 내외메모리 관리부(7)측으로 출력하는 데이터 선택부(10)와; 외부프로그램선택신호(EPS) 및 외부데이터선택신호(EDS), 외부메모리 준비완료신호(EXT-READY)의 입력조건에 따라 프로그램대기신호(PWait) 및 데이터대기신호(DWait)의 출력로직을 변화시키는 대기신호 생성부(11)로 구성한 것으로 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제2도, 제4도 내지 제6도를 참조하여 상세히 설명하면 다음과 같다.
제2도에서와 같이, 프로세서(100)에서 외부의 프로그램이나 데이터를 필요로 하는 경우 그 프로세서(100)는 외부의 프로그램이 저장되어 있는 외부프로그램용 메모리(101)에 외부프로그램선택신호(EPS)를 출력하거나, 외부 데이터가 저장되어 있는 외부데이터용 메모리(102)에 외부데이터선택신호(EDS)를 출력한다.
이때, 선택된 메모리는 데이터 전송 준비가 완료될때까지 준비신호(READY)를 “로우”상태로 유지하다가 데이터 전송 준비가 완료되면 상기 준비신호(REDAY)를 “하이”로 유지하면서 그 준비된 데이터를 데이터버스(DBUS)에 송출하고, 상기 프로세서(100)에서 그 데이터를 페치해가면 상기 준비신호(READY)를 다시 “로우”상태로 출력한다.
그런데, 상기 외부 메모리 즉, 외부프로그램용 메모리(101)나 외부데이터용 메모리(102)는 상기 프로세서보다 동작속도가 늦으므로 그 메모리(101),(102)에서 송출할 데이터를 준비할때까지 프로세서(100)의 내부는 정지상태를 유지하여야 정상적인 데이터 통신이 이루어진다.
이하, 제3 내지 제6도를 참조하여 상기 프로세서(100) 내부의 작용을 세가지 모드로 분류하여 상세히 설명한다.
첫째, 외부 데이터를 요구하는 경우 제4도의 타이밍도를 참조하여 설명하면 다음과 같다.
플립플롭(FF3)에서 출력되는 메모리관리 제어신호(MMCTL)가 데이터 메모리를 읽는 신호로 설정되어 내외메모리 관리부(7)에서 어드레스를 조사해본 결과 외부메모리 읽는 신호로 판정되면 외부데이터요구신호(EDR)를 “하이”로 출력하여 이 신호(EDR)가 그대로 외부데이터선택신호(EDS)로 출력됨과 아울러, 다른 한편으로는 대기신호 생성부(11)에 전달되어 여기서 다음의 표 1과 같은 처리과정 즉, 데이터대기신호(DWait)를 생성하는 과정을 통해 그 데이터대기신호(DWait)가 “하이”상태로 출력된다.
[표 1]
상기 데이터대기신호(DWait)는 앤드게이트(AD2)를 통해 플립플롭(FF1)에 공급되고, 오아게이트(OR1) 및 앤드게이트(AD3)를 통해 플립플롭(FF2),(FF3)에 공급되며, 앤드게이트(AD6)를 통해 플립플롭(FF4)에 공급되어 그들이 각기 비동작상태로 되므로 이들로부터 각기 출력되던 명령어(INST), 프로그램어드레스 생성제어신호(PCCTL), 메모리관리 제어신호(MMCTL), 수행제어신호(EXCTL)가 차단되고, 이로 인하여 상기 데어터대기신호(DWait)가 다시 "로우"상태로 전이될때까지 프로그램어드레스 생성부(5) 및 관리부(12)의 동작이 중지된다.
다만, 상기 내외메모리 관리부(7)는 상기 대기신호 생성부(11)의 입력신호를 생성하므로 현재의 상태를 유지하고 있어야 한다. 이때, 상기 외부데이터선택신호(EDS)가 액티브되는 것에 의해 제2도의 외부프로그램용 메모리(101)가 반응하여 준비신호(REDAY)를 “하이”로 유지하면서 준비된 데이터를 데어터버스(DBUS)에 송출하였다면 이에 의해 외부데이터(ED)와 외부메모리 준비완료신호(EXT-READY)가 액티브상태로 전환되고, 그 준비완료신호(EXT-READY)가 상기 대기신호 생성부(11)에 공급되어 상기 표 1의 처리과정을 통해 데어터대기신호(DWait)가 “로우”상태로 된다.
이때까지 정지상태에 있던 파이프라인은 다시 정상 동작상태로 환원되어 상기 각각의 제어신호 즉, 프로그램어드레스 생성제어신호(PCCTL), 메모리관리제어신호 (MMCTL), 수행제어신호(EXCTL)들이 정상적으로 동작된다. 따라서, 전체적인 동작은 제4도의 타이밍으로 되어 파이프라인은 충돌없이 정지하였다가 다시 동작할 수 있게 된다. 이때, 상기 외부데이터(ED)가 멀티플렉서(MUX3)를 통해 데이터버스(DBUS)에 실리게 된다.
둘째, 외부 프로그램을 요구하는 경우 제5도의 타이밍도를 참조하여 설명하면 다음과 같다.
상기 프로그램어드레스 생성부(5)에서 롬어드레스(ROM-Add)가 출력될 때 내외메모리 관리부(7)는 그 롬어드레스(ROM-Add)가 내부의 롬(6)에 대한 억세스 요구인지 외부프로그램용 메모리(101)에 대한 억세스 요구인지를 검사하여 외부메모리에 대한 억세스요구로 판명되면 외부프로그램요구신호(EPR)를 “하이”로 출력하여 상기 외부프로그램선택신호(EPS)가 액티브되고, 그 외부프로그램요구신호(EPR)가 다른 한편으로는 상기 대기신호 생성부(11)에 공급되어 여기서 다음의 표 2과 같은 처리과정 즉, 프로그램대기신호(PWait)를 생성하는 과정을 통해 그 프로그램대기신호 (PWait)가“하이”상태로 출력된다.
[표 2]
이때는 명령어 페치단계에서 발생하는 대기상태이므로 제5도에서 명령어(IN1)가 실행되어도 별다른 문제가 발생되지 않으며, 파이프라인 정지를 요구하는 부분은 명령어 페치, 디코딩동작을 정지시키면 된다.
상기 프로그램대기신호(PWait)가 “하이”로 되면 이에 의해 앤드게이트(AD2)에서 공급되는 플립플롭(FF1)의 클럭신호가 “로우”로 되어 명령어 페치동작이 금지되고, 이때, 상기 오아게이트(OR1)에서 “하이” 신호가 출력되어 앤드게이트(AD3)에서 “로우” 신호가 출력되므로 디코딩된 형태의 프로그램어드레스출력신호(PC PLAOUT)와 메모리관리출력신호(MMU PLAOUT)가 플립플롭(FF2),(FF3)으로 전달되는 것이 방지되어 디코드 수행단계도 정지된다. 이때에는 상기 프로그램어드레스 생성제어신호(PCCTL)를 인액티브시켜 프로그램어드레스가 변경되지 않도록 상기 프로그램어드레스 생성부(5)를 제어한다.
제2도에서와 같이 외부프로그램용 메모리(101)가 선택되고, 이의 출력데이터(D)와 준비신호(REDAY)를 각각 엑티브시키면 제3도에서 상기 외부데이터(ED)와 외부메모리 준비완료신호(EXT-READY)가 액티브되고, 그 외부메모리 준비완료신호(EXT-READY)는 상기 대기신호 생성부(11)에 공급되어 상기 표 2의 처리과정을 통해 프로그램대기신호(PWait)가 “로우” 상태로 되며, 이 프로그램대기신호(PWait)는 상기 외부 데이터를 요구모드에서와 동일한 신호처리과정을 통해 각각의 콘트롤신호들을 정상상태로 변경하게 된다. 이때, 상기 외부데이터(ED)가 앤드게이트(AD1)의 출력신호에 의해 제어되는 멀티플렉서(MUX1)를 통해 프로그램데이터버스(PDBUS)에 실리게 된다.
셋째, 외부 프로그램과 외부 데이터를 동시에 요구하는 경우 제6도의 타이밍도를 참조하여 설명하면 다음과 같다.
이때에는 메모리관리 제어신호(MMCTL)와 롬어드레스(ROM-Add)가 동시에 내외메모리 관리부(7)에 입력되어 동시에 외부프로그램요구신호(EPR)와 외부데이터요구신호(EDR)의 출력이 요구되므로 이때, 대기신호 생성부(11)에서는 이들간의 우선순위를 부여하여 외부데이터요구신호(EDR)에 대한 처리가 선행된 후 외부프로그램요구신호(EPR)가 처리된다.
이와 같이 우선순위를 부여하는 이유는 외부데이타(ED)에 대응하여 외부프로그램과 외부데이터를 동시에 수행시켜 동시에 두 값을 얻을 수 없기 때문이다. 이때에는 데이터대기신호(DWait)와 프로그램대기신호(PWait)가 동시에 발생하는 구간과 데이터대기신호(DWait)가 끝나고 프로그램대기신호(PWait)만 “하이” 상태를 유지하는 두 구간이 있다.
상기 데이터대기신호(DWait)와 프로그램대기신호(PWait)가 동시에 “하이”인 구간은 데이터대기신호(DWait)만 “하이” 상태인 상기 첫 번째 외부 데이터를 요구하는 모드의 설명에서와 동일하게 동작하고, 프로그램대기신호(PWait)만 “하이”인 구간은 상기 두 번째 외부 프로그램을 요구하는 모드와 동일하게 동작한다.
결국, 각각의 외부 메모리의 요구와 그 데이터가 준비될때까지 현재의 파이프라인을 유지하는 동작이 이루어지고, 데이터가 준비되는 동시에 파이프라인 동작이 다시 시작된다.
본 발명의 다른 실시예로써, 외부 메모리가 두 개 이상인 경우에는 외부프로그램요구신호(EPR), 외부데이터요구신호(EDR)와 유사한 신호를 내외메모리 관리부(7)에서 생성하여 출력하고, 대기신호 생성부(11)에서 우선순위를 재조정하면 된다.
본 발명의 또 다른 실시예로써, 내부 메모리의 동작속도가 늦은 경우 프로세서(100)내에서도 외부메모리 인터페이스와 동일한 동작을 실시할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 파이프라인 프로세서에서 명령어 페치와 오퍼런드 페치상태에서 파이프라인의 실행을 일시적으로 정지시키고 데이터가 준비된 후 정지된 파이프라인의 실행을 복원시킬 수 있도록 대기 신호 생성부를 추가하고, 각각의 제어신호가 대기신호에 의해 액티브되어 각 블록이 일시적으로 동작을 중지하게 함으로써 파이프라인의 실행을 보다 효율적으로 수행할 수 있는 효과가 있다.

Claims (1)

  1. 각 제어신호의 입력조건이 만족될 때 외부데이터가 프로그램데이터버스에 실리도록 제어하는 외부데이터 입력제어부 및 명령어를 페치하는 명령어 페치부와; 내외메모리 관리부에서 출력되는 각 제어신호의 상태에 따라 제어신호를 발생하는 외부프로그램선택신호 출력부와; 각 제어신호의 입력조건에 따라 내부의 램데이터나 외부데이터를 데이터버스를 통해 내외메모리 관리부측으로 출력하는 데이터 선택부와; 파이프라인 프로세서에서 명령어 페치와 오퍼런드 페치상태에서 파이프라인의 실행을 일시적으로 정지시키고 데이터가 준비된 다시 복원시킬 수 있도록 각 제어신호의 입력조건에 따라 프로그램대기신호 및 데이터대기신호의 출력로직을 변화시키는 대기신호 생성부로 구성된 파이프라인 내장형 프로세서에 있어서, 프로그램대기신호와 데이터대기신호를 오아연산하는 오아게이트와; 상기 오아게이트의 출력신호와 클럭신호를 앤드조합하는 앤드게이트와; 상기 앤드게이트의 출력신호에 동기하여 프로그램어드레스출력신호, 메모리관리 제어신호를 페치하는 각각의 플립플롭과; 상기 오아게이트의 출력신호에 따라 상기 페치된 프로그램어드레스 생성제어신호를 선택할 때 다음 단계의 동작을 중지시키기 위한 동작 중지 콘트롤 신호가 선택되도록 하는 멀티플렉서로 구성된 제어신호 출력부를 포함하여 구성한 것을 특징으로 하는 파이프라인 정지회로를 구비한 프로세서.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214644B1 (ko) * 1996-12-31 1999-08-02 구자홍 프로세서의 메모리 다중 액세스 회로
US6260082B1 (en) * 1998-12-23 2001-07-10 Bops, Inc. Methods and apparatus for providing data transfer control
US20050097140A1 (en) * 2002-03-22 2005-05-05 Patrik Jarl Method for processing data streams divided into a plurality of process steps
WO2004010288A1 (en) * 2002-07-19 2004-01-29 Xelerated Ab Method and apparatus for pipelined processing of data packets
AU2003281596A1 (en) * 2002-07-19 2004-02-09 Xelerated Ab A processor and a method in the processor, the processor comprising a programmable pipeline and at least one interface engine
WO2006068595A1 (en) 2004-12-22 2006-06-29 Xelerated Ab A method for reducing buffer capacity in a pipeline processor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0721021A (ja) * 1993-07-05 1995-01-24 Nec Corp 情報処理装置
JPH07200291A (ja) * 1994-01-06 1995-08-04 Fujitsu Ltd 可変長パイプライン制御装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222241A (en) * 1987-06-05 1993-06-22 Mitsubishi Denki Kabushiki Kaisha Digital signal processor having duplex working registers for switching to standby state during interrupt processing
US5237667A (en) * 1987-06-05 1993-08-17 Mitsubishi Denki Kabushiki Kaisha Digital signal processor system having host processor for writing instructions into internal processor memory
US5050068A (en) * 1988-10-03 1991-09-17 Duke University Method and apparatus for using extracted program flow information to prepare for execution multiple instruction streams
CA1311063C (en) * 1988-12-16 1992-12-01 Tokumichi Murakami Digital signal processor
US5390304A (en) * 1990-09-28 1995-02-14 Texas Instruments, Incorporated Method and apparatus for processing block instructions in a data processor
US5710914A (en) * 1995-12-29 1998-01-20 Atmel Corporation Digital signal processing method and system implementing pipelined read and write operations

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0721021A (ja) * 1993-07-05 1995-01-24 Nec Corp 情報処理装置
JPH07200291A (ja) * 1994-01-06 1995-08-04 Fujitsu Ltd 可変長パイプライン制御装置

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Publication number Publication date
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KR19980058221A (ko) 1998-09-25

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