JPH04163628A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要〕 パイプライン処理により命令を解釈実行する情報処理装
置に関し、 明示のアドレス計算指示および暗黙のアドレス計算指示
を有する命令を効率的なパイプライン処理により高速に
解釈実行することを目的とし、明示のアドレス計算指示
のフィールドを有すると共に、命令コードにより暗黙の
アドレス計算指示を有することがある命令を含む命令列
をパイプライン処理により解釈実行する情報処理装置で
あって、前記命令のアドレッシングフィールドをデコー
ドするデコーダを具備し、該デコーダは、アドレス計算
指示を出力する際、デコードした命令が明示のアドレス
計算指示および暗黙のアドレス計算指示の両方を有して
いる場合には、その命令コードにより該明示のアドレス
計算指示或いは該暗黙のアドレス計算指の何れを先に行
うかを判定し、順次アドレス計算指示を出力するように
構成する。

〔産業上の利用分野］ 本発明は、情報処理装置に関し、特に、パイプライン処
理により命令を解釈実行する情報処理装置に関する。

近年、情報処理装置（マイクロプロセッサ）の高速化の
要求に伴って、パイプライン処理により命令を解釈実行
する情報処理装置が提供されている。ところで、情報処
理装置におけるパイプライン処理により解釈実行される
命令として、明示のアドレス計算指示のフィールドを有
すると共に、命令コードにより暗黙のアドレス計算指示
を有することがあるような命令が存する。そして、近年
、この明示のアドレス計算指示および暗黙のアドレス計
算指示を有する命令を効率的なパイプライン処理により
高速に解釈実行することが要望されている。

〔従来の技術〕

近年、命令の実行を高速化するために、パイプラインに
よる並列処理を行うようにした情報処理装置が提供され
ている。このパイプライン処理は、命令を順番に実行す
ることを前提としているため、例えば、命令中に明示の
アドレス計算指示のフィールドを有し、その命令コード
により暗黙のアドレス計算指示を有する命令（例えば、
第１２図に示すようなスタックに対してプッシュ、ポツ
プを行なうＰＵＳＨ、ＰＯＰ命令）を有する命令列を解
釈実行する情報処理装置においては、明示・暗黙の２つ
のアドレス計算を持つ命令は効率的パイプライン処理を
行うことができなかった。

第１２図は情報処理装置におけるＰＯＰ　、ＰＵＳＨ命
令の動作を示す図であり、同図（ａ）はｐｏｐ命令の場
合を示し、同図（ｂ）はＰＵＳＨ命令の場合を示してい
る。

まず、第１２図（ａ）はｐｏｐ命令の動作を示すもので
、ディスティネーション（ｄｅｓｔ　）がレジスタまた
はメモリであり、スタックからデータを取り出す場合を
示している。具体的に、「ＰＯＰ　＠　Ｒｎ　Ｊは、レ
ジスタ間接によるメモリ参照を示し、スタックにおいて
、スタックポインタＳＰが指している位置（Ｏｌｄ　Ｓ
Ｐ）の内容（オペランド）をレジスタｈが示すメモリの
番地（ａｄｄｒｅｓｓ）に書き込み、さらに、スタック
ポインタｓｐが指す位置をそれまでの位置（Ｏｌｄ　Ｓ
Ｐ）よりも１つ下の位置（Ｎｅｗ　ＳＰ）に移すように
するものである。

次に、第１２図（ｂ）はＰＵＳＨ命令の動作を示すもの
で、ソース（ｓｒｃ）がレジスタ、イミディエートまた
はメモリであり、スタックに対してデータを与える場合
を示している。具体的に、ｒ　ＰＵＳＨ＠　ＲｎＪは、
レジスタ間接によるメモリ参照を示し、レジスタｈが示
すメモリ上の内容をオペランドとしてスタックに与え、
さらに、スタックにおいて、その与えられたオペランド
を所定の位置、例えば、それまでのスタックポインタＳ
Ｐが指していた位置（Ｏｌｄ　ＳＰ）よりも１つ上の位
置に書き込み、その新たな位置（Ｎｅｗ　ＳＰ）をスタ
ックポインタＳＰが指すようにするものである。ここで
、これらのＰｏＰ命令およびＰＵＳＨ命令は、通常、Ｃ
ＰＵが解釈する命令コードとして割り当てられている。

〔発明が解決しようとする課題〕

第１３図は従来の情報処理装置において、上述した第１
２図に示すようなＰＯＰ　、ＰＵＳＨ命令を実行した場
合のシーケンスを示す図であり、５段のパイプラインの
動作を示すものである。

第１３図（ａ）に示されるように、ＰｏＰ命令による実
行シーケンスは、例えば、第１のサイクルＣ１で命令デ
コード（ＤＣ）を行い、第２のサイクルＣ２でＰＯＰ命
令のアドレッシングフィールドで規定される明示のアド
レス計算（ＡＣ，）を行い、第３のサイクルＣ３でマイ
クロ命令の第１ステップ読み出しくＭｉｄ）を行ってい
る。さらに、第４のサイクルＣ４でマイクロ命令の第２
ステップ読み出しくＭｉ２）を行うと共にＭｉｘからの
指示により、暗黙のアドレス計算（ＡＣ２）を行い、そ
して、第５のサイクルＣ５でマイクロ命令の第３ステッ
プ読み出しくＭｉ３）を行うと共にＭｉ２からの指示に
より、暗黙のアドレス計算によるオペランドフェッチ（
ＯＦ２）を行う。また、第６のサイクルＣ６でＭｉ３か
らの指示により命令の実行（明示のアドレス計算アドレ
スへのライト指示、０Ｅ３）を行い、第７のサイクルＣ
７で明示のアドレス計算アドレスへのライト実行（ＯＷ
３）を行うようになっている。

この第１３図（ａ）に示すｐｏｐ命令による実行シーケ
ンスにおいて、次命令は、第５のサイクルＣ５がら開始
されることになる。従って、ｐｏｐ命令を第１のサイク
ルＣ１から実行する場合、次命令は、４サイクル後の第
５のサイクルＣ５がらでないと開始することができなか
った。この第１３図（ａ）に示す実行シーケンスは、デ
ィスティネーションがメモリの場合を示すが、レジスタ
の場合も空きステージ（第２のサイクルＣ２）が存在す
るため、次命令は、第５のサイクルＣ５からでないと開
始することができなかった。

第１３図（ｂ）に示されるように、ＰＵＳＨ命令による
実行シーケンスは、例えば、第Ｉのサイクルｃ１で命令
デコード（ＤＣ）を行い、第２のサイクルｃ２で明示の
アドレス計算（Ａｃｔ　’）を行い、第３のサイクルＣ
３でマイクロ命令の第１ステップ読み出しくＭｉｄ）を
行うと共に、明示のアドレス計算によるオペランドフェ
・ンチ（ＯＦ、　）を行っている。さらに、第４のサイ
クルＣ４でマイクロ命令の第２ステップ読み出しくＭｉ
２）を行うと共に、Ｍｉｌからの指示により暗黙のアド
レス計算（ＡＣ２）を行い、また、第５のサイクルＣ５
でＭｉ２からの指示により命令の実行（暗黙のアドレス
計算アドレスへのライト指示：０Ｅ２）を行い、そして
、第６のサイクルＣ６で暗黙のアドレス計算アドレスへ
のライト実行（ＯＷ２）を行うようになっている。

この第１３図（ｂ）に示すＰＵＳＨ命令による実行シー
ケンスにおいて、次命令は、第４のサイクルＣ４から開
始されることになる。従って、ＰＵＳＨ命令を第１のサ
イクルＣ１から実行する場合、次命令は、３サイクル後
の第４のサイクルＣ４からでないと開始することができ
なかった。

このように、従来の情報処理装置においては、デコーダ
（特に、アドレッシングフィールドをデコードするアド
レッシングデコーダ）より、明示のアドレス計算を指示
すると共に、命令コード部をデコードするデコーダより
マイクロエントリアドレスを出力し、マイクロプログラ
ムを起動する。

さらに、起動されたマイクロプログラムは、暗黙のアド
レス計算を行ない、その後、命令を実行（ＰＵＳＨ命令
の場合は、明示のアドレス計算によるオペランドデータ
を暗黙のアドレス計算によるアドレスへ転送し、ｐｏｐ
命令の場合は、暗黙のアドレス計算によるオペランドデ
ータを明示のアドレス計算によるアドレスへ転送）する
。このような場合、従来の情報処理装置においては、マ
イクロプログラムによる実行ステップが複数ステップと
なり、高速に命令を実行出来ないという解決すべき課題
があった。

本発明は、上述した従来の情報処理装置が有する課題に
鑑み、明示のアドレス計算指示および暗黙のアドレス計
算指示を有する命令を効率的なパイプライン処理により
高速に解釈実行することを目的とする。

〔課題を解決するための手段］ 本発明によれば、明示のアドレス計算指示のフィールド
を有すると共に、命令コードにより暗黙のアドレス計算
指示を有することがある命令を含む命令列をパイプライ
ン処理により解釈実行する情報処理装置であって、前記
命令のアドレッシングフィールドをデコードするデコー
ダを具備し、該デコーダは、アドレス計算指示を出力す
る際、デコードした命令が明示のアドレス計算指示およ
び暗黙のアドレス計算指示の両方を有している場合には
、その命令コードにより該明示のアドレス計算指示或い
は該暗黙のアドレス計算指の何れを先に行うかを判定し
、順次アドレス計算指示を出力するようにしたことを特
徴とする情報処理装置が提供される。

〔作　用〕

本発明の情報処理装置によれば、命令のアドレッシング
フィールドをデコードするデコーダは、アドレス計算指
示を出力するにあたり、デコードした命令が、明示と暗
黙の２つのアドレス計算指示を有している場合には、そ
の命令コードにより、明示・暗黙いずれかのアドレス計
算指示を先に行なうかを判定し、順時アドレス計算指示
を出力するようになっている。これによって、明示・暗
黙のアドレス計算を有する命令を高速に実行することが
できる。

例えば、ＰＯＰ　、ＰＵＳＨ命令の場合は、２つのアド
レス計算をデコーダの指示により行うため、マイクロは
命令の実行を行うだけでよく、そのマイクロ命令もＰＯ
Ｐ　、ＰＵＳＨ命令、さらに、ＭＯＶ命令と共通に処理
することができることになる。

〔実施例〕

以下、図面を参照して本発明に係る情報処理装置の実施
例を説明する。

第１図は本発明に係る情報処理装置における実行シーケ
ンスの一例を示す図であり、５段のバイブラインにおけ
る動作を示すものである。ここで、第１図はディスティ
ネーションおよびソースがメモリの場合を示している。

第１図（ａ）に示されるように、ディスティネーション
がメモリの場合、ＰＯＰ命令による実行シーケンスは、
例えば、第１のサイクルＣ１で命令デコード（ＤＣ）を
行い、第２のサイクルＣ２で暗黙のアドレス計算（ＡＣ
ｌ）を行い、第３のサイクルＣ３で明示のアドレス計算
（ＡＣ２）を行うと共に、暗黙のアドレス計算によるオ
ペランドフェッチ（ＯＦＩ）を行っている。さらに、第
４のサイクルＣ４でマイクロ命令の読み出しくＭｉ）を
行うと共に、明示のアドレス計算によるライト権チエツ
ク（ＷＡ２）を行う。また、第５のサイクルＣ５で命令
の実行（○Ｅ：ソース（暗黙アクセス）をディスティネ
ーション（明示アクセス）へ転送）を行い、そして、第
６のサイクルＣ６でディスティネーションのライト実行
（○Ｗ）を行うようになっている。

この第１図（ａ）に示すｐｏｐ命令による実行シーケン
スにおいて、次命令は、第３のサイクルＣ３から開始さ
れることになる。従って、ｐｏｐ命令を第１のサイクル
Ｃ１から実行する場合、次命令は、２サイクル後の第３
のサイクルＣ３から開始されることになり、第１３図（
ａ）に示す従来の情報処理装置における場合と比較して
、次命令の実行開始を２サイクル分だけ短縮することが
できる。

第１図（ｂ）に示されるように、ソースがメモリの場合
、ＰＵＳＨ命令による実行シーケンスは、例えば、第１
のサイクルＣ１で命令デコード（ＤＣ）を行い、第２の
サイクルＣ２で明示のアドレス計算（ＡＣＩ）を行い、
第３のサイクルＣ３で暗黙のアドレス計算（ＡＣ２）を
行うと共に、明示のアドレス計算によるオペランドフェ
ッチ（ＯＦＩ）を行っている。さらに、第４のサイクル
Ｃ４でマイクロ命令の読み出しくＭｉ）を行うと共に、
暗黙のアドレス計算によるライト権チエツク（ＷＡ２）
を行う。また、第５のサイクルＣ５で命令の実行（ＯＥ
：ソース（明示アクセス）をディスティネーション（暗
黙アクセス）へ転送）を行い、そして、第６のサイクル
Ｃ６でディスティネーションのライト実行（ＯＷ）を行
うようになっている。

この第１図（ｂ）に示すＰＴＪＳＨ命令による実行シー
ケンスにおいて、次命令は、第３のサイクルＣ３から開
始されることになる。従って、ＰＵＳＨ命令を第１のサ
イクルＣ１から実行する場合、次命令は、２サイクル後
の第３のサイクルＣ３から開始されることになり、第１
３図（ｂ）に示す従来の情報処理装置における場合と比
較して、次命令の実行開始を１サイクル分だけ短縮する
ことができる。

第２図は本発明に係る情報処理装置における実行シーケ
ンスの他の例を示す図であり、５段のバイブラインにお
ける動作を示すものである。ここで、第２図はディステ
ィネーションおよびソースがレジスタの場合を示してい
る。

第２図（ａ）に示されるように、ディスティネーション
がレジスタの場合、ＰｏＰ命令による実行シーケンスは
、例えば、第１のサイクルＣ１で命令デコード（ＤＣ）
を行い、第２のサイクルＣ２で暗黙のアドレス計算（Ａ
Ｃ）を行い、第３のサイクルＣ３でマイクロ命令の読み
出しくＭＬ）を行うと共に、暗黙のアドレス計算による
オペランドフェッチ（ＯＦ）を行う。

また、第４のサイクルＣ４で命令の実行（ＯＥ：ソース
（暗黙アクセス）をディスティネーションへ転送）を行
い、そして、第５のサイクルＣ５でディスティネーショ
ンのライト実行（ＯＷ：レジスタへ）を行うようになっ
ている。

この第２図（ａ）に示すｐｏｐ命令による実行シーケン
スにおいて、次命令は、第２のサイクルＣ２から開始さ
れることになる。従って、ｐｏｐ命令を第１のサイクル
Ｃ１から実行する場合、次命令は、１サイクル後の第２
のサイクルＣ２から開始されることになり、第１３図（
ａ）に示す従来の情報処理装置における場合と比較して
、次命令の実行開始を３サイクル分だけ短縮することが
できる。

第２図（ｂ）に示されるように、ソースがレジスタまた
はイミディエートの場合、ＰＵＳＨ命令による実行シー
ケンスは、例えば、第１のサイクルＣ１で命令デコード
（ＤＣ）を行い、第２のサイクルＣ２で暗黙のアドレス
計算（ＡＣ）を行い、第３のサイクルＣ３でマイクロ命
令の読み出しくＭｉ）を行うと共に、暗黙のアドレス計
算によるライト権チエツク（ＷＡ）を行う。車た、第４
のサイクルＣ４で命令の実行（ＯＥ：ソース（レジスタ
またはイミディエート）をディスティネーション（暗黙
アクセス）へ転送）を行い、そして、第５のサイクルＣ
でディスティネーションのライト実行（ＯＷ）を行うよ
うになっている。

この第２図（ｂ）に示すＰＵＳＨ命令による実行シーケ
ンスにおいて、次命令は、第２のサイクルＣ２から開始
されることになる。従って、ＰＵＳＨ命令を第１のサイ
クルＣ１から実行する場合、次命令は、１サイクル後の
第２のサイクルＣ２から開始されることになり、第１３
図（ｂ）に示す従来の情報処理装置における場合と比較
して、次命令の実行開始を２サイクル分だけ短縮するこ
とができる。

第３図は本発明の情報処理装置による一命令の実行シー
ケンスを示す図であり、同図（ａ）はＭＯＶ命令（メモ
リーレジスタ）による実行シーケンスを示し、同図（ｂ
）はＭＯＶ命令（レジスターメモリ）による実行シーケ
ンスを示し、そして、□同図（ｃ）はＭＯＶ命令（メモ
リ→メモリ）による実行シーケンスを示す。

このように、本発明の情報処理装置は、第３図と第１図
および第２図とを比較することにより、第１図および第
２図を参照して説明したＰＯＰ　、ＰＵＳＨ命令の実行
シーケンスを通常の転送命令（ＮＯＶ命令）の実行シー
ケンスと同様なパイプラインステージにより実現するこ
とができる。

すなわち、第３図（ａ）のＮＯＶ命令（メモリーレジス
タ）による実行シーケンスは、第２図（ａ）のＰＯＰ　
Ｒｎによる実行シーケンスと同様であり、第３図（ｂ）
の静ｖ命令（レジスターメモリ）による実行シーケンス
は、第２図（ｂ）のＰＵＳＨＲｎまたはＰＵＳＨイミデ
ィエートによる実行シーケンスと同様であり、そして、
第３図（ｃ）のＭＯＶ命令（メモリ→メモリ）による実
行シーケンスは、第１図（ａ）および（ｂ）のｐｏｐ命
令およびＰＵＳＨ命令（メモリ）による実行シーケンス
と同様であり、パイプラインにおける無駄なステージ（
オーバーヘッド）を削減することができるようになって
いる。

第４図は本発明に係る情報処理装置の一例の全体的な構
成を示すブロック図である。同図に示されるように、情
報処理装置は、命令制御部４１．命令実行部４２．メモ
リ制御部４３．および、バス制御部４４を備えている。

命令制御部４１は、命令のフェッチ、デコード２実行の
ための制御を行うもので、命令キュー４１１゜デコーダ
４１２．パイプライン制御部４１３．マイクロプログラ
ム４１４を備えている。命令キュー４１１は、可変長命
令を効率良く処理するもので、該命令キュー４１１に空
きがなくなるまで命令ブリフェッチが続けられる。ここ
で、命令ブリフェッチは、命令の実行とは独立に行われ
る。命令デコーダ４１２では、命令形式・種別やアドレ
ッシングモードの解析が行われ、パイプライン制ｉ、オ
ペランドアドレス計算、マイクロプログラムの起動のた
めの制御情報が与えられる。パイプライン制御部４１３
では、命令を１マシンサイクル単位に独立した５つのス
テージに分割し、連続して処理するようになっている。

命令実行部４２は、オペランドアドレスの計算とオペラ
ンドの演算を行うもので、アドレス発生部４２１、レジ
スタフアイル４２２２演算部４２３を備えている。アド
レス発生部４２１では、アドレッシングモードに従った
アドレス計算が行われ、生成されたアドレスは、メモリ
制御部４３に供給される。また、レジスタファイル４２
２は、汎用レジスタ、スタックポインタおよび作業レジ
スタ等を含んでいる。

そして、演算部４２３は、基本演算の他にさらに、ビッ
トフィールド操作命令２乗除算命令および１０進演夏強
化命令を効率的に実現する回路を有し、マイクロプログ
ラム４１４からの制御情報によりオペランドの処理を行
うようになっている。

メモリ制御部４３は、命令アクセス制御部４３１および
オペランドアクセス制御部４３２により構成され、各々
にキャシュメモリ、ＴＬＢ、メモリプロテクションチエ
ツク機能を有し、命令制御部４１からの起動に従ってそ
れぞれ独立に動作するようになっている。命令実行によ
るデータの書き込みは、ストアスル一方式で行われ、ま
た、チップバスが使用中のときは、データ送出が可能に
なるまでストアバッファにそのアドレスとデータが保持
される。

バス制御部４４は、チップバスを経由して外部の工１０
やメモリとの間のデータ転送をデータ送受部４４３を介
して制御するもので、さらに、１ブロツクをキャッシュ
メモリへ高速に転送するブロックアクセス機能（バス監
視制御部４４２）および外部メモリとの一致を取るため
にチップバス上の書き込みアドレスを監視するアドレス
モニタ機能（アドレス制御部４４１）を備えている。

第５図は情報処理装置における通常の命令実行シーケン
スを示す図である。同図に示されるように、本情報処理
装置は、５段のパイプラインステージで構成され、通常
の命令実行シーケンスは、命令デコードステージ（ＤＣ
）、オペランドアドレス計算ステージ（ＡＣ）、マイク
ロプログラム読み出しおよびオペランドフェッチステー
ジ（計れ命令実行ステージ（ＯＥ：演算ステージ）、お
よびオペランドライトステージ（ＯＷ：結果の書込ステ
ージ）の各ステージがパイプライン処理されて、命令を
実行するようになっている。すなわち、通常の命令実行
の場合、デコードの結果得られたアドレッシング情報に
よりＡＣステージでアドレス計算を行ない、オペランド
データのアクセスをＭｉステージで行なうと共に、マイ
クロアドレスをＭｉステージで出力し、ＯＥステージで
マイクロプログラムを読み出すことによって、ＯＷステ
ージの制御を行うようになっている。

第６図は本発明の情報処理装置に使用する命令フォーマ
ットの具体例を示す図である。同図（ａ）〜（ｃ）に示
されるように、本情報処理装置が解釈実行する命令は、
Ｇフォーマットと呼ばれる一般形と、使用頻度の高い命
令とアドレッシングモードが短い命令となるようにした
短縮形とにより構成され、一般形は、ＰＯＰ　、ＰＵＳ
Ｈ命令等の１つのオペランドを有する１オペランド形（
Ｇｌフォーマット）とＮＯＶ　、ＡＤＤ命令等の大多数
の命令が含まれる２オペランド形（Ｇ２フォーマット）
と、固定長ビットフィールド命令とＡＣＢ、ＳＣＢと呼
ばれるループ命令等の３オペランド以上のオペランドを
有する拡張オペランド形に分けられる。短縮形は、一般
形の命令の内、使用頻度の高い命令とアドレッシングモ
ードに対して短い命令となるように割り当てたもので、
主にメモリーレジスタ間のオペランドおよびレジスター
レジスタ間のオペランドを対象とする命令に分けられる
。

命令フォーマントの内、オペランド指定部は、第６図（
ｂ）に示すようなアドレッシング指定が可能で、この中
で付加モードと呼ばれるアドレッシングモードは、多重
間接やスケーリングが使用できるアドレッシングモード
である。また、オペランドアドレスは、基本的に以下の
式で求められ、ｒベースアドレス士インデックス×スケ
ール＋ディスプレースメント」。このアドレス計算を繰
り返し適用することにより、多重間接を実現することが
できる。従って、−段目のベースアドレスを基本部のオ
ペランド指定部により指定し、インデックス、スケール
、ディスプレースメントを一段毎に、第６図（ｃ）のフ
ォーマットで拡張部に連結して指定するようになってい
る。

第７図は本発明の情報処理装置に使用するｐｏｐ　。

ＰＵＳＨ命令のフォーマットを示す図である。同図（ａ
）に示されるように、ｐｏｐ命令は、スタックポインタ
（ＳＰ）をポストインクリメントすると共に、スタック
のデータをアドレッシングフィールドで指定されたオペ
ランドに転送するようになっている。

また、同図（ｂ）に示されるように、ＰＵＳＨ命令は、
アドレッシングフィールドで指定されたオペランドを、
スタックポインタをブリデクリメントすると共に、スタ
ックに転送するようになっている。

ここで、本実施例では、ＰＯＰ　、ＰＵＳＨ命令共オペ
ランドにメモリを指定することができるのはもちろんで
ある。

従って、前述した第１図および第２図のように、オペラ
ンドがメモリの場合は２回のアドレス計算を行い、また
、メモリでない場合（レジスタまたはイミディエートの
場合）は１回のアドレス計算を行なうことになる。そし
て、本実施例では、ＰＯＰ命令の時はソースオペランド
に相当するスタックポインタの計算を先に行い、その後
、アドレッシングによるアドレス計算を行うようになっ
ており、また、ＰＵＳＨ命令では、アドレッシングによ
るアドレス計算を先に行い、その後、ディスティネーシ
ョンオペランドに相当するスタックポインタの計算を行
うようになっている。ここで、アドレッシングがメモリ
以外の場合はスタックポインタの計算のみを行なってい
る。

第８図は本発明の情報処理装置に適用されるデコーダの
一例を示すブロック図である。デコーダ４１２は、第６
図に示すような命令フォーマットより成る命令列を１６
ビツトを基本長として解読するもので、その命令列は命
令キュー４１１を介して供給されるようになっている。

そして、デコーダ４１２は、供給された命令の形式やア
ドレッシングモードを解読し、パイプライン制？ＩＩ、
オペランドアドレス計算およびマイクロプログラムアド
レス等の制御情報を与えるようになっている。

第８図に示されるように、デコーダ４１２は、例えば、
第１命令デコード部６１．第２命令デコード部６２．ア
ドレッシングデコード部６３．次ステージ遷移要求デコ
ード部６４．付加モードデコード部６５゜デコードシー
ケンサ部６６、ラッチ部６７０〜６７９およびセレクト
部６８を備えている。また、参照符号ＩＱＢＳは、命令
キューパスを示している。

命令デコーダ４１２により解読される命令コードは、１
６ビツトが基本長とされ、最大３つの基本部１命令によ
り定められる基本フォーマットで構成される。そして、
基本部は最初の１６ビツトから順にＯＰＩ〜ＯＰ３と呼
ばれ、さらに、命令コードは基本部が指定したモードに
応じて追加される拡張部を有している。ここで１、拡張
部は、イミディエート、ディスプレースメントまたは付
加モードである。また、命令は可変の長さを持つことか
ら、デコーダ４１２は命令を構成要素に分解して、シー
ケンサのステージに従ってデコードを行なう。

次に、第８図中、本発明の中心となるアドレッシングデ
コード部６３を第９図に示し、デコードシーケンサ部６
６を第１０図に示す。

第９図は第８図のデコーダにおけるアドレッシングデコ
ード部の主要個所を示すブロック回路図である。同図に
示されるように、アドレッシングデコード部６３は、Ｐ
ＬＡ６３１および複数の論理ゲートで構成され、各種の
信号を出力するようになっている。ここで、出力信号Ａ
ＡＦＳＬはレジスタ間接指示を示し、　ＤＳＰＳＺ１６
は１６ビツトデイスプレースメント指示、　ＤＳＰＳＺ
３２は３２ビツトデイスプレースメント指示、　ＡＰＣ
３Ｌはプログラムカウンタ相対指示。

ＡＳＰＳＬはスタックポツプまたはスタックプッシュを
示し、　ＡＳＰＤＥＣはスタックプッシュのアドレス計
算を示し、例えば、１６ビツトレジスタ相対間接の場合
はＡＡＦＳＬおよびＤＳＰＳＺ１６の２本がアサートさ
れるようになっている。

一方、第９図中、信号５ＰＳＬｉｌおよび５ＰＳＬｉ　
２は暗黙のアドレス計算指示を示し、両者の違いは、明
示のアドレス計算のプライオリティを示す。すなわち、
５ＰＳＬｉｌは暗黙が優先し、また、５ＰＳＬｉ２は明
示が優先する。さらに、信号ＭＥＭＳＬはアドレッシン
グフィードでメモリが指定されたことを示し、明示のア
ドレス計算を行なうことを示す。これら５ＰＳＬｉｌ信
号、　５ＰＳＬｉ２信号およびＭＥＭＳＬ信号によって
、暗黙のアドレス計算指示が有るかどうか、並びに、暗
黙のアドレス計算指示が有る場合に、明示のアドレス計
算指示と暗黙のアドレス計算指示との何れを先に行うか
ということが示されるようになっている。

第１０図は第８図のデコーダにおけるデコードシーケン
サ部を示すブロック回路図である。同図に示されるよう
に、デコードシーケンサ部６６は、複数の論理ゲートお
よびラッチ回路等で構成され、以下に示す７つの状態を
取ることができるようになっている。

ＯＰＩ・・・命令の先頭（ＯＰＩ）からデコードを行う
ステージ、 ＯＰ２・・・命令の第２基本部（ＯＰ２）をデコードす
るステージ、 ＯＰ３・・・命令の第３基本部（ＯＰ３）をデコードす
るステージ、 ＡＤＤＭ・・・付加モードのデコードステージ、１ＭＭ
２−・・　　ロングデータのイミディエートデータの２
ワード目を抜取るステージ、 １ＭＭ３−−・　ロングデータのイミディエートデータ
の３ワード目を抜取るステージ、および、ＡＣＷＡｉＴ
・・・デコード１サイクルに対し、２つのアドレッシン
グモード計算を行なうため、２回目のアドレス計算指示
を行なうステージである。

第１１図は本発明の情報処理装置におけるｐｏｐ　。

ＰＵＳＨ命令のデコードタイムチャートを示す図であり
、同図（ａ）はＰＯＰ　（！（Ｒｏ：Ｂ、　Ｒ１：Ｘ、
　ｄｉｓｐ：３２）　（７）デコードタイムチャートを
示し、また、同図（ｂ）はＰＵＳＨ（！（Ｒｏ：Ｂ、　
Ｒ４：Ｘ、　ｄｉｓｐ：３２）のデコードタイムチャー
トを示している。

まず、第１１図（ａ）に示されるように、ＰＯＰ　（！
（ＲＯ：Ｂ、　Ｒ４：Ｘ、　ｄｉｓｐ：３２）を実行す
る場合、アドレッシングデコード部６３における３つの
５ＰＳＬｉｌ信号。

５ＰＳＬｉ２信号およびＭＥＭＳＬ信号によって、具体
的に、５ＰＳＬｉｌ信号およびｆｆ１Ｌ信号がアサート
されることによって、明示のアドレス計算指示および暗
黙のアドレス計算指示が有って暗黙のアドレス計算指示
が優先することが示され、デコードシーケンサ部６６は
、上述した７つの状態の内、「ＯＰ１→ＡＣＷＡｉＴ　
−＋　ＡＤＤＭ→」を実行するように演算指示が行われ
る。すなわち、例えば、ｐｏｐ命令でメモリ指定の場合
、５ＰＳＬｉｌ信号およびＭＥＭＳＬ信号がアサートさ
れ、先に、ＯＰ１ステージでスタックポツプの演算指示
が行われ、その後、ＡαＡｉＴステージおよびＡＤＤＭ
ステージで＠（Ｒ□：Ｂ、　Ｒ１：Ｘ、　ｄｉｓｐ：３
２）のアドレス計算指示（付加モードによるアドレス計
算指示）が行われるようになっている。

また、第１１図（ｂ）に示されるように、ＰＵＳＨ＠（
Ｒ（、：Ｂ、　Ｒ１：Ｘ、　ｄｉｓｐ：３２）を実行す
る場合、アドレッシングデコード部６３における３つの
５ＰＳＬｉｌ信号。

５ＰＳＬｉ２信号およびＭＥＭＳＬ信号によって、具体
的に、５ＰＳＬｉ２信号およびｍＬ倍信号アサートされ
ることによって、明示のアドレス計算指示および暗黙の
アドレス計算指示が有って明示のアドレス計算指示が優
先することが示され、デコードシーケンサ部６６は、上
述した７つの状態の内、「ＯＰ１→ＡＤＤＭ−＋ＡＣ％
ＶＡｉＴ→」を実行するように演算指示が行われる。す
なわち、先に、ＯＰＩおよびＡＤＤＭステージにおイテ
、（！（Ｒｏ：Ｂ、　Ｒ１：Ｘ、　ｄｉ−ｓｐ：３２）
（７）　７ドレス計算指示（付加モードのアドレス計算
指示）が行われ、その後、ＡＣＷＡｉＴステージでスタ
ックプッシュの演算指示を行われる。

以上において、命令デコード部より出力されるマイクロ
命令アドレスは、例えば、通常の転送命令＜　ｙｖ命令
）と同一となるのは前述した通りである。このように、
明示と暗黙のアドレス計算を有する命令のアドレス計算
をデコーダでプライオリティを取って出力することによ
り、性能の向上が図れると共に、後継のステージを共通
化したため、ハードウェアの削減に効果がある。

〔発明の効果〕

以上、詳述したように、本発明の情報処理装置は、明示
・暗黙いずれかのアドレス計算指示を先に行なうかを判
定し、順時アドレス計算指示を出力することによって、
明示のアドレス計算指示および暗黙のアドレス計算指示
を有する命令を効率的なパイプライン処理により高速に
解釈実行することができる。

【図面の簡単な説明】

第１図は本発明に係る情報処理装置における実行シーケ
ンスの一例を示す図、 第２図は本発明の情報処理装置における実行シーケンス
の他の例を示す図、 第３図は本発明の情報処理装置による一命令の実行シー
ケンスを示す図、 第４図は本発明に係る情報処理装置の一例の全体的な構
成を示すブロック図、 第５図は情報処理装置における通常の命令実行シーケン
スを示す図、 第６図は本発明の情報処理装置に使用する命令フォーマ
ットの具体例を示す図、 第７図は本発明の情報処理装置に使用するｐｏｐ　。 ＰＵＳＨ命令のフォーマットを示す図、第８図は本発明
の情報処理装置に適用されるデコーダの一例を示すブロ
ック図、 第９図は第８図のデコーダにおけるアドレッシングデコ
ード部の主要個所を示すブロック回路図、第１０図は第
８図のデコーダにおけるデコードシーケンサ部を示すブ
ロック回路図、 第１１図は本発明の情報処理装置におけるｐｏｐ。 ＰＵＳＨ命令のデコードタイムチャートを示す図、第１
２図は情報処理装置におけるＰＯＰ　、ＰＵＳＨ命令の
動作を示す図、 第１３図は従来の情報処理装置におけるＰＯＰ　、ＰＵ
ＳＨ命令の実行シーケンスを示す図である。 （符号の説明） ４１・・・命令制御部、 ４２・・・命令実行部、 ４３・・・メモリ制御部、 ４４・・・バス制御部、 ６１・・・第１命令デコード部、 ６２・・・第２命令デコード部、 ６３・・・アドレッシングデコード部、６４・・・次ス
テージ遷移要求デコード部、６５・・・付加モードデコ
ード部、 ６６・・・デコードシーケンサ部、 ６７０〜６７９・・・ラッチ部、 ６８・・・セレクト部、 ４１１・・・命令キュー、 ４１２・・・デコーダ、 ４１３・・・バイブライン制御部。 ＤＣ−命令デコード ＡＣ＋−ソースのアドレス計算 ○Ｅ　−命令の実行（ソースをディスティネーションへ
転送）臥−ディスティネーションのライト実行［ＭＯＶ
　　命令（メモリ→メモリ）（こよる実行シーケンス］
（ｃ） 本発明の情報処理装置１こよる一命令の実行シーケンス
を示す図 第３図 ＤＣ−命令デコード ＡＣ−オペランドアドレス計算 Ｍ↓　−マイクロプログラム読み出しオペランドフェッ
チＯＥ−命令実行 ○Ｗ−オペランドライト 情報処理装置１こおける通常の命令実行シーケンスを示
す図 第５図

Claims (1)

1. 【特許請求の範囲】 １、明示のアドレス計算指示のフィールドを有すると共
   に、命令コードにより暗黙のアドレス計算指示を有する
   ことがある命令を含む命令列をパイプライン処理により
   解釈実行する情報処理装置であって、 前記命令のアドレッシングフィールドをデコードするデ
   コーダを具備し、該デコーダは、アドレス計算指示を出
   力する際、デコードした命令が明示のアドレス計算指示
   および暗黙のアドレス計算指示の両方を有している場合
   には、その命令コードにより該明示のアドレス計算指示
   或いは該暗黙のアドレス計算指の何れを先に行うかを判
   定し、順次アドレス計算指示を出力するようにしたこと
   を特徴とする情報処理装置。 ２、前記情報処理装置は、スタックに対するプッシュ命
   令およびポップ命令を含む命令列を解釈実行するように
   なっており、該解釈実行される命令がプッシュ命令の場
   合は、そのアドレッシングフィールドで指示された明示
   のアドレス計算を先に実行し、その後、スタックポイン
   タに対する暗黙のアドレス計算を行い、また、該解釈実
   行される命令がポップ命令の場合は、スタックポインタ
   に対する暗黙のアドレス計算を先に実行し、その後、ア
   ドレッシングフィールドで指示された明示のアドレス計
   算を行ない、そして、デコーダより起動されるマイクロ
   命令を通常の転送命令と同一のマイクロ命令によって実
   行するようにした請求項第１項に記載の情報処理装置。 ３、前記情報処理装置は、スタックに対するプッシュ命
   令およびポップ命令を含む命令列を解釈実行するように
   なっており、該解釈実行される命令がプッシュ命令の場
   合、そのアドレッシングフィールドで指示されたオペラ
   ンドがメモリ参照の時は、明示のアドレス計算を先に実
   行し、その後、スタックポインタに対する暗黙のアドレ
   ス計算を行ない、また、オペランドがメモリ参照でない
   時は、スタックポインタに対する暗黙のアドレス計算の
   みを行なうようにした請求項第１項に記載の情報処理装
   置。 ４、前記情報処理装置は、スタックに対するプッシュ命
   令およびポップ命令を含む命令列を解釈実行するように
   なっており、該解釈実行される命令がポップ命令の場合
   、そのアドレッシングフィールドで指示されたオペラン
   ドがメモリ参照の時は、スタックポインタに対する暗黙
   のアドレス計算を先に実行し、その後、アドレッシング
   フィールドで指示された明示のアドレス計算を行ない、
   また、オペランドがメモリ参照でない時は、スタックポ
   インタに対する暗黙のアドレス計算のみを行なうように
   した請求項第１項に記載の情報処理装置。 ５、前記デコーダより起動されるマイクロ命令は、通常
   の転送命令と同一のマイクロ命令によって実行されるよ
   うにした請求項第３項または第４項のいずれか１項に記
   載の情報処理装置。