JP3497988B2 - 図形処理装置及び図形処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、文字や図形データ
を発生，表示する図形処理装置に関するもので、特に表
示用画素データを記憶するためのフレームバッファを主
記憶装置内に一体化する、統合化メモリ方式で構成され
る図形処理装置及び方法に関するものである。

【０００２】

【従来の技術】従来の技術による統合化メモリ方式で構
成される図形処理装置の一例として、例えば特開平4−1
084192 号公報に記載された技術がある。この方式は、
表示回路が他の回路に優先してメモリアクセスを行いた
い場合に、そのことをメモリ管理ユニットに通知する優
先制御信号を設け、メモリ管理ユニットは優先制御信号
が入力されると表示回路のメモリアクセスの優先度を上
げる制御を行うことで、メモリ統合化によりメモリアク
セスの競合が増えてもＣＲＴなどへの画面表示を途切れ
させることなく制御する方式である。

【０００３】

【発明が解決しようとする課題】上記発明は、ある規定
時間内に必ず処理を終了する必要のある回路が、優先的
にメモリアクセスを行うための手段として優先制御信号
を設けたものである。

【０００４】しかしながら上記発明では、ある規定時間
内に必ず処理を終了する必要ある回路が複数存在する構
成については考慮されていない。例えば、ある規定時間
内に必ず処理を終了する必要のある回路として表示回路
とビデオ入力回路を備える構成を考えると、表示回路は
ＣＲＴへの表示が途切れないようにメモリから表示デー
タを読み出す必要があり、一方ビデオ入力回路について
も、常に入力され続けるビデオデータを取りこぼさない
用にビデオ入力データをメモリに書き込む必要がある。
すなわち、表示回路は１画面を表示する時間内に１画面
分全ての表示データをメモリから読み出す必要があり、
ビデオ入力回路も同様にビデオ入力データが１画面分入
力される時間内に１画面分全てのビデオ入力データをメ
モリに書き込む必要がある。このように表示回路とビデ
オ入力回路を備えた図形処理装置において上記発明を適
用した場合、表示回路，ビデオ入力回路の両方に優先制
御信号を設けることになるが、表示回路とビデオ入力回
路が同時に優先制御信号をメモリ管理ユニットに出力す
ると、メモリ管理ユニットは結局いずれか一方の優先度
の高い回路にメモリアクセスを行わせることになるの
で、もう一方の回路は優先制御信号を使っても、規定時
間内に処理を終了するための十分なメモリアクセスを行
えないことになり問題がある。

【０００５】本発明の目的は、統合化メモリ方式を採用
し、かつある規定時間内に必ず処理を終了する必要のあ
る回路を複数備えた図形処理装置において、これらのあ
る規定時間内に必ず処理を終了する必要のある複数の回
路が、それぞれの規定時間内にそれぞれの処理を終了す
るのに必要な分だけメモリアクセスを行えるようにする
ことである。

【０００６】

【課題を解決するための手段】上記目的は、演算処理を
実行するＣＰＵと、ＣＰＵの演算結果と表示データとを
記憶するメモリと、メモリにアクセスし、メモリに記憶
された表示データの表示を制御する表示制御回路と、表
示データを生成するためにメモリにアクセスして規定時
間内に処理を行うための処理回路と、表示制御回路及び
処理回路からメモリへのアクセスの調停を行うバス制御
回路とを有する図形処理装置であって、表示制御回路，
処理回路はそれぞれ内部の状態を内部状態信号として出
力する手段を有し、バス制御回路は表示制御回路と処理
回路から出力される内部状態信号に基づいてメモリをア
クセスする際の優先度を判定することによって達成する
ことができる。

【０００７】また上記目的は、演算処理を実行するＣＰ
Ｕと、ＣＰＵの演算結果を記憶する第１のメモリと、Ｃ
ＰＵの演算結果及び表示データとを記憶する第２のメモ
リと、第２のメモリにアクセスし、第２のメモリに記憶
された表示データの表示を制御する表示制御回路と、表
示データを生成するために第２のメモリにアクセスして
規定時間内に処理を行うための処理回路と、表示制御回
路及び処理回路から第２のメモリへのアクセスの調停を
行うバス制御回路とを有する図形処理装置であって、表
示制御回路，処理回路はそれぞれ内部の状態を内部状態
信号として出力する手段を有し、バス制御回路は表示制
御回路と処理回路から出力される内部状態信号に基づい
て第２のメモリをアクセスする際の優先度を判定するこ
とによって達成することができる。

【０００８】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【０００９】図１に本発明の第１の実施例の全体構成図
を示す。図１において、１００はグラフィックスプロセ
ッサ、１１０は内部バス、２００はバス制御回路、３１
０はＣＰＵ Ｉ／Ｆ回路、３２０は描画回路、３３０は
ビデオ入力回路、３４０は表示回路、３１１，３２１，
３３１，３４１は内部状態信号、３１２，３２２，３３
２，３４２は優先度判定結果、３１３，３２３，３３
３，３４３はリクエスト、３１４，３２４，３３４，３
４４はアクノリッジ、５００はＣＰＵ、５１０はＩ／Ｏ
コントローラ、５２０はＣＤＲＯＭ、５３０はキーボー
ド、５４０はマウス、５５０はＣＰＵバス、６００はＮ
ＴＳＣデコーダ、６１０はアンテナ、６２０はＤＡＣ、
６３０はＣＲＴ、７００はメモリ、７１０は主記憶、７
２０は描画用データ、７３０はビデオ入力データ、７４
０はフレームバッファである。図１において、主記憶７
１０はCPU500が動作するために必要なプログラム，デー
タ，作業領域などを保持する領域であり、描画用データ
７２０は描画回路320が動作するために必要なコマン
ド，データ，作業領域などを保持する領域であり、ビデ
オ入力データ７３０はビデオ入力回路３３０によって作
成されたビデオ入力データを保持する領域であり、フレ
ームバッファ７４０は表示回路３４０が読み出してCRT6
30に表示するための表示データを保持する領域である。
グラフィックスプロセッサ１００内の各回路について、
以下説明を行う。ＣＰＵ Ｉ／Ｆ回路３１０はCPU500か
らメモリ７００へのアクセス要求を受けると、バス制御
回路２００に内部バス１１０のバス権を取得するためリ
クエスト３１３を出力する。ＣＰＵ Ｉ／Ｆ回路３１０
はバス制御回路２００からアクノリッジ３１４が出力さ
れるのを受けて、内部バス１１０を通してメモリ７００
にアクセスを行い、CPU500からのアクセス内容が読み出
しアクセスであればメモリ７００から読み出したデータ
をＣＰＵバス５５０を通してCPU500に転送し、また書き
込みアクセスであれば、メモリ７００にそのデータの書
き込みを行う。さらにＣＰＵ Ｉ／Ｆ回路３１０は、CP
U500からメモリ７００へのアクセス要求を受けてから現
在までの経過時間を、内部状態信号３１１としてバス制
御回路２００に出力する。またＣＰＵ Ｉ／Ｆ回路３１
０は、バス制御回路２００から出力される優先度判定結
果３１２の内容が、ＣＰＵ Ｉ／Ｆ回路３１０の優先度
が一番高いことを示している場合、直ちにリクエスト３
１３を出力する。描画回路３２０は、描画用データ７２
０から描画コマンドを読み出してグラフィック描画デー
タを作成し、フレームバッファ７４０に書き込む。メモ
リ７００にアクセスするために、リクエスト３２３とア
クノリッジ３２４を使って内部バス１１０のバス権取得
を行うのは、ＣＰＵ Ｉ／Ｆ回路３１０と同様である。
さらに描画回路３２０は、内部のバッファが空になって
からの経過時間（読み出し用バッファの場合）、または
一杯になってからの経過時間（書き込み用バッファの場
合）を調べ、それらの中の最大値を内部状態信号３２１
としてバス制御回路２００に出力する。また描画回路３
２０は、バス制御回路２００から出力される優先度判定
結果３２２の内容が、描画回路３２０の優先度が一番高
いことを示している場合、直ちにリクエスト３２３を出
力する。ビデオ入力回路３３０は、アンテナ６１０で受
信後ＮＴＳＣデコーダ６００でディジタルデータに変換
されたビデオデータを読み込む。ビデオ入力回路３３０
は、ビデオデータのフォーマットとして、ＲＧＢ形式ま
たは、輝度信号＋色差信号形式（以下ＹＣ形式と呼ぶ）
を選択することが可能である。また、入力されたビデオ
データを間引いてデータサイズを小さくすることが可能
である。これはピクチャー・イン・ピクチャーを行って
ビデオ画面を子画面として元の画面サイズよりも小さい
サイズで表示する場合に、ビデオデータの入力時の取り
込み画面サイズを表示サイズに合わせることによってメ
モリ７００を有効利用するために使用する。ビデオ入力
回路３３０は、CRT630に表示する際の表示画面上でのビ
デオ画面の位置を示すレジスタを参照しながら、入力さ
れたビデオデータをメモリ７００に書き込む。ビデオ入
力回路３３０は、入力されたビデオデータをメモリ７０
０に書き込むため、リクエスト３３３とアクノリッジ３
３４を使ってメモリ７００へのアクセスを行う。さらに
ビデオ入力回路３３０は、内部のバッファがあとどれく
らいで入力されるビデオデータで一杯になるかの予測時
間を調べ、内部状態信号３３１としてバス制御回路２０
０に出力する。またビデオ入力回路３３０は、バス制御
回路２００から出力される優先度判定結果332の内容
が、ビデオ入力回路３３０の優先度が一番高いことを示
している場合、直ちにリクエスト３３３を出力する。表
示回路３４０は、メモリ７００から表示データとビデオ
入力データを読み出し、DAC620を通してCRT630に出力す
る。表示回路３４０は表示データを読み出す際に、CRT6
30での表示画面上でのビデオ画面の位置を示すレジスタ
を参照しながら、読み出した表示データまたはビデオ入
力データをDAC620に出力する。表示回路３４０は、表示
データとビデオ入力データをメモリ７００から読み出す
ため、リクエスト３４３とアクノリッジ３４４を使って
メモリ７００へのアクセスを行う。さらに表示回路３４
０は、内部の各バッファがあとどれくらいで空になるか
の予測時間を調べ、その最小値を内部状態信号３４１と
してバス制御回路２００に出力する。また表示回路３４
０は、バス制御回路２００から出力される優先度判定結
果３４２の内容が、表示回路３４０の優先度が一番高い
ことを示している場合、直ちにリクエスト３４３を出力
する。バス制御回路２００は内部状態信号３１１，３２
１，３３１，３４１によって、ＣＰＵ Ｉ／Ｆ回路３１
０，描画回路３２０，ビデオ入力回路３３０，表示回路
３４０のメモリ７００へのアクセスの緊急度を比較し、
最も緊急度の高い回路が最も内部バス１１０のバス調停
時の優先度が高くなるように優先度を決定し、優先度判
定結果３１２，３２２，３３２，３４２として出力す
る。またバス制御回路２００はこの優先度判定結果を使
って、ＣＰＵ Ｉ／Ｆ回路３１０，描画回路３２０,ビ
デオ入力回路３３０,表示回路３４０から出力されるリ
クエスト３１３，３２３，３３３，３４３の中から最も
優先度の高い回路に対してアクノリッジを出力する。

【００１０】上記のように、ＣＰＵ Ｉ／Ｆ回路３１
０，描画回路３２０，ビデオ入力回路３３０，表示回路
３４０から出力される内部状態信号３１１，３２１，３
３１，３４１を使って、バス制御回路２００で各回路の
メモリ７００へのアクセスの緊急度を比較しながら内部
バス１１０の優先度を動的に決定し、その優先度を用い
て内部バス１１０のバス調停を行うことによって、規定
時間内に必ず処理を終了しなければならない回路が複数
ある場合でも、それぞれの規定時間内にそれぞれの処理
を終了するのに必要な分だけのメモリアクセスを行える
ようにすることができる。

【００１１】図２に図１におけるＣＰＵ Ｉ／Ｆ回路３
１０の構成例を示す。図２において、２１００はバッフ
ァ、２２００はアクセス制御回路である。

【００１２】図２において、CPU500からのアクセス要求
があると、読み出しアクセス要求の場合はアドレスが、
書き込みアクセス要求の場合はアドレスとデータがバッ
ファ２１００に書き込まれる。またCPU500からのアクセ
ス要求はアクセス制御回路２２００に入力され、アクセ
ス制御回路２２００ではアクセス要求が入力されてから
の経過時間をカウントし、内部状態信号３１１として出
力する。さらにアクセス制御回路２２００は内部バス１
１０を使用するための、リクエスト３１３の出力も行
い、リクエスト３１３の出力中にアクノリッジ３１４が
入力されると開始信号をバッファ２１００に出力し、バ
ッファ２１００に保持されているアドレス（書き込みア
クセスの場合にはデータも）を内部バス１１０に出力さ
せる。アクセス制御回路２２００はまた、優先度判定結
果３１２を調べＣＰＵ Ｉ／Ｆ回路３１０の優先度が一
番高いことが分かると直ちにリクエスト３１３を出力
し、アクノリッジ３１４が入力されると開始信号をバッ
ファ２１００に出力し、バッファ２１００に保持されて
いるアドレス(書き込みアクセスの場合にはデータも)を
内部バス１１０に出力させる。

【００１３】図３に図１における描画回路３２０の構成
例を示す。図３において、３１００は描画コア、３２０
０はコマンドバッファ、３３００はテクスチャバッフ
ァ、３４００はライトバッファ、３５００はアクセス制
御回路である。

【００１４】図３において、描画コア３１００はコマン
ドバッファ３２００から描画コマンドを読み出し、その
描画コマンドを解析した結果テクスチャデータが必要で
あればテクスチャバッファ３３００からテクスチャデー
タを読み出してグラフィックスデータを作成し、書き込
みアドレスとともにライトバッファ３４００に書き込
む。コマンドバッファ３２００とテクスチャバッファ３
３００は、保持しているコマンドまたはデータがなくな
ってからの経過時間を内部状態信号としてアクセス制御
回路３５００に出力する。ライトバッファ３４００は、
描画コア３１００からグラフィックスデータを書き込ま
れてからの経過時間を内部状態信号としてアクセス制御
回路３５００に出力する。アクセス制御回路３５００で
は、これら３つのバッファから出力される内部状態信号
から最も大きなものを選択して内部状態信号３２１とし
て出力する。さらにアクセス制御回路３５００は内部バ
ス１１０を使用するためのリクエスト３２３の出力も行
い、リクエスト３２３の出力中にアクノリッジ３２４が
出力されると開始信号を描画コア３１００に出力する。
アクセス制御回路３５００はまた、優先度判定結果３２
２を調べ描画回路３２０の優先度が一番高いことが分か
ると直ちにリクエスト３２３を出力し、アクノリッジ３
２４が入力されると開始信号を描画コア３１００に出力
し、内部バス１１０へのアクセスを実行させる。描画コ
ア３１００は、コマンドバッファ３２００またはテクス
チャバッファ３３００のための読み出しアクセスならば
アドレスを内部バス１１０に出力し、内部バス１１０を
通して読み出したデータをコマンドバッファ３２０また
はテクスチャバッファ３３００のいずれかに書き込む。
また描画コア３１００は、ライトバッファ３４００のた
めの書き込みアクセスならば、ライトバッファ３４００
に保持してあるアドレスとデータを内部バス１１０に出
力させる。

【００１５】図４に図１におけるビデオ入力回路３３０
の第１の構成例を示す。図４において、４１００はフォ
ーマット設定レジスタ、４２００はフォーマット変換回
路、４３００はハードウエアウインドウレジスタ、４４
００は間引き回路、４５００はブロックアドレス生成回
路、４６００はライトバッファ、４７００はアクセス制
御回路である。ＮＴＳＣデコーダ６００の出力フォーマ
ットは、ＲＧＢ形式である場合と、ＹＣ形式である場合
と両方考えられるが、以下では少ないビット数でより多
くの色数を表現できるＹＣ形式で出力されるとして説明
する。

【００１６】図４において、フォーマット設定レジスタ
４１００は、ビデオ入力データをメモリ７００に書き込
む際のデータフォーマットを設定するレジスタである。
フォーマット設定レジスタ４１００には、ＲＧＢ形式ま
たはＹＣ形式のいずれかを保持する。フォーマット変換
回路４２００は、ＮＴＳＣデコーダ６００から入力され
るビデオデータを、１６ビットのＹＣ形式から１６ビッ
トのＲＧＢ形式に変換する回路である。ＮＴＳＣデコー
ダ６００からビデオデータが入力されると、フォーマッ
ト設定レジスタ４１００の内容がＹＣ形式であれば、入
力されたビデオデータは１６ビットＹＣ形式のまま間引
き回路４４００に入力される。フォーマット設定レジス
タ４１００の内容がＲＧＢ形式であれば、入力されたビ
デオデータはフォーマット変換回路４２００で１６ビッ
トのＲＧＢ形式に変換後、間引き回路４４００に入力さ
れる。間引き回路４４００では、入力されたビデオデー
タの横方向のデータの間引き処理と補間処理と、縦方向
のデータの間引き処理と補間処理とを行って、ライトバ
ッファ４６００にビデオデータを出力する。ハードウイ
ンドウレジスタ４３００は、CRT630での表示画面上での
ビデオ画面の位置を保持するレジスタである。ブロック
アドレス生成回路４５００は、間引き回路４４００から
出力されるビデオデータに合わせて、ハードウエアウイ
ンドウレジスタ４３００の内容を参照しながらメモリ７
００にビデオデータを書き込むためのブロックアドレス
を生成し、ライトバッファ４６００に出力する。ここで
ブロックアドレスとは、描画回路３２０のメモリアクセ
スをなるべく高速にするため、例えば連続する５１２バ
イトのメモリ空間を、CRT630の画面上で横３２画素×縦
１６画素×８ビットのブロック状領域になるようにアド
レスを割り当てることである。このようなブロック状に
アドレスを割り当てると、例えば縦の直線を描画した場
合でも、１回のＲＡＳアドレス出力によってアクセスで
きるメモリライン内へ複数画素を書き込むことができる
ため高速化を図れる（連続するメモリ空間にCRT630の画
面上の左上から右下へラスタスキャンする順番に画素を
割り当てるリニアマッピングでは、縦の直線を描画され
ると、１回のＲＡＳアドレス出力によってアクセスでき
るメモリライン内へは１画素しか書き込むことができな
い）。ライトバッファ４６００は、間引き回路４４００
とブロックアドレス生成回路４５００から出力されるビ
デオデータとアドレスを保持する。またライトバッファ
４６００は、入力されるビデオデータが保持できるデー
タサイズと等しくなる予測時間を内部状態信号としてア
クセス制御回路４７００に出力する。さらにライトバッ
ファ４６００はアクセス制御回路４７００から開始信号
が入力されると、内部バス１１０に保持しているビデオ
データとアドレスを出力する。アクセス制御回路４７０
０では、ライトバッファから出力される内部状態信号
を、内部状態信号３３１として出力する。さらにアクセ
ス制御回路４７００は、内部バス１１０を使用するため
のリクエスト３３３の出力も行い、リクエスト３２３の
出力中にアクノリッジ３３４が入力されると開始信号を
ライトバッファ４６００に出力する。アクセス制御回路
４７００はまた、優先度判定結果３３２を調べビデオ入
力回路３３０の優先度が高いことが分かると直ちにリク
エスト３３３を出力し、アクノリッジ３３４が入力され
ると開始信号をライトバッファ４６００に出力し、内部
バス１１０へのアクセスを実行させる。

【００１７】上記のように、ブロックアドレス生成回路
４５００を設け、ブロックアドレスを使って入力された
ビデオデータをメモリ７００に書き込むことによって、
表示回路３４０でのアドレス生成のためのハードウエア
増加を抑えながらビデオ入力を行うことができる。

【００１８】図５に図１における表示回路３４０の第１
の構成例を示す。図５において、５１００はクロマキー
カラーレジスタ、５２００はハードウエアウインドウレ
ジスタ、５３００はフォーマット設定レジスタ、５４０
０，５４１０はパレット変換回路、５４２０はフォーマ
ット変換回路、５５００はアクセス制御回路、5600はメ
ニューバッファ、５６１０は背景バッファ、５６２０は
ビデオバッファ、５７００は表示制御回路、５８００，
５８１０は比較器、５８２０，５８３０はセレクタであ
る。図５の表示回路３４０は、複数画面の重ね合わせ表
示を行うことができるもので、メニューバッファ５６０
０は一番前に表示されるグラフィックスデータ（８ビッ
ト，インデックスカラー）を、背景バッファ５６１０は
一番後ろに表示されるグラフィックスデータ（８ビッ
ト，インデックスカラー）を、ビデオバッファ５６２０
はメニューバッファ５６００に保持されるグラフィック
ス面と背景バッファ５６１０に保持されるグラフィック
ス面との間に表示されるビデオ入力データ（１６ビッ
ト，ＹＣ形式またはＲＧＢ形式）を、それぞれ保持する
バッファである。

【００１９】図５において、クロマキーカラーレジスタ
５１００は、メニューバッファ5600に保持されているグ
ラフィックスデータの中で、透明色として扱うパレット
番号を保持するレジスタである。ハードウエアウインド
ウレジスタ５２００は、ＣＲＴ６３０での表示画面上で
のビデオ画面の位置を保持するレジスタである。メニュ
ーバッファ５６００に保持されているグラフィックスデ
ータは、パレット変換回路５４００で８ビットのインデ
ックスカラーから１６ビットのダイレクトカラーに変換
される。同様に、背景バッファ５６１０に保持されてい
るグラフィックスデータは、パレット変換回路５４１０
で８ビットのインデックスカラーから１６ビットのダイ
レクトカラーに変換される。ビデオバッファ５６２０に
保持されているビデオ入力データは、フォーマット設定
レジスタ５３００の内容がＹＣ形式であれば、フォーマ
ット変換回路５４２０で１６ビットのＹＣ形式から１６
ビットのＲＧＢ形式に変換される。フォーマット変換レ
ジスタ５３００の内容がＲＧＢ形式であれば、そのまま
出力される。比較器５８１０は、表示制御回路５７００
から出力される表示画素座標とハードウエアウインドウ
レジスタ5200の内容とを比較し、表示画素座標がビデオ
画面内であればビデオ入力データを、そうでなければパ
レット変換回路５４１０から出力されたグラフィックス
データを、セレクタ５８３０から出力させる。メニュー
バッファ５６００に保持されているグラフィックスデー
タはまた比較器５８００にも出力される。比較器5800
は、メニューバッファ５６００から出力されるグラフィ
ックスデータとクロマキーカラーレジスタ５１００の内
容を比較し、メニューバッファ５６００から出力された
グラフィックスデータが透明色であれば、セレクタ５８
３０から出力されるデータを、そうでなければパレット
変換回路５４００から出力されるデータを、セレクタ５
８２０からＤＡＣ６２０へ出力させる。メニューバッフ
ァ５６００，背景バッファ５６１０，ビデオバッファ５
６２０はまた、保持しているデータが空になる予測時間
を内部状態信号としてアクセス制御回路５５００に出力
する。アクセス制御回路５５００では、これら３つのバ
ッファから出力される内部状態信号からもっとも小さな
ものを選択して内部状態信号３４１として出力する。さ
らにアクセス制御回路５５００は内部バス１１０を使用
するためのリクエスト３４３の出力も行い、リクエスト
３４３の出力中にアクノリッジ３４４が入力されると開
始信号を表示制御回路５７００に出力する。アクセス制
御回路５５００はまた、優先度判定結果３４２を調べ表
示回路３４０の優先度が一番高いことが分かると直ちに
リクエスト３４３を出力し、アクノリッジ３４４が入力
されると開始信号を表示制御回路５７００に出力し、内
部バス１１０へのアクセスを実行させる。表示制御回路
５７００は、ＣＲＴ６３０でのラスタスキャンに同期し
て、ＣＲＴ６３０での画面上での表示画素の座標を表示
画素座標として出力する。また表示制御回路５７００
は、アクセス制御回路５５００から開始信号を受けると
アドレスを内部バス１１０に出力し、内部バス１１０を
通して読み出したデータをメニューバッファ５６００ま
たは背景バッファ５６１０またはビデオバッファ５６２
０に書き込む。

【００２０】上記のように、クロマキーカラーレジスタ
５１００とハードウエアウインドウレジスタ５２００を
設け、クロマキーカラーレジスタ５１００の内容とメニ
ューバッファ５６００の保持しているデータとを比較
し、またハードウエアウインドウレジスタ５２００の内
容と表示画素座標を比較し、これらの比較結果に応じて
メニューバッファ５６００または背景バッファ５６１０
またはビデオバッファ５６２０のいずれかからデータを
読み出してCRT630に画面を表示することによって、８ビ
ットのデータに１６ビットのデータを重ねて表示し、さ
らにその上に任意の形状の８ビットデータを重ねて表示
することができる。

【００２１】図６に図１におけるバス制御回路２００の
第１の構成例を示す。図６（ａ）において、６１００は
優先度判定回路Ａ、６２００は優先度判定回路Ｂ、６３
００は優先度判定回路Ｃ、６４００は調停回路である。

【００２２】図６（ａ）において、優先度判定回路Ａ６
１００には、内部状態信号３３１，３４１が入力され
る。優先度判定回路Ａ６１００は、これらの内部状態信
号を比較し、ビデオ入力回路３３０と表示回路３４０と
のいずれかの内部状態信号の示す値が小さい方を第１優
先回路６１０１として出力し、残った方を第２優先回路
６１０２として出力する。優先度判定回路Ｂ６２００に
は、内部状態信号３１１，３２１が入力される。優先度
判定回路Ｂ６２００は、これらの内部状態信号を比較
し、ＣＰＵ Ｉ／Ｆ回路３１０と描画回路３２０とのい
ずれかの内部状態信号の示す値が大きい方を、第１優先
回路６２０１として出力し、残った方を第２優先回路６
２０２として出力する。優先度判定回路Ｃ６３００は、
第１優先回路６１０１が示す回路の優先度を１番，第２
優先度回路６１０２が示す回路の優先度を２番，第１優
先回路６２０１が示す回路の優先度を３番，第２優先度
回路６２０２が示す回路の優先度を４番として優先度判
定結果３１２,３２２,３３２，３４２として出力する。
優先度判定結果はまた、調停回路６４００にも出力され
る。調停回路６４００は、優先度判定結果に基づきリク
エスト３１３，３２３，３３３，３４３の優先度を判定
し、内部バス１１０のバス権を与える回路にアクノリッ
ジを出力する。

【００２３】上記のように、優先度判定回路Ｃ６３００
において、優先度判定回路Ａ6100で優先度を判定する回
路を常に優先度判定回路Ｂ６２００で優先度を判定する
回路よりも優先度を高くすることによって、処理実行時
に特に規定時間のない回路のメモリアクセス要求が原因
で、ある規定時間内に必ず処理を終了する必要のある回
路のメモリアクセスが待たされることを防ぐことができ
る。

【００２４】図７に図１におけるバス制御回路２００の
第２の構成例を示す。図７（ａ）において、７１００は
優先度判定回路Ａ、７１１０はしきい値設定レジスタ、
7300は優先度判定回路Ｃ、７５００は比較器である。

【００２５】図７（ａ）において、優先度判定回路Ａ７
１００は、内部状態信号３３１，３４１を比較し、ビデ
オ入力回路３３０と表示回路３４０とのいずれかの内部
状態信号の示す値が小さい方を第１優先回路７１０１と
して出力し、残った方を第２優先回路７１０２として出
力する。また優先度判定回路Ａ７１００は、内部状態信
号３３１，３４１の示す値のうち、小さい方を緊急度と
して出力する。しきい値設定レジスタ７１１０は、優先
度判定回路Ａ７１００で優先度を判定する回路と、優先
度判定回路Ｂ６２００で優先度を判定する回路との優先
度を切り替えるためのしきい値を保持するレジスタであ
る。比較器７５００は、緊急度としきい値設定レジスタ
７１１０の値を比較し、緊急度の方が小さければ緊急信
号として“１”を、そうでなければ“０”を出力する。
優先度判定回路Ｃ７３００は、図７（ｂ）に示すように
緊急信号が“１”であれば、第１優先回路７１０１が示
す回路の優先度を１番，第２優先回路７１０２が示す回
路の優先度を２番，第１優先回路６２０１が示す回路の
優先度を３番，第２優先回路６２０２が示す回路の優先
度を４番として、緊急信号が“０”であれば、第１優先
回路６２０１が示す回路の優先度を１番，第２優先回路
６２０２が示す回路の優先度を２番，第１優先回路７１
０１が示す回路の優先度を３番，第２優先回路７１０２
が示す回路の優先度を４番として、優先度判定結果３１
２，３２２，３３２，３４２を出力する。

【００２６】上記のように、しきい値設定レジスタ７１
１０を設け、しきい値設定レジスタ７１１０の保持内容
と優先度判定回路Ａ７１００から出力される緊急度と比
較し、その結果優先度判定回路Ａ７１００で優先度を判
定する回路がすぐにメモリアクセスできなくとも問題な
いと判断できる場合には、優先度判定回路Ｂ６２００で
優先度を判定する回路の優先度を優先度判定回路Ａ７１
００で優先度を判定する回路の優先度よりも高くするこ
とによって、ある規定時間内に必ず処理を終了する必要
のある回路の方に時間的な余裕がある場合に、処理時間
に特に規定時間のない回路のメモリアクセスを優先して
行わせることができるため、ある規定時間内に必ず処理
を終了する必要のある回路のメモリアクセスを十分行い
ながら、図形処理装置全体の性能を向上できる。

【００２７】図８に図１におけるビデオ入力回路３３０
の第２の構成例を示す。図８において、８５００はリニ
アアドレス生成回路である。

【００２８】図８において、リニアアドレス生成回路８
５００は、間引き回路４４００から出力されるビデオデ
ータに合わせて、ハードウエアウインドウレジスタ４３
００の内容を参照しながらメモリ７００にビデオデータ
を書き込むためのリニアアドレスを生成し、ライトバッ
ファ４６００に出力する。ライトバッファ４６００は、
アクセス制御回路４７００から出力される開始信号を受
けて、内部バス１１０にアドレスとデータを出力する。

【００２９】上記のように、リニアアドレス生成回路８
５００を設け、リニアアドレスを使って入力されたビデ
オデータをメモリ７００に書き込むことによって、メモ
リ７００を有効に使用することができる。これは例えば
連続する５１２バイトのメモリ空間を、CTR630の画面上
で横１６画素×縦１６画素×１６ビットのブロック状領
域になるようにアドレスを割り当てた場合を考えると、
入力されるビデオデータのサイズが横１６画素×縦１６
画素のブロックの整数倍である横３２０画素×縦２４０
画素の場合にはブロックアドレスでも無駄なくメモリ上
にマッピングできるが、横１００画素×８０画素の場合
には横１６画素×縦１６画素のブロックの整数倍になら
ないため、ブロックアドレスではメモリ上にマッピング
する際に無駄ができてしまう。一方、リニアマッピング
では、入力されるビデオデータのサイズがどのような値
であっても無駄なくメモリ上にデータをマッピングでき
る。したがって、ブロックマッピングに比べてリニアマ
ッピングの方がメモリを有効に使うことができる。

【００３０】図９に図１における表示回路３４０の第２
の構成例を示す。図９において、９７００は表示制御回
路である。

【００３１】図９において、表示制御回路９７００は、
CRT630でのラスタスキャンに同期して、CRT630での画面
上での表示画素の座標を表示画素座標として出力する。
また表示制御回路５７００は、アクセス制御回路５５０
０から開始信号を受けるとメニューバッファ５６００ま
たは背景バッファ５６１０用のメモリアクセスを行う場
合にはブロックアドレスを、ビデオバッファ５６２０用
のメモリアクセスを行う場合にはリニアアドレスを内部
バス１１０に出力し、内部バス１１０を通して読み出し
たデータをメニューバッファ５６００または背景バッフ
ァ５６１０またはビデオバッファ５６２０に書き込む。

【００３２】上記のように、表示制御回路９７００でア
ドレス生成する際に、アクセスするデータの種類によっ
てブロックアドレスかリニアアドレスかを選択して生成
することによって、メモリ７００を有効に使用すること
ができる。

【００３３】図１０に本発明の第２の実施例の全体構成
図を示す。図１０において、10100はグラフィックスプ
ロセッサ、１０２００はバス制御回路、１０５００はＣ
ＰＵ、１０５１０はシステムタイマー、１０５２０はユ
ーザタイマー、１０５３０はＤＭＡＣ、１０５４０は割
り込み制御回路、１０５５０はＣＰＵコア、10560はメ
モリＩ／Ｆ回路、１０６００はＩ／Ｏコントローラであ
る。

【００３４】図１０において、割り込み制御回路１０５
４０は、システムタイマー10510，ユーザタイマー１０
５２０，DMAC10530 からそれぞれ出力される内部割り込
み要求と、Ｉ／Ｏコントローラ１０６００から出力され
る外部割り込み要求とを受け付け、割り込み通知として
出力する。バス制御回路１０２００は、内部状態信号３
１１，３２１，３３１，３４１と、割り込み通知を使っ
て、そのタイミングでの内部バス１１０を使用するため
の優先度を決定し、優先度判定結果１０３１２，１０３
２２，１０３３２，１０３４２として出力する。

【００３５】上記のように、内部状態信号３１１，３２
１，３３１，３４１と割り込み通知を使ってバス制御回
路１０２００が内部バス１１０の優先度を決定すること
によって、CPU10500の内部または外部の周辺回路からの
割り込み要求によってCPU10500のメモリ７００へのアク
セスの優先度を上げることができる。これは例えば、シ
ステムタイマー１０５１０がＣＰＵコア１０５５０の暴
走を検出して割り込み要求を出力した場合に、バス制御
回路１０２００が割り込み通知を受けてＣＰＵ Ｉ／Ｆ
回路３１０の優先度を一番高くすることができ、速やか
に暴走したCPU10500の復帰処理を行うことができる。な
お図１０の構成例では、CPU10500からのグラフィックス
プロセッサ１０１００への割り込み通知の出力を専用の
ピンを使用する構成になっているが、これをCPU10500か
らＣＰＵバス５５０を介してグラフィックスプロセッサ
１０１００をアクセスする際のアクセスプロトコルとす
ることも可能である。

【００３６】図１１に図１０におけるバス制御回路１０
２００の構成例を示す。図１１(ａ)において、１１２０
０は優先度判定回路Ｂ、１１２１０は優先割り込みレジ
スタ、１１２２０は比較器、１１３００は優先度判定回
路Ｃである。

【００３７】図１１（ａ）において、優先割り込みレジ
スタ１１２１０は、CPU10500から出力される割り込み通
知のなかで、ＣＰＵ Ｉ／Ｆ回路３１０の内部バス１１
０の優先度を一番高く設定したい割り込み処理を保持す
るレジスタである。比較器１１２２０は、優先割り込み
レジスタ１１２１０の内容と割り込み通知を比較し、等
しければＣＰＵ優先信号として“１”を、そうでなけれ
ば“０”を出力する。優先度判定回路Ｂ１１２００に
は、内部状態信号３１１，３２１が入力される。優先度
判定回路Ｂ１１２００は、これらの内部状態信号を比較
し、ＣＰＵ優先信号が“０”の場合にはＣＰＵ Ｉ／Ｆ
回路３１０と描画回路３２０とのいずれかの内部状態信
号の示す値が大きい方を第１優先回路１１２０１として
出力し、残った方を第２優先回路１１２０２として出力
する。一方、ＣＰＵ優先信号が“１”の場合には、ＣＰ
Ｕ Ｉ／Ｆ回路３１０を第１優先回路１１２０１として
出力し、描画回路３２０を第２優先回路１１２０２とし
て出力する。優先度判定回路Ｃ１１３００は、緊急信号
とＣＰＵ優先信号によって図１１（ｂ）のように各回路
の優先度を判定し、優先度判定結果１０３１２，１０３
２２，１０３３２，１０３４２として出力する。優先度
判定結果はまた、調停回路６４００にも出力される。

【００３８】図１２に本発明の第３の実施例の全体構成
図を示す。図１２において、１２１００はグラフィック
スプロセッサ、１２２００はバス制御回路、１２３５０
はサウンド回路、１２３６０は通信回路、１２５００は
ＣＰＵ、１２６４０はＤＡＣ、１２６５０はスピーカ
ー、１２６６０はモデム、１２６７０は通信回線、１２
７００はメモリ、１２８００はバッテリである。

【００３９】図１２において、バス制御回路１２２００
は、内部状態信号３１１，３２１，３３１，３４１，１
２３５１，１２３６１とバッテリ１２８００から入力さ
れるバッテリ残量を使って、そのタイミングでの内部バ
ス１１０の優先度を決定し、優先度判定結果１２３１
２，１２３２２，１２３３２，１２３４２，１２３５
２，１２３６２として、CPU12500を含めた各回路に出力
される。優先度判定結果１２３１２，１２３２２，１２
３３２，１２３４２，１２３５２，１２３６２はまた、
メモリアクセス方法に関する情報も含んでおり、各回路
は、優先度判定結果１２３１２，１２３２２，１２３３
２，１２３４２，１２３５２，１２３６２に含まれるメ
モリアクセス方法に関する情報に基づいてメモリアクセ
ス方法をバッテリ残量に応じて変更する。

【００４０】上記のように、バス制御回路１２２００に
おいて内部状態信号３１１，３２１，３３１，３４１，
１２３５１，１２３６１とバッテリ１２８００から入力
されるバッテリ残量を使って内部バス１１０の優先度を
決定し、その結果にメモリアクセス方法に関する情報を
含めて優先度判定結果１２３１２，１２３２２，１２３
３２，１２３４２，１２３５２，１２３６２としてCPU1
2500も含めて出力することで、バッテリ１２８００の残
量に応じて内部バス１１０の優先度を制御し、バッテリ
残量が少なくなると低消費電力化するように内部バス１
１０のアクセスを制御することができる。なお図１２の
構成例では、CPU12500からのグラフィックスプロセッサ
１２１００への割り込み通知の出力を専用のピンを使用
する構成になっているが、これをCPU12500からＣＰＵバ
ス５５０を介してグラフィックスプロセッサ１２１００
をアクセスする際のアクセスプロトコルとすることも可
能である。

【００４１】図１３に図１２におけるバス制御回路１２
２００の第１の構成例を示す。図１３において、１３１
００は優先度判定回路Ａ、１３１１０はしきい設定値レ
ジスタ、１３３００は優先度判定回路Ｃ、１３４００は
調停回路、１３５００はバースト長テーブル、１３６０
０はシフト回路である。

【００４２】図１３において、優先度判定回路A13100
は、内部状態信号３３１，３４１，１２３５１，１２３
６１を受け、その値が小さい順に、優先度を高い方から
割り当てて行き、第１優先回路１３１０１から第４優先
回路１３１０４までを出力する。優先度判定回路A13100
はまた、内部状態信号３３１，３４１，１２３５１，１
２３６１が示す値の中から、一番小さい値を緊急度とし
て出力する。優先度判定回路C13300は、緊急信号が
“１”であれば第１優先回路１３１０１が示す回路の優
先度を一番とし、以下第２優先回路１３１０２，第３優
先回路１３１０３，第４優先回路１３１０４，第１優先
回路６２０１，第２優先回路６２０２の順で優先度を割
り当て、緊急信号が“０”であれば第１優先回路６２０
１が示す回路の優先度を一番とし、以下第２優先回路６
２０２，第１優先回路１３１０１，第２優先回路１３１
０２，第３優先回路１３１０３，第４優先回路１３１０
４の順で優先度を割り当て、優先度判定結果として出力
する。優先度判定結果はまた、調停回路１３４００にも
出力される。バースト長テーブル１３５００は、バッテ
リ残量に応じた各回路のメモリアクセス時のバースト長
を保持するものであり、バッテリ残量が少なくなるとメ
モリアクセスを低消費電力化するようにバースト長を長
くするための情報が保持されている。バッテリ１２８０
０からバッテリ残量が入力されると、その値に応じて各
回路のバースト長と最長アクセスサイクル数を選択して
出力する。ここで出力されるバースト長は、優先度判定
回路C13300が出力する優先度判定結果とあわせ、優先度
判定結果１２３１２，１２３２２，１２３３２，１２３
４２，１２３５２，１２３６２として出力される。また
バースト長テーブル１３５００から出力される最長アク
セスサイクル数は、シフト回路１３６００で２倍された
後でしきい値設定レジスタ１３１１０に入力され、しき
い値設定レジスタ１３１１０の保持している値を更新す
る。

【００４３】上記のように、バースト長テーブル１３５
００を設け、バッテリ残量によって各回路のバースト長
を選択して優先度判定結果１２３１２，１２３２２，12
332,１２３４２，１２３５２，１２３６２に含めて出力
することによって、バッテリ残量が少なくなるとより低
消費電力化してメモリアクセスを行わせることができ
る。またこのような制御を行っても、バッテリ残量に応
じてしきい値設定レジスタ１３１１０の内容を更新する
ことで、規定時間内に必ず処理を終了しなければならな
い回路が複数ある場合でも、それぞれの規定時間内にそ
れぞれの処理を終了するのに必要な分だけのメモリアク
セスを行えるようにすることができる。

【００４４】図１４にバースト長＝８，１６のときの読
み出しアクセス用コマンド内訳を示す。図１４は、デー
タを１６個読み出す例を示してある。

【００４５】図１４において、（ａ）バースト長＝８の
ときには、１回のバーストアクセスでデータを８個読み
出すため、データを１６個読み出すためには２回バース
トアクセスを行う必要がある。１回のバーストアクセス
あたり、バンクアクティブ：１回，カラムアドレス８
回，プリチャージ：１回必要なので、合計バンクアクテ
ィブ：２回，カラムアドレス１６回，プリチャージ：２
回必要である。一方、（ｂ）バースト長＝１６のときに
は、１回のバーストアクセスでデータを１６個読むこと
ができるため、バーストアクセス１回で良いことにな
る。この場合、バンクアクティブ：１回，カラムアドレ
ス１６回，プリチャージ：１回で良い。したがって、バ
ーストアクセス＝１６にすることで、バンクアクティ
ブ：１回，プリチャージ：１回のコマンドを実行しなく
ても良いため、その分バスをドライブする回数が減り低
消費電力化できる。またバンクアクティブやプリチャー
ジのコマンドをメモリ側で実行する必要がなくなるた
め、メモリ自身としても低消費電力化できる。

【００４６】図１５に図１２におけるバス制御回路１２
２００の第２の構成例を示す。図１５において、１５５
００は動作モードテーブルである。

【００４７】図１５において、動作モードテーブル１５
５００は、バッテリ残量に応じた各回路の動作モードを
保持するものである。各回路の動作モードとして、ＣＰ
ＵＩ／Ｆ回路３１０用はCPU12500の動作クロック（例え
ばバッテリのフル充電時のCPU12500が５０ＭＨｚであれ
ば、バッテリ残量が減るのにしたがって３７.５ＭＨ
ｚ，２５ＭＨｚ，２５ＭＨｚというように下がる）、描
画回路３２０用は動作クロック，ビデオ入力回路３３０
用は入力されるビデオ画面のフレームレート、表示回路
３４０用はCRT630に表示する表示画面のフレームレー
ト，サウンド回路１２３５０用は再生するサウンドのサ
ンプリング周波数，通信回路１２３６０用はモデム１２
６６０の通信速度が保持されている。動作モードテーブ
ル15500は、バッテリ１２８００から入力されるバッテ
リ残量によって、各回路の動作モードを選択し、優先度
判定回路C13300から出力される優先度判定結果とあわせ
て優先度判定結果信号１２３１２,１２３２２,１２３３
２,１２３４２,１２３５２，１２３６２として出力され
る。

【００４８】上記のように、動作モードテーブル１５５
００を設け、バッテリ残量によって各回路の動作モード
を選択し、優先度判定結果信号１２３１２，１２３２
２，１２３３２，１２３４２，１２３５２，１２３６２
に含めて出力することによって、バッテリ残量が減るに
つれてバッテリ消費が少なくなるように各回路の消費電
力を徐々に下げるように制御することができる。このよ
うな制御を行うことで、バッテリ残量がある値以下にな
ったときに、特定の回路の機能が突然使えなくなるので
はなく、徐々に機能を限定していくようにすることがで
きるようになり、利用者の利便性を改善できる。

【００４９】図１６に本発明の第４の実施例の全体構成
図を示す。図１６において、16700,１６８００はメモリ
である。

【００５０】図１６において、メモリ１６８００は主記
憶１６８１０を保持するメモリで、メモリ１６７００は
描画用データ１６７２０，ビデオ入力データ１６７３
０，フレームバッファ１６７４０を保持するメモリであ
る。このような構成においても、バス制御回路２００が
各回路の内部状態信号に基づいて内部バス１１０の優先
度を判定してバス調停を行うことで、、規定時間内に必
ず処理を終了しなければならない回路が複数ある場合で
も、それぞれの規定時間内にそれぞれの処理を終了する
のに必要な分だけのメモリアクセスを行えるようにする
ことができる。

【００５１】図１７に本発明の第５の実施例の全体構成
図を示す。図１７において、17100はグラフィックスプ
ロセッサ、１７５００はＣＰＵ、１７５１０はＩ／Ｏコ
ントローラ、１７７００はメモリである。

【００５２】図１７において、グラフィックスプロセッ
サ１７１００は、CPU17500，Ｉ／Ｏコントローラ１７５
１０，メモリ１７７００も含んで１チップ化した構成に
なっている。このように全て１チップ化すると、メモリ
バス１７１１０の動作周波数の高速化，バス幅のワイド
化などが可能になり、メモリ１７７００のスループット
は大幅に改善される。しかしある短いタイミングで考え
ると、やはりビデオ入力回路３３０と表示回路３４０が
同時にメモリバス１７１１０のアクセス要求を出力し、
その際どちらか一方がメモリアクセスできなくなる状況
が発生し得る。しかしバス制御回路２００が内部状態信
号を使ってメモリバス１７１１０の優先度を判定してバ
ス調停を行うことで、規定時間内に必ず処理を終了しな
ければならない回路が複数ある場合でも、それぞれの規
定時間内にそれぞれの処理を終了するのに必要な分だけ
のメモリアクセスを行えるようにすることができる。

【００５３】図１８に本発明の第６の実施例の全体構成
図を示す。図１８において、18100はグラフィックスプ
ロセッサ、１８２００はバス制御回路である。

【００５４】図１８において、バス制御回路１８２００
は、各回路から入力される内部状態信号とバッテリ１２
８００から入力されるバッテリ残量に基づき内部バス１
１０の優先度を判定し、その結果にメモリアクセス方法
に関する情報を含めて優先度判定結果として出力する。
このような構成にすることで、バッテリ１２８００の残
量に応じて内部バス１１０の優先度の制御し、バッテリ
残量が少なくなると低消費電力化するように内部バス１
１０のアクセスを制御することができる。なお図１８の
構成例では、CPU12500からのグラフィックスプロセッサ
１８１００への割り込み通知の出力を専用のピンを使用
する構成になっているが、これをCPU12500からＣＰＵバ
ス５５０を介してグラフィックスプロセッサ１８１００
をアクセスする際のアクセスプロトコルとすることも可
能である。

【００５５】図１９に本発明の第７の実施例の全体構成
図を示す。図１９において、19100はグラフィックスプ
ロセッサ、１９５００はＣＰＵである。

【００５６】図１９において、グラフィックスプロセッ
サ１９１００は、CPU19500，Ｉ／Ｏコントローラ１７５
１０，メモリ１７７００も含んで１チップ化した構成に
なっている。このように全て１チップ化すると、ＣＰ
Ｕ，メモリ，グラフィックスプロセッサを別チップで構
成したときに比べ、チップ間を結ぶ配線をドライブする
必要がなくなるため、低消費電力化できる。しかしなが
ら、バス制御回路18200が、各回路から入力される内部
状態信号とバッテリ１２８００から入力されるバッテリ
残量に基づき内部バス１１０の優先度を判定し、その結
果にメモリアクセス方法に関する情報を含めて優先度判
定結果として出力することによって、バッテリ１２８０
０の残量に応じて内部バス１１０の優先度を制御し、バ
ッテリ残量が少なくなると低消費電力化するように内部
バス１１０のアクセスを制御することができるため、単
に１チップした場合に比べてより一層低消費電力化を図
ることができる。なお図１９の構成例では、CPU19500か
らのバス制御回路１８２００への割り込み通知の出力を
専用の配線を使用する構成になっているが、これをCPU1
9500からＣＰＵバス１７５５０を介してＣＰＵ Ｉ／Ｆ
回路３１０をアクセスする際のアクセスプロトコルとす
ることも可能である。

【００５７】

【発明の効果】以上本発明によれば、ビデオ入力回路３
３０，表示回路３４０を備えたグラフィックスプロセッ
サ１００のように、規定時間内に必ず処理を終了しなけ
ればならない回路が複数ある場合でも、それぞれの規定
時間内にそれぞれの処理を終了するのに必要な分だけの
メモリアクセスを行えるようにすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の全体構成図である。

【図２】ＣＰＵ Ｉ／Ｆ回路３１０の構成例である。

【図３】描画回路３２０の構成例である。

【図４】ビデオ入力回路３３０の第１の構成例である。

【図５】表示回路３４０の第１の構成例である。

【図６】バス制御回路２００の第１の構成例である。

【図７】バス制御回路２００の第２の構成例である。

【図８】ビデオ入力回路３３０の第２の構成例である。

【図９】表示回路３４０の第２の構成例である。

【図１０】本発明の第２の実施例の全体構成図である。

【図１１】第２の実施例におけるバス制御回路１０２０
０の構成例である。

【図１２】本発明の第３の実施例の全体構成図である。

【図１３】第３の実施例におけるバス制御回路１２２０
０の第１の構成例である。

【図１４】バースト長＝８，１６のときの読み出しアク
セス用コマンド内訳である。

【図１５】第３の実施例におけるバス制御回路１２２０
０の第２の構成例である。

【図１６】本発明の第４の実施例の全体構成図である。

【図１７】本発明の第５の実施例の全体構成図である。

【図１８】本発明の第６の実施例の全体構成図である。

【図１９】本発明の第７の実施例の全体構成図である。

【符号の説明】

１００，１０１００，１２１００，１７１００，１８１
００，１９１００…グラフィックスプロセッサ、１１０
…内部バス、２００，１０２００，１２２００，１８２
００…バス制御回路、３１０…ＣＰＵ Ｉ／Ｆ回路、３
２０…描画回路、３３０…ビデオ入力回路、３４０…表
示回路、３１１，３２１,３３１,３４１…内部状態信
号、３１２，３２２，３３２，３４２…優先度判定結
果、３１３，３２３，３３３，３４３…リクエスト、３
１４，３２４，３３４，３４４…アクノリッジ、５０
０，１０５００，１２５００，１７５００，１９５００
…ＣＰＵ、５１０，１０６００，１７５１０…Ｉ／Ｏコ
ントローラ、５２０…ＣＤＲＯＭ、５３０…キーボー
ド、５４０…マウス、５５０…ＣＰＵバス、６００…NT
SCデコーダ、６１０…アンテナ、６２０，１２６４０…
ＤＡＣ、６３０…ＣＲＴ、７００，１２７００，１６７
００，１６８００，１７７００…メモリ、７１０…主記
憶、７２０…描画用データ、７３０…ビデオ入力デー
タ、７４０…フレームバッファ、２１００…バッファ、
２２００，３５００，４７００，５５００…アクセス制
御回路、３１００…描画コア、３２００…コマンドバッ
ファ、３３００…テクスチャバッファ、３４００，４６
００…ライトバッファ、４１００，5300…フォーマット
設定レジスタ、４２００，５４２０…フォーマット変換
回路、４３００，５２００…ハードウエアウインドウレ
ジスタ、４４００…間引き回路、４５００…ブロックア
ドレス生成回路、５１００…クロマキーカラーレジス
タ、５４００，５４１０…パレット変換回路、５６００
…メニューバッファ、5610…背景バッファ、５６２０…
ビデオバッファ、５７００，９７００…表示制御回路、
５８００，５８１０，７５００，１１２２０…比較器、
５８２０，５８３０…セレクタ、６１００，７１００，
１３１００…優先度判定回路Ａ、６２００，１１２００
…優先度判定回路Ｂ、６３００，７３００，１１３０
０，１３３００…優先度判定回路Ｃ、６４００，１３４
００…調停回路、７１１０，１３１１０…しきい値設定
レジスタ、８５００…リニアアドレス生成回路、１０５
１０…システムタイマー、１０５２０…ユーザタイマ
ー、１０５３０…ＤＭＡＣ、10540…割り込み制御回
路、１０５５０…ＣＰＵコア、１０５６０…メモリＩ／
Ｆ回路、１１２１０…優先割り込みレジスタ、１２３５
０…サウンド回路、１２３６０…通信回路、１２６５０
…スピーカー、１２６６０…モデム、１２６７０…通信
回線、１２８００…バッテリ、１３５００…バースト長
テーブル、１３６００…シフト回路、１５５００…動作
モードテーブル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 桂 晃洋 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 中塚 康弘 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体事業部内 (72)発明者 山岸 一繁 東京都小平市上水本町五丁目20番１号 株式会社 日立製作所 半導体事業部内 (56)参考文献 特開 平４−84192（ＪＰ，Ａ) 特開 平10−6577（ＪＰ，Ａ) 特開 平９−259031（ＪＰ，Ａ) 特開 平11−345165（ＪＰ，Ａ) 特開 平２−165194（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/42 G06F 12/00,13/18 G06T 1/60

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】演算処理を実行するＣＰＵと、 前記ＣＰＵの演算結果と表示データとを記憶するメモリ
   と、 前記メモリにアクセスし、前記メモリに記憶された表示
   データの表示を制御する表示制御回路と、 表示データを生成するために前記メモリにアクセスして
   規定時間内に処理を行うための処理回路と、 前記表示制御回路及び前記処理回路から前記メモリへの
   アクセスの調停を行うバス制御回路とを有する図形処理
   装置であって、 前記表示制御回路，前記処理回路はそれぞれ内部の状態
   を内部状態信号として出力する手段を有し、前記バス制
   御回路は前記表示制御回路と前記処理回路から出力され
   る前記内部状態信号に基づいて前記メモリをアクセスす
   る際の優先度を判定することを特徴とする図形処理装
   置。
2. 【請求項２】請求項１の図形処理装置において、 前記ＣＰＵは、前記ＣＰＵに内蔵または外付けの周辺装
   置からの割込要求を前記バス制御回路に出力し、前記バ
   ス制御回路は前記割込要求を使って前記メモリをアクセ
   スする際の優先度を判定することを特徴とする図形処理
   装置。
3. 【請求項３】請求項２の図形処理装置において、 前記ＣＰＵは前記割込要求を専用ピンを使って出力する
   ことを特徴とする図形処理装置。
4. 【請求項４】請求項２の図形処理装置において、 前記ＣＰＵは前記割込要求をバスアクセスのプロトコル
   として出力することを特徴とする図形処理装置。
5. 【請求項５】請求項１，２，３又は４の図形処理装置に
   おいて、 前記表示データは１画素１６ビットで構成された第１の
   表示データと、１画素８ビットで構成された第２の表示
   データであって、前記表示制御回路は前記第１の表示デ
   ータの上に前記第２の表示データを任意の形状で重ね合
   わせて表示することを特徴とする図形処理装置。
6. 【請求項６】請求項１，２，３，４又は５の図形処理装
   置において、 前記表示制御回路は前記表示データの一部をリニアアド
   レスで管理することを特徴とする図形処理装置。
7. 【請求項７】請求項１，２，３，４，５又は６の図形処
   理装置において、 前記表示制御回路は、前記表示データの一部を輝度信号
   及び色差信号によるデータフォーマットで管理すること
   を特徴とする図形処理装置。
8. 【請求項８】請求項１，２，３，４，５，６又は７の図
   形処理装置において、 前記処理回路は外部からビデオデータを入力し、入力し
   た前記ビデオデータを輝度信号及び色差信号によるデー
   タフォーマットまたはＲＧＢ形式のデータフォーマット
   の形式に変換して前記メモリに書き込むビデオ入力回路
   であることを特徴とする図形処理装置。
9. 【請求項９】請求項８の図形処理装置において、 前記ビデオ入力回路は、前記ビデオデータを前記メモリ
   に書き込む際に前記ビデオデータの間引き処理及び補完
   処理を行うことを特徴とする図形処理装置。
10. 【請求項１０】請求項１，２，３，４，５，６，７，８
    又は９の図形処理装置において、 前記ＣＰＵ，前記メモリ，前記表示制御回路，前記処理
    回路は同一の半導体基板上に形成されていることを特徴
    とする図形処理装置。
11. 【請求項１１】演算処理を実行するＣＰＵと、 前記ＣＰＵの演算結果を記憶する第１のメモリと、 前記ＣＰＵの演算結果及び表示データとを記憶する第２
    のメモリと、 前記第２のメモリにアクセスし、前記第２のメモリに記
    憶された表示データの表示を制御する表示制御回路と、 表示データを生成するために前記第２のメモリにアクセ
    スして規定時間内に処理を行うための処理回路と、 前記表示制御回路及び前記処理回路から前記第２のメモ
    リへのアクセスの調停を行うバス制御回路とを有する図
    形処理装置であって、 前記表示制御回路，前記処理回路はそれぞれ内部の状態
    を内部状態信号として出力する手段を有し、前記バス制
    御回路は前記表示制御回路と前記処理回路から出力され
    る前記内部状態信号に基づいて前記第２のメモリをアク
    セスする際の優先度を判定することを特徴とする図形処
    理装置。
12. 【請求項１２】請求項１１の図形処理装置において、 前記ＣＰＵは、前記ＣＰＵに内蔵または外付けの周辺装
    置からの割込要求を前記バス制御回路に出力し、前記バ
    ス制御回路は前記割込要求を使って前記第２のメモリを
    アクセスする際の優先度を判定することを特徴とする図
    形処理装置。
13. 【請求項１３】請求項１２の図形処理装置において、 前記ＣＰＵは前記割込要求を専用ピンを使って出力する
    ことを特徴とする図形処理装置。
14. 【請求項１４】請求項１２の図形処理装置において、 前記ＣＰＵは前記割込要求をバスアクセスのプロトコル
    として出力することを特徴とする図形処理装置。
15. 【請求項１５】請求項１１，１２，１３又は１４の図形
    処理装置において、 前記表示データは１画素１６ビットで構成された第１の
    表示データと、１画素８ビットで構成された第２の表示
    データであって、前記表示制御回路は前記第１の表示デ
    ータの上に前記第２の表示データを任意の形状で重ね合
    わせて表示することを特徴とする図形処理装置。
16. 【請求項１６】請求項１１，１２，１３，１４又は１５
    の図形処理装置において、 前記表示制御回路は前記表示データの一部をリニアアド
    レスで管理することを特徴とする図形処理装置。
17. 【請求項１７】請求項１１，１２，１３，１４，１５又
    は１６の図形処理装置において、 前記表示制御回路は、前記表示データの一部を輝度信号
    及び色差信号によるデータフォーマットで管理すること
    を特徴とする図形処理装置。
18. 【請求項１８】請求項１１，１２，１３，１４，１５，
    １６又は７の図形処理装置において、 前記処理回路は外部からビデオデータを入力し、入力し
    た前記ビデオデータを輝度信号及び色差信号によるデー
    タフォーマットまたはＲＧＢ形式のデータフォーマット
    の形式に変換して前記メモリに書き込むビデオ入力回路
    であることを特徴とする図形処理装置。
19. 【請求項１９】請求項１８の図形処理装置において、 前記ビデオ入力回路は、前記ビデオデータを前記メモリ
    に書き込む際に前記ビデオデータの間引き処理及び補完
    処理を行うことを特徴とする図形処理装置。
20. 【請求項２０】請求項１１，１２，１３，１４，１５，
    １６，１７，１８又は１９の図形処理装置において、 前記ＣＰＵ，前記第２のメモリ，前記表示制御回路，前
    記処理回路は同一の半導体基板上に形成されていること
    を特徴とする図形処理装置。
21. 【請求項２１】請求項１又は１１の図形処理装置におい
    て、 前記バス制御回路は、少なくとも前記ＣＰＵを動作させ
    るためのバッテリと接続された信号線と接続され 、前記
    表示制御回路と前記処理回路から出力された前記内部状
    態信号と前記バッテリからの前記バッテリの残量に基づ
    いて前記メモリ をアクセスする際の優先度を判定するこ
    とを特徴とする図形処理装置。
22. 【請求項２２】演算処理を実行するＣＰＵ，前記ＣＰＵ
    の演算結果と表示データとを記憶するメモリと接続され
    たグラフィックプロセッサが前記ＣＰＵの演算結果又は
    生成した表示データの前記メモリへの書き込み及び読み
    出しを行う図形処理方法において、 前記グラフィックプロセッサは、内部に蓄えられている
    前記メモリへ書き込むべき前記ＣＰＵの演算結果及び前
    記生成した表示データの量及び前記読み出した表示デー
    タの量に基づいて前記メモリへのアクセスの優先度を決
    定することを特徴とする図形処理方法。