JP3422453B2 - 画像表示処理装置 - Google Patents
画像表示処理装置Info
- Publication number
- JP3422453B2 JP3422453B2 JP03049496A JP3049496A JP3422453B2 JP 3422453 B2 JP3422453 B2 JP 3422453B2 JP 03049496 A JP03049496 A JP 03049496A JP 3049496 A JP3049496 A JP 3049496A JP 3422453 B2 JP3422453 B2 JP 3422453B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel data
- frame memory
- frame
- control flag
- display processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/363—Graphics controllers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/122—Tiling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Graphics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲーム機、マルチ
メディア機器、或いはパーソナルコンピューターにおけ
るグラフィックス装置に用いられる画像表示処理装置に
関する。
メディア機器、或いはパーソナルコンピューターにおけ
るグラフィックス装置に用いられる画像表示処理装置に
関する。
【０００２】
【従来の技術】図９は、画像表示システムの概略構成を
示したブロック図であり、この画像表示システムは、Ｃ
ＰＵ１、画像表示処理装置２、フレームメモリ３、及び
表示装置（ＣＲＴ）４を備えて構成される。上記のフレ
ームメモリ３としては、デュアルポートＲＡＭ（例えば
ＶＲＡＭ）、或いはシングルポートＲＡＭが用いられる
が、フレームメモリ３としてシングルポートＲＡＭを用
いる場合には、フレームメモリ３に格納された画像デー
タを表示装置４に転送するためのデータリード処理と、
画像データをフレームメモリ３に格納するデータライト
処理と、フレームメモリ３に格納されている画像データ
をクリアするクリア処理の３つの処理を１フレーム期間
中に行うことが必要である。
示したブロック図であり、この画像表示システムは、Ｃ
ＰＵ１、画像表示処理装置２、フレームメモリ３、及び
表示装置（ＣＲＴ）４を備えて構成される。上記のフレ
ームメモリ３としては、デュアルポートＲＡＭ（例えば
ＶＲＡＭ）、或いはシングルポートＲＡＭが用いられる
が、フレームメモリ３としてシングルポートＲＡＭを用
いる場合には、フレームメモリ３に格納された画像デー
タを表示装置４に転送するためのデータリード処理と、
画像データをフレームメモリ３に格納するデータライト
処理と、フレームメモリ３に格納されている画像データ
をクリアするクリア処理の３つの処理を１フレーム期間
中に行うことが必要である。
【０００３】上記３つの処理を具体的に説明すると、例
えば、図１０に示すように、フレームメモリ３を２つの
領域（各領域が１フレーム分のメモリ容量を備える）Ｍ
０，Ｍ１に分割し、一方のメモリ領域から画像データを
１走査線分ずつ読み出して図示しないラインメモリに転
送していく処理と、他方のメモリ領域に画像データを書
き込んで行く処理と、前記の読出側のメモリ領域をクリ
アする処理とを１フレーム期間中に行う。なお、次の１
フレーム期間では、読出側のメモリ領域と書込側のメモ
リ領域とが交代することになる。
えば、図１０に示すように、フレームメモリ３を２つの
領域（各領域が１フレーム分のメモリ容量を備える）Ｍ
０，Ｍ１に分割し、一方のメモリ領域から画像データを
１走査線分ずつ読み出して図示しないラインメモリに転
送していく処理と、他方のメモリ領域に画像データを書
き込んで行く処理と、前記の読出側のメモリ領域をクリ
アする処理とを１フレーム期間中に行う。なお、次の１
フレーム期間では、読出側のメモリ領域と書込側のメモ
リ領域とが交代することになる。
【０００４】図１１は、１フレーム期間における表示期
間とブランキング期間（水平ブランキング期間及び垂直
ブランキング期間）の割当を示した説明図である。この
図１１に対応させて上記画像表示処理装置２における上
記３つの処理の時間割当を示したのが図１２である。
間とブランキング期間（水平ブランキング期間及び垂直
ブランキング期間）の割当を示した説明図である。この
図１１に対応させて上記画像表示処理装置２における上
記３つの処理の時間割当を示したのが図１２である。
【０００５】
【発明が解決しようとする課題】図１２から分かるよう
に、前述のごとく、１フレーム期間中に読出側のメモリ
領域の全体をクリアするようにしているため、クリア処
理に割り当てられる時間が多くなり、その分描画処理の
ための時間が少なくなる。その結果、描画性能を向上で
きないという問題点がある。
に、前述のごとく、１フレーム期間中に読出側のメモリ
領域の全体をクリアするようにしているため、クリア処
理に割り当てられる時間が多くなり、その分描画処理の
ための時間が少なくなる。その結果、描画性能を向上で
きないという問題点がある。
【０００６】本発明は、上記の事情に鑑み、１フレーム
期間中のクリアに割り当てられる時間を少なくして描画
処理のための時間を多くすることができる画像表示処理
装置を提供することを目的とする。
期間中のクリアに割り当てられる時間を少なくして描画
処理のための時間を多くすることができる画像表示処理
装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の画像表示処理装
置は、上記の課題を解決するために、表示画面の領域分
割数をＮ（Ｎは１より大きい整数）とする場合に、フレ
ームメモリに書き込むピクセルデータに１乃至Ｎまでの
いずれかの値を持つコントロールフラグを付加するフラ
グ付加手段と、フレームメモリから読み出したピクセル
データの出力を特定の値のコントロールフラグを持つピ
クセルデータのみについて行うとともに上記特定の値を
１フレームごとに順繰りに変更する表示処理手段と、１
フレーム期間中のフレームメモリのクリア処理を前記１
乃至Ｎの分割領域のいずれかに対応するフレームメモリ
領域についてのみ行うとともに上記クリア処理される領
域を１フレームごとに順繰りに変更するクリア手段とを
備えたことを特徴とする。
置は、上記の課題を解決するために、表示画面の領域分
割数をＮ（Ｎは１より大きい整数）とする場合に、フレ
ームメモリに書き込むピクセルデータに１乃至Ｎまでの
いずれかの値を持つコントロールフラグを付加するフラ
グ付加手段と、フレームメモリから読み出したピクセル
データの出力を特定の値のコントロールフラグを持つピ
クセルデータのみについて行うとともに上記特定の値を
１フレームごとに順繰りに変更する表示処理手段と、１
フレーム期間中のフレームメモリのクリア処理を前記１
乃至Ｎの分割領域のいずれかに対応するフレームメモリ
領域についてのみ行うとともに上記クリア処理される領
域を１フレームごとに順繰りに変更するクリア手段とを
備えたことを特徴とする。
【０００８】上記の構成であれば、表示画面の領域分割
数を例えば４とする場合に、フレームメモリに書き込む
ピクセルデータに１乃至４までのいずれかの値を持つコ
ントロールフラグが付加される。例えば、コントロール
フラグ“１”を持つピクセルデータがフレームメモリに
書き込まれ、表示画面にはコントロールフラグ“１”を
持つピクセルデータのみが表示され、表示画面の第１領
域に対応するメモリ領域のみがクリア処理されることに
なる。次の１フレーム期間には、コントロールフラグ
“２”を持つピクセルデータがフレームメモリに書き込
まれる。この場合、フレームメモリにはコントロールフ
ラグ“１”と“２”を持つピクセルデータが混在するこ
とになるが、表示画面にはコントロールフラグ“２”を
持つピクセルデータのみが表示される。そして、表示画
面の第２領域に対応するフレームメモリ領域のみがクリ
ア処理される。以後、同様にしてコントロールフラグ
“３”を持つピクセルデータの書き込みと表示と第３領
域のクリア処理、コントロールフラグ“４”を持つピク
セルデータの書き込みと表示と第４領域のクリア処理が
行われることになる。
数を例えば４とする場合に、フレームメモリに書き込む
ピクセルデータに１乃至４までのいずれかの値を持つコ
ントロールフラグが付加される。例えば、コントロール
フラグ“１”を持つピクセルデータがフレームメモリに
書き込まれ、表示画面にはコントロールフラグ“１”を
持つピクセルデータのみが表示され、表示画面の第１領
域に対応するメモリ領域のみがクリア処理されることに
なる。次の１フレーム期間には、コントロールフラグ
“２”を持つピクセルデータがフレームメモリに書き込
まれる。この場合、フレームメモリにはコントロールフ
ラグ“１”と“２”を持つピクセルデータが混在するこ
とになるが、表示画面にはコントロールフラグ“２”を
持つピクセルデータのみが表示される。そして、表示画
面の第２領域に対応するフレームメモリ領域のみがクリ
ア処理される。以後、同様にしてコントロールフラグ
“３”を持つピクセルデータの書き込みと表示と第３領
域のクリア処理、コントロールフラグ“４”を持つピク
セルデータの書き込みと表示と第４領域のクリア処理が
行われることになる。
【０００９】このように、表示画面全体に対応するフレ
ームメモリ領域のクリア処理を１フレーム期間で行うの
ではなく、４フレーム期間で行うため、１フレーム期間
中のクリア処理に割り当てられる時間が少なくなり描画
処理のための時間を多くすることができる。なお、コン
トロールフラグ“１”〜“４”のピクセルデータについ
ての上記処理の後、再びコントロールフラグ“１”のピ
クセルデータについての上記処理が行われることになる
が、このときには、４回のクリア処理により画面全体の
クリアがなされたことになるから、前回のコントロール
フラグ“１”のピクセルデータは存在しないことにな
る。
ームメモリ領域のクリア処理を１フレーム期間で行うの
ではなく、４フレーム期間で行うため、１フレーム期間
中のクリア処理に割り当てられる時間が少なくなり描画
処理のための時間を多くすることができる。なお、コン
トロールフラグ“１”〜“４”のピクセルデータについ
ての上記処理の後、再びコントロールフラグ“１”のピ
クセルデータについての上記処理が行われることになる
が、このときには、４回のクリア処理により画面全体の
クリアがなされたことになるから、前回のコントロール
フラグ“１”のピクセルデータは存在しないことにな
る。
【００１０】また、本発明の画像表示処理装置は、表示
画面の領域分割数をＮ（Ｎは１より大きい整数）とする
場合に、フレームメモリに書き込むピクセルデータに１
乃至Ｎまでのいずれかの値を持つコントロールフラグを
付加するフラグ付加手段と、フレームメモリから読み出
したピクセルデータの出力を特定の値のコントロールフ
ラグを持つピクセルデータのみについて行い且つ特定の
値でないコントロールフラグを持つピクセルデータに代
えてバックグランドデータを出力するとともに上記特定
の値を１フレームごとに順繰りに変更する表示処理手段
と、１フレーム期間中のフレームメモリのクリア処理を
前記１乃至Ｎの分割領域のいずれかに対応するフレーム
メモリ領域についてのみ行うとともに上記クリア処理さ
れる領域を１フレームごとに順繰りに変更するクリア手
段とを備えたことを特徴とする。
画面の領域分割数をＮ（Ｎは１より大きい整数）とする
場合に、フレームメモリに書き込むピクセルデータに１
乃至Ｎまでのいずれかの値を持つコントロールフラグを
付加するフラグ付加手段と、フレームメモリから読み出
したピクセルデータの出力を特定の値のコントロールフ
ラグを持つピクセルデータのみについて行い且つ特定の
値でないコントロールフラグを持つピクセルデータに代
えてバックグランドデータを出力するとともに上記特定
の値を１フレームごとに順繰りに変更する表示処理手段
と、１フレーム期間中のフレームメモリのクリア処理を
前記１乃至Ｎの分割領域のいずれかに対応するフレーム
メモリ領域についてのみ行うとともに上記クリア処理さ
れる領域を１フレームごとに順繰りに変更するクリア手
段とを備えたことを特徴とする。
【００１１】上記の構成であれば、特定の値でないコン
トロールフラグを持つピクセルデータの表示部分におい
てバックグランド画像が表示されることになる。
トロールフラグを持つピクセルデータの表示部分におい
てバックグランド画像が表示されることになる。
【００１２】
（実施の形態１）以下、本発明の実施の形態を図に基づ
いて説明する。
いて説明する。
【００１３】図１は、この実施の形態の画像表示処理装
置を備えた画像表示システムを示す概略構成図であり、
ＣＰＵ１、画像表示処理装置５、フレームメモリ３、及
び表示装置４を備えて構成される。
置を備えた画像表示システムを示す概略構成図であり、
ＣＰＵ１、画像表示処理装置５、フレームメモリ３、及
び表示装置４を備えて構成される。
【００１４】図２は、画像表示処理装置５の内部構成を
示したブロック図であり、この画像表示処理装置５は、
描画処理部５１、フラグ付加部５２、表示処理部５３、
ＭＵＸ（マルチプレクサ）５４、及びシステムコントロ
ーラ５５を備えて構成されている。
示したブロック図であり、この画像表示処理装置５は、
描画処理部５１、フラグ付加部５２、表示処理部５３、
ＭＵＸ（マルチプレクサ）５４、及びシステムコントロ
ーラ５５を備えて構成されている。
【００１５】システムコントローラ５５は、画像表示処
理装置５の全体制御を行うものであり、具体的には、描
画処理部５１、フラグ付加部５２、及び表示処理部５３
における前記フレームメモリ３に対するアクセス権の制
御、並びにＭＵＸ５４の切り換え制御を行う。
理装置５の全体制御を行うものであり、具体的には、描
画処理部５１、フラグ付加部５２、及び表示処理部５３
における前記フレームメモリ３に対するアクセス権の制
御、並びにＭＵＸ５４の切り換え制御を行う。
【００１６】描画処理部５１は、ＣＰＵ１からのコマン
ドを受け取り、このコマンドに従ってピクセルデータ
（Ｒ，Ｇ，Ｂデータ、或いはＬＵＴ（ルックアップテー
ブル）アドレス等）をフレームメモリ３に書き込む。
ドを受け取り、このコマンドに従ってピクセルデータ
（Ｒ，Ｇ，Ｂデータ、或いはＬＵＴ（ルックアップテー
ブル）アドレス等）をフレームメモリ３に書き込む。
【００１７】フラグ付加部５２は、前記描画処理部５１
から出力されるピクセルデータに、コントロールフラグ
を付加する。コントロールフラグの付加は、図６に示す
ように行われ、この付加のために信号線５２ａが用いら
れる。コントロールフラグは、表示装置４における表示
画面の領域分割数をＮ（Ｎは１より大きい整数）とする
場合、１乃至Ｎまでのいずれかの値から選ばれる。この
実施の形態では、領域分割数を４とするので、コントロ
ールフラグは、１乃至４のいずれかの値となり、この値
は１フレームごとに順繰りに変更されるようになってい
る。また、クリアを意味するフラグとして“０”を用
い、フラグ付加部５２は、信号線５２ｂを用いてフレー
ムメモリの所定アドレスを指定してフラグ“０”を書き
込む。このフラグ“０”の書込は、１フレーム期間にお
いて、前記１乃至４の分割領域のいずれかに対応するフ
レームメモリ領域についてのみ行うとともに上記クリア
処理される領域を１フレームごとに順繰りに変更するよ
うにしている。
から出力されるピクセルデータに、コントロールフラグ
を付加する。コントロールフラグの付加は、図６に示す
ように行われ、この付加のために信号線５２ａが用いら
れる。コントロールフラグは、表示装置４における表示
画面の領域分割数をＮ（Ｎは１より大きい整数）とする
場合、１乃至Ｎまでのいずれかの値から選ばれる。この
実施の形態では、領域分割数を４とするので、コントロ
ールフラグは、１乃至４のいずれかの値となり、この値
は１フレームごとに順繰りに変更されるようになってい
る。また、クリアを意味するフラグとして“０”を用
い、フラグ付加部５２は、信号線５２ｂを用いてフレー
ムメモリの所定アドレスを指定してフラグ“０”を書き
込む。このフラグ“０”の書込は、１フレーム期間にお
いて、前記１乃至４の分割領域のいずれかに対応するフ
レームメモリ領域についてのみ行うとともに上記クリア
処理される領域を１フレームごとに順繰りに変更するよ
うにしている。
【００１８】表示処理部５３は、フレームメモリ３から
画像データを読み出し、現在表示中のコントロールフラ
グの値を持つピクセルデータのみについてＲ，Ｇ，Ｂデ
ータを生成するとともに、ＨＳＹＮＣやＶＳＹＮＣを生
成し、これらを表示装置４に出力するようになってい
る。
画像データを読み出し、現在表示中のコントロールフラ
グの値を持つピクセルデータのみについてＲ，Ｇ，Ｂデ
ータを生成するとともに、ＨＳＹＮＣやＶＳＹＮＣを生
成し、これらを表示装置４に出力するようになってい
る。
【００１９】図３は、表示処理部５３の具体例を示した
ブロック図である。表示アドレス生成部５３ａはフレー
ムメモリ３にアドレスを与える。フレームメモリデータ
リード部５３ｂは、フレームメモリ３からピクセルデー
タを取り込み、このピクセルデータに付加されているコ
ントロールフラグを比較器（ＣＯＭＰ）５３ｅに与え
る。また、フラグ管理部５３ｃは、現在表示中のコント
ロールフラグが何であるかを管理しており、この現在表
示中のコントロールフラグを前記比較器５３ｅに与え
る。比較器５３ｅは、両コントロールフラグが一致する
か否かを判断し、その判断結果をＭＵＸ５３ｆに与え
る。ＭＵＸ５３ｆは、比較器５３ｅの比較結果が“一
致”であれば、フレームメモリデータリード部５３ｂか
らのピクセルデータをＤ／Ａ変換器（ＤＡＣ）５３ｇに
出力し、比較結果が“不一致”であればバックグランド
処理部５３ｄからのバックグランドを構成するピクセル
データをＤ／Ａ変換器５３ｇに与える。Ｄ／Ａ変換器５
３ｇはピクセルデータをＤ／Ａ変換して表示装置４に与
える。
ブロック図である。表示アドレス生成部５３ａはフレー
ムメモリ３にアドレスを与える。フレームメモリデータ
リード部５３ｂは、フレームメモリ３からピクセルデー
タを取り込み、このピクセルデータに付加されているコ
ントロールフラグを比較器（ＣＯＭＰ）５３ｅに与え
る。また、フラグ管理部５３ｃは、現在表示中のコント
ロールフラグが何であるかを管理しており、この現在表
示中のコントロールフラグを前記比較器５３ｅに与え
る。比較器５３ｅは、両コントロールフラグが一致する
か否かを判断し、その判断結果をＭＵＸ５３ｆに与え
る。ＭＵＸ５３ｆは、比較器５３ｅの比較結果が“一
致”であれば、フレームメモリデータリード部５３ｂか
らのピクセルデータをＤ／Ａ変換器（ＤＡＣ）５３ｇに
出力し、比較結果が“不一致”であればバックグランド
処理部５３ｄからのバックグランドを構成するピクセル
データをＤ／Ａ変換器５３ｇに与える。Ｄ／Ａ変換器５
３ｇはピクセルデータをＤ／Ａ変換して表示装置４に与
える。
【００２０】次に、図４を用いて画像表示処理装置５の
動作説明を行う。同図（ａ）は、表示画面の分割態様
（領域Ｉ乃至ＩＶ）を示した説明図である。また、同図
（ｂ）乃至（ｄ）はコントロールフラグ“１”のとき、
同図（ｅ）乃至（ｇ）は同“２”のとき、同図（ｈ）乃
至（ｊ）は同“３”のとき、同図（ｋ）乃至（ｎ）は同
“４”のとき、そして、同図（ｏ）乃至（ｑ）は再びコ
ントロールフラグが“１”となったときの描画状態と表
示状態とクリア状態とをそれぞれ示している。
動作説明を行う。同図（ａ）は、表示画面の分割態様
（領域Ｉ乃至ＩＶ）を示した説明図である。また、同図
（ｂ）乃至（ｄ）はコントロールフラグ“１”のとき、
同図（ｅ）乃至（ｇ）は同“２”のとき、同図（ｈ）乃
至（ｊ）は同“３”のとき、同図（ｋ）乃至（ｎ）は同
“４”のとき、そして、同図（ｏ）乃至（ｑ）は再びコ
ントロールフラグが“１”となったときの描画状態と表
示状態とクリア状態とをそれぞれ示している。
【００２１】まず、コントロールフラグを“１”とし、
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｂ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“１”
のものだけを表示させる（同図（ｃ））。また、分割領
域Ｉのみにおいてコントロールフラグ“０”を書き込む
（同図（ｄ））。
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｂ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“１”
のものだけを表示させる（同図（ｃ））。また、分割領
域Ｉのみにおいてコントロールフラグ“０”を書き込む
（同図（ｄ））。
【００２２】次に、コントロールフラグを“２”とし、
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｅ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“２”
のものだけを表示させる（同図（ｆ））。従って、フレ
ームメモリ３上にコントロールフラグ“１”のピクセル
データが残っているとしても、これが表示されることが
ない。また、分割領域ＩＩのみにおいてコントロールフ
ラグ“０”を書き込む（同図（ｇ））。
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｅ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“２”
のものだけを表示させる（同図（ｆ））。従って、フレ
ームメモリ３上にコントロールフラグ“１”のピクセル
データが残っているとしても、これが表示されることが
ない。また、分割領域ＩＩのみにおいてコントロールフ
ラグ“０”を書き込む（同図（ｇ））。
【００２３】次に、コントロールフラグを“３”とし、
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｈ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“３”
のものだけを表示させる（同図（ｉ））。従って、フレ
ームメモリ３上にコントロールフラグ“１”及び“２”
のピクセルデータが残っているとしても、これらは表示
されることがない。また、分割領域ＩＩＩのみにおいて
コントロールフラグ“０”を書き込む（同図（ｊ））。
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｈ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“３”
のものだけを表示させる（同図（ｉ））。従って、フレ
ームメモリ３上にコントロールフラグ“１”及び“２”
のピクセルデータが残っているとしても、これらは表示
されることがない。また、分割領域ＩＩＩのみにおいて
コントロールフラグ“０”を書き込む（同図（ｊ））。
【００２４】次に、コントロールフラグを“４”とし、
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｋ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“４”
のものだけを表示させる（同図（ｍ））。従って、フレ
ームメモリ３上にコントロールフラグ“１”、“２”、
及び“３”のピクセルデータが残っているとしても、こ
れらは表示されることがない。また、分割領域ＩＶのみ
においてコントロールフラグ“０”を書き込む（同図
（ｎ））。
これをピクセルデータに付加してフレームメモリ３に書
き込む（同図（ｋ））。次に、フレームメモリ３からピ
クセルデータを読み出し、コントロールフラグが“４”
のものだけを表示させる（同図（ｍ））。従って、フレ
ームメモリ３上にコントロールフラグ“１”、“２”、
及び“３”のピクセルデータが残っているとしても、こ
れらは表示されることがない。また、分割領域ＩＶのみ
においてコントロールフラグ“０”を書き込む（同図
（ｎ））。
【００２５】次に、コントロールフラグを再び“１”と
し、これをピクセルデータに付加してフレームメモリ３
に書き込む（同図（ｏ））。次に、フレームメモリ３か
らピクセルデータを読み出し、コントロールフラグが
“１”のものだけを表示させる（同図（ｍ））。従っ
て、フレームメモリ３上にコントロールフラグ“２”、
“３”、及び“４”のピクセルデータが残っているとし
ても、これらは表示されることがない。また、分割領域
Ｉのみにおいてコントロールフラグ“０”を書き込む
（同図（ｑ））。
し、これをピクセルデータに付加してフレームメモリ３
に書き込む（同図（ｏ））。次に、フレームメモリ３か
らピクセルデータを読み出し、コントロールフラグが
“１”のものだけを表示させる（同図（ｍ））。従っ
て、フレームメモリ３上にコントロールフラグ“２”、
“３”、及び“４”のピクセルデータが残っているとし
ても、これらは表示されることがない。また、分割領域
Ｉのみにおいてコントロールフラグ“０”を書き込む
（同図（ｑ））。
【００２６】このように、表示画面全体に対応するフレ
ームメモリ領域のクリア処理を１フレーム期間で行うの
ではなく、４フレーム期間で行うため、図５に示すよう
に、１フレーム期間中のクリア処理に割り当てられる時
間が少なくなり描画処理のための時間を多くすることが
できる。
ームメモリ領域のクリア処理を１フレーム期間で行うの
ではなく、４フレーム期間で行うため、図５に示すよう
に、１フレーム期間中のクリア処理に割り当てられる時
間が少なくなり描画処理のための時間を多くすることが
できる。
【００２７】なお、コントロールフラグ“１”〜“４”
のピクセルデータについての上記処理の後、再びコント
ロールフラグ“１”のピクセルデータについての上記処
理が行われるが、このときには、４回のクリア処理によ
って画面全体のクリアがなされたことになるから、前回
のコントロールフラグ“１”のピクセルデータは存在し
ないことになる。
のピクセルデータについての上記処理の後、再びコント
ロールフラグ“１”のピクセルデータについての上記処
理が行われるが、このときには、４回のクリア処理によ
って画面全体のクリアがなされたことになるから、前回
のコントロールフラグ“１”のピクセルデータは存在し
ないことになる。
【００２８】また、Ｚバッファによる陰面消去では、各
ピクセルのＺ値に基づいて各ポリゴンの陰面消去を行う
ことになるが、この処理は、例えば、現在描画するピク
セルをフレームメモリに書き込む際において、そのピク
セルのコントロールフラグの値と異なるフラグ値を持つ
既にフレームメモリに格納されているピクセルは無限遠
にあるものとして扱い、現在描画のコントロールフラグ
を持つもの同士の間でのみＺ値に基づいて陰面消去処理
を行うようにすればよい。
ピクセルのＺ値に基づいて各ポリゴンの陰面消去を行う
ことになるが、この処理は、例えば、現在描画するピク
セルをフレームメモリに書き込む際において、そのピク
セルのコントロールフラグの値と異なるフラグ値を持つ
既にフレームメモリに格納されているピクセルは無限遠
にあるものとして扱い、現在描画のコントロールフラグ
を持つもの同士の間でのみＺ値に基づいて陰面消去処理
を行うようにすればよい。
【００２９】（実施の形態２）次に、他の実施の形態に
ついて説明する。この実施の形態の画像表示処理装置
は、バックグランド処理機能を内蔵せず、図７に示すよ
うに、画像表示処理装置５の外部にバックグランド処理
装置６及びバックグランドＲＯＭ７を備える。
ついて説明する。この実施の形態の画像表示処理装置
は、バックグランド処理機能を内蔵せず、図７に示すよ
うに、画像表示処理装置５の外部にバックグランド処理
装置６及びバックグランドＲＯＭ７を備える。
【００３０】この場合、画像表示処理装置５は、図８に
示すように、ＭＵＸ５３ｆにはバックグランド処理装置
６からバックグランドのピクセルデータが供給される。
示すように、ＭＵＸ５３ｆにはバックグランド処理装置
６からバックグランドのピクセルデータが供給される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
１フレーム期間中のクリアに割り当てられる時間を少な
くして描画処理のための時間を多くし、描画性能を向上
できるという効果を奏する。
１フレーム期間中のクリアに割り当てられる時間を少な
くして描画処理のための時間を多くし、描画性能を向上
できるという効果を奏する。
【図１】本発明の画像表示処理装置を備える画像表示シ
ステムの概略構成を示すブロック図である。
ステムの概略構成を示すブロック図である。
【図２】本発明の実施の形態１の画像表示処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】図２の表示処理部の構成を示すブロック図であ
る。
る。
【図４】本発明の画像表示処理装置におけるコントロー
ルフラグ内容とメモリ（書込／読出）処理との関係を示
した説明図である。
ルフラグ内容とメモリ（書込／読出）処理との関係を示
した説明図である。
【図５】本発明の１フレーム期間における処理内容を示
す説明図である。
す説明図である。
【図６】本発明のコントロールフラグを示す説明図であ
る。
る。
【図７】本発明の実施の形態２の画像表示処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図８】図７の表示処理部の構成を示すブロック図であ
る。
る。
【図９】従来の画像表示処理装置を備える画像表示シス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図１０】フレームメモリの２領域を示す説明図であ
る。
る。
【図１１】１フレーム期間における表示期間とブランキ
ング期間の割当を示した説明図である。
ング期間の割当を示した説明図である。
【図１２】図１１に対応させて従来の画像表示処理装置
の各処理の時間割当を示した説明図である。
の各処理の時間割当を示した説明図である。
１ ＣＰＵ
３ フレームメモリ
４ 表示装置
５ 画像表示処理装置
５１ 描画処理部
５２ フラグ付加部
５３ 表示処理部
５３ａ 表示アドレス生成部
５３ｂ フレームメモリデータリード部
５３ｃ フラグ管理部
５３ｄ バックグランド処理部
５３ｅ 比較器（ＣＯＭＰ）
５３ｆ ＭＵＸ
５３ｇ Ｄ／Ａ変換器（ＤＡＣ）
５４ ＭＵＸ
５５ システムコントローラ
６ バックグランド処理装置
７ バックグランドＲＯＭ
Claims (2)
- 【請求項１】 表示画面の領域分割数をＮ（Ｎは１より
大きい整数）とする場合に、フレームメモリに書き込む
ピクセルデータに１乃至Ｎまでのいずれかの値を持つコ
ントロールフラグを付加するフラグ付加手段と、フレー
ムメモリから読み出したピクセルデータの出力を特定の
値のコントロールフラグを持つピクセルデータのみにつ
いて行うとともに上記特定の値を１フレームごとに順繰
りに変更する表示処理手段と、１フレーム期間中のフレ
ームメモリのクリア処理を前記１乃至Ｎの分割領域のい
ずれかに対応するフレームメモリ領域についてのみ行う
とともに上記クリア処理される領域を１フレームごとに
順繰りに変更するクリア手段とを備えたことを特徴とす
る画像表示処理装置。 - 【請求項２】 表示画面の領域分割数をＮ（Ｎは１より
大きい整数）とする場合に、フレームメモリに書き込む
ピクセルデータに１乃至Ｎまでのいずれかの値を持つコ
ントロールフラグを付加するフラグ付加手段と、フレー
ムメモリから読み出したピクセルデータの出力を特定の
値のコントロールフラグを持つピクセルデータのみにつ
いて行い且つ特定の値でないコントロールフラグを持つ
ピクセルデータに代えてバックグランドデータを出力す
るとともに上記特定の値を１フレームごとに順繰りに変
更する表示処理手段と、１フレーム期間中のフレームメ
モリのクリア処理を前記１乃至Ｎの分割領域のいずれか
に対応するフレームメモリ領域についてのみ行うととも
に上記クリア処理される領域を１フレームごとに順繰り
に変更するクリア手段とを備えたことを特徴とする画像
表示処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03049496A JP3422453B2 (ja) | 1996-02-19 | 1996-02-19 | 画像表示処理装置 |
| US08/802,568 US5859650A (en) | 1996-02-19 | 1997-02-19 | Graphic controlling processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03049496A JP3422453B2 (ja) | 1996-02-19 | 1996-02-19 | 画像表示処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09222874A JPH09222874A (ja) | 1997-08-26 |
| JP3422453B2 true JP3422453B2 (ja) | 2003-06-30 |
Family
ID=12305397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03049496A Expired - Fee Related JP3422453B2 (ja) | 1996-02-19 | 1996-02-19 | 画像表示処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5859650A (ja) |
| JP (1) | JP3422453B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4133369B2 (ja) * | 2003-01-27 | 2008-08-13 | 株式会社リコー | 画像処理装置、方法及びプログラム |
| JP4313130B2 (ja) * | 2003-09-18 | 2009-08-12 | 株式会社リコー | 画像形成装置、画像形成方法、およびその方法をコンピュータで実行するプログラム |
| JP6221637B2 (ja) | 2013-02-19 | 2017-11-01 | 株式会社リコー | 画像処理装置および画像処理方法、ならびに、画像形成装置 |
| JP6736954B2 (ja) | 2016-04-19 | 2020-08-05 | 株式会社リコー | 画像形成装置、画像形成システム及び画像形成方法 |
| JP7040058B2 (ja) | 2018-01-31 | 2022-03-23 | 株式会社リコー | 符号化装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2690372B2 (ja) * | 1989-10-13 | 1997-12-10 | 株式会社テック | ラベルプリンタ |
| JPH0454652A (ja) * | 1990-06-25 | 1992-02-21 | Nec Corp | マイクロコンピュータ |
| JP3029136B2 (ja) * | 1991-04-25 | 2000-04-04 | キヤノン株式会社 | 出力方法及び装置 |
| US5485554A (en) * | 1993-10-29 | 1996-01-16 | Hewlett-Packard Company | Method and apparatus for processing an image in a video printing apparatus |
-
1996
- 1996-02-19 JP JP03049496A patent/JP3422453B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-19 US US08/802,568 patent/US5859650A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5859650A (en) | 1999-01-12 |
| JPH09222874A (ja) | 1997-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3240821B2 (ja) | 高機能画像メモリｌｓｉ及びそれを用いた表示装置 | |
| US5781201A (en) | Method for providing improved graphics performance through atypical pixel storage in video memory | |
| US5345554A (en) | Visual frame buffer architecture | |
| JPH08202318A (ja) | 記憶性を有する表示装置の表示制御方法及びその表示システム | |
| US5940087A (en) | Graphic processing apparatus and method | |
| US5736981A (en) | Display control apparatus | |
| JPH09245179A (ja) | コンピュータグラフィックス装置 | |
| JP2001195230A (ja) | 描画処理システム、及び描画演算を行う半導体集積回路 | |
| US5754170A (en) | Transparent blocking of CRT refresh fetches during video overlay using dummy fetches | |
| JP2003515766A (ja) | ハンドヘルドｌｃｄ素子に高い色解像度を表示するための方法および装置 | |
| JPH11296154A (ja) | 図形処理装置及び図形処理方法 | |
| JPH07104722A (ja) | 画像表示システム | |
| JP3422453B2 (ja) | 画像表示処理装置 | |
| US6927776B2 (en) | Data transfer device and method | |
| JP3578533B2 (ja) | 画像表示制御装置 | |
| US5818466A (en) | Apparatus for providing multi-layer sprite graphic for an on-screen-graphic of television | |
| JP3260913B2 (ja) | 画像再生装置 | |
| JP3481913B2 (ja) | 画像処理装置 | |
| JP2001134243A (ja) | Ｌｃｄパネル表示装置 | |
| JPH11167096A (ja) | 表示制御装置及びその方法 | |
| JPH07311568A (ja) | 画像出力方法および装置 | |
| JP3109906B2 (ja) | 表示制御方法及び表示制御装置 | |
| JP3514763B2 (ja) | スクロール画面表示回路 | |
| JP2821121B2 (ja) | 表示制御装置 | |
| JP3514763B6 (ja) | スクロール画面表示回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |