JP3240821B2 - 高機能画像メモリｌｓｉ及びそれを用いた表示装置 - Google Patents
高機能画像メモリｌｓｉ及びそれを用いた表示装置Info
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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- G06T15/005—General purpose rendering architectures
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
Description
【０００１】
【産業上の利用分野】本発明は、隠面消去，色の混合
（ブレンディング）を行う３次元図形の表示装置に関
し、特に、高機能な画像メモリの構成と、それを用いた
図形表示装置の構成に関する。
（ブレンディング）を行う３次元図形の表示装置に関
し、特に、高機能な画像メモリの構成と、それを用いた
図形表示装置の構成に関する。
【０００２】
【従来の技術】従来の画像メモリは、特開昭59−131979
号公報，米国特許第427236号公報に開示されているよう
に、通常のダイナミックＲＡＭと，シリアルバッファか
ら構成し、ランダムアクセスを行える第１のポートと，
表示データを読み出す第２のポートが、ほぼ独立にアク
セスすることが可能なメモリで、通常のダイナミックＲ
ＡＭに比べ大幅にランダムアクセスと表示データの読み
出し性能を向上することができた。
号公報，米国特許第427236号公報に開示されているよう
に、通常のダイナミックＲＡＭと，シリアルバッファか
ら構成し、ランダムアクセスを行える第１のポートと，
表示データを読み出す第２のポートが、ほぼ独立にアク
セスすることが可能なメモリで、通常のダイナミックＲ
ＡＭに比べ大幅にランダムアクセスと表示データの読み
出し性能を向上することができた。
【０００３】従来、この画像メモリを用いた３次元の図
形表示装置の構成は、図３に示すようにＣＰＵ２００か
ら与えられる直線や、三角形の情報から画素の情報に展
開する画素生成部３０１と、展開した画素のＸＹ座標を
画像メモリ６００のアドレスに変換し、展開した画素の
輝度と，画像メモリに格納されている画素の輝度を混合
する輝度ブレンド，Ｚ座標を比較し、手前の画素を表示
する隠面消去、書き込むウインドウを１画素毎に比較
し、書き込みを制御するＷＩＤ比較、そして、これらに
を求めるときの画像メモリの読み出しと、求めたアドレ
ス，輝度，Ｚ座標，書き込みの有無に従って画像メモリ
に対する書き込みを制御するメモリ制御を行うメモリ制
御部３０２と，画像メモリ６００のシリアルバッファ６
０２に対してＲＡＭＤＡＣへ送出する表示データを制御
する信号を生成する、シリアルバッファ制御部３０３、
より構成された描画プロセッサ３００と，輝度情報，Ｚ
座標，ウインドウ情報よりなる画素情報を保持するメモ
リセル６０１と，表示するための画素データを保持して
いるシリアルバッファ６０２より成る、画像メモリ６０
０から構成されている。
形表示装置の構成は、図３に示すようにＣＰＵ２００か
ら与えられる直線や、三角形の情報から画素の情報に展
開する画素生成部３０１と、展開した画素のＸＹ座標を
画像メモリ６００のアドレスに変換し、展開した画素の
輝度と，画像メモリに格納されている画素の輝度を混合
する輝度ブレンド，Ｚ座標を比較し、手前の画素を表示
する隠面消去、書き込むウインドウを１画素毎に比較
し、書き込みを制御するＷＩＤ比較、そして、これらに
を求めるときの画像メモリの読み出しと、求めたアドレ
ス，輝度，Ｚ座標，書き込みの有無に従って画像メモリ
に対する書き込みを制御するメモリ制御を行うメモリ制
御部３０２と，画像メモリ６００のシリアルバッファ６
０２に対してＲＡＭＤＡＣへ送出する表示データを制御
する信号を生成する、シリアルバッファ制御部３０３、
より構成された描画プロセッサ３００と，輝度情報，Ｚ
座標，ウインドウ情報よりなる画素情報を保持するメモ
リセル６０１と，表示するための画素データを保持して
いるシリアルバッファ６０２より成る、画像メモリ６０
０から構成されている。
【０００４】
【発明が解決しようとする課題】上記従来技術は、画像
メモリに対する画素データの書き込み性能を向上させよ
うとするとき、描画プロセッサと画像メモリとの間のデ
ータ信号線数を増やすことで行ってきた。しかし、描画
プロセッサ及び画像メモリをＬＳＩで実現しようとする
と、その信号線数には限界があるとう問題があった。
メモリに対する画素データの書き込み性能を向上させよ
うとするとき、描画プロセッサと画像メモリとの間のデ
ータ信号線数を増やすことで行ってきた。しかし、描画
プロセッサ及び画像メモリをＬＳＩで実現しようとする
と、その信号線数には限界があるとう問題があった。
【０００５】また、表示する画像を複数個，画像メモリ
のメモリセルに格納しておき、書き替える画像メモリ
と，表示する画像メモリを別々にすることで、スム−ズ
に画面の切り替えを行い、そして、それが１画素ごとに
１つの画像を選択するようなダブルバッファの機能を実
現しようとするときには、シリアルバッファの出力を複
数画素分画像メモリから出力しておく必要があり、画像
メモリの信号線数が増加してしまう問題があった。
のメモリセルに格納しておき、書き替える画像メモリ
と，表示する画像メモリを別々にすることで、スム−ズ
に画面の切り替えを行い、そして、それが１画素ごとに
１つの画像を選択するようなダブルバッファの機能を実
現しようとするときには、シリアルバッファの出力を複
数画素分画像メモリから出力しておく必要があり、画像
メモリの信号線数が増加してしまう問題があった。
【０００６】本発明は、少ない信号線数で、高速に画素
データの書き込み性能を向上することのできる画像メモ
リＬＳＩを提供することを目的とする。
データの書き込み性能を向上することのできる画像メモ
リＬＳＩを提供することを目的とする。
【０００７】さらに、ダブルバッファ実現時、画素メモ
リのシリアルバッファの出力信号線数を削減し、コスト
の低減を図ることを目的とする。
リのシリアルバッファの出力信号線数を削減し、コスト
の低減を図ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、画素の輝度情
報及びウインドウ情報を保持するメモリセルと，書き込
もうとする画素のウインドウ情報と前記メモリセルに保
持された対応する画素のウインドウ情報とを比較し、比
較結果に基づいて前記書き込もうとする画素を前記メモ
リセルへ書き込むべきか否かを決定する手段を同一チッ
プ上に設けたことに特徴がある。
報及びウインドウ情報を保持するメモリセルと，書き込
もうとする画素のウインドウ情報と前記メモリセルに保
持された対応する画素のウインドウ情報とを比較し、比
較結果に基づいて前記書き込もうとする画素を前記メモ
リセルへ書き込むべきか否かを決定する手段を同一チッ
プ上に設けたことに特徴がある。
【０００９】また、画素の輝度情報及び深度情報を保持
するメモリセルと，書き込もうとする画素の深度情報と
前記メモリセルに保持された対応する画素の深度情報と
を比較し、比較結果に基づいて前記書き込もうとする画
素を前記メモリセルへ書き込むべきか否かを決定する隠
面消去手段を同一チップ上に設けたことに特徴がある。
するメモリセルと，書き込もうとする画素の深度情報と
前記メモリセルに保持された対応する画素の深度情報と
を比較し、比較結果に基づいて前記書き込もうとする画
素を前記メモリセルへ書き込むべきか否かを決定する隠
面消去手段を同一チップ上に設けたことに特徴がある。
【００１０】更にまた、画素の輝度情報及びウインドウ
情報を保持するメモリセルと，前記メモリセルより複数
の画素を読み出し、順次外部へ出力するシリアルバッフ
ァからなるものにおいて、前記シリアルバッファより読
み出された同一座標上の複数の輝度情報のうち、前記シ
リアルバッファより読み出されたウインドウ情報に基づ
いて、所望の輝度情報を選択し出力するダブルバッファ
制御手段を同一チップ上に設けたことに特徴がある。
情報を保持するメモリセルと，前記メモリセルより複数
の画素を読み出し、順次外部へ出力するシリアルバッフ
ァからなるものにおいて、前記シリアルバッファより読
み出された同一座標上の複数の輝度情報のうち、前記シ
リアルバッファより読み出されたウインドウ情報に基づ
いて、所望の輝度情報を選択し出力するダブルバッファ
制御手段を同一チップ上に設けたことに特徴がある。
【００１１】更にまた、本発明は、図形又は線分の各頂
点の座標及び輝度を生成するＣＰＵと，前記図形内部の
画素の画素情報又は前記線分上の画素の画素情報を生成
する描画プロセッサと，前記描画プロセッサより生成さ
れた画素情報を記憶する画像メモリと，前記画像メモリ
に記憶された情報を画面上に表示する表示部を有する画
像表示装置において、前記画素情報である輝度情報及び
ウインドウ情報を保持するメモリセルと、書き込もうと
する画素のウインドウ情報と前記メモリセルに保持され
た対応する画素のウインドウ情報とを比較し、前記書き
込もうとする画素を前記メモリセルへ書き込むべきか否
かを決定する手段を前記画像メモリに内蔵したことに特
徴がある。
点の座標及び輝度を生成するＣＰＵと，前記図形内部の
画素の画素情報又は前記線分上の画素の画素情報を生成
する描画プロセッサと，前記描画プロセッサより生成さ
れた画素情報を記憶する画像メモリと，前記画像メモリ
に記憶された情報を画面上に表示する表示部を有する画
像表示装置において、前記画素情報である輝度情報及び
ウインドウ情報を保持するメモリセルと、書き込もうと
する画素のウインドウ情報と前記メモリセルに保持され
た対応する画素のウインドウ情報とを比較し、前記書き
込もうとする画素を前記メモリセルへ書き込むべきか否
かを決定する手段を前記画像メモリに内蔵したことに特
徴がある。
【００１２】
【作用】描画プロセッサが発生する画素は、ＸＹ座標，
Ｚ座標，輝度（ＲＧＢ）が基本であり、他に、ウインド
ウ情報，ブレンド情報などが与えられる場合がある。
Ｚ座標，輝度（ＲＧＢ）が基本であり、他に、ウインド
ウ情報，ブレンド情報などが与えられる場合がある。
【００１３】本発明によれば、画像メモリＬＳＩ内で、
書き込もうとする画素に対応するメモリセルに保持され
たウインドウ情報が読み出され、この読み出されたウイ
ンドウ情報と、書き込もうとする画素のウインドウ情報
とが比較され、比較結果に基づいて書き込もうとする画
素を前記メモリセルへ書き込むべきか否かが決定され
る。
書き込もうとする画素に対応するメモリセルに保持され
たウインドウ情報が読み出され、この読み出されたウイ
ンドウ情報と、書き込もうとする画素のウインドウ情報
とが比較され、比較結果に基づいて書き込もうとする画
素を前記メモリセルへ書き込むべきか否かが決定され
る。
【００１４】また、本発明によれば、画像メモリＬＳＩ
内で、書き込もうとする画素に対応するメモリセルに保
持された深度情報が読み出され、この読み出された深度
情報と、書き込もうとする画素の深度情報とが比較さ
れ、比較結果に基づいて書き込もうとする画素を前記メ
モリセルへ書き込むべきか否かが決定される（隠面処理
が実行される）。
内で、書き込もうとする画素に対応するメモリセルに保
持された深度情報が読み出され、この読み出された深度
情報と、書き込もうとする画素の深度情報とが比較さ
れ、比較結果に基づいて書き込もうとする画素を前記メ
モリセルへ書き込むべきか否かが決定される（隠面処理
が実行される）。
【００１５】従って、画像メモリ側で、画素の読み出
し，比較，書き込み等の処理が実行されることとなるの
で、描画プロセッサから画像メモリへ与える情報量を半
分にすることができる。また、一般にメモリアクセスの
時間は、ＬＳＩ内部と外部では、内部の方が速いため、
処理の高速化が図られ、さらに、ＬＳＩ内部では、メモ
リセルから、一度に多くの画素情報を読み出し、書き込
むことができるため、一度読み出した多くの画素を有効
に利用して処理することが可能となる。
し，比較，書き込み等の処理が実行されることとなるの
で、描画プロセッサから画像メモリへ与える情報量を半
分にすることができる。また、一般にメモリアクセスの
時間は、ＬＳＩ内部と外部では、内部の方が速いため、
処理の高速化が図られ、さらに、ＬＳＩ内部では、メモ
リセルから、一度に多くの画素情報を読み出し、書き込
むことができるため、一度読み出した多くの画素を有効
に利用して処理することが可能となる。
【００１６】また、本発明によれば、画像メモリＬＳＩ
内で、シリアルバッファより読み出された同一座標上の
複数の輝度情報のうち、前記シリアルバッファより読み
出されたウインドウ情報に基づいて、所望の輝度情報が
選択され表示デ−タとして出力されるので、画像メモリ
からの表示出力線数を輝度情報１個分にすることが可能
となる。
内で、シリアルバッファより読み出された同一座標上の
複数の輝度情報のうち、前記シリアルバッファより読み
出されたウインドウ情報に基づいて、所望の輝度情報が
選択され表示デ−タとして出力されるので、画像メモリ
からの表示出力線数を輝度情報１個分にすることが可能
となる。
【００１７】
【実施例】以下、本発明の一実施例を図面を用いて説明
する。
する。
【００１８】図１は、高機能画像メモリ１００の内部構
成を示すブロック図である。高機能画像メモリ１００
は、４ビットのモード信号ＭＯＤ，リードライト信号Ｒ
Ｗ，パラレルポートのクロック信号ＰＣＬＫ，チップセ
レクト信号ＰＳを受け取り、画像メモリ内部にタイミン
グ信号を発生し、また、画像メモリの内部状態によっ
て、アクセス待ちを示す信号ＷＡＩＴを出力するパラレ
ルポート制御部１０２と，データ信号ＰＩＯで与えられ
るＸＹ座標を、モードレジスタ１０７に格納されている
画面のサイズ，１画素のビット長に従ってメモリセル１
０１のアドレスに変換するＸＹ座標変換部１０３と，デ
ータ信号ＰＩＯで与えられる輝度情報，ブレンド係数に
従って、既にメモリセル１０１に格納されている画素の
輝度，ブレンド係数との輝度の混合（ブレンド）を行う
輝度ブレンド部１０４と，データ信号ＰＩＯで与えられ
る深度情報（Ｚ座標）と，既にメモリセル１０１に格納
されている深度情報を比較し、書き込みを行うかどうか
を決定する隠面消去と，データ信号ＰＩＯで与えられる
ウインドウ情報と，既にメモリセル１０１に格納されて
いるウインドウ情報とを比較し、書き込みを行うかどう
かを決定するＷＩＤ比較を行う、複数の比較回路１０５
と，パラレルポート制御部１０２からの画像メモリアク
セス要求と，シリアルポート制御部１１０からの表示の
ためのメモリ読み出し要求と，メモリのリフレッシュ要
求とに基づいて、メモリセル１０１に対する制御信号を
発生するメモリ制御部１０６と，画面のサイズ（例え
ば、Ｘ座標とＹ座標の最大値及び最小値で規定され
る）、１画素のビット長，メモリ構成の形態を指定する
レジスタであるモードレジスタ１０７と、メモリセル１
０１から読み出した、表示データを蓄るシリアルバッフ
ァ１０８と，シリアルバッファから読み出した同一座標
上の複数の輝度情報を、該シリアルバッファから一緒に
読み出されるウインドウ情報に従って選択して出力する
ダブルバッファ制御部１０９と、外部からの垂直同期信
号ＶＳＹＮＣに同期して、シリアルバッファに表示デー
タを読み込むタイミングを発生し、また、シリアルバッ
ファから出力するデータを順次更新させる制御信号を、
シリアルポートのクロックＳＣＬＫに従って発生するシ
リアルポート制御部１１０と、から構成されている。
成を示すブロック図である。高機能画像メモリ１００
は、４ビットのモード信号ＭＯＤ，リードライト信号Ｒ
Ｗ，パラレルポートのクロック信号ＰＣＬＫ，チップセ
レクト信号ＰＳを受け取り、画像メモリ内部にタイミン
グ信号を発生し、また、画像メモリの内部状態によっ
て、アクセス待ちを示す信号ＷＡＩＴを出力するパラレ
ルポート制御部１０２と，データ信号ＰＩＯで与えられ
るＸＹ座標を、モードレジスタ１０７に格納されている
画面のサイズ，１画素のビット長に従ってメモリセル１
０１のアドレスに変換するＸＹ座標変換部１０３と，デ
ータ信号ＰＩＯで与えられる輝度情報，ブレンド係数に
従って、既にメモリセル１０１に格納されている画素の
輝度，ブレンド係数との輝度の混合（ブレンド）を行う
輝度ブレンド部１０４と，データ信号ＰＩＯで与えられ
る深度情報（Ｚ座標）と，既にメモリセル１０１に格納
されている深度情報を比較し、書き込みを行うかどうか
を決定する隠面消去と，データ信号ＰＩＯで与えられる
ウインドウ情報と，既にメモリセル１０１に格納されて
いるウインドウ情報とを比較し、書き込みを行うかどう
かを決定するＷＩＤ比較を行う、複数の比較回路１０５
と，パラレルポート制御部１０２からの画像メモリアク
セス要求と，シリアルポート制御部１１０からの表示の
ためのメモリ読み出し要求と，メモリのリフレッシュ要
求とに基づいて、メモリセル１０１に対する制御信号を
発生するメモリ制御部１０６と，画面のサイズ（例え
ば、Ｘ座標とＹ座標の最大値及び最小値で規定され
る）、１画素のビット長，メモリ構成の形態を指定する
レジスタであるモードレジスタ１０７と、メモリセル１
０１から読み出した、表示データを蓄るシリアルバッフ
ァ１０８と，シリアルバッファから読み出した同一座標
上の複数の輝度情報を、該シリアルバッファから一緒に
読み出されるウインドウ情報に従って選択して出力する
ダブルバッファ制御部１０９と、外部からの垂直同期信
号ＶＳＹＮＣに同期して、シリアルバッファに表示デー
タを読み込むタイミングを発生し、また、シリアルバッ
ファから出力するデータを順次更新させる制御信号を、
シリアルポートのクロックＳＣＬＫに従って発生するシ
リアルポート制御部１１０と、から構成されている。
【００１９】図２は、上記高機能画像メモリ１００を使
用した図形表示システムの概要を示す図である。図形
（以下、三角形を例に説明する）や、線分（以下、直線
を例に説明する）の各頂点の座標，輝度を生成するＣＰ
Ｕ２００と、上記三角形や、直線の情報から、三角形の
内部の画素，直線上の画素を生成する描画プロセッサ３
００と、描画プロセッサ３００が生成する画素を隠面消
去や、輝度のブレンドなどを行い内部のメモリセルに格
納する、高機能画像メモリ１００と、高機能画像メモリ
から常時読み出されるディジタルの表示データをアナロ
グのビデオ信号に変換する変換器ＤＡＣ４００と、この
ビデオ信号から管面上に映像を生成するＣＲＴ５００
と、から構成される。
用した図形表示システムの概要を示す図である。図形
（以下、三角形を例に説明する）や、線分（以下、直線
を例に説明する）の各頂点の座標，輝度を生成するＣＰ
Ｕ２００と、上記三角形や、直線の情報から、三角形の
内部の画素，直線上の画素を生成する描画プロセッサ３
００と、描画プロセッサ３００が生成する画素を隠面消
去や、輝度のブレンドなどを行い内部のメモリセルに格
納する、高機能画像メモリ１００と、高機能画像メモリ
から常時読み出されるディジタルの表示データをアナロ
グのビデオ信号に変換する変換器ＤＡＣ４００と、この
ビデオ信号から管面上に映像を生成するＣＲＴ５００
と、から構成される。
【００２０】ここで、図１，図２を用いて、高機能画像
メモリの動作を説明する。
メモリの動作を説明する。
【００２１】まず、ＣＰＵ２００は、前述のようにアプ
リケーションプログラムを実行し、三角形や直線の頂点
のＸＹＺ座標，輝度（ＲＧＢ）を生成する。この情報
は、描画プロセッサ３００に渡され、該描画プロセッサ
は、三角形内部の画素の画素情報，直線上の画素の画素
情報を生成する。このＸＹＺ座標，輝度（ＲＧＢ）等
（他に、ここでは、画素のウインドウ番号，ブレンド係
数，オーバレイがある）からなる画素情報は、高機能画
像メモリ１００に、アクセス待ち信号ＷＡＩＴがアサー
トされていないとき描画プロセッサによって書き込まれ
る。
リケーションプログラムを実行し、三角形や直線の頂点
のＸＹＺ座標，輝度（ＲＧＢ）を生成する。この情報
は、描画プロセッサ３００に渡され、該描画プロセッサ
は、三角形内部の画素の画素情報，直線上の画素の画素
情報を生成する。このＸＹＺ座標，輝度（ＲＧＢ）等
（他に、ここでは、画素のウインドウ番号，ブレンド係
数，オーバレイがある）からなる画素情報は、高機能画
像メモリ１００に、アクセス待ち信号ＷＡＩＴがアサー
トされていないとき描画プロセッサによって書き込まれ
る。
【００２２】この時、高機能画像メモリ１００のデータ
信号ＰＩＯの信号線数を３２ビットとすると、１画素の
情報量は、９０ビット以上(ＸＹ座標各１１ビット,輝度
情報２４ビット，Ｚ座標３２ビット等）と多いため、モ
ード信号ＭＯＤによってＸＹ座標，輝度，Ｚ座標、その
他の順で、パラレルポートのクロック信号ＰＣＬＫに同
期して書き込みを行う。パラレルポート制御部１０２
は、アクセス待ち信号ＷＡＩＴがネゲートしているとき
に、チップセレクト信号ＰＳとリード，ライト信号ＲＷ
がライトになっているとき、モード信号ＭＯＤがＸＹ座
標を示していれば、データ信号ＰＩＯ上のデータをＸＹ
座標変換部１０３に書き込む。同様に、モード信号ＭＯ
Ｄの指示により輝度，ブレンド係数は、輝度ブレンド部
１０４へ、Ｚ座標，ウインドウ情報は、比較部１０５
へ、画面サイズ、１画素のビット長などは、モードレジ
スタ部１０７へ書き込まれる。この時、モード信号ＭＯ
Ｄには、画素書き込み実行起動の状態があり、画素書き
込み実行起動状態でなければ、上記のように、与えられ
る画素情報を高機能画像メモリ内部のレジスタに取り込
むだけで、何もしない。もし、画素書き込み実行起動状
態であれば、それまでに設定された画素情報，その他の
情報（画面サイズ，１画素のビット長）に基づいてメモ
リ制御部１０６は、メモリセル１０１に対して以下のよ
うに書き込みを実行する。
信号ＰＩＯの信号線数を３２ビットとすると、１画素の
情報量は、９０ビット以上(ＸＹ座標各１１ビット,輝度
情報２４ビット，Ｚ座標３２ビット等）と多いため、モ
ード信号ＭＯＤによってＸＹ座標，輝度，Ｚ座標、その
他の順で、パラレルポートのクロック信号ＰＣＬＫに同
期して書き込みを行う。パラレルポート制御部１０２
は、アクセス待ち信号ＷＡＩＴがネゲートしているとき
に、チップセレクト信号ＰＳとリード，ライト信号ＲＷ
がライトになっているとき、モード信号ＭＯＤがＸＹ座
標を示していれば、データ信号ＰＩＯ上のデータをＸＹ
座標変換部１０３に書き込む。同様に、モード信号ＭＯ
Ｄの指示により輝度，ブレンド係数は、輝度ブレンド部
１０４へ、Ｚ座標，ウインドウ情報は、比較部１０５
へ、画面サイズ、１画素のビット長などは、モードレジ
スタ部１０７へ書き込まれる。この時、モード信号ＭＯ
Ｄには、画素書き込み実行起動の状態があり、画素書き
込み実行起動状態でなければ、上記のように、与えられ
る画素情報を高機能画像メモリ内部のレジスタに取り込
むだけで、何もしない。もし、画素書き込み実行起動状
態であれば、それまでに設定された画素情報，その他の
情報（画面サイズ，１画素のビット長）に基づいてメモ
リ制御部１０６は、メモリセル１０１に対して以下のよ
うに書き込みを実行する。
【００２３】まず、ＸＹ座標変換部１０３は、与えられ
たＸＹ座標から、メモリセル１０１のアドレスへの変換
を行う。具体的には、画面サイズの横幅と，１画素のビ
ット長と，Ｙ座標とを乗算し、Ｘ座標を加えることで求
められる。
たＸＹ座標から、メモリセル１０１のアドレスへの変換
を行う。具体的には、画面サイズの横幅と，１画素のビ
ット長と，Ｙ座標とを乗算し、Ｘ座標を加えることで求
められる。
【００２４】次に、通常ダイナミックメモリは、内部に
１行分の大きなバッファを有しており、そこに、アクセ
スする画素が含まれる１行分のデータを取り込む。格納
されている１行分のバッファに、既に、これから書き込
みを行おうとする画素が含まれている場合は、この動作
は行わない。この動作は、ＸＹ座標変換部１０３が出力
するメモリセルのアドレス情報に基づいてメモリ制御部
１０６が制御する。次に、輝度ブレンド部１０４は、上
記１行分のバッファ上にある輝度情報と、ブレンド係数
に基づいて算出した、新たな輝度，ブレンド係数を作成
する。これらを求める計算は、乗算，加減算，最大，最
小などの算術演算、ＡＮＤ，ＥＯＲなどの論理演算の組
合せで行われ、その組合せ方は、あらかじめ輝度ブレン
ド部104内にあるレジスタに設定しておく。
１行分の大きなバッファを有しており、そこに、アクセ
スする画素が含まれる１行分のデータを取り込む。格納
されている１行分のバッファに、既に、これから書き込
みを行おうとする画素が含まれている場合は、この動作
は行わない。この動作は、ＸＹ座標変換部１０３が出力
するメモリセルのアドレス情報に基づいてメモリ制御部
１０６が制御する。次に、輝度ブレンド部１０４は、上
記１行分のバッファ上にある輝度情報と、ブレンド係数
に基づいて算出した、新たな輝度，ブレンド係数を作成
する。これらを求める計算は、乗算，加減算，最大，最
小などの算術演算、ＡＮＤ，ＥＯＲなどの論理演算の組
合せで行われ、その組合せ方は、あらかじめ輝度ブレン
ド部104内にあるレジスタに設定しておく。
【００２５】次に、Ｚ座標，ウインドウ情報は、比較部
１０５に取り込まれ、パラレルポート側から与えられた
Ｚ座標，ウインドウ情報と比較が行われ、比較結果は、
メモリ制御部１０６に送られる。この比較の方式、例え
ば、Ｚの値が大きい時に、書き込むか、Ｚの値が小さい
時に、書き込みするか等を選択するレジスタを比較部に
持っている。
１０５に取り込まれ、パラレルポート側から与えられた
Ｚ座標，ウインドウ情報と比較が行われ、比較結果は、
メモリ制御部１０６に送られる。この比較の方式、例え
ば、Ｚの値が大きい時に、書き込むか、Ｚの値が小さい
時に、書き込みするか等を選択するレジスタを比較部に
持っている。
【００２６】次に、メモリ制御部１０６は、表示のため
のメモリセルの読み出し要求も、メモリセルのリフレッ
シュ要求もない場合、求めた輝度情報，Ｚ座標などを前
記１行分のバッファに書き込む。表示のためのメモリセ
ルの読み出し要求か，メモリセルのリフレッシュ要求が
くるか，１行分のバッファに無い画素へのアクセス要求
がきたとき、１行のバッファに格納されているデータが
メモリセルに書き戻される。
のメモリセルの読み出し要求も、メモリセルのリフレッ
シュ要求もない場合、求めた輝度情報，Ｚ座標などを前
記１行分のバッファに書き込む。表示のためのメモリセ
ルの読み出し要求か，メモリセルのリフレッシュ要求が
くるか，１行分のバッファに無い画素へのアクセス要求
がきたとき、１行のバッファに格納されているデータが
メモリセルに書き戻される。
【００２７】以上の処理によって、パラレルポートから
与えられた画素情報は、隠面消去，輝度のブレンド処理
を行った後メモリセル１０１に格納される。
与えられた画素情報は、隠面消去，輝度のブレンド処理
を行った後メモリセル１０１に格納される。
【００２８】次に、表示データの出力と、メモリのリフ
レッシュの制御について説明する。まず、シリアルポー
トのクロックＳＣＬＫには、常時、表示デバイスに依存
した基本クロック信号が供給される。これに同期して、
垂直同期信号ＶＳＹＮＣがアサートされると、シリアル
ポート制御部１１０内部の表示カウンタが初期化され、
順次、ＳＣＬＫに同期して該表示カウンタは更新され
る。この表示カウンタの値をデコードすることによっ
て、メモリセルから表示するデータをシリアルバッファ
へ転送する要求信号をメモリ制御部１０６に送出する。
また、ダイナミックＲＡＭは、１０ｍ秒で全メモリ内容
をリフレッシュする必要があり、これを満たすように、
リフレッシュ要求信号をメモリ制御部１０６に送出す
る。具体的には、モードレジスタ１０７にある画面サイ
ズ、１画素のビット長を示すレジスタを参照し、クロッ
ク信号ＳＣＬＫでカウントした値に従って、必要最小限
のリフレッシュ要求信号を出力する。通常は、前記表示
カウンタを流用することができる。
レッシュの制御について説明する。まず、シリアルポー
トのクロックＳＣＬＫには、常時、表示デバイスに依存
した基本クロック信号が供給される。これに同期して、
垂直同期信号ＶＳＹＮＣがアサートされると、シリアル
ポート制御部１１０内部の表示カウンタが初期化され、
順次、ＳＣＬＫに同期して該表示カウンタは更新され
る。この表示カウンタの値をデコードすることによっ
て、メモリセルから表示するデータをシリアルバッファ
へ転送する要求信号をメモリ制御部１０６に送出する。
また、ダイナミックＲＡＭは、１０ｍ秒で全メモリ内容
をリフレッシュする必要があり、これを満たすように、
リフレッシュ要求信号をメモリ制御部１０６に送出す
る。具体的には、モードレジスタ１０７にある画面サイ
ズ、１画素のビット長を示すレジスタを参照し、クロッ
ク信号ＳＣＬＫでカウントした値に従って、必要最小限
のリフレッシュ要求信号を出力する。通常は、前記表示
カウンタを流用することができる。
【００２９】上記表示データの読み出し要求信号と，リ
フレッシュ要求信号をメモリ制御部１０６が受け取る
と，パラレルポートからのメモリセルに対するアクセス
要求を速やかに完了させ、リフレッシュ要求，表示デー
タの読み出し要求の順に要求を受付、前者の場合メモリ
制御部１０６内部にあるリフレッシュカウンタの値をリ
フレッシュアドレスとしてメモリセルを読み出し、すぐ
に書き戻し、後者の場合、シリアルポート制御部１１０
より送られてくる表示アドレスを読み出し、シリアルバ
ッファ１０８に格納する。
フレッシュ要求信号をメモリ制御部１０６が受け取る
と，パラレルポートからのメモリセルに対するアクセス
要求を速やかに完了させ、リフレッシュ要求，表示デー
タの読み出し要求の順に要求を受付、前者の場合メモリ
制御部１０６内部にあるリフレッシュカウンタの値をリ
フレッシュアドレスとしてメモリセルを読み出し、すぐ
に書き戻し、後者の場合、シリアルポート制御部１１０
より送られてくる表示アドレスを読み出し、シリアルバ
ッファ１０８に格納する。
【００３０】次に、シリアルバッファ１０８に格納され
た表示データは、１画素あたり複数の輝度情報と，ウイ
ンドウ情報，オーバレイ情報を有しており、ダブルバッ
ファ制御部１０９は、輝度情報をウインドウ情報に従っ
て選択し、データ信号ＳＩＯに出力する。具体的には、
ダブルバッファ制御部１０９内にある、どのウインドウ
がどの輝度情報を選択するかを示す、ダブルバッファ選
択レジスタを参照して選択する。
た表示データは、１画素あたり複数の輝度情報と，ウイ
ンドウ情報，オーバレイ情報を有しており、ダブルバッ
ファ制御部１０９は、輝度情報をウインドウ情報に従っ
て選択し、データ信号ＳＩＯに出力する。具体的には、
ダブルバッファ制御部１０９内にある、どのウインドウ
がどの輝度情報を選択するかを示す、ダブルバッファ選
択レジスタを参照して選択する。
【００３１】図４は、高機能画像メモリのモード信号Ｍ
ＯＤの意味を示した表である。モード信号ＭＯＤは、４
ビットの信号線で、パラレルポートのデータ信号ＰＩＯ
にどのような意味のデータを設定するか、どのようなデ
ータを読み出すかを示す信号線であり、図４にあるよう
な意味を持つ。すなわち、下位３ビットが０，１，２，
３のときは、それぞれＸＹ座標，輝度情報（ブレンド係
数，ＲＧＢ）、その他画素情報（ウインドウ情報，オー
バレイ情報），深度情報（Ｚ座標）を設定する。また、
最上位ビットが１の時は、設定された画素の情報を設定
後、実際にメモリセルに対してアクセスを行うことを示
す。その他ＭＯＤが“０１１１”のときは、内部レジス
タのアドレスを指定し、“１１１１”の時は、該内部レ
ジスタのアドレスで指定したレジスタに書き込む、また
は、読み出すデータを指定する。ＭＯＤが、それ以外の
場合は、未定義とする。
ＯＤの意味を示した表である。モード信号ＭＯＤは、４
ビットの信号線で、パラレルポートのデータ信号ＰＩＯ
にどのような意味のデータを設定するか、どのようなデ
ータを読み出すかを示す信号線であり、図４にあるよう
な意味を持つ。すなわち、下位３ビットが０，１，２，
３のときは、それぞれＸＹ座標，輝度情報（ブレンド係
数，ＲＧＢ）、その他画素情報（ウインドウ情報，オー
バレイ情報），深度情報（Ｚ座標）を設定する。また、
最上位ビットが１の時は、設定された画素の情報を設定
後、実際にメモリセルに対してアクセスを行うことを示
す。その他ＭＯＤが“０１１１”のときは、内部レジス
タのアドレスを指定し、“１１１１”の時は、該内部レ
ジスタのアドレスで指定したレジスタに書き込む、また
は、読み出すデータを指定する。ＭＯＤが、それ以外の
場合は、未定義とする。
【００３２】次に図５は、上記内部レジスタの内容を示
す表である。ＲＥＳＥＴレジスタは、高機能画像メモリ
の内部状態を初期化するための実体のないレジスタで、
アクセスがあると、内部のレジスタの内容をデフォルト
の値に設定する。この時、メモリセルの内容は変化しな
い。
す表である。ＲＥＳＥＴレジスタは、高機能画像メモリ
の内部状態を初期化するための実体のないレジスタで、
アクセスがあると、内部のレジスタの内容をデフォルト
の値に設定する。この時、メモリセルの内容は変化しな
い。
【００３３】CONFIGレジスタは、画面サイズ，１画素の
ビット長，Ｘ，Ｙ方向にメモリが何個あるかを設定す
る。具体的には、画面サイズは、３ビットで６４０×４
００画素，１０２４×７６８画素，１１５２×９００画
素，１２８０×１０２４画素，１６００×１２００画
素，１９２０×１０３５画素を選択できる。また、１画
素のビット長は、３ビットで、１画素８，１６，３２，
６４，９６，１２８を選択できる。また、Ｘ，Ｙ方向に
何個のメモリがあるかは、Ｘ，Ｙ各２ビットで、１個，
２個，４個，８個を選択できる。
ビット長，Ｘ，Ｙ方向にメモリが何個あるかを設定す
る。具体的には、画面サイズは、３ビットで６４０×４
００画素，１０２４×７６８画素，１１５２×９００画
素，１２８０×１０２４画素，１６００×１２００画
素，１９２０×１０３５画素を選択できる。また、１画
素のビット長は、３ビットで、１画素８，１６，３２，
６４，９６，１２８を選択できる。また、Ｘ，Ｙ方向に
何個のメモリがあるかは、Ｘ，Ｙ各２ビットで、１個，
２個，４個，８個を選択できる。
【００３４】STATUSレジスタは、読み出し専用のレジス
タで、内部状態を読み出すために用いる。内部状態に
は、表示カウンタ，リフレッシュカウンタの内容，内部
制御論理の遷移状態などがあり、おもにデバック，保守
用として用いる。
タで、内部状態を読み出すために用いる。内部状態に
は、表示カウンタ，リフレッシュカウンタの内容，内部
制御論理の遷移状態などがあり、おもにデバック，保守
用として用いる。
【００３５】ＷＴ＿ＦＵＮＣレジスタは、設定された輝
度情報に、ブレンド処理を行った後の輝度情報と、書き
込み先の輝度情報を演算する時の演算内容を選択するた
めの情報を保持し、２変数の論理和，論理積，排他的論
理和，加算，減算，最大，最小などを５ビットで指定す
る。
度情報に、ブレンド処理を行った後の輝度情報と、書き
込み先の輝度情報を演算する時の演算内容を選択するた
めの情報を保持し、２変数の論理和，論理積，排他的論
理和，加算，減算，最大，最小などを５ビットで指定す
る。
【００３６】ＢＬＥＮＤレジスタは、設定された輝度情
報をブレンド係数とどのように演算するかを指定する６
ビットのレジスタで、輝度情報に０，１，ブレンド係数
（１−ブレンド係数）の内どれを乗算するかを選択する
（パラレルポートから設定された輝度情報と、既に格納
されている画素の輝度情報についてそれぞれ設定でき、
ブレンド係数は、上記２種類の輝度情報から選択できる
ため、全部で６ビット必要となる）。
報をブレンド係数とどのように演算するかを指定する６
ビットのレジスタで、輝度情報に０，１，ブレンド係数
（１−ブレンド係数）の内どれを乗算するかを選択する
（パラレルポートから設定された輝度情報と、既に格納
されている画素の輝度情報についてそれぞれ設定でき、
ブレンド係数は、上記２種類の輝度情報から選択できる
ため、全部で６ビット必要となる）。
【００３７】Ｚ＿ＣＭＰは、Ｚ座標に比較を行うかどう
かを指定するビットと、どのような比較演算を行うか、
例えば、＝，≠，≦，≧，＞，＜を選択するために、３
ビット、計４ビットのレジスタである。
かを指定するビットと、どのような比較演算を行うか、
例えば、＝，≠，≦，≧，＞，＜を選択するために、３
ビット、計４ビットのレジスタである。
【００３８】ＷＩＤ＿ＣＭＰは、ウインドウ情報を比較
するかどうかを示す１ビットのレジスタである。
するかどうかを示す１ビットのレジスタである。
【００３９】ＰＬ＿ＭＡＳＫ＿ＡＣ，ＰＬ＿ＭＡＳＫ＿
ＷＯ，ＰＬ＿ＭＡＳＫ＿Ｚは、それぞれ、ブレンド係
数，輝度情報と，ウインドウ情報，オーバレイ情報と，
Ｚ座標のバッファに対する書き込みプレーンマスクを示
すレジスタで、１が書き込み可，０が書き込みマスクを
示し、１プレーンごとに設定が可能になっている。
ＷＯ，ＰＬ＿ＭＡＳＫ＿Ｚは、それぞれ、ブレンド係
数，輝度情報と，ウインドウ情報，オーバレイ情報と，
Ｚ座標のバッファに対する書き込みプレーンマスクを示
すレジスタで、１が書き込み可，０が書き込みマスクを
示し、１プレーンごとに設定が可能になっている。
【００４０】ＢＵＦ＿ＳＥＬは、今、書き込みにいく、
または、読み出している画素がダブルバッファのどちら
側を選択しているかを示すレジスタで、このレジスタの
値が０のときは、０のバッファに、１のときは、１のバ
ッファに書き込みを行う。
または、読み出している画素がダブルバッファのどちら
側を選択しているかを示すレジスタで、このレジスタの
値が０のときは、０のバッファに、１のときは、１のバ
ッファに書き込みを行う。
【００４１】HBLANKは、水平ブランキング期間を示して
おり、ＶＳＹＮＣの立ち下がりのサイクルを基準とし
て、ＳＣＬＫが何回きたときＳＩＯから表示データを出
力し始めるかを指定するレジスタである。
おり、ＶＳＹＮＣの立ち下がりのサイクルを基準とし
て、ＳＣＬＫが何回きたときＳＩＯから表示データを出
力し始めるかを指定するレジスタである。
【００４２】VBLANKは、垂直ブランキング期間を示して
おり、ＶＳＹＮＣ信号の立ち下がりから、何ラスターた
ってから表示期間が始まるかを指定するレジスタで、１
ラスターは、画面サイズの横幅と、HBLANKレジスタに設
定した水平ブランキング期間を加えた期間を表す。
おり、ＶＳＹＮＣ信号の立ち下がりから、何ラスターた
ってから表示期間が始まるかを指定するレジスタで、１
ラスターは、画面サイズの横幅と、HBLANKレジスタに設
定した水平ブランキング期間を加えた期間を表す。
【００４３】次に、ＢＵＦ＿ＬＵＴレジスタは、ウイン
ドウ情報と表示するバッファの対応関係を示すレジスタ
で、ウインドウ情報が４ビットの時、１６ビットのレジ
スタとなる。
ドウ情報と表示するバッファの対応関係を示すレジスタ
で、ウインドウ情報が４ビットの時、１６ビットのレジ
スタとなる。
【００４４】以上示したレジスタのなかで、ＲＥＳＥＴ
レジスタは、書き込みと同時に内部状態が初期化され、
それ以外のレジスタは、モード信号ＭＯＤの最上位ビッ
トが１で、アクセス要求がある場合と、垂直同期信号Ｖ
ＳＹＮＣがきたときから、動作に影響を与える。即ち、
これらのレジスタは、２段構成となっており、１段目
は、パラレルポートから自由に設定可能なレジスタで、
２段目は、現在動作中の処理に使用しているレジスタと
なっており、上記アクセス要求があるときと、垂直同期
信号ＶＳＹＮＣがきたときに、１段目から２段目への転
送を行う。
レジスタは、書き込みと同時に内部状態が初期化され、
それ以外のレジスタは、モード信号ＭＯＤの最上位ビッ
トが１で、アクセス要求がある場合と、垂直同期信号Ｖ
ＳＹＮＣがきたときから、動作に影響を与える。即ち、
これらのレジスタは、２段構成となっており、１段目
は、パラレルポートから自由に設定可能なレジスタで、
２段目は、現在動作中の処理に使用しているレジスタと
なっており、上記アクセス要求があるときと、垂直同期
信号ＶＳＹＮＣがきたときに、１段目から２段目への転
送を行う。
【００４５】以上、高機能画像メモリの概要と動作を示
した。次に、図６，図７，図８を使っていくつかのグラ
フィックスシステムへの適用方法について示す。
した。次に、図６，図７，図８を使っていくつかのグラ
フィックスシステムへの適用方法について示す。
【００４６】まず、図６は、高性能を実現するための複
数の描画プロセッサ３１０と、複数の高機能画像メモリ
１００を用いたシステム構成を示したものである。描画
プロセッサ３１０は、ラスター毎に４個あり、１つの描
画コマンド、例えば直線，三角形を画素に分解し、高機
能画像メモリ１００に書き込む処理を行う。描画プロセ
ッサ３１０、１個に対して、４個の高機能画像メモリ１
００が１対１の関係で接続されており、４個の高機能画
像メモリを独立にアクセスすることができる。また、描
画プロセッサの内の１個が、垂直同期信号をほかの描画
プロセッサと、すべての高機能画像メモリに供給し、ま
た、RAMDACに対しては、RAMDAC用の垂直同期信号と、水
平同期信号を供給するようにする。この構成のとき、各
高機能画像メモリ内のCONFIGレジスタのメモリ構成を示
すレジスタには、Ｘ，Ｙの両方向とも４画素，４ラスタ
ーであるとの指定を行うことにより、高機能画像メモリ
は、必要があるときだけ表示データをメモリセルから読
み出すことで、パラレルポートからのアクセスを最大限
に行うことができるようになる。
数の描画プロセッサ３１０と、複数の高機能画像メモリ
１００を用いたシステム構成を示したものである。描画
プロセッサ３１０は、ラスター毎に４個あり、１つの描
画コマンド、例えば直線，三角形を画素に分解し、高機
能画像メモリ１００に書き込む処理を行う。描画プロセ
ッサ３１０、１個に対して、４個の高機能画像メモリ１
００が１対１の関係で接続されており、４個の高機能画
像メモリを独立にアクセスすることができる。また、描
画プロセッサの内の１個が、垂直同期信号をほかの描画
プロセッサと、すべての高機能画像メモリに供給し、ま
た、RAMDACに対しては、RAMDAC用の垂直同期信号と、水
平同期信号を供給するようにする。この構成のとき、各
高機能画像メモリ内のCONFIGレジスタのメモリ構成を示
すレジスタには、Ｘ，Ｙの両方向とも４画素，４ラスタ
ーであるとの指定を行うことにより、高機能画像メモリ
は、必要があるときだけ表示データをメモリセルから読
み出すことで、パラレルポートからのアクセスを最大限
に行うことができるようになる。
【００４７】次に、図７に高解像度であるがコストを重
視したグラフィックスシステムの構成を示す。描画プロ
セッサは、１個で、それに対し複数個の高機能画像メモ
リを同一バス上に接続したもので、高機能画像メモリの
パラレルポートへのアクセスは、チップセレクト信号Ｐ
Ｓを描画プロセッサから個別に与えることにより行われ
る。また、アクセス待ち信号ＷＡＩＴは、アクセスする
高機能画像メモリの出力するＷＡＩＴを選択して使用す
る。このチップセレクト信号ＰＳと、アクセス待ち信号
ＷＡＩＴ以外の信号は、共通に接続することができる。
垂直同期信号ＶＳＹＮＣの接続は、描画プロセッサがす
べての高機能画像メモリに対して供給し、また、ＲＡＭ
ＤＡＣに対する水平，垂直同期信号も描画プロセッサが
供給する。
視したグラフィックスシステムの構成を示す。描画プロ
セッサは、１個で、それに対し複数個の高機能画像メモ
リを同一バス上に接続したもので、高機能画像メモリの
パラレルポートへのアクセスは、チップセレクト信号Ｐ
Ｓを描画プロセッサから個別に与えることにより行われ
る。また、アクセス待ち信号ＷＡＩＴは、アクセスする
高機能画像メモリの出力するＷＡＩＴを選択して使用す
る。このチップセレクト信号ＰＳと、アクセス待ち信号
ＷＡＩＴ以外の信号は、共通に接続することができる。
垂直同期信号ＶＳＹＮＣの接続は、描画プロセッサがす
べての高機能画像メモリに対して供給し、また、ＲＡＭ
ＤＡＣに対する水平，垂直同期信号も描画プロセッサが
供給する。
【００４８】次に、図８にコスト最小なグラフィックス
システムの構成を示す。バスコントローラ７００は、Ｃ
ＰＵとグラフィックシステムをつなぐシステムバスをデ
コードし、高機能画像メモリをアクセスする構成で、バ
スコントローラ７００は、ＣＰＵからのアクセスのアド
レスをデコードし、モード信号ＭＯＤと、チップセレク
ト信号ＰＳにセットし、アクセス待ち信号ＷＡＩＴで同
期をとりながら、高機能画像メモリに対するアクセスを
行う。また、高機能画像メモリに対する垂直同期信号
と、ＲＡＭＤＡＣにたいする水平，垂直同期信号を供給
する処理も行う。
システムの構成を示す。バスコントローラ７００は、Ｃ
ＰＵとグラフィックシステムをつなぐシステムバスをデ
コードし、高機能画像メモリをアクセスする構成で、バ
スコントローラ７００は、ＣＰＵからのアクセスのアド
レスをデコードし、モード信号ＭＯＤと、チップセレク
ト信号ＰＳにセットし、アクセス待ち信号ＷＡＩＴで同
期をとりながら、高機能画像メモリに対するアクセスを
行う。また、高機能画像メモリに対する垂直同期信号
と、ＲＡＭＤＡＣにたいする水平，垂直同期信号を供給
する処理も行う。
【００４９】最後に、図９にパラレルポートのアクセス
時のタイムチャートを示す。
時のタイムチャートを示す。
【００５０】図の上から、クロックに対応する説明のた
めのサイクル番号，パラレルポートのインタフェース信
号であるＰＣＬＫ，ＰＩＯ，ＭＯＤ，ＲＷ，ＷＡＩＴ，
ＰＳと、高機能画像メモリの内部状態である、リードア
ドレス，リードデータ，ライトアドレス，ライトデー
タ，内部バッファへのライト制御信号，該内部バッファ
のメモリセルへのライト制御信号を示している。
めのサイクル番号，パラレルポートのインタフェース信
号であるＰＣＬＫ，ＰＩＯ，ＭＯＤ，ＲＷ，ＷＡＩＴ，
ＰＳと、高機能画像メモリの内部状態である、リードア
ドレス，リードデータ，ライトアドレス，ライトデー
タ，内部バッファへのライト制御信号，該内部バッファ
のメモリセルへのライト制御信号を示している。
【００５１】サイクル１は、高機能画像メモリがアイド
ル状態で、アクセス要求を待っている状態とする。
ル状態で、アクセス要求を待っている状態とする。
【００５２】サイクル２で、ＭＯＤをＸＹ座標とし、Ｒ
Ｗをライト，チップセレクトＰＳをセレクトし、データ
バスＰＩＯにＸＹ座標データを設定すると、高機能画像
メモリ内のリードアドレスレジスタに該ＸＹ座標が格納
される。
Ｗをライト，チップセレクトＰＳをセレクトし、データ
バスＰＩＯにＸＹ座標データを設定すると、高機能画像
メモリ内のリードアドレスレジスタに該ＸＹ座標が格納
される。
【００５３】サイクル３では、ＸＹ座標の次に、図中Ａ
Ｃと表記したブレンド係数と輝度情報（ＲＧＢ）を設定
することにより、高機能画像メモリ内のブレンド係数
と，輝度のバッファに格納される。同時に、サイクル２
で設定された、ＸＹ座標は、ここでメモリセルの行アド
レスと，列アドレスに変換され、行アドレスが現在読み
込んであるデータのアドレスと同じかどうか判定し、同
じでなければ、現在読み込んでいるデータをもとのアド
レスに書き戻し、新たに、指定されたアドレスのデータ
を読み出す動作を行う。行アドレスと、前記読み込んで
あるデータのアドレスと同じであれば、列アドレスに従
って１画素のデータを選択して使用する。図９における
サイクル３では、ＸＹ座標（ＸＹ２）は既に高機能画像
メモリ内で、バッファに読み込まれていることとする。
Ｃと表記したブレンド係数と輝度情報（ＲＧＢ）を設定
することにより、高機能画像メモリ内のブレンド係数
と，輝度のバッファに格納される。同時に、サイクル２
で設定された、ＸＹ座標は、ここでメモリセルの行アド
レスと，列アドレスに変換され、行アドレスが現在読み
込んであるデータのアドレスと同じかどうか判定し、同
じでなければ、現在読み込んでいるデータをもとのアド
レスに書き戻し、新たに、指定されたアドレスのデータ
を読み出す動作を行う。行アドレスと、前記読み込んで
あるデータのアドレスと同じであれば、列アドレスに従
って１画素のデータを選択して使用する。図９における
サイクル３では、ＸＹ座標（ＸＹ２）は既に高機能画像
メモリ内で、バッファに読み込まれていることとする。
【００５４】サイクル４では、図中ＷＯと表記したウイ
ンドウ情報と、オーバレイ情報を設定する。一方サイク
ル３で読み込まれたデータと、サイクル３で設定したブ
レンド係数と輝度情報もこのサイクルから有効になり、
ブレンド処理を開始する。ブレンド処理は、ＢＬＥＮＤ
レジスタに設定するブレンド方法によって結果が出来上
がるまでの時間がまちまちである。従って、ブレンド処
理方法に依存したサイクル数を数えるカウンタを持ち、
ブレンド係数と輝度情報を設定したときと、読み込みデ
ータが有効になった時に上記カウンタをリセットするよ
うにする。
ンドウ情報と、オーバレイ情報を設定する。一方サイク
ル３で読み込まれたデータと、サイクル３で設定したブ
レンド係数と輝度情報もこのサイクルから有効になり、
ブレンド処理を開始する。ブレンド処理は、ＢＬＥＮＤ
レジスタに設定するブレンド方法によって結果が出来上
がるまでの時間がまちまちである。従って、ブレンド処
理方法に依存したサイクル数を数えるカウンタを持ち、
ブレンド係数と輝度情報を設定したときと、読み込みデ
ータが有効になった時に上記カウンタをリセットするよ
うにする。
【００５５】サイクル５では、図中ＺＥと表記した深度
情報Ｚを設定し、書き込みの起動を行っている。書き込
みの起動は、それまでに設定された画素情報を隠面消
去，ブレンド処理してメモリセルに書き込むことを指定
することで、内部の書き込みフラグをセットする。
情報Ｚを設定し、書き込みの起動を行っている。書き込
みの起動は、それまでに設定された画素情報を隠面消
去，ブレンド処理してメモリセルに書き込むことを指定
することで、内部の書き込みフラグをセットする。
【００５６】サイクル６では、次の画素のＸＹ座標を与
える。高機能画像メモリ内部は、ブレンド処理が続いて
おり、また、サイクル５で設定されたＺ座標と、読み出
されたＺ座標を比較し、書き込むかどうかの判定を行っ
ている。
える。高機能画像メモリ内部は、ブレンド処理が続いて
おり、また、サイクル５で設定されたＺ座標と、読み出
されたＺ座標を比較し、書き込むかどうかの判定を行っ
ている。
【００５７】サイクル７では、サイクル６で設定したＸ
Ｙ座標の画素のブレンド係数と輝度情報を与える。高機
能画像メモリ内部では、ブレンド処理が完了し、ブレン
ド処理された画素情報を読み出してある行バッファに書
き込むバッファライト信号がアサートされる。この時、
同時にサイクル６で設定されたＸＹ座標ＸＹ６がサイク
ル２で設定されたＸＹ座標ＸＹ２と行アドレスが同じか
どうか判定する。
Ｙ座標の画素のブレンド係数と輝度情報を与える。高機
能画像メモリ内部では、ブレンド処理が完了し、ブレン
ド処理された画素情報を読み出してある行バッファに書
き込むバッファライト信号がアサートされる。この時、
同時にサイクル６で設定されたＸＹ座標ＸＹ６がサイク
ル２で設定されたＸＹ座標ＸＹ２と行アドレスが同じか
どうか判定する。
【００５８】サイクル８，９，１０，１１は、それぞ
れ、サイクル４，５，６，７と同様の処理が行われ、ブ
レンド処理，隠面消去した画素をＸＹ座標ＸＹ６の場所
に書き込む。ただし、サイクル１１では、ＸＹ座標ＸＹ
１０がＸＹ座標ＸＹ６と異なる行アドレスであるため、
現在バッファリングされている行バッファの内容をメモ
リセルに書き戻すために、まずＷＡＩＴ信号をアサート
し、次のアクセスが来ないようにする。
れ、サイクル４，５，６，７と同様の処理が行われ、ブ
レンド処理，隠面消去した画素をＸＹ座標ＸＹ６の場所
に書き込む。ただし、サイクル１１では、ＸＹ座標ＸＹ
１０がＸＹ座標ＸＹ６と異なる行アドレスであるため、
現在バッファリングされている行バッファの内容をメモ
リセルに書き戻すために、まずＷＡＩＴ信号をアサート
し、次のアクセスが来ないようにする。
【００５９】サイクル１２では、メモリライト信号をア
サートすることで、行バッファの内容をメモリセルに書
き戻す。ＷＡＩＴ信号は、このサイクルまでアサート
し、次のアクセスが来ないようにする。
サートすることで、行バッファの内容をメモリセルに書
き戻す。ＷＡＩＴ信号は、このサイクルまでアサート
し、次のアクセスが来ないようにする。
【００６０】サイクル１３では、ＸＹ座標ＸＹ１０の行
データを行バッファに読み出す処理を行う。ＷＡＩＴ
は、ここで解除し、次のアクセスを可能にする。
データを行バッファに読み出す処理を行う。ＷＡＩＴ
は、ここで解除し、次のアクセスを可能にする。
【００６１】サイクル１４以降は、順次サイクル４と同
様の処理が行われる。ここで、サイクル１７に示すよう
に、チップセレクト信号ＰＳがネゲートされると、その
サイクルのアクセスは、無効であるため、ブレンド係数
と輝度情報は、サイクル１７の値は使用されず、サイク
ル１３で設定したブレンド係数と輝度情報が使用される
ことになる。また、サイクル２０以降もチップセレクト
信号ＰＳがネゲートされているため、モード信号ＭＯＤ
には、起動の指定はあるが受け付けられず画素の描画は
行われない。
様の処理が行われる。ここで、サイクル１７に示すよう
に、チップセレクト信号ＰＳがネゲートされると、その
サイクルのアクセスは、無効であるため、ブレンド係数
と輝度情報は、サイクル１７の値は使用されず、サイク
ル１３で設定したブレンド係数と輝度情報が使用される
ことになる。また、サイクル２０以降もチップセレクト
信号ＰＳがネゲートされているため、モード信号ＭＯＤ
には、起動の指定はあるが受け付けられず画素の描画は
行われない。
【００６２】以上示してきた実施例によれば、画面サイ
ズと，１画素のビット長を設定するレジスタと，ＸＹ座
標変換部１０３を持つことにより、画素情報を高機能画
像メモリに対して、ＸＹ座標で直接書き込むことがで
き、上位の画素を生成する描画プロセッサの負荷を軽減
できる。
ズと，１画素のビット長を設定するレジスタと，ＸＹ座
標変換部１０３を持つことにより、画素情報を高機能画
像メモリに対して、ＸＹ座標で直接書き込むことがで
き、上位の画素を生成する描画プロセッサの負荷を軽減
できる。
【００６３】また、輝度ブレンド処理部１０４と，比較
部１０５を高機能画像メモリ内に持つことにより、メモ
リセル１０１との間のデータスループットを大幅に増大
できるため、従来のメモリに対してリード，ライトを行
う方式に比べ高速化が図られる。
部１０５を高機能画像メモリ内に持つことにより、メモ
リセル１０１との間のデータスループットを大幅に増大
できるため、従来のメモリに対してリード，ライトを行
う方式に比べ高速化が図られる。
【００６４】また、シリアルポート制御部１１０を高機
能画像メモリ内に持ち、アクセス待ち信号ＷＡＩＴを出
力することにより、上位の描画プロセッサが、表示タイ
ミングを意識せず、また、メモリのリフレッシュサイク
ルを意識することがないため、負荷を軽減できる。これ
は、特に上位の描画プロセッサが特殊な表示用の論理回
路を持たないＣＰＵである場合に、グラフィックスシス
テムの構成が簡単になる効果がある。
能画像メモリ内に持ち、アクセス待ち信号ＷＡＩＴを出
力することにより、上位の描画プロセッサが、表示タイ
ミングを意識せず、また、メモリのリフレッシュサイク
ルを意識することがないため、負荷を軽減できる。これ
は、特に上位の描画プロセッサが特殊な表示用の論理回
路を持たないＣＰＵである場合に、グラフィックスシス
テムの構成が簡単になる効果がある。
【００６５】また、ダブルバッファ制御部１０９を持つ
ことにより、複数の画素情報を高機能画像メモリから出
力することがないため、入出力信号線の数を減らす効果
がある。
ことにより、複数の画素情報を高機能画像メモリから出
力することがないため、入出力信号線の数を減らす効果
がある。
【００６６】
【発明の効果】本発明によれば、上位のプロセッサが画
像メモリに対して画素の情報を書き込むだけで、色の混
合（ブレンディング），隠面消去等を行うことができる
ため、画像メモリに対する読み出しアクセスが無くな
り、前記プロセッサと画像メモリ間のデータ転送量が減
少し、アクセスの高速化と、画像メモリの外部信号線の
減少によるコスト削減を図ることができる。
像メモリに対して画素の情報を書き込むだけで、色の混
合（ブレンディング），隠面消去等を行うことができる
ため、画像メモリに対する読み出しアクセスが無くな
り、前記プロセッサと画像メモリ間のデータ転送量が減
少し、アクセスの高速化と、画像メモリの外部信号線の
減少によるコスト削減を図ることができる。
【００６７】また、画像メモリ内にダブルバッファ制御
部を設け、ウインドウ情報に従って選択した表示画素情
報を出力するようにしたため、表示出力信号線を半分に
減すことができ、コスト削減を図ることができる。
部を設け、ウインドウ情報に従って選択した表示画素情
報を出力するようにしたため、表示出力信号線を半分に
減すことができ、コスト削減を図ることができる。
【００６８】また、表示データの読み出し処理，メモリ
のリフレッシュを画像メモリ自身が行い、上位プロセッ
サがアクセスできない期間を示す信号を設けたことによ
り、上位プロセッサから、表示データの読み出し処理
と，画像メモリのリフレッシュ処理の回路が不要となる
ため、上位プロセッサのコスト削減をすることができ
る。
のリフレッシュを画像メモリ自身が行い、上位プロセッ
サがアクセスできない期間を示す信号を設けたことによ
り、上位プロセッサから、表示データの読み出し処理
と，画像メモリのリフレッシュ処理の回路が不要となる
ため、上位プロセッサのコスト削減をすることができ
る。
【図１】本発明の一実施例である高機能画像メモリＬＳ
Ｉの内部構造を示すブロック図。
Ｉの内部構造を示すブロック図。
【図２】図１に示す高機能画像メモリＬＳＩを用いた表
示システムの概要を示す図。
示システムの概要を示す図。
【図３】従来の画像メモリを用いた３次元の表示装置の
構成を示す図。
構成を示す図。
【図４】高機能画像メモリのモード信号ＭＯＤの意味を
示す図。
示す図。
【図５】高機能画像メモリ内部のレジスタの内容を示す
図。
図。
【図６】図１に示す高機能画像メモリＬＳＩを用いた表
示システムの１構成例を示す図。
示システムの１構成例を示す図。
【図７】表示システムの他の構成例を示す図。
【図８】表示システムの他の構成例を示す図。
【図９】パラレルポートアクセス時のタイムチャートを
示す図。
示す図。
１００…高機能画像メモリ、１０１…メモリセル、１０
３…ＸＹ座標変換部、１０４…輝度ブレンド部、１０５
…比較部、１０６…メモリ制御部、１０７…モードレジ
スタ部、１０８…シリアルバッファ、１０９…ダブルバ
ッファ制御部、１１０…シリアルポート制御部、２００
…ＣＰＵ、３００，３１０…描画プロセッサ、４００…
ＤＡＣ(ＤＡコンバータ)、５００…ＣＲＴ、６００…従
来の画像メモリ。
３…ＸＹ座標変換部、１０４…輝度ブレンド部、１０５
…比較部、１０６…メモリ制御部、１０７…モードレジ
スタ部、１０８…シリアルバッファ、１０９…ダブルバ
ッファ制御部、１１０…シリアルポート制御部、２００
…ＣＰＵ、３００，３１０…描画プロセッサ、４００…
ＤＡＣ(ＤＡコンバータ)、５００…ＣＲＴ、６００…従
来の画像メモリ。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/399 (72)発明者 西田 健彦 茨城県日立市大みか町五丁目２番１号 株式会社 日立製作所 大みか工場内 (56)参考文献 特開 平２−44395（ＪＰ，Ａ) 特開 平２−189693（ＪＰ，Ａ) 特開 平５−181950（ＪＰ，Ａ) 特開 平６−119462（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 G06T 1/00 G06T 15/40 G09G 5/397 G09G 5/399
Claims (5)
- 【請求項１】画素の輝度情報及び深度情報を保持するメ
モリセルと、 前記メモリセルより複数の画素を読み出し、順次外部へ
出力するシリアルバッファと、 書き込もうとする画素のＸＹ座標を前記メモリセルのア
ドレスに変換する座標変換手段と、 書き込もうとする画素の輝度情報と前記メモリセルに保
持された対応する画素の輝度情報とを混合する処理を行
う輝度混合手段と、 前記書き込もうとする画素の深度情報と前記メモリセル
に保持された対応する画素の深度情報とを比較し、前記
書き込もうとする画素を前記メモリセルへ書き込むべき
か否かを決定する隠面消去手段とを同一チップ上に設け
たことを特徴とする画像メモリＬＳＩ。 - 【請求項２】請求項１記載の画像メモリＬＳＩにおい
て、 少なくとも表示画面のサイズ及び１画素のビット長を指
定するレジスタを有し、 前記座標変換手段は、前記書き込もうとする画素のＸＹ
座標と前記レジスタに指定された表示画面のサイズ及び
１画素のビット長に基づいて、前記メモリセルのアドレ
スに変換することを特徴とする高機能画像メモリＬＳ
Ｉ。 - 【請求項３】画素の輝度情報及び深度情報を保持するメ
モリセルと、 前記メモリセルより複数の画素を読み出し、順次外部へ
出力するシリアルバッファと、 外部より入力される垂直同期信号に合わせて前記メモリ
セルから前記シリアルバッファへの画素の読み出しの要
求を出力し、一定時間間隔で前記メモリセルのリフレッ
シュを行う要求を出力するシリアルポート制御部と、 前記各要求に対応する処理が行われている間、前記メモ
リセルからの画素の読み出し及びメモリセルへの書き込
みを禁止する信号を出力するメモリ制御部とを同一チッ
プ上に設けたことを特徴とする画像メモリＬＳＩ。 - 【請求項４】図形又は線分の各頂点の座標及び輝度情報
を生成するＣＰＵと、 前記図形内部の画素の画素情報又は前記線分上の画素の
画素情報を生成する描画プロセッサと、 前記描画プロセッサより生成された画素情報を記憶する
画像メモリと、 前記画像メモリに記憶された情報を画面上に表示する表
示部とを有し、 前記画像メモリは、前記画素情報である輝度情報及び深
度情報を保持するメモリセルと、書き込もうとする画素
の深度情報と前記メモリセルに保持された対応する画素
の深度情報とを比較し、前記書き込もうとする画素を前
記メモリセルへ書き込むべきか否かを決定する隠面消去
手段を有することを特徴とする画像表示装置。 - 【請求項５】図形又は線分の各頂点の座標及び輝度情報
を生成するＣＰＵと、 前記図形内部の画素の画素情報又は前記線分上の画素の
画素情報を生成する描画プロセッサと、 前記描画プロセッサより生成された画素情報を記憶する
画像メモリと、 前記画像メモリに記憶された情報を画面上に表示する表
示部とを有し、 前記画像メモリは、前記画素情報である輝度情報及び深
度情報を保持するメモリセルと、前記メモリセルより複
数の画素を読み出し、順次外部へ出力するシリアルバッ
ファと、書き込もうとする画素のＸＹ座標を前記メモリ
セルのアドレスに変換する座標変換手段と、書き込もう
とする画素の輝度情報と前記メモリセルに保持された対
応する画素の輝度情報とを混合する処理を行う輝度混合
手段と、前記書き込もうとする画素の深度情報と前記メ
モリセルに保持された対応する画素の深度情報とを比較
し、前記書き込もうとする画素を前記メモリセルへ書き
込むべきか否かを決定する隠面消去手段とを有すること
を特徴とする画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08432894A JP3240821B2 (ja) | 1994-04-22 | 1994-04-22 | 高機能画像メモリｌｓｉ及びそれを用いた表示装置 |
| US08/425,514 US5801706A (en) | 1994-04-22 | 1995-04-20 | Special purpose memory for graphics and display apparatus using the special purpose memory for graphics |
| US09/059,397 US5917496A (en) | 1994-04-22 | 1998-04-14 | Special purpose memory for graphics and display apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08432894A JP3240821B2 (ja) | 1994-04-22 | 1994-04-22 | 高機能画像メモリｌｓｉ及びそれを用いた表示装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001005899A Division JP3603792B2 (ja) | 2001-01-15 | 2001-01-15 | 画像メモリｌｓｉ及びそれを用いた画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07295547A JPH07295547A (ja) | 1995-11-10 |
| JP3240821B2 true JP3240821B2 (ja) | 2001-12-25 |
Family
ID=13827456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08432894A Expired - Fee Related JP3240821B2 (ja) | 1994-04-22 | 1994-04-22 | 高機能画像メモリｌｓｉ及びそれを用いた表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5801706A (ja) |
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| US11867749B2 (en) | 2020-10-22 | 2024-01-09 | Teradyne, Inc. | Vision system for an automated test system |
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