JP3164832B2 - 描画制御装置 - Google Patents

描画制御装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、情報処理装置の描画制
御方法及びその装置に関する。
【０００２】
【従来の技術】近年の半導体技術の進歩により、パーソ
ナルコンピュータやワークステーションなどの情報処理
装置の機能および性能は年々格段に向上してきている。
性能向上の要素としては中央処理装置（セントラル プ
ロセシング ユニット、以下ＣＰＵと記す）の高速化、
メモリや外部記憶装置などの記憶手段の大容量化、そし
てマンマシンインタフェースの改善などを挙げることが
できる。このような背景のもと、ディスプレイの画面上
にウインドウと呼ぶ矩形の枠を一つ以上表示し、それら
のウインドウ一つ一つに応用プログラムを割当てて動作
させる、いわゆるウインドウシステムが実用化されるに
至った。このようなウインドウシステムは画像や図形だ
けでなく文字もグラフィックスによって表示するフルグ
ラフィックス描画処理を特徴とする。過去においてもウ
インドウシステムは存在したが、ＣＰＵの性能や記憶手
段の容量の点で処理に時間がかかりすぎ、実用的ではな
かった。ウインドウシステム全体の性能は、特に次のよ
うな描画要素（描画プリミティブ）の処理性能に大きく
影響されることが知られている。
【０００３】（１）ビットブロック転送 （２）文字描画 （３）線分描画 ビットブロック転送とは矩形で定義される領域のデータ
を他の矩形領域に転送する処理を一般化したもので、ウ
インドウシステム全体の処理の５０％以上を占める重要
な描画プリミティブである。文字の描画は一般のウイン
ドウシステムにおける処理の２０％から３０％を占め
る。ワードプロセッサなどの文字表示を主体とする応用
プログラムを実行することを考慮すれば、その処理性能
の重要性は容易に理解されるであろう。線分の描画は一
般に処理の１０％から３０％を占める。これもＣＡＤ
（コンピュータ支援の設計）などの応用プログラムで複
雑な図面を表示する場合に処理の割合がさらに増加する
ことを考えれば重要な描画プリミティブであることがわ
かる。
【０００４】さて、上記でＣＰＵの性能向上や記憶手段
の大容量化について述べたが、それらはウインドウシス
テムを実用ベースに近づける下地の技術にすぎない。す
なわち上記（１）から（３）のような処理は描画すべき
座標計算などの前処理を終えた後、いかに高速に表示用
メモリ（ビデオ ランダム アクセス メモリ、以下Ｖ
ＲＡＭと記す）に描画するかがポイントになる。描画処
理自体の高速化のためには表示系に描画高速化の機構を
備える必要がある。このために従来から数多くの高速描
画の手段が考案されている。
【０００５】従来の技術としては、特開昭５９−１１９
３８５号公報に示される技術のように画素の座標を指定
しハードウェアでアドレスを計算してビットブロック転
送を行う方法がある。また、特開平０１−１０７２９５
号公報に示される技術のようにＣＰＵからのリード／ラ
イト動作を拡張してビットブロック転送を行う方法があ
る。また、特開平０１−１４０１９６号公報に示される
技術のようにＶＲＡＭのアドレスをアドレスレジスタと
アドレスオフセットレジスタで発生させる方法がある。
【０００６】また、文字描画の高速化のためには特願平
０２−３１７７６９号公報に示される技術のように連続
する２つのＶＲＡＭの番地を一度にアクセスするものが
ある。
【０００７】
【発明が解決しようとする課題】本発明ではプレン方式
のＶＲＡＭをもつ表示系を考える。ＶＲＡＭの構成には
このほかにもパックドピクセルと呼ぶ方式があるが、ビ
ットブロック転送の高速化にはプレン方式が適している
からである。プレン方式とはＣＰＵからみたＶＲＡＭが
図１５のように一枚以上の面（この各面をプレンと呼
ぶ）から構成され、ＣＰＵからのアクセスをプレンごと
に行なう方式である。プレンの枚数は同時に表示できる
色数もしくはグレイスケールの諧調の数を決定する。例
えば１プレンでは２、４プレンでは１６、そして８プレ
ンでは２５６の色または諧調を表すことができる。ビッ
トブロック転送の処理時間をｔとすると、水平方向の一
ラスタの転送処理を行い、それを全体の処理に必要なラ
スタ数分繰り返す場合、ｔは一般的に次の式で表現でき
る。
【０００８】 ｔ＝ｐ＊ｙ＊（ｂ＋（ａ＊ｎ＋ｍ）＊ｘ）＋ｃ −−− （数１） 但し、各パラメータ等の意味は次の通りである。
【０００９】ａ：ＶＲＡＭの一回の平均アクセス時間 ｂ：水平１ラスタ分の転送処理の固定オーバヘッド ｃ：ビットブロック転送処理の固定オーバヘッド ｍ：１ワード転送に必要な処理オーバヘッド ｎ：１ワード分のデータの一回の転送に必要なＶＲＡＭ
アクセス回数 ｐ：プレン係数 ｘ：水平方向の転送ワード数 ｙ：垂直方向の転送ラスタ数 ＊：算術積記号 ＋：算術和記号 初めに本発明で考える描画制御装置の前提条件について
述べる。ビットブロック転送では転送元すなわちソース
領域から読み出した複数画素のデータを転送先すなわち
ディスティネーション領域の任意の位置に書き込む際、
ソースの１ワードのデータをディスティネーションの２
ワードにまたがって書き込む確率が高い。例えば一度の
ＶＲＡＭアクセスで１６画素を読み出すハードウエア構
成の描画制御装置の場合、シフト処理を行なわずにディ
スティネーションに１回で書き込める確率は１／１６、
シフト処理を行なった結果２ワードにまたがる確率は１
５／１６である。このため何らハードウエアの支援を持
たない場合、ビットブロック転送はシフト処理の有無に
よりＶＲＡＭアクセス回数ｎの値が変化してしまい、処
理時間ｔに差異を生じる。これに対してマージ機能を持
つ場合は転送するデータについてシフト処理の有無にか
かわらずｎの値を一定に保つことができる。マージ機能
とは例えば特開昭６３−２３１５４８号公報に示される
技術である。その概要は、ビットブロック転送時にシフ
タを利用した場合に、シフトしたためにはみ出て一回目
の転送先ワードに描画されなかったデータの余り部分を
つぎのワードの転送で描画できるよう、一回前のデータ
を保持するレジスタを設けて次の転送データとこの一回
前のデータをマージすることによって２ワード長のデー
タとし、この中から次の転送に必要な部分を切り出して
描画してゆく機能である。本発明はマージ機能によって
シフト処理の有無にかかわらずｎの値を一定に保てる描
画制御装置をさらに高速化することを目的とするため、
マージ機能をもつ描画制御装置の実現を前提とする。
【００１０】次にプレン係数と名付けたパラメータｐに
ついて述べる。パラメータｐは、対象とする描画制御装
置が何プレンのＶＲＡＭをもつか、また何プレンのＶＲ
ＡＭを同時に描画処理できるかにより決まるパラメータ
である。ＶＲＡＭの全プレンを同時処理できる場合はＶ
ＲＡＭのプレン数に関係なくパラメ−タｐの値は１であ
る。１プレンずつしか処理できない場合には例えば１６
色表示（４プレン）ではパラメ−タｐの値は４、２５６
色表示（８プレン）ではパラメ−タｐの値は８となる。
ＣＰＵがＶＲＡＭの内容を読みだして主記憶に格納する
ときは１プレンずつ読みださねばならないために、パラ
メータｐの値をプレン数にかかわらず１にすることはで
きないが、これから本発明が扱おうとするＶＲＡＭ内の
描画処理では各プレンごとに描画支援のための制御回路
を設けることにより、全プレンの描画処理を並列に行な
うことが可能である。本発明ではプレン数にかかわらず
パラメータｐの値を１にできる描画制御装置をさらに高
速化することを目的とするため、全プレン同時処理を行
なえる描画制御装置の実現を前提とする。
【００１１】処理時間ｔを小さくするためには、一度に
処理するデータのビット数を増やして水平方向の転送ワ
ード数ｘを減らすか、もしくはパラメータａ、ｂ、ｃお
よびｍを小さくする必要がある。転送ワード数ｘを減ら
すためにはＶＲＡＭを構成するメモリチップ数を増やし
てＶＲＡＭのデータバス幅を広く取り、それに要する制
御回路の物量を増加すればよい。しかし物理的、経済的
制約により、現在ではＶＲＡＭ１プレン当りのデータバ
ス幅は１６から３２ビットとすることが多い。また小面
積のビットブロック転送を行なうときは他のパラメータ
が効いてくる。パラメータａはビットブロック転送のみ
ならず表示装置の描画速度を決める基本的なパラメータ
である。パラメータａはＶＲＡＭの平均アクセスタイム
であるのでこの値を小さくするためにはマルチポートメ
モリなどのＶＲＡＭ用メモリ素子を用いたり、ＶＲＡＭ
を高速ページモードで複数ワードを一度にアクセスした
り、より高速なアクセスタイムをもつデバイスを採用し
てアクセスタイムそのものを短くする方法と、ＣＰＵの
動作周期とＶＲＡＭの動作周期の違いに基づく同期オー
バヘッドをなくす方法をとればよい。パラメータｃは応
用プログラム、オペレーティングシステム、デバイスド
ライバなどの描画の前処理にかかるオーバヘッドであ
り、ハードウェアである装置側ではあまり小さくできな
い。また、一般にｔに対するｃの割合は小さい場合が多
く、パラメータｃの絶対値はＣＰＵの性能向上により自
動的に小さくなる部分である。
【００１２】パラメータｂはビットブロック転送処理に
必要なラスタの数だけ整数倍される。このため、縦長領
域のビットブロック転送のように項ａ＊ｎ＊ｘに比べて
パラメータｂの割合が増えるとその影響が顕著になる。
よって、パラメータｂは極力小さくする必要がある。パ
ラメータｂを支配する要因については後述する。パラメ
ータｍは、ＶＲＡＭから読出した転送元のデータと転送
先のデータとの間で行なわれるラスタ演算等にかかる時
間を表したもので、ソフトウェアで処理すると一般にパ
ラメータｍが項ａ＊ｎの１５倍程度になり著しい速度低
下を招いていた。数１において転送ワ−ド数ｘにかかる
係数が全体の処理時間ｔに最も影響を及ぼしやすい点に
注意されたい。
【００１３】次に数１をもとにして従来技術の問題点を
明らかにする。特開昭５９−１１９３８５号公報に示さ
れる技術では、ソースコピー等の矩形領域の単純な転送
しか行なえず、転送先にある元の図形と描画する図形と
の間で演算を必要とする図形の重ね合わせなどが必要と
なる転送には利用できない。ソースコピーとは転送元
（ソース）の図形を転送先（ディスティネーション）の
領域に複写するビットブロック転送処理の一種である。
また、元の図形と描画する図形との間で行なう演算処理
をラスタ演算と呼ぶ。二つの図形を重ねあわせたり絵柄
（パタン）を付加する処理だけでなく、マウスなどのポ
インティングデバイスによるグラフィックカーソルの表
示などは全てラスタ演算を伴うビットブロック転送を用
いて描画する。ウインドウシステムにおいてビットブロ
ック転送というときは、一部の特別な場合を除いてラス
タ演算を伴うと考えてよい。上記従来技術はラスタ演算
を含まない特別な場合のビットブロック転送にのみ効果
がある。また、特開昭５９−１１９３８５号公報には明
記されていないが読み出し番地レジスタや、書き込み番
地レジスタ等の更新には、マイクロプロセッサ等の制御
装置が必要である。このため特開昭５９−１１９３８５
号公報の装置専用の制御装置を設けたとしても読み出し
番地レジスタや、書き込み番地レジスタ等の更新に時間
がかかることは明白である。これは上記パラメータｍ、
ｂを増加させる要因となる。また同公報の技術では、与
えられたドットの座標のｘ成分とｙ成分をそれぞれ下位
と上位にしてｙ、ｘをつなぎ合せてＶＲＡＭアドレスを
求めているため、ＶＲＡＭの横方向のビットマップが２
のべき乗以外の構成だと座標からのＶＲＡＭアドレスの
計算ができない。これは上記パラメータｃを増加させる
要因となる。
【００１４】元の図形と描画する図形との間でラスタ演
算が行え、ＣＰＵからのリード／ライト動作でデータを
転送する方法としては特開平０１−１０７２９５号公報
に示される技術がある。しかし従来のＣＰＵのリードサ
イクルを拡張してビットブロック転送を行う方法では、
ＣＰＵのサイクルタイムとＶＲＡＭのサイクルタイムの
同期化オーバヘッドが存在し性能を十分にあげることが
できなかった。これは上記パラメータａを増加させる要
因となる。
【００１５】また、特開平０１−１４０１９６号公報に
示されるアドレスレジスタとアドレスオフセットレジス
タで構成したアドレス発生部では、ＶＲＡＭの横方向の
ビットマップが２のべき乗以外の構成でもアドレス計算
ができる反面、ＶＲＡＭを大容量化してアクセスに必要
なアドレスのビット数を増やした場合、一般的な１６ビ
ットのデータバスを持つ情報機器では２回のレジスタ設
定が必要になる場合がある。例えば、２０４８×１０２
４画素のビットマップをもつＶＲＡＭをワード単位で番
地指定するにはアドレスが１７ビット必要になる。する
と１７ビットのアドレスレジスタを設定するためには１
６ビットのレジスタ１回と１ビットのレジスタ１回の計
２回のレジスタへの書き込みを行なわねばならない。一
般に制御レジスタ類の設定は、ＣＰＵのＩ／Ｏサイクル
で行なうため時間がかかる。このような制御レジスタ類
の設定回数を減らすためには制御プログラム側でもＶＲ
ＡＭ上の転送すべき領域のアドレスを保持し、変更が必
要なアドレスの下位の値のみ設定するなど方法を取る必
要がある。しかしこの方法はアドレス保持のためにＣＰ
Ｕのレジスタを使用するので他の制御に利用できるＣＰ
Ｕのレジスタが減ってしまう欠点がある。ビットブロッ
ク転送を行う場合、これらのアドレス制御レジスタを頻
繁に書き替えるため、設定回数の増加や、プログラムの
複雑化は性能低下の要因となる問題があった。これは上
記パラメータｂを増加させる要因となる。
【００１６】また任意の大きさの矩形領域を転送する場
合には、矩形の両端がＶＲＡＭのアクセス単位であるワ
ードの途中から始まり、ワードの途中で終わる場合がほ
とんどである。このためラスタ単位で転送すると、転送
処理の最初と最後はワード内の一部に描画するという別
処理が必要であり、処理速度の低下の原因となってい
た。具体的な測定結果によると、この両端の処理に平均
してビットブロック転送全体の約４０％もの処理時間が
かかっていた。これは上記パラメータｂを著しく増加さ
せる要因となる。
【００１７】また、応用プログラムごとに主記憶などの
一般のメモリとＶＲＡＭを構成するメモリのデータ構造
が異なる場合があり、制御プログラム側で変換する必要
があり処理速度の低下の問題があった。これは上記パラ
メータｍを増加させる要因となる。
【００１８】上記数１は一般式であるので、以下ビット
ブロック転送の代表的な処理別の処理時間ｔの式を示
す。
【００１９】塗り潰し等のＶＲＡＭへのライトのみの描
画の場合において、一般に色情報をＶＲＡＭに書き込む
動作のみであるためｎの値は１になる。よってｔは、数
２となる。
【００２０】 ｔ＝ｙ＊（ｂ＋（ａ＋ｍ）＊ｘ）＋ｃ −−− （数２） 転送元から転送先への単純な転送であるソースコピーの
場合において、転送元のＶＲＡＭリード、転送先のＶＲ
ＡＭライトが必要になるためｎの値は２になる。よって
ｔは、数３となる。
【００２１】 ｔ＝ｙ＊（ｂ＋（２ａ＋ｍ）＊ｘ）＋ｃ −−− （数３） 転送元のデータと転送先に元々あるデータとを演算処理
して転送先に書き込む場合において、転送元のＶＲＡＭ
リード、転送先のＶＲＡＭリード、および転送先のＶＲ
ＡＭライトが必要になるためｎの値は３になる。よって
ｔは、数４となる。
【００２２】 ｔ＝ｙ＊（ｂ＋（３ａ＋ｍ）＊ｘ）＋ｃ −−− （数４） 転送元のデータと転送先に元々あるデータとさらにパタ
ンとを演算処理して転送先に書き込む場合において、転
送元のＶＲＡＭリード、転送先のＶＲＡＭリード、パタ
ンのＶＲＡＭリード、および転送先のＶＲＡＭライトが
必要になるためｎの値は４になる。よってｔは、数５と
なる。
【００２３】 ｔ＝ｙ＊（ｂ＋（４ａ＋ｍ）＊ｘ）＋ｃ −−− （数５） 以上がビットブロック転送の基本的な動作の種類であ
る。従来の技術では数２から数５までパラメータｍの値
を一定にすることができなかった。このため数３で表さ
れるソースコピーのような単純な処理でパラメータｍの
値を０もしくはパラメータａの値に比べて０に近い値に
する手段を設けて高速化を図っても、数４もしくは数５
で表されるラスタ演算付きのビットブロック転送を行な
うと途端にＣＰＵの負荷が増え、パラメータｍの値がパ
ラメータａの値に比べておよそ５倍から２０倍に増加し
ていた。その結果ビットブロック転送の種類によって処
理速度が著しく異なる欠点があった。
【００２４】次に文字描画の問題点を述べる。文字描画
とはフルビットマップの画面の任意の位置に文字フォン
ト（字体）を書き込んでゆく処理のことである。一般に
ＶＲＡＭのアドレスはディスプレイの水平方向に増加す
る。プレン構成のＶＲＡＭのデータは例えばＶＲＡＭの
データバスが１６ビットであれば１６画素単位で水平に
並んでいるので、位置合せのため文字フォントを適宜シ
フトしてから描画しなければならない。文字フォントを
シフトするとＶＲＡＭのワード境界を超えて、二回に分
けて書き込む場合が存在する。特願平０２−３１７７６
９号公報に示される従来技術では書き込むべきメモリ番
地と一つ先のメモリ番地を一度にアクセスできるように
することでＶＲＡＭへの書き込み回数を最小限にでき
る。しかし該従来技術ではＣＰＵのアドレスを用いてＶ
ＲＡＭをアクセスするために表示画面の縦方向にフォン
トを書き込んでゆくためにはＣＰＵによるアドレス計算
をしなければならず、連続データ転送命令を使用するこ
とができなかった。
【００２５】前述のように、一般にＶＲＡＭのアドレス
がディスプレイの水平方向に増加するのに対し、文字フ
ォントデータは文字をドット単位に水平にスライスした
ものを縦方向に連続に格納する。特開平１−１４０１９
６号公報に示される従来技術ではＶＲＡＭを縦方向にア
ドレスできるので、特願平０２−３１７７６９号公報に
示される従来技術と組合せれば文字フォントデータを縦
方向に展開するのに適しているようにみえる。しかし、
これは文字フォントデータのビット数とＶＲＡＭのデー
タバスのビット数とが等しい場合だけである。例えばフ
ォントデータが８ビット、ＶＲＡＭのデータバスが１６
ビットの場合を考える。ＣＰＵのバイト（８ビット）デ
ータ転送命令を用いて文字フォントをＶＲＡＭ上に転送
しようとすると、ＶＲＡＭのアドレスは縦方向に増加し
ていくが、ＣＰＵの文字フォントデータはＶＲＡＭのデ
ータバスの上位８ビットと下位８ビットに交互に現われ
る。これはＣＰＵのアドレスがバイト単位にふられてお
り、１６ビットバスでは下位８ビットを偶数番地、上位
８ビットを奇数番地と定義しているためである。このた
めそのままでは期待する位置に文字フォントを描画でき
ない。
【００２６】さて、パーソナルコンピュータの表示系は
ＶＲＡＭのデータバスが８ビットのものが国際的に主流
であった関係上、文字フォントも８ビット幅で作られて
いることが多い。一方、水平が１０００ドットクラスの
表示系では描画速度を上げるためにＶＲＡＭのデータバ
スを１６ビット以上にすることが多い。このため上記で
述べた不具合は今後一般的に生じうる。以上が文字描画
における問題点である。
【００２７】次に線分描画について述べる。線分として
直線を考える。直線を構成するドット座標の発生アルゴ
リズムは数多く考案されているが、一般に線分を高速に
描画する手段は、前述のビットブロック転送などを高速
化する手段と構造が異なるために別に備える必要があっ
た。
【００２８】本発明の第一の目的は数２、数３、数４、
数５においてパラメータｍの値を一定にできる描画制御
装置を提供することにある。また望ましくは数２、数
３、数４、数５においてさらにパラメータｂの値を０に
できるビットブロック転送描画装置を提供することにあ
る。
【００２９】本発明の第二の目的は係る条件の時にも正
常かつ高速に文字描画が行える描画制御装置を提供する
ことにある。
【００３０】本発明の第三の目的は、水平線分、垂直線
分、そして斜め４５度の線分を組み合わせて任意の傾斜
角の線分を描画する線分描画装置について考え、本発明
の第一の目的であるビットブロック転送の高速化手段を
用いて線分描画を高速に処理できる描画制御装置を提供
することにある。
【００３１】
【課題を解決するための手段】本発明は、デ−タを格納
する１枚以上のプレン構成をもつＶＲＡＭ部と、該ＶＲ
ＡＭ部のアクセスタイミングを発生するメモリ制御部
と、表示手段と前記ＶＲＡＭ部への表示アドレスを発生
する表示アドレス発生手段と、該ＣＰＵに接続され、設
定された回数分アクセス要求タイミングを発生する連続
転送シ−ケンス手段と、該連続転送シ−ケンス手段から
の該アクセス要求タイミングを一回以上のアクセスに拡
張して前記メモリ制御部に転送するアクセスサイクル発
生手段と、前記ＣＰＵからの命令に基づき、該連続転送
シ−ケンス手段と該アクセスサイクル発生手段の制御
で、前記デ−タの加工操作を指示するデ−タ制御部と、
該デ−タ制御部の指示に基づき、前記アクセスサイクル
発生手段の制御で、前記ＶＲＡＭ部に描画する前記デ−
タの加工操作を行なうデ−タ操作部と、該アクセスサイ
クル発生手段からの信号に基づき、前記デ−タの描画ア
ドレスを発生する描画アドレス発生手段とを備える。
【００３２】好適に、前記描画アドレス発生手段は、前
記ＶＲＡＭ内の第一のアドレスを発生し、かつ後述の第
三のリードサイクル終了後に前記第一のアドレスを更新
する手段を備えた第一のアドレス発生手段と、前記ＶＲ
ＡＭ内の第二のアドレスを発生し、かつ後述の第四のリ
ードサイクル終了後に前記第二のアドレスを更新する手
段を備えた第二のアドレス発生手段と、前記ＶＲＡＭ内
の第三のアドレスを発生し、かつ後述の第二のライトサ
イクル終了後に前記第三のアドレスを更新する手段を備
えた第三のアドレス発生手段とからなる。
【００３３】又、好適には前記データ操作部は、第一の
データ保持手段と、第二のデータ保持手段と、第三のデ
ータ保持手段と、前記第一のデータ保持手段が保持する
データをシフトする第一のシフト手段と、前記第二のデ
ータ保持手段が保持するデータをシフトする第二のシフ
ト手段と、前記第一のシフト手段のシフト結果のデータ
と前記第二のシフト手段のシフト結果のデータと前記第
二のデータ保持手段が保持するデータを３値の入力とす
る論理演算器とからなる。
【００３４】更に、好適には、前記連続転送シーケンス
手段は、前記ＣＰＵのプログラム制御により第一のライ
トサイクルもしくは第一のリードサイクルと第一のライ
トサイクルの組を少なくとも一回以上発生する。
【００３５】更に又、好適には、前記アクセスサイクル
発生手段は、前記連続転送シーケンス手段が発生する前
記第一のライトサイクルを入力として、前記論理演算器
の演算結果を前記第三のアドレス発生手段が指し示す前
記第三のアドレスに格納する第二のライトサイクルを前
記メモリ制御部に対して発生するか、もしくは前記第三
のアドレス発生手段が指し示す前記第三のアドレスのデ
ータを前記第三のデータ保持手段に格納する第二のリー
ドサイクルを前記メモリ制御部に対して発生した後に前
記論理演算器の演算結果を前記第三のアドレス発生手段
が指し示す前記第三のアドレスに格納する第二のライト
サイクルを前記メモリ制御部に対して発生するかを指定
する第一の指定手段を備えた第一のアクセスサイクル発
生器と、前記連続転送シーケンス手段が発生する前記第
一のリードサイクルを入力として、前記第一のアドレス
発生手段が指し示す前記第一のアドレスのデータを前記
第一のデータ保持手段に格納する第三のリードサイクル
と、前記第二のアドレス発生手段が指し示す前記第二の
アドレスのデータを前記第二のデータ保持手段に格納す
る第四のリードサイクルと、前記第三のアドレス発生手
段が指し示す前記第三のアドレスのデータを前記第三の
データ保持手段に格納する前記第二のリードサイクルの
３種類のリードサイクルの一種類以上三種類以下の任意
の組み合わせのうち、どの組み合わせのリードサイクル
を前記メモリ制御部に対して発生するかを指定する第二
の指定手段を備えた第二のアクセスサイクル発生器とか
らなる。
【００３６】次に、本発明の構成を、ビットブロック転
送、文字描画、線分描画に分けてのべる。
【００３７】１．ビットブロック転送 複数プレン構成をもつＶＲＡＭと該ＶＲＡＭのメモリ制
御部を備えたグラフィック表示系において、本発明の第
一の目的であるビットブロック転送の描画処理を高速化
するため、本発明は、 （１）ＶＲＡＭの全プレンに共通で：外部データのフォ
ーマットを鏡像反転・スワップもしくはそれらの組合せ
により外部データのフォーマット変換を行うデータ構造
変換器、ＶＲＡＭへの書き込みをビット単位で制御する
ためのビットマスクレジスタ、ビットマスクレジスタの
内容とデータ構造変換器のデータをビットごとに論理積
の演算を行なうＡＮＤ手段、ビットマスクレジスタもし
くはデータ構造変換器もしくはＡＮＤ手段のデータをシ
フトするビットマスク用シフタ、データ構造変換器のデ
ータの前回の内容を保持するマージレジスタＣ、データ
構造変換器のデータとマージレジスタＣのデータをシフ
トするシフタＣ、後述の各プレンのリードデータ選択手
段の内容を各ビットごとに論理和の演算を行なってＣＰ
Ｕへのリードデータを合成するリードデータ合成手段を
備え、かつＶＲＡＭの各プレンに対して：プレン単位の
ＶＲＡＭリード可否を選択するリードプレン選択手段、
プレン単位のＶＲＡＭライト可否を選択するライトプレ
ン選択手段、ライトプレン選択手段とビットマスク用シ
フタの出力を合成して各プレンのＶＲＡＭをビット単位
で書き込み制御するプレンビットマスク手段、ＶＲＡＭ
のデータもしくはデータ構造変換器のデータをソース領
域のデータとして保持するバッファレジスタＳ、ＶＲＡ
Ｍのデータもしくはデータ構造変換器のデータをパタン
領域のデータとして保持するバッファレジスタＰ、ＶＲ
ＡＭのデータもしくはデータ構造変換器のデータをディ
スティネーション領域のデータとして保持するバッファ
レジスタＤ、ＶＲＡＭもしくはバッファレジスタＳもし
くはデータ構造変換器のデータの前回の内容を保持する
マージレジスタＳ、バッファレジスタＰもしくはデータ
構造変換器のデータの前回の内容を保持するマージレジ
スタＰ、バッファレジスタＳとマージレジスタＳのデー
タをシフトするシフタＳ、バッファレジスタＰとマージ
レジスタＰのデータをシフトするシフタＰ、シフタＳと
シフタＰとバッファレジスタＤもしくはＶＲＡＭの内容
を入力として論理演算を行なう３値ラスタ演算器、シフ
タＳとバッファレジスタＤの内容を入力として論理演算
を行なう２値ラスタ演算器Ｂ、シフタＰとバッファレジ
スタＤの内容を入力として論理演算を行なう２値ラスタ
演算器Ｆ、シフタＣの出力各ビットについて該ビットの
値が０のときは該ビット位置の２値ラスタ演算器Ｂの出
力データを選択しシフタＣの出力各ビットについて該ビ
ットの値が１のときは該ビット位置の２値ラスタ演算器
Ｆの出力データを選択するビット選択手段、３値ラスタ
演算器もしくはビット選択手段の内容をＶＲＡＭに与え
るライトデータ選択手段、リードプレン選択手段により
該プレンが選択されているときにＶＲＡＭのデータもし
くは３値ラスタ演算器の内容をリードデータ合成手段に
出力するリードデータ選択手段とをプレンの数だけ備え
るデータ操作部と、 （２）ＶＲＡＭ上のソース領域のアドレスを保持するソ
ースアドレスレジスタ、ディスティネーション領域のア
ドレスを保持するディスティネーションアドレスレジス
タ、パタン領域のアドレスを保持するパタンアドレスレ
ジスタ、ソースアドレスレジスタの内容を後述のアクセ
スサイクル発生器によるリードアクセスサイクルの終了
時に加算・更新するための値を保持するソースオフセッ
トレジスタ、ディスティネーションアドレスレジスタの
内容を後述のアクセスサイクル発生器によるライトアク
セスサイクルの終了時に加算・更新するための値を保持
するディスティネーションオフセットレジスタ、パタン
アドレスレジスタの内容を後述のアクセスサイクル発生
器によるリードアクセスサイクルの終了時に加算・更新
するための値を保持するパタンオフセットレジスタ、ソ
ースアドレスレジスタとソースオフセットレジスタもし
くはディスティネーションアドレスレジスタとディステ
ィネーションオフセットレジスタもしくはパタンアドレ
スレジスタとパタンオフセットレジスタの内容を加算し
て各アドレスレジスタの値を更新するためのアドレス加
算器Ａ、ＣＰＵの書き込みデータとソースアドレスレジ
スタもしくはディスティネーションアドレスレジスタも
しくはパタンアドレスレジスタの内容を加算して各アド
レスレジスタの値を更新するためのアドレス加算器Ｂを
備えたアドレス発生器と、 （３）アドレス発生器を用いて、ＣＰＵもしくは後述の
連続転送カウンタによるＶＲＡＭの読み出し要求があっ
た場合はソース、ディスティネーション、パタンの各領
域のアクセスを少なくとも１つ以上含むリードアクセス
を発生し、ＣＰＵもしくは後述の連続転送カウンタによ
るＶＲＡＭの書き込み要求があった場合はディスティネ
ーション領域のライトアクセスもしくはリードアクセス
とライトアクセスの組を発生してＶＲＡＭのメモリ制御
部を駆動するアクセスサイクル発生器と、 （４）アクセスサイクル発生器を、ライトサイクルの連
続もしくはリードサイクルとライトサイクルの連続の指
定回数起動する連続転送カウンタと、 （５）連続転送カウンタの一回目の書き込み転送時およ
び最終回の書き込み転送時にそれぞれ指定のビットマス
クパタンを、また一回目と最終回の間の書き込み転送時
には全ビットの書き込みを許可するビットマスクパタン
を生成してこれを外部データとし、データ操作部のデー
タ構造変換器を介してビットマスク制御部に与える連続
転送用マスクパタン生成部と、を設けたものである。
【００３８】矩形の転送に必要なラスタ単位に、アドレ
スを管理するレジスタの更新を自動化し２次元の矩形領
域の転送を一連の処理として実行するためには、前記連
続転送カウンタを複数回起動するラスタカウンタと、前
記連続転送カウンタに書き込まれたデータを保持し前記
ラスタカウンタの値が終了値でなくかつ前記連続転送カ
ウンタが終了値のときに該保持したデータを前記連続転
送カウンタに再設定するカウント値保持レジスタと、前
記ラスタカウンタの値が終了値でなくかつ前記連続転送
カウンタが終了値のときにソースアドレスレジスタを用
いたリードサイクルが発生した場合に該リードサイクル
終了時にソースアドレスレジスタに加算する値を保持す
るソース更新値レジスタと、前記ラスタカウンタの値が
終了値でなくかつ前記連続転送カウンタが終了値のとき
にパタンアドレスレジスタを用いたリードサイクルが発
生した場合に該リードサイクル終了時にパタンアドレス
レジスタに加算する値を保持するパタン更新値レジスタ
と、前記ラスタカウンタの値が終了値でなくかつ前記連
続転送カウンタが終了値のときにディスティネーション
アドレスレジスタを用いたライトサイクルが発生した場
合に該ライトサイクル終了時にディスティネーションア
ドレスレジスタに加算する値を保持するディスティネー
ション更新値レジスタとを設けたものである。
【００３９】２．文字描画 複数プレン構成をもつＶＲＡＭと該ＶＲＡＭのメモリ制
御部を備えたグラフィック表示系において、本発明の第
二の目的である文字描画を高速化するため、本発明は、 （１）ＶＲＡＭの全プレンに共通で： 外部データのフォーマットを鏡像反転・スワップもしく
はそれらの組合せにより外部データのフォーマット変換
を行うデータ構造変換器、ＶＲＡＭへの書き込みをビッ
ト単位で制御するためのビットマスクレジスタ、ビット
マスクレジスタの内容とデータ構造変換器のデータをビ
ットごとに論理積の演算を行なうＡＮＤ手段、ビットマ
スクレジスタもしくはデータ構造変換器もしくはＡＮＤ
手段のデータをシフトするビットマスク用シフタ、デー
タ構造変換器のデータの前回の内容を保持するマージレ
ジスタＣ、データ構造変換器のデータとマージレジスタ
ＣのデータをシフトするシフタＣ、後述の各プレンのリ
ードデータ選択手段の内容を各ビットごとに論理和の演
算を行なってＣＰＵへのリードデータを合成するリード
データ合成手段を備え、かつＶＲＡＭの各プレンに対し
て：プレン単位のＶＲＡＭリード可否を選択するリード
プレン選択手段、プレン単位のＶＲＡＭライト可否を選
択するライトプレン選択手段、ライトプレン選択手段と
ビットマスク用シフタの出力を合成して各プレンのＶＲ
ＡＭをビット単位で書き込み制御するプレンビットマス
ク手段、ＶＲＡＭのデータもしくはデータ構造変換器の
データをソース領域のデータとして保持するバッファレ
ジスタＳ、ＶＲＡＭのデータもしくはデータ構造変換器
のデータをパタン領域のデータとして保持するバッファ
レジスタＰ、ＶＲＡＭのデータもしくはデータ構造変換
器のデータをディスティネーション領域のデータとして
保持するバッファレジスタＤ、ＶＲＡＭもしくはバッフ
ァレジスタＳもしくはデータ構造変換器のデータの前回
の内容を保持するマージレジスタＳ、バッファレジスタ
Ｐもしくはデータ構造変換器のデータの前回の内容を保
持するマージレジスタＰ、バッファレジスタＳとマージ
レジスタＳのデータをシフトするシフタＳ、バッファレ
ジスタＰとマージレジスタＰのデータをシフトするシフ
タＰ、シフタＳとシフタＰとバッファレジスタＤもしく
はＶＲＡＭの内容を入力として論理演算を行なう３値ラ
スタ演算器、シフタＳとバッファレジスタＤの内容を入
力として論理演算を行なう２値ラスタ演算器Ｂ、シフタ
ＰとバッファレジスタＤの内容を入力として論理演算を
行なう２値ラスタ演算器Ｆ、シフタＣの出力各ビットに
ついて該ビットの値が０のときは該ビット位置の２値ラ
スタ演算器Ｂの出力データを選択しシフタＣの出力各ビ
ットについて該ビットの値が１のときは該ビット位置の
２値ラスタ演算器Ｆの出力データを選択するビット選択
手段、３値ラスタ演算器もしくはビット選択手段の内容
をＶＲＡＭに与えるライトデータ選択手段、リードプレ
ン選択手段により該プレンが選択されているときにＶＲ
ＡＭのデータもしくは３値ラスタ演算器の内容をリード
データ合成手段に出力するリードデータ選択手段とをプ
レンの数だけ備えるデータ操作部と、 （２）ＶＲＡＭ上のソース領域のアドレスを保持するソ
ースアドレスレジスタ、ディスティネーション領域のア
ドレスを保持するディスティネーションアドレスレジス
タ、パタン領域のアドレスを保持するパタンアドレスレ
ジスタ、ソースアドレスレジスタの内容を後述のアクセ
スサイクル発生器によるリードアクセスサイクルの終了
時に加算・更新するための値を保持するソースオフセッ
トレジスタ、ディスティネーションアドレスレジスタの
内容を後述のアクセスサイクル発生器によるライトアク
セスサイクルの終了時に加算・更新するための値を保持
するディスティネーションオフセットレジスタ、パタン
アドレスレジスタの内容を後述のアクセスサイクル発生
器によるリードアクセスサイクルの終了時に加算・更新
するための値を保持するパタンオフセットレジスタ、ソ
ースアドレスレジスタとソースオフセットレジスタもし
くはディスティネーションアドレスレジスタとディステ
ィネーションオフセットレジスタもしくはパタンアドレ
スレジスタとパタンオフセットレジスタの内容を加算し
て各アドレスレジスタの値を更新するためのアドレス加
算器Ａ、ＣＰＵの書き込みデータとソースアドレスレジ
スタもしくはディスティネーションアドレスレジスタも
しくはパタンアドレスレジスタの内容を加算して各アド
レスレジスタの値を更新するためのアドレス加算器Ｂを
備えたアドレス発生器と、 （３）アドレス発生器を用いて、ＣＰＵもしくは後述の
連続転送カウンタによるＶＲＡＭの読み出し要求があっ
た場合はソース、ディスティネーション、パタンの各領
域のアクセスを少なくとも１つ以上含むリードアクセス
を発生し、ＣＰＵもしくは後述の連続転送カウンタによ
るＶＲＡＭの書き込み要求があった場合はディスティネ
ーション領域のライトアクセスもしくはリードアクセス
とライトアクセスの組を発生してＶＲＡＭのメモリ制御
部を駆動するアクセスサイクル発生器と、 （４）ＣＰＵからのデータのビット数がＶＲＡＭのデー
タバスのビット数と異なる場合、ＣＰＵのデータをＶＲ
ＡＭデータバスに画面イメージで左詰めもしくは右詰め
し、外部データとしてデータ操作部のデータ構造変換器
に与えるデータ位置変換部と、を設けたものである。
【００４０】また望ましくは、ＶＲＡＭのデータバスを
２分割して一方をバスａ、他の一方をバスｂとすると
き、バスａに接続されたメモリ素子にはディスティネー
ションアドレスレジスタのアドレスをそのまま与え、ビ
ットマスク用シフタのシフト値（もしくはシフタＣのシ
フト値）がＶＲＡＭのデータバスのビット数の１／２以
上の時にはバスｂに接続されたメモリ素子にディスティ
ネーションアドレスレジスタのアドレスをインクリメン
ト手段を介して与え、ビットマスク用シフタのシフト値
（もしくはシフタＣのシフト値）がＶＲＡＭのデータバ
スのビット数の１／２未満の時にはバスｂに接続された
メモリ素子にディスティネーションアドレスレジスタの
アドレスをそのまま与えるようにしたものである。
【００４１】３．線分描画 複数プレン構成をもつＶＲＡＭと該ＶＲＡＭのメモリ制
御部を備えたグラフィック表示系において、本発明の第
三の目的である線分描画を高速化するため、本発明は、 （１）ＶＲＡＭの全プレンに共通で：外部データのフォ
ーマットを鏡像反転・スワップもしくはそれらの組合せ
により外部データのフォーマット変換を行うデータ構造
変換器、ＶＲＡＭへの書き込みをビット単位で制御する
ためのビットマスクレジスタ、ビットマスクレジスタの
内容とデータ構造変換器のデータをビットごとに論理積
の演算を行なうＡＮＤ手段、ビットマスクレジスタもし
くはデータ構造変換器もしくはＡＮＤ手段のデータをシ
フトするビットマスク用シフタ、データ構造変換器のデ
ータの前回の内容を保持するマージレジスタＣ、データ
構造変換器のデータとマージレジスタＣのデータをシフ
トするシフタＣ、後述の各プレンのリードデータ選択手
段の内容を各ビットごとに論理和の演算を行なってＣＰ
Ｕへのリードデータを合成するリードデータ合成手段を
備え、かつＶＲＡＭの各プレンに対して：プレン単位の
ＶＲＡＭリード可否を選択するリードプレン選択手段、
プレン単位のＶＲＡＭライト可否を選択するライトプレ
ン選択手段、ライトプレン選択手段とビットマスク用シ
フタの出力を合成して各プレンのＶＲＡＭをビット単位
で書き込み制御するプレンビットマスク手段、ＶＲＡＭ
のデータもしくはデータ構造変換器のデータをソース領
域のデータとして保持するバッファレジスタＳ、ＶＲＡ
Ｍのデータもしくはデータ構造変換器のデータをパタン
領域のデータとして保持するバッファレジスタＰ、ＶＲ
ＡＭのデータもしくはデータ構造変換器のデータをディ
スティネーション領域のデータとして保持するバッファ
レジスタＤ、ＶＲＡＭもしくはバッファレジスタＳもし
くはデータ構造変換器のデータの前回の内容を保持する
マージレジスタＳ、バッファレジスタＰもしくはデータ
構造変換器のデータの前回の内容を保持するマージレジ
スタＰ、バッファレジスタＳとマージレジスタＳのデー
タをシフトするシフタＳ、バッファレジスタＰとマージ
レジスタＰのデータをシフトするシフタＰ、シフタＳと
シフタＰとバッファレジスタＤもしくはＶＲＡＭの内容
を入力として論理演算を行なう３値ラスタ演算器、シフ
タＳとバッファレジスタＤの内容を入力として論理演算
を行なう２値ラスタ演算器Ｂ、シフタＰとバッファレジ
スタＤの内容を入力として論理演算を行なう２値ラスタ
演算器Ｆ、シフタＣの出力各ビットについて該ビットの
値が０のときは該ビット位置の２値ラスタ演算器Ｂの出
力データを選択しシフタＣの出力各ビットについて該ビ
ットの値が１のときは該ビット位置の２値ラスタ演算器
Ｆの出力データを選択するビット選択手段、３値ラスタ
演算器もしくはビット選択手段の内容をＶＲＡＭに与え
るライトデータ選択手段、リードプレン選択手段により
該プレンが選択されているときにＶＲＡＭのデータもし
くは３値ラスタ演算器の内容をリードデータ合成手段に
出力するリードデータ選択手段とをプレンの数だけ備え
るデータ操作部と、 （２）ＶＲＡＭ上のソース領域のアドレスを保持するソ
ースアドレスレジスタ、ディスティネーション領域のア
ドレスを保持するディスティネーションアドレスレジス
タ、パタン領域のアドレスを保持するパタンアドレスレ
ジスタ、ソースアドレスレジスタの内容を後述のアクセ
スサイクル発生器によるリードアクセスサイクルの終了
時に加算・更新するための値を保持するソースオフセッ
トレジスタ、ディスティネーションアドレスレジスタの
内容を後述のアクセスサイクル発生器によるライトアク
セスサイクルの終了時に加算・更新するための値を保持
するディスティネーションオフセットレジスタ、パタン
アドレスレジスタの内容を後述のアクセスサイクル発生
器によるリードアクセスサイクルの終了時に加算・更新
するための値を保持するパタンオフセットレジスタ、ソ
ースアドレスレジスタとソースオフセットレジスタもし
くはディスティネーションアドレスレジスタとディステ
ィネーションオフセットレジスタもしくはパタンアドレ
スレジスタとパタンオフセットレジスタの内容を加算し
て各アドレスレジスタの値を更新するためのアドレス加
算器Ａ、ＣＰＵの書き込みデータとソースアドレスレジ
スタもしくはディスティネーションアドレスレジスタも
しくはパタンアドレスレジスタの内容を加算して各アド
レスレジスタの値を更新するためのアドレス加算器Ｂを
備えたアドレス発生器と、 （３）アドレス発生器を用いて、ＣＰＵもしくは後述の
連続転送カウンタによるＶＲＡＭの読み出し要求があっ
た場合はソース、ディスティネーション、パタンの各領
域のアクセスを少なくとも１つ以上含むリードアクセス
を発生し、ＣＰＵもしくは後述の連続転送カウンタによ
るＶＲＡＭの書き込み要求があった場合はディスティネ
ーション領域のライトアクセスもしくはリードアクセス
とライトアクセスの組を発生してＶＲＡＭのメモリ制御
部を駆動するアクセスサイクル発生器と、 （４）アクセスサイクル発生器を、ライトサイクルの連
続もしくはリードサイクルとライトサイクルの連続の指
定回数起動する連続転送カウンタと、 （５）連続転送カウンタの一回目の書き込み転送時およ
び最終回の書き込み転送時にそれぞれ指定のビットマス
クパタンを、また一回目と最終回の間の書き込み転送時
には全ビットの書き込みを許可するビットマスクパタン
を生成してこれを外部データとし、データ操作部のデー
タ構造変換器を介してビットマスク制御部に与える連続
転送用マスクパタン生成部と、 （６）ＶＲＡＭデータバス上の１ビットのみ書き込みを
許可するビットパタンを生成してこれを外部データと
し、データ操作部のデータ構造変換器を介してビットマ
スク制御部に与えると共に、ＶＲＡＭに対する書き込み
サイクルを終了するとそのビットパタンを選択的に、パ
タンの変化をさせないかあるいは１ビット右もしくは左
に回転（ローテート）し、回転の結果あふれが生じた場
合にはディスティネーションのアドレス発生器の値を右
回転のときには＋１し、左回転の時には−１するドット
マスク発生部と、を設けたものである。
【００４２】
【作用】１．ビットブロック転送 まず本発明の第一の目的であるビットブロック転送の高
速化に課題を解決する手段がどのように作用するかを説
明する。
【００４３】１ラスタ内の転送ワード数を管理する連続
転送カウンタ１４を有する連続転送制御シーケンサ１５
は、ＣＰＵの代わりにＶＲＡＭのアクセスサイクルに合
ったリード／ライトサイクルを発生させることにより図
３のようなＣＰＵのサイクルタイムとＶＲＡＭのサイク
ルの同期化などのオーバーヘッド２７を無くすことがで
き、図４のように同一ラスタ上の転送が途切れること無
く効率良く行える。この連続転送制御シーケンサ１５
は、ＣＰＵより転送ワード数を連続転送制御レジスタ１
４に設定することにより起動がかかるようにするためプ
ログラムからの操作性も容易になる。
【００４４】アドレス加算ポート２８、２９、３０は、
あるラスタの転送対象最後のワードのアドレスから次の
ラスタの転送対象先頭のワードのアドレスとの差をアド
レス加算ポートを通してアドレス生成部内のソースアド
レスレジスタ３１、パタンアドレスレジスタ３２、ディ
スティネーションレジスタ３３を更新することができる
ため、描画制御プログラム側で各ラスタの転送対象先頭
のワードのアドレスを管理する必要が無く、制御レジス
タ類の設定回数を減らすことができる。
【００４５】描画許可レジスタ４７、４８は、同一ラス
タ内の最初と最後のワード内の描画許可領域を示し、図
８のように同一ラスタ上の複数ワードを転送する場合最
初のワードは描画許可レジスタ４７で指示されたビット
４９に、最後のワードは描画許可レジスタ４８で指示さ
れたビット５０にのみ書込まれるよう描画許可レジスタ
の内容がＶＲＡＭのビットマスクデータとして用いられ
る。最初と最後のワード以外の中間のワードのビットマ
スクデータはＦＦＦＦ（１６進）の固定値を用いる。こ
の値は全ビットに描画するという意味である。これによ
りワード単位でリード／ライトを行うＶＲＡＭでもドッ
ト単位の矩形の転送が行えるようになり、１ラスタ転送
時の最初と最後の特別な処理が必要なくなる。
【００４６】第２の連続転送カウンタ５１は転送ラスタ
数を管理し１ラスタ上の転送が終了するとアドレス発生
器内の先頭アドレスレジスタ５２、５３、５４の値と１
ラスタ内のワード数を保持するラスタアドレスレジスタ
５５、５６、５７の値をそれぞれ加え次のラスタの転送
対象領域の先頭ワードのアドレスを算出し先頭アドレス
レジスタとソースアドレスレジスタ３１、パタンアドレ
スレジスタ３２、ディスティネーションレジスタ３３の
値を更新する。また、先頭アドレスレジスタ５２、５
３、５４に値を設定するとソースアドレスレジスタ３
１、パタンアドレスレジスタ３２、ディスティネーショ
ンレジスタ３３にも同じ値が設定されるようにする。こ
れにより描画許可レジスタ４７、４８とアドレス生成部
内の先頭アドレスレジスタ５２、５３、５４とラスタア
ドレスレジスタ５５、５６、５７と同一ラスタ内の転送
ワード数と転送ラスタ数をそれぞれ第１の連続転送カウ
ンタ１４と第２の連続転送カウンタ５１に設定すること
で２次元の矩形領域転送が簡単に行える。また、水平１
ラスタ分の転送の固定オーバヘッドであるｂを０にでき
る。
【００４７】データ構造変換器５８、５９は、図１２の
（ａ）のようなデータをワードでアクセスし上位バイト
と下位バイトを入れ替え図１２の（ｂ）のデータ構造に
合せるバイトスワップ機能と、図１２の（ｃ）のような
データをワードでアクセスしビットの並びを逆にして図
１２の（ｄ）のデータ構造に合せるワードミラー機能を
持ち、応用プログラムによるデータ構造の違いを吸収す
る。
【００４８】２．文字描画 次に本発明の第二の目的である文字描画の高速化に課題
を解決する手段がどのように作用するかを説明する。
【００４９】ＣＰＵは主記憶上にバイト単位に格納され
た文字フォントデータを１バイトごとに読み込んではＶ
ＲＡＭに書き込んでくる。このようにするにはＣＰＵは
主記憶からＶＲＡＭへのバイト単位の連続データ転送命
令を実行すれば良い。この結果、例えばＶＲＡＭに至る
データバスが１６ビットであれば、文字フォントデータ
は１６ビットデータバスの下位８ビット、上位８ビット
に交互に現れる。またＶＲＡＭに至るデータバスが３２
ビットであれば、文字フォントデータは３２ビットデー
タバスの下位から上位までの４つの８ビットバスに順番
に現れる。本発明の特徴であるデータ位置変換部ではＣ
ＰＵからのバイトデータを画面イメージで常に左詰めに
してバスの残りの部分に０のデータを挿入し、それをデ
ータ操作部に与えるように動作する。
【００５０】データ操作部では与えられたデータはまず
データ構造変換器を通り、次にどのように文字を描画す
るかによって以下のようにデータ操作される。（ここで
はデータ構造変換器は与えられたデータを何も加工せず
に次に渡すものとする。） （１）文字のフォント部分のみを描画する場合 データ構造変換器を出たデータはビットマスク用シフタ
に入り、適宜シフトされてＶＲＡＭのビット単位の書き
込み制御に用いられる。つまり文字のフォント部分のみ
のＶＲＡＭが書き替わり、それ以外の部分は変化しな
い。文字フォントデータはあらかじめ左詰めされている
のでビットマスク用シフタのシフト値は一定値で良い。
このときのＶＲＡＭへの書き込みデータ（文字色）はバ
ッファレジスタＳあるいはバッファレジスタＰにあらか
じめ設定しておき、３値ラスタ演算器にはバッファレジ
スタＳあるいはバッファレジスタＰの内容をＶＲＡＭに
与える演算を指定しておく。もし文字の描画がディステ
ィネーション領域、すなわちこれから文字を描画しよう
とする領域の現在の画像データと描画する文字色のラス
タ演算を必要とする場合は、３値ラスタ演算器にはバッ
ファレジスタＳあるいはバッファレジスタＰの内容とバ
ッファレジスタＤの内容を演算するよう指定しておく。
【００５１】（２）文字の前景色と背景色を同時に描画
する場合 データ構造変換器を出たデータはシフタＣに入り、適宜
シフトされてビット選択手段に与えられる。文字フォン
トデータはあらかじめ左詰めされているのでシフタのシ
フト値は一回の縦方向転送の間は一定値で良い。このと
き文字データの幅に相当する８ビットの部分のみＶＲＡ
Ｍが書き替えるようにビットマスクレジスタには該当部
分のみ書き込みを許可するマスクパタンを設定してお
く。バッファレジスタＰには文字のフォント部分に相当
する前景色（フォアグランドカラー）を、バッファレジ
スタＳには文字のフォント以外の部分に相当する背景色
（バックグランドカラー）をそれぞれ設定しておき、２
値ラスタ演算器ＦにはバッファレジスタＰの内容を、２
値ラスタ演算器ＢにはバッファレジスタＳの内容をＶＲ
ＡＭに与える演算を指定しておく。もし文字の描画がデ
ィスティネーション領域の現在の画像データとのラスタ
演算を必要とする場合は２値ラスタ演算器Ｆにはバッフ
ァレジスタＰの内容とバッファレジスタＤの内容を演算
するよう、また２値ラスタ演算器Ｂにはバッファレジス
タＳの内容とバッファレジスタＤの内容を演算するよう
それぞれ指定しておく。ビット選択手段は文字フォント
の部分では２値ラスタ演算器Ｆの出力を、文字フォント
以外の部分では２値ラスタ演算器Ｂの出力をビット単位
で選択し、書き込みデータとしてＶＲＡＭに与える。
【００５２】このときのＶＲＡＭアドレスはＣＰＵアド
レスではなくアドレス発生器が発生するアドレスを用い
る。これはＶＲＡＭを縦方向にアクセスするためであ
る。したがってアドレス発生器を構成するディスティネ
ーションアドレスレジスタには文字を書き始めるＶＲＡ
Ｍのアドレスを、またディスティネーションオフセット
レジスタにはディスティネーションアドレスレジスタに
加算すると表示画面上でちょうど１ラスタ下にずれたア
ドレスになるようなオフセット値をあらかじめ設定して
おく。また、アクセスサイクル発生器にはＣＰＵのＶＲ
ＡＭへのライトサイクル発生時にディスティネーション
アドレスレジスタを用いたライトアクセスを発生するよ
うに設定しておく。もし文字の描画がディスティネーシ
ョン領域とのラスタ演算を必要とする場合はＣＰＵのＶ
ＲＡＭへのライトサイクル発生時にディスティネーショ
ンアドレスレジスタを用いたリードアクセスとライトア
クセスを発生するように設定しておく。するとはじめの
リードアクセスでＶＲＡＭのディスティネーション領域
の現在の画像データが各プレンのバッファレジスタＤに
読み込まれ、次のライトアクセスでラスタ演算した結果
が再びＶＲＡＭのディスティネーション領域に書込まれ
る。なお、手段の項で述べたようにディスティネーショ
ンアドレスレジスタはライトアクセス終了後にのみ更新
される。縦方向一列の転送が終了するごとにディスティ
ネーションアドレスレジスタとシフタ類を設定し直して
次の縦方向一列の転送を行なう。該当の文字を完全に描
画するまでこの処理を繰り返す。
【００５３】この結果、課題を解決する手段は以上のよ
うに作用して、レジスタ類の設定処理以外はＣＰＵは文
字フォントデータを単にデータ転送するだけで文字を描
画することができる。
【００５４】３．線分描画 次に本発明の第三の目的である線分描画の高速化に課題
を解決する手段がどのように作用するかを説明する。
【００５５】本発明では水平、垂直、斜４５度の三種類
の線分を高速化する。
【００５６】（１）水平線分描画 水平線分は描画する線分の長さが長い場合と短い場合に
分けて説明する。長さの概念は相対的、主観的なもので
あるが、ここで言う長さは次の観点で評価するものとす
る。プレン方式のＶＲＡＭの場合プレン当りのＶＲＡＭ
データバスのビット数は一度にアクセスできる画素数に
等しい。つまりデータバスが１６ビットであれば一度に
１６画素のデータをアクセスできる。そこで一度にアク
セスできる画素数から該画素数の１／２程度までの間の
値を一つ選んでしきい値とし、そのしきい値より多い画
素数で構成される線分を長い線分、そのしきい値より少
ない画素数で構成される線分を短い線分と定義する。
【００５７】（１ａ）線分が長い場合の水平線分描画 データ操作部、アドレス発生器、アクセスサイクル発生
器、連続転送カウンタ、およびマスクパタン生成部を用
いて描画する。ＣＰＵは描画開始と終了の座標から線分
の両端のマスクパタンを作成し、マスクパタン生成部に
設定する。このとき描画すべき線分の色はバッファレジ
スタＳあるいはバッファレジスタＰにあらかじめ設定し
ておき、３値ラスタ演算器にはバッファレジスタＳある
いはバッファレジスタＰの内容をＶＲＡＭに与える演算
を指定しておく。もし線分の描画がディスティネーショ
ン領域、すなわちこれから線分を描画しようとする領域
の現在の画像データと描画する線分色のラスタ演算を必
要とする場合は、３値ラスタ演算器にはバッファレジス
タＳあるいはバッファレジスタＰの内容とバッファレジ
スタＤの内容を演算するよう指定しておく。
【００５８】書き込みに用いるＶＲＡＭのアドレスはＣ
ＰＵアドレスではなくアドレス発生器が発生するアドレ
スを用いる。アドレス発生器を構成するディスティネー
ションアドレスレジスタには書き初めの画素を含むＶＲ
ＡＭのアドレスを、またディスティネーションオフセッ
トレジスタには右方向に描画する場合は＋１を、左方向
に描画するときは−１をあらかじめ設定しておく。ま
た、アクセスサイクル発生器には連続転送レジスタのＶ
ＲＡＭへのライトサイクル発生時にディスティネーショ
ンアドレスレジスタを用いたライトアクセスを発生する
ように設定しておく。もし線分の描画が線分の色とディ
スティネーション領域とのラスタ演算を必要とする場合
は連続転送レジスタのＶＲＡＭへのライトサイクル発生
時にディスティネーションアドレスレジスタを用いたリ
ードアクセスとライトアクセスを発生するように設定し
ておく。するとはじめのリードアクセスでＶＲＡＭのデ
ィスティネーション領域の現在の画像データが各プレン
のバッファレジスタＤに読み込まれ、次のライトアクセ
スでラスタ演算した結果が再びＶＲＡＭのディスティネ
ーション領域に書込まれる。なお、手段の項で述べたよ
うにディスティネーションアドレスレジスタはライトア
クセス終了後にのみ更新される。
【００５９】以上の前処理を行なった後、連続転送カウ
ンタに描画すべきワード数分の連続ライトを指示するこ
とにより、長い水平線分を描画することができる。ＶＲ
ＡＭのデータバスが１６ビットであれば最大１６画素ず
つ描画できる。ラスタ演算を必要とする場合は、連続転
送カウンタに描画すべきワード数分の連続リードライト
を指示すればよい。
【００６０】（１ｂ）線分が短い場合の水平線分描画 データ操作部、アドレス発生器、アクセスサイクル発生
器、連続転送カウンタ、およびドットマスク生成部を用
いて描画する。ＣＰＵは書き初めのビットパタンを初期
値としてドットマスク生成部に設定する。また右方向、
左方向のどちらに向かって描画するかを合わせて指示す
る。このとき描画すべき線分の色は上記と同様に、バッ
ファレジスタＳあるいはバッファレジスタＰにあらかじ
め設定しておき、３値ラスタ演算器にはバッファレジス
タＳあるいはバッファレジスタＰの内容をＶＲＡＭに与
える演算を指定しておく。もし線分の描画がディスティ
ネーション領域、すなわちこれから線分を描画しようと
する領域の現在の画像データと描画する線分色のラスタ
演算を必要とする場合は、３値ラスタ演算器にはバッフ
ァレジスタＳあるいはバッファレジスタＰの内容とバッ
ファレジスタＤの内容を演算するよう指定しておく。
【００６１】書き込みに用いるＶＲＡＭのアドレスはＣ
ＰＵアドレスではなくアドレス発生器が発生するアドレ
スを用いる。アドレス発生器を構成するディスティネー
ションアドレスレジスタには書き初めの画素を含むＶＲ
ＡＭのアドレスを、またディスティネーションオフセッ
トレジスタには０をあらかじめ設定しておく。また、ア
クセスサイクル発生器には連続転送レジスタのＶＲＡＭ
へのライトサイクル発生時にディスティネーションアド
レスレジスタを用いたライトアクセスを発生するように
設定しておく。もし線分の描画が線分の色とディスティ
ネーション領域とのラスタ演算を必要とする場合は連続
転送レジスタのＶＲＡＭへのライトサイクル発生時にデ
ィスティネーションアドレスレジスタを用いたリードア
クセスとライトアクセスを発生するように設定してお
く。するとはじめのリードアクセスでＶＲＡＭのディス
ティネーション領域の現在の画像データが各プレンのバ
ッファレジスタＤに読み込まれ、次のライトアクセスで
ラスタ演算した結果が再びＶＲＡＭのディスティネーシ
ョン領域に書込まれる。なお、手段の項で述べたように
ディスティネーションアドレスレジスタはライトアクセ
ス終了後にのみ更新される。
【００６２】以上の前処理を行なった後、連続転送カウ
ンタに描画すべき画素数分の連続ライトを指示すること
により、短い水平線分を描画することができる。ＶＲＡ
Ｍのデータバスと無関係に１画素ずつ描画する。一回の
書込みごとにドットマスク発生部はビットパタンを右ま
たは左に回転し、描画すべき画素がＶＲＡＭのワード境
界を超えるとディスティネーションアドレスレジスタを
＋１または−１する。画素の書き込みは１ドット単位で
あるがＣＰＵはワード境界を意識する必要がないので短
い水平線分を描画するには適した方法である。なおラス
タ演算を必要とする場合は、連続転送カウンタに描画す
べき画素数分の連続リードライトを指示すればよい。
【００６３】（２）垂直線分描画 データ操作部、アドレス発生器、アクセスサイクル発生
器、連続転送カウンタ、およびドットマスク生成部を用
いて描画する。ＣＰＵは書き初めのビットパタンを初期
値としてドットマスク生成部に設定する。また右方向、
左方向のどちらにもパタンを移動しないよう、合わせて
指示する。このとき描画すべき線分の色は上記と同様
に、バッファレジスタＳあるいはバッファレジスタＰに
あらかじめ設定しておき、３値ラスタ演算器にはバッフ
ァレジスタＳあるいはバッファレジスタＰの内容をＶＲ
ＡＭに与える演算を指定しておく。もし線分の描画がデ
ィスティネーション領域、すなわちこれから線分を描画
しようとする領域の現在の画像データと描画する線分色
のラスタ演算を必要とする場合は、３値ラスタ演算器に
はバッファレジスタＳあるいはバッファレジスタＰの内
容とバッファレジスタＤの内容を演算するよう指定して
おく。
【００６４】書き込みに用いるＶＲＡＭのアドレスはＣ
ＰＵアドレスではなくアドレス発生器が発生するアドレ
スを用いる。アドレス発生器を構成するディスティネー
ションアドレスレジスタには書き初めの画素を含むＶＲ
ＡＭのアドレスを設定する。またディスティネーション
オフセットレジスタには、画面の上方向に向かって描画
する場合はディスティネーションアドレスレジスタに加
算すると表示画面上でちょうど１ラスタ上にずれたアド
レスになるようなオフセット値を、また画面の下方向に
向かって描画する場合はディスティネーションアドレス
レジスタに加算すると表示画面上でちょうど１ラスタ下
にずれたアドレスになるようなオフセット値をあらかじ
め設定しておく。また、アクセスサイクル発生器には連
続転送レジスタのＶＲＡＭへのライトサイクル発生時に
ディスティネーションアドレスレジスタを用いたライト
アクセスを発生するように設定しておく。もし線分の描
画が線分の色とディスティネーション領域とのラスタ演
算を必要とする場合は連続転送レジスタのＶＲＡＭへの
ライトサイクル発生時にディスティネーションアドレス
レジスタを用いたリードアクセスとライトアクセスを発
生するように設定しておく。するとはじめのリードアク
セスでＶＲＡＭのディスティネーション領域の現在の画
像データが各プレンのバッファレジスタＤに読み込ま
れ、次のライトアクセスでラスタ演算した結果が再びＶ
ＲＡＭのディスティネーション領域に書込まれる。な
お、手段の項で述べたようにディスティネーションアド
レスレジスタはライトアクセス終了後にのみ更新され
る。
【００６５】以上の前処理を行なった後、連続転送カウ
ンタに描画すべき画素数分の連続ライトを指示すること
により、垂直線分を描画することができる。ＶＲＡＭの
データバスと無関係に１画素ずつ描画する。なおラスタ
演算を必要とする場合は、連続転送カウンタに描画すべ
き画素数分の連続リードライトを指示すればよい。
【００６６】（３）斜４５度線分描画 データ操作部、アドレス発生器、アクセスサイクル発生
器、連続転送カウンタ、およびドットマスク生成部を用
いて描画する。ＣＰＵは書き初めのビットパタンを初期
値としてドットマスク生成部に設定する。また右方向、
左方向のどちらに向かって描画するかを合わせて指示す
る。このとき描画すべき線分の色は上記と同様に、バッ
ファレジスタＳあるいはバッファレジスタＰにあらかじ
め設定しておき、３値ラスタ演算器にはバッファレジス
タＳあるいはバッファレジスタＰの内容をＶＲＡＭに与
える演算を指定しておく。もし線分の描画がディスティ
ネーション領域、すなわちこれから線分を描画しようと
する領域の現在の画像データと描画する線分色のラスタ
演算を必要とする場合は、３値ラスタ演算器にはバッフ
ァレジスタＳあるいはバッファレジスタＰの内容とバッ
ファレジスタＤの内容を演算するよう指定しておく。
【００６７】書き込みに用いるＶＲＡＭのアドレスはＣ
ＰＵアドレスではなくアドレス発生器が発生するアドレ
スを用いる。アドレス発生器を構成するディスティネー
ションアドレスレジスタには書き初めの画素を含むＶＲ
ＡＭのアドレスを設定する。またディスティネーション
オフセットレジスタには、画面の上方向に向かって描画
する場合はディスティネーションアドレスレジスタに加
算すると表示画面上でちょうど１ラスタ上にずれたアド
レスになるようなオフセット値を、また画面の下方向に
向かって描画する場合はディスティネーションアドレス
レジスタに加算すると表示画面上でちょうど１ラスタ下
にずれたアドレスになるようなオフセット値をあらかじ
め設定しておく。また、アクセスサイクル発生器には連
続転送レジスタのＶＲＡＭへのライトサイクル発生時に
ディスティネーションアドレスレジスタを用いたライト
アクセスを発生するように設定しておく。もし線分の描
画が線分の色とディスティネーション領域とのラスタ演
算を必要とする場合は連続転送レジスタのＶＲＡＭへの
ライトサイクル発生時にディスティネーションアドレス
レジスタを用いたリードアクセスとライトアクセスを発
生するように設定しておく。するとはじめのリードアク
セスでＶＲＡＭのディスティネーション領域の現在の画
像データが各プレンのバッファレジスタＤに読み込ま
れ、次のライトアクセスでラスタ演算した結果が再びＶ
ＲＡＭのディスティネーション領域に書込まれる。な
お、手段の項で述べたようにディスティネーションアド
レスレジスタはライトアクセス終了後にのみ更新され
る。
【００６８】以上の前処理を行なった後、連続転送カウ
ンタに描画すべき画素数分の連続ライトを指示すること
により、任意の方向に斜４５度線分を描画することがで
きる。つまり一回の書込みごとにドットマスク発生部は
ビットパタンを右または左に回転すると共にディスティ
ネーションアドレスレジスタの値を１ラスタ上方向また
は下方向に移動する。さらに、描画すべき画素がＶＲＡ
Ｍのワード境界を超えるとディスティネーションアドレ
スレジスタを上下１ラスタ移動するのに加えて＋１また
は−１するのでＣＰＵはワード境界を意識することなく
斜４５度線分を描画することができる。なおラスタ演算
を必要とする場合は、連続転送カウンタに描画すべき画
素数分の連続リードライトを指示すればよい。
【００６９】
【実施例】まず、本発明による表示描画装置３００の全
体構成例を図１５により説明する。
【００７０】本装置３００は、中央演算処理装置である
ＣＰＵ１００、記憶装置２００を備えた一般的な情報処
理装置の、アドレスバス１０２、データバス１０３、コ
ントロールバス１０１を含むシステムバスと接続し、Ｃ
ＰＵ１００からの制御を受ける構成を取る。また、ＣＰ
Ｕ１００、記憶装置２００、本装置３００全体が、より
大きなシステムのサブセットであってもよい。
【００７１】本装置３００は、描画系として画像データ
を格納するプレン構成を持つＶＲＡＭ１、ＶＲＡＭ１に
直接描画するデータを加工及び操作するデータ操作部３
０６、上位のアクセス要求源（後述の表示制御部３０
１、ＣＰＵ１００もしくは後述のアクセスサイクル発生
器１０）からのアクセス要求によりＶＲＡＭ１のアクセ
スタイミングなどを制御するメモリ制御部３０７、上位
のアクセス要求源（ＣＰＵ１００もしくは後述の連続転
送シーケンサ１５）からのアクセス要求を一回以上のア
クセスに拡張してメモリ制御部３０７を起動するアクセ
スサイクル発生器１０、ＣＰＵ１００によらずＶＲＡＭ
アドレスを発生するアドレス発生器３０８、設定された
回数分アクセスサイクル発生器１０へ起動をかける連続
転送シーケンサ１５、連続転送シーケンサ１５と組合せ
て描画領域、ドット位置、文字展開制御に寄与するマス
クパタン生成部・ドットマスク発生部・データ位置変換
部３０５があり、表示系として表示タイミングを司る表
示制御部３０１、表示アドレス生成部３０２、表示アド
レスと描画アドレスとを切換えるアドレスセレクタ３１
３、ＣＲＴ、フラットディスプレイ等の表示器３０４、
パレットメモリやＤＡＣなどを含む表示器インタフェー
ス３０３で構成する。なお、連続転送シーケンサ１５を
起動したときに発生するアクセスサイクル発生器１０に
対するアクセス要求タイミングは、ＣＰＵ１００がアク
セスサイクル発生器１０に対して発生するアクセス要求
タイミングと等しくすることが望ましい。これによりア
クセスサイクル発生器１０は、起動元がＣＰＵ１００で
あっても連続転送シーケンサ１５であっても同じように
動作することができる。同様に、アクセスサイクル発生
器１０を起動したときに発生するメモリ制御部３０７に
対するアクセス要求タイミングは、ＣＰＵ１００がメモ
リ制御部３０７に対して発生するアクセス要求タイミン
グと等しくすることが望ましい。これによりメモリ制御
部３０７は、起動元がＣＰＵ１００であってもアクセス
サイクル発生器１０であっても同じように動作すること
ができる。
【００７２】図１５の構成は以下に述べるビットブロッ
ク転送、文字描画そして線分描画に関する実施例に共通
の部分である。なお、マスクパタン生成部・ドットマス
ク発生部・データ位置変換部３０５は点で区切った三つ
の機能要素で構成するように記載したが、後に詳述する
ように、ビットブロック転送ではマスクパタン生成部、
文字描画ではデータ位置変換部、線分描画ではマスクパ
タン生成部もしくはドットマスク発生部として動作する
ものである。したがって本発明を実施するにあたり使用
しない機能要素は省略しても構わない。以下、本発明の
表示描画装置３００をビットブロック転送、文字描画、
線分描画に分けて詳述する。
【００７３】１．ビットブロック転送 １．１ 第一の実施例 ビットブロック転送は多種多様の転送処理の総称であ
る。最も簡単な処理の一つはある色でＶＲＡＭ１の指定
領域を塗りつぶすものであり、複雑な処理の一つはソー
ス、パタン、ディスティネーションの３種類のデータを
読み込み、３値のラスタ演算を行なった後にディスティ
ネーションとしてＶＲＡＭ１の指定領域に書き込むもの
である。以下ビットブロック転送における本発明の第一
の実施例を説明する。前述のように図１５が本実施例の
全体構成の一例である。同図におけるデータ操作部３０
６は図１６に示すＶＲＡＭ１の全プレンに共通な部分
と、図１７に示すＶＲＡＭ１の各プレン単位の部分３２
０から成る。
【００７４】図１６のデータ操作部３０６の全プレンに
共通な部分は外部データのフォーマットを鏡像反転・ス
ワップもしくはそれらの組合せにより外部データのフォ
ーマット変換を行うデータ構造変換器５８、５９、ＶＲ
ＡＭ１への書き込みをビット単位で制御するためのビッ
トマスクレジスタ３３１、ビットマスクレジスタ３３１
の内容とデータ構造変換器５８のデータをビットごとに
論理積の演算を行なうＡＮＤ手段３３２、ビットマスク
レジスタ３３１もしくはデータ構造変換器５８もしくは
ＡＮＤ手段３３２のデータをシフトするビットマスク用
シフタ３３３、データ構造変換器５８のデータの前回の
内容を保持するマージレジスタＣ３３４、データ構造変
換器５８のデータとマージレジスタＣ３３４のデータを
シフトするシフタＣ３３５、後述の各プレンのプレン単
位リードデータ出力制御手段３２２の内容を各ビットご
とに論理和の演算を行なってＣＰＵ１００へのリードデ
ータを合成するリードデータ合成手段３３６から構成さ
れる。データ構造変換器５８の必要性および動作の説明
は後述のビットブロック転送における本発明の第六の実
施例（１．６）で述べるので、詳細はそちらを参照して
いただきたい。
【００７５】次に図１７のデータ操作部３０６のプレン
単位の部分３２０は、プレン単位のＶＲＡＭリード可否
を選択するデータを記憶するリードプレン選択手段３２
１、リードプレン選択手段３２１に記憶・保持されたリ
ードプレン選択情報により後述のリードデータ選択手段
３２８で選択したデータを信号線群３４１を介してリー
ドデータ合成手段３３６に与えるプレン単位リードデー
タ出力制御手段３２２、プレン単位のＶＲＡＭライト可
否を選択するライトプレン選択手段３２３、ライトプレ
ン選択手段３２３とビットマスク用シフタ３３３の出力
を合成して各プレンのＶＲＡＭ１をビット単位で書き込
み制御するプレンビットマスク手段３２４、ＶＲＡＭ１
のデータもしくはデータ構造変換器５８のデータをソー
ス領域のデータとして保持するバッファレジスタＳ２、
ＶＲＡＭ１のデータもしくはデータ構造変換器５８のデ
ータをパタン領域のデータとして保持するバッファレジ
スタＰ３、ＶＲＡＭ１のデータもしくはデータ構造変換
器５８のデータをディスティネーション領域のデータと
して保持するバッファレジスタＤ４、ＶＲＡＭ１もしく
はバッファレジスタＳ２もしくはデータ構造変換器５８
のデータの前回の内容を保持するマージレジスタＳ７、
バッファレジスタＰ３もしくはデータ構造変換器５８の
データの前回の内容を保持するマージレジスタＰ８、バ
ッファレジスタＳ２のデータとマージレジスタＳ７のデ
ータをシフトするシフタＳ５、バッファレジスタＰ３の
データとマージレジスタＰ８のデータをシフトするシフ
タＰ６、シフタＳ５とシフタＰ６とバッファレジスタＤ
４もしくはＶＲＡＭ１の内容を入力として論理演算を行
なう３値ラスタ演算器９、シフタＳ５とバッファレジス
タＤ４の内容を入力として論理演算を行なう２値ラスタ
演算器Ｂ３２５、シフタＰ６とバッファレジスタＤ４の
内容を入力として論理演算を行なう２値ラスタ演算器Ｆ
３２６、シフタＣ３３５の出力各ビットについて該ビッ
トの値が０のときは該ビット位置の２値ラスタ演算器Ｂ
３２５の出力データを選択しシフタＣ３３５の出力各ビ
ットについて該ビットの値が１のときは該ビット位置の
２値ラスタ演算器Ｆ３２６の出力データを選択するビッ
ト選択手段３２７、３値ラスタ演算器９もしくはビット
選択手段３２７の内容をＶＲＡＭ１に与えるライトデー
タ選択手段３２９、リードプレン選択手段３２１により
該プレンが選択されているときにＶＲＡＭ１のデータも
しくは３値ラスタ演算器９の内容をプレン単位リードデ
ータ出力制御手段３２２に与えるリードデータ選択手段
３２８から構成される。以上が図１５におけるデータ操
作部３０６の一構成例である。
【００７６】図１５のアドレス発生器３０８の構成例を
図１８に示す。アドレス発生器３０８はＶＲＡＭ１上の
ソース領域のアドレスを保持するソースアドレスレジス
タ３１、ディスティネーション領域のアドレスを保持す
るディスティネーションアドレスレジスタ３３、パタン
領域のアドレスを保持するパタンアドレスレジスタ３
２、ソースアドレスレジスタ３１の内容を後述のアクセ
スサイクル発生器１０によるリードアクセスサイクルの
終了時に加算・更新するための値を保持するソースオフ
セットレジスタ３８、ディスティネーションアドレスレ
ジスタ３３の内容を後述のアクセスサイクル発生器１０
によるライトアクセスサイクルの終了時に加算・更新す
るための値を保持するディスティネーションオフセット
レジスタ４１、パタンアドレスレジスタ３２の内容を後
述のアクセスサイクル発生器１０によるリードアクセス
サイクルの終了時に加算・更新するための値を保持する
パタンオフセットレジスタ４２、ソースアドレスレジス
タ３１とソースオフセットレジスタ３８もしくはディス
ティネーションアドレスレジスタ３３とディスティネー
ションオフセットレジスタ４１もしくはパタンアドレス
レジスタ３２とパタンオフセットレジスタ４２の内容を
加算して各アドレスレジスタの値を更新するためのアド
レス加算器Ａ３５７、ＣＰＵ１００の書き込みデータと
ソースアドレスレジスタ３１もしくはディスティネーシ
ョンアドレスレジスタ３３もしくはパタンアドレスレジ
スタ３２の内容を加算して各アドレスレジスタの値を更
新するためのアドレス加算器Ｂ３５８から構成される。
なお同図においてアドレスレジスタ選択手段３６１とオ
フセットレジスタ選択手段３６２の切り替え信号３７
５、ソースアドレスレジスタ更新信号３７１、ディステ
ィネーションアドレシレジスタ更新信号３７２、そして
パタンアドレスレジスタ更新信号３７３の各信号線をま
とめて表現したのが、後述のアクセスサイクル発生器１
０の構成例（図３５）で説明する対象領域信号作成部１
１５が出力する対象領域選択信号８６である。
【００７７】次に図１５のアクセスサイクル発生器１０
の動作例を表１および表２に示す。
【００７８】
【表１】
【００７９】
【表２】
【００８０】アクセスサイクル発生器１０はＣＰＵ１０
０もしくは後述の連続転送シーケンサ１５によるＶＲＡ
Ｍ１の読み出し要求があった場合は、表１のようにアド
レス発生器３０８を用いてソース、ディスティネーショ
ン、パタンの各領域のアクセスを少なくとも１つ以上含
むリードアクセスを発生してＶＲＡＭ１のメモリ制御部
３０７を駆動する。つまりアクセスサイクル発生器１０
は１回の読み出し要求を複数回のリードアクセスに拡張
する機能を持つ。このときのＶＲＡＭ１からのリードデ
ータはソース領域リードの場合はバッファレジスタＳ２
に、パタン領域リードの時はバッファレジスタＰ３に、
そしてディスティネーション領域リードの時はバッファ
レジスタＤ４にそれぞれ格納する。またソース領域リー
ドの場合はバッファレジスタＳ２に以前格納されていた
値はマージレジスタＳ７に、パタン領域リードの場合は
バッファレジスタＰ３に以前格納されていた値はマージ
レジスタＰ８にそれぞれ移動する。
【００８１】ＣＰＵ１００もしくは後述の連続転送シー
ケンサ１５によるＶＲＡＭ１の書き込み要求があった場
合は、表２のようにアドレス発生器３０８を用いてディ
スティネーション領域のライトアクセスもしくはリード
アクセスとライトアクセスの組を発生してＶＲＡＭ１の
メモリ制御部３０７を駆動する。ディスティネーション
領域リードの時はＶＲＡＭ１からのリードデータをバッ
ファレジスタＤ４に格納する。表２の項番２はＣＰＵ１
００もしくは後述の連続転送シーケンサ１５によるライ
トの連続アクセスの時にもライトデータとディスティネ
ーションのデータのラスタ演算を行なうために設けたも
ので、通常ＣＰＵ１００もしくは後述の連続転送シーケ
ンサ１５によるリードおよびライトの連続アクセスの時
には表１の項番１から項番７と表２の項番１を組み合わ
せて描画する。
【００８２】アクセスサイクル発生器１０の一構成例を
図３５に示す。同図において９０はアクセスサイクル発
生器制御レジスタＡ、１１０はアクセスサイクル発生器
制御レジスタＡ９０の設定内容に従ってアクセスサイク
ルを発生させるシーケンサ部（シーケンサ用レジスタ１
１３および更新条件検出部１１１により構成）のシーケ
ンサ用レジスタ１１３への初期設定値を作成する動作設
定条件検出部、１１３はシーケンサ用レジスタ、１１１
はシーケンサ用レジスタ１１３の更新値を作成する更新
条件検出部、１１２は選択手段、１１５はシーケンサ用
レジスタ１１３の内容から現在のアクセスがソース、パ
タン、ディスティネーションのどの領域に対するものか
を解析してコード化し、アドレス発生器３０８やデータ
操作部３０６に指示する対象領域選択信号８６を作成す
る対象領域信号作成部、１１４はメモリ制御部３０７に
対してアクセス要求信号８９を作成するアクセス信号生
成部、１１６はＡＮＤ手段である。またアクセスサイク
ル発生器１０に入出力する信号線は、後述の連続転送シ
ーケンサ１５によるアクセス要求信号１０４とＣＰＵ１
００によるアクセス要求信号１０１のうちのいずれかを
選択手段３１１によって選択したアクセスサイクル発生
器１０の起動信号、該起動信号に対する応答信号１０
５、メモリ制御部３０７に対するアクセス要求信号８
９、アクセス要求信号８９に対する応答信号１０６、お
よび対象領域選択信号８６である。前述の読み出し要
求、あるいは書き込み要求があったときにどのようなア
クセスを発生するか、すなわち表１および表２のどの項
番の動作をさせるかはアクセスサイクル発生器制御レジ
スタＡ９０により、あらかじめ指定しておく。このほか
に後述の先読み動作時にソース、パタンのいずれを読む
かを指定するためのアクセスサイクル発生器制御レジス
タＢ９１を設けてもよい。（このレジスタについては後
述の二次元ビットブロック転送に関する第七の実施例の
説明図である図２９に示してある。またアクセスサイク
ル発生器制御レジスタＢ９１に指定するのは表１の項番
１から項番３までのいずれかである。）なお、ソースア
ドレスレジスタ３１およびパタンアドレスレジスタ３２
はアクセスサイクル発生器１０が発生するリードアクセ
ス終了時に更新し、ディスティネーションアドレスレジ
スタ３３はアクセスサイクル発生器１０が発生するライ
トアクセス終了時に更新するように制御する。
【００８３】次に図３５を用いてアクセスサイクル発生
器１０の動作を説明する。アクセスサイクル発生器１０
が動作していないときは信号線１１７によって選択手段
１１２は動作設定条件検出部１１０の出力を選択してい
る。選択手段３１１を介して外部からアクセスサイクル
発生器１０の起動信号が入力されると動作設定条件検出
部１１０はアクセスサイクル発生器制御レジスタＡ９０
の設定内容を解析してシーケンサ用レジスタ１１３に対
する初期値を出力する。この初期値は選択手段１１２を
介して信号線１１８としてシーケンサ用レジスタ１１３
とアクセス信号生成部１１４に供給される。シーケンサ
用レジスタ１１３とアクセス信号生成部１１４には連続
したクロック信号を与えているので信号線１１８の内容
は逐次シーケンサ用レジスタ１１３とアクセス信号生成
部１１４に反映されてゆく。このためシーケンサ用レジ
スタ１１３には表１もしくは表２のいずれのアクセスを
行なうかの情報が記録され、アクセス信号生成部１１４
はアクセス要求信号８９にアクセス要求の出力を開始す
る。動作設定条件検出部１１０による初期値がシーケン
サ用レジスタ１１３に記録されると、信号線１１９には
記録した内容が出力されるので、そのことを参照して更
新条件検出部１１１は信号線１１７によって選択手段１
１２が更新条件検出部１１１の出力を選択するように切
り替える。アクセス信号生成部１１４は応答信号１０６
によるウエイト制御（応答が来るまでアクセス要求を出
力し続ける制御）を行ないながら１回のアクセスサイク
ルを終了すると、信号線１２０によってサイクルの終了
を更新条件検出部１１１に伝達する。更新条件検出部１
１１はシーケンサ用レジスタ１１３の内容と信号線１２
０のサイクル終了情報に従ってシーケンサ用レジスタ１
１３の次回の保持すべきデータを作成する。
【００８４】シーケンサ用レジスタ１１３の構成方法は
各種考えられるが、もっとも簡単な方法は表１、表２の
アクセスサイクル、すなわちソース領域リード、パタン
領域リード、ディスティネーション領域リード、および
ディスティネーション領域ライトのそれぞれに対して１
ビットずつのレジスタを設け、各ビットに優先順位を付
けて１ビットずつ処理してゆく方法である。例えばソー
ス領域リードの優先順位をもっとも高くし、次いでパタ
ン領域リード、ディスティネーション領域リード、ディ
スティネーション領域ライトの順番で処理を行なう４ビ
ットのレジスタでシーケンサを構成した場合を例に説明
する。アクセスサイクル発生器制御レジスタＡ９０に表
１の項番５のアクセスを設定し、リードアクセスでアク
セスサイクル発生器１０を起動すると、動作設定条件検
出部１１０はソース領域リードとディスティネーション
領域リードに相当するレジスタにアクセス発生情報を記
録するためのデータを作成し、そのデータは選択手段１
１２を介してシーケンサ用レジスタ１１３の該当ビット
に記録される。対象領域信号生成部１１５はシーケンサ
用レジスタ１１３の内容を参照し、アクセスを発生すべ
きソース領域リードとディスティネーション領域リード
のうち優先順位の高いソース領域リードを行なうべきと
判断してソース領域を示すコードを対象領域選択信号８
６に出力する。更新条件検出部１１１は信号線１２０に
よる１回のアクセス終了を待ってから前回のシーケンサ
用レジスタ１１３の内容のうちもっとも優先順位の高い
ビットを落として次の記録データを作成する。この場合
はソース領域リードのデータを落としてディスティネー
ション領域リードのアクセス発生情報のみとする。この
データは次のクロックでシーケンサ用レジスタ１１３に
記録され、またアクセス信号生成部１１４も再度起動し
て次のアクセス（ここではディスティネーション領域リ
ード）を行なう。全てのアクセス発生情報がなくなるま
で更新が行なわれ、最後のサイクルの終了と共に信号線
１１７の制御により選択手段１１２が動作設定条件検出
部１１０の出力を選択するようにして今回のアクセス発
生器１０のサイクルを終了する。なおアクセス信号生成
部１１４は１回のアクセス信号の発生毎に応答信号１０
６を受信した後、ＡＮＤ手段１１６に対して応答信号を
出力する。通常ＡＮＤ手段１１６の他の入力は”偽”の
状態となっているが、更新条件検出部１１１は１回の起
動の最後のサイクルを検出し、この最後のサイクルの時
のみ信号線１２１を”真”の状態にすることでアクセス
信号生成部１１４が発生する応答信号を１０５に伝達す
る。上記の例ではディスティネーション領域リードのサ
イクル時に応答信号１０５上に該信号が発生する。
【００８５】次に図１５の連続転送シーケンサ１５を説
明する。連続転送シーケンサ１５は、ライトサイクルの
連続もしくはリードサイクルとライトサイクルの連続の
アクセスサイクルを発生してアクセスサイクル発生器１
０を指定回数起動する。これはＣＰＵ１００の連続した
データ転送命令と同等の動作を行なうものである。ＣＰ
Ｕ１００の命令による連続したデータ転送と連続転送シ
ーケンサ１５によるデータ転送の違いは、後者が表示系
３００を接続するバス１０１、１０２、１０３の転送ス
ピードや、バス１０１、１０２、１０３の制御タイミン
グと表示系３００の制御タイミングの違いを吸収するた
めのタイミング同期化手段（図示せず）によって生じる
タイミングオーバヘッド、すなわち時間損失を無くすと
共に、次に述べるマスクパタン生成部３０５と連動して
水平１ラインの転送における両端のマスク処理を同時に
実行できる効果をもつことである。図３６は連続転送シ
ーケンサ１５の一構成例である。同図において１３１は
カウンタ用レジスタ、１３２はデクリメント手段、１３
０はカウンタ用レジスタ１３１の入力選択手段、１３４
はシーケンス制御部、１３５はアクセス信号作成部、１
３３はＯＲ手段である。このうち、カウンタ用レジスタ
１３１、デクリメント手段１３２、および入力選択手段
１３０をまとめて連続転送カウンタ１４と呼ぶ。また連
続転送シーケンサ１５に入出力する信号線は、ＣＰＵ１
００のデータバス１０３、ＣＰＵ１００のカウンタ用レ
ジスタ１３１に対する書き込み信号、１０４は前述のア
クセスサイクル発生器１０に対するアクセス要求信号
（起動信号）、１０５はアクセスサイクル発生器１０か
らの応答信号、１０７は次に述べるマスクパタン生成部
３０５内のマスクパタンを選択するため、現在連続転送
シーケンサ１５が発生しているサイクルが一回目なの
か、最終回なのか、もしくはそれ以外なのかを示す連続
転送シーケンサ１５のステータス信号である。
【００８６】連続転送用のマスクパタン生成部３０５
は、連続転送シーケンサ１５の一回目の書き込み転送時
および最終回の書き込み転送時にそれぞれ指定のビット
マスクパタンを、また一回目と最終回の間の書き込み転
送時には全ビットの書き込みを許可するビットマスクパ
タンを生成してこれを外部データとし、データ操作部３
０６のデータ構造変換器５８を介してビットマスク制御
部に与える。連続転送シーケンサ１５の一回目の書き込
み転送時のビットマスクパタンは図７における第一の描
画許可レジスタ４７に、また最終回の書き込み転送時の
ビットマスクパタンは第二の描画許可レジスタ４８にあ
らかじめ設定しておく。
【００８７】図３６のシーケンス制御部１３４はカウン
タ用レジスタ１３１の出力線１３６を入力データとして
ＯＲ手段１３３が出力するクロック信号で動作する。シ
ーケンス制御部１３４の具体的な状態遷移の制御例は例
えば図２８（ａ）および（ｂ）に示すようなものであ
る。同図（ａ）はソースもしくはパタン領域のデータ先
読みをしない場合、そして同図（ｂ）はソースもしくは
パタン領域のデータ先読みをする場合の制御例である。
ソースもしくはパタンの開始位置の位相とディスティネ
ーションの開始位置の位相との相関関係により、初めの
一回のリード／ライトのときだけ、リードを２回行なわ
ねばならないことがある。これはソースもしくはパタン
のデータをバッファレジスタＳ２もしくはバッファレジ
スタＰ３だけでなく、あらかじめマージレジスタＳ７も
しくはマージレジスタＰ８にも読み込み、ライトデータ
に欠けがないようにするための処理である。先読みをす
る、しないの判断は、ＣＰＵ１００がしてもよいし、位
相関係を比較して判断する手段を設けてもよい。図２８
（ａ）のデータの先読みをしない場合には、空き９０
０、第１回９０１、中間９０２、そして最終回９０３の
４つの状態が存在する。状態・空き９００以外の３状態
では、連続転送シーケンサ１５がライトの連続を指示さ
れたときは一回のライトサイクル毎に状態を更新し、リ
ード・ライトの連続を指示されたときは一回のリードサ
イクルとライトサイクルの組ごとに状態を更新する。具
体的には連続転送カウンタ１４のカウントダウンの方法
を工夫することによりライトの連続、リード・ライトの
連続を切り替えることができる。例えばカウンタ用レジ
スタ１３１がビット０（ＬＳＢ）からビットｎ（ＭＳ
Ｂ）の計ｎ＋１ビットとしたとき、最下位のビット０を
リードとライトの識別ビットとする。そしてそのビット
の値が”０”のときはライト、”１”のときはリードと
定義する。またカウンタ用レジスタ１３１のビット１を
新たにＬＳＢとしたビット１からビットｎまでの計ｎビ
ットを出力線１３６としてシーケンス制御部１３６に与
える。初期状態においてビット０の値を”０”とし、デ
ータバス１０３によるカウンタ用レジスタ１３１への書
き込み時には必ず”０”が書かれるようにする。
【００８８】このような条件の下、リード・ライトの連
続を指示されたときはデクリメント手段１３２で１ずつ
カウントダウンすることによりリード・ライトの順番に
サイクルを発生するだけでなく、リード・ライトの２回
のサイクルでシーケンス制御部１３４へのカウント値が
変化する。またライトの連続を指示されたときはデクリ
メント手段１３２で２ずつカウントダウンすることによ
りライトの連続サイクルが発生し、かつ１回のライトサ
イクルでシーケンス制御部１３４へのカウント値が変化
する。以上の方法でライトの連続やリード・ライトの連
続サイクルを切り替えて発生することができるが、この
ほかにも別の手段（図３６と異なる手段）で上記と同じ
動作をさせることができる。例えばライトの連続のとき
はシーケンス制御部１３４が１回起動信号１３７によっ
てアクセス信号作成部１３５を起動するごとに１回カウ
ントダウンし、リード・ライトの連続のときはアクセス
信号作成部１３５を２回起動するごとに１回カウントダ
ウンするようにしてもよい。また、状態・第１回９０１
の時にライトとなると、第一の描画許可レジスタ４７の
内容をマスクパタンとして選択するよう、ステータス信
号１０７を介して制御を行なう。状態・中間９０２の時
にライトとなると、全ビットの書き込みを許可するビッ
トマスクパタンをマスクパタンとして選択するよう、ス
テータス信号１０７を介して制御を行なう。そして状態
・最終回９０３の時にライトとなると、第二の描画許可
レジスタ４８の内容をマスクパタンとして選択するよ
う、ステータス信号１０７を介して制御を行なう。状態
・空き９００は連続転送シーケンサ１５（厳密にはシー
ケンス制御部１３４。以下同じ）が動作していないとき
の状態を示す。これは初期状態として経路９０５によっ
てこの状態になり、以後連続転送シーケンサ１５に起動
がかかるまで経路９０６によりこの状態に留まる。連続
転送シーケンサ１５に起動がかかると経路９０７によっ
て状態・第１回９０１になる。図３６の場合、起動はＣ
ＰＵ１００が連続転送カウンタ１４（厳密にはカウンタ
用レジスタ１３１）に転送回数に相当する値を書き込む
ことによって行なう。連続転送シーケンサ１５による指
定転送回数が１回の時は経路９０８により状態・空き９
００に戻る。連続転送シーケンサ１５による指定転送回
数が２回の時は経路９０９により状態・最終回９０３に
遷移する。また指定転送回数が３回以上の時は経路９１
０により状態・中間９０２に遷移する。状態・中間９０
２では残りの転送回数が１回になるまで経路９１１によ
って状態・中間９０２に留まり、転送回数が１回になる
と経路９１２により状態・最終回９０３に遷移する。状
態・最終回９０３では１回転送が終了すると経路９１３
により状態・空き９００に戻る。
【００８９】次にデータの先読みをする場合を説明す
る。図２８（ｂ）のデータの先読みをする場合には、先
読み９０４という状態が増えて計５つの状態が存在す
る。図２８（ａ）と異なるのは初期状態として状態・空
き９００となった後、連続転送シーケンサ１５に起動が
かかると経路９１４によって状態・先読み９０４に遷移
することである。状態・先読み９０４は、ソースもしく
はパタン領域に対するリードサイクルを発生させること
が目的である。連続転送シーケンサ１５がこの状態の時
にはアクセスサイクル発生器制御レジスタＡ９０の代わ
りにアクセスサイクル発生器制御レジスタＢ９１を選択
してからアクセスサイクル発生器１０に対してリードサ
イクルを発生する（図２９参照）。前述のようにアクセ
スサイクル発生器制御レジスタＢ９１は先読み動作時に
ソース、パタンのいずれを読むかを指定するためのレジ
スタなので、これに指定するのは表１の項番１から項番
３までのいずれかである。アクセスサイクル発生器制御
レジスタＢ９１が選択されるのは状態・先読み９０４の
ときだけで、その他の場合はもっぱらアクセスサイクル
発生器制御レジスタＡ９０の内容がアクセスサイクル発
生器１０の動作を規定する。先読みが終了すると、経路
９１５により状態・第１回９０１に遷移する。なお、図
３６において状態・先読み９０４のときは連続転送カウ
ンタ１４の更新を図示しない手段でマスクする。これ以
降の動作は上記図２８（ａ）の場合と同じである。この
ように図２８の例では指定転送回数が何回であっても、
一意的に第一の描画許可レジスタ４７の内容、全ビット
の書き込みを許可するビットマスクパタン、そして第二
の描画許可レジスタ４８の内容の３つからマスクパタン
を選択して転送を行なうことができる。
【００９０】以上、図１５の各構成要素を説明したので
次にそれぞれの構成要素、特に連続転送シーケンサ１
５、アクセスサイクル発生器１０、およびメモリ制御部
３０７のそれぞれに内蔵したシーケンサがどのように連
携して動作するかを中心に説明する。図３７は連続転送
シーケンサ１５内のアクセス信号作成部１３４、アクセ
スサイクル発生器１０内のアクセス信号作成部１１４、
およびメモリ制御部３０７に内蔵したシーケンサ１９９
の各シーケンサの状態遷移の相関の一例を示した図であ
る。連続転送シーケンサ１５内のアクセス信号作成部１
３４はアクセスサイクル発生器１０を起動するためのア
クセス要求信号１０４を作成するものである。動作停止
状態の状態番号０から起動信号１３７によって起動され
ると状態番号１、２、３、４、５（いずれも符号なし。
以下図３７の各シーケンサの状態番号も同様）と遷移し
て状態番号５でアクセスサイクル発生器１０からの応答
信号１０５が有効になるのを待つ。応答信号１０５が有
効になると状態番号０に戻り、起動信号１３７が有効で
あれば再度起動する。起動信号１３７をサンプルするの
は状態番号０の時だけである。また図では状態番号１の
時にアクセス要求信号１０４が出力されるように見える
が、実際には状態番号０以外のすべての状態でアクセス
要求信号１０４が出力されている。これは応答待ちの状
態番号５の時にもアクセス要求信号１０４が継続して出
力され続けることを示すので注意していただきたい。
【００９１】アクセスサイクル発生器１０内のアクセス
信号作成部１１４はメモリ制御部３０７に内蔵したシー
ケンサ１９９を起動するためのアクセス要求信号８９を
作成するものである。動作停止状態の状態番号１０から
起動信号１０４（厳密には図３５で説明した信号１１
８）によって起動されると状態番号１１、１２、１３と
遷移して状態番号１３でメモリ制御部３０７に内蔵した
シーケンサ１９９からの応答信号１０６が有効になるの
を待つ。応答信号１０６が有効になると状態番号１４、
１５と遷移して状態番号１０に戻り、起動信号１０４
（信号１１８）が有効であれば再度起動する。起動信号
１０４（信号１１８）をサンプルするのは状態番号０の
時だけである。また応答信号１０６が有効になった後の
状態番号１４のときに応答信号１０５を発生する。但し
厳密には図３５で説明したようにアクセス信号作成部１
１４の応答信号はＡＮＤ手段１１６でマスクされ、アク
セスサイクル発生器１０に指定した表１、表２の項番の
１つ以上のアクセスサイクルのうちの最後のサイクルに
発生したアクセス信号作成部１１４の応答信号のみが応
答信号１０５として連続転送シーケンサ１５内のアクセ
ス信号作成部１３４に伝達される。また図では状態番号
１１の時にアクセス要求信号８９が出力されるように見
えるが、上記で述べたのと同様に実際には状態番号１０
以外のすべての状態でアクセス要求信号８９が出力され
ている。これは応答待ちの状態番号１３の時にもアクセ
ス要求信号１０４が継続して出力され続けることを示す
ので注意していただきたい。
【００９２】シーケンサ１９９はＶＲＡＭ１の制御信号
を作成するものであり、動作停止状態の状態番号２０か
らアクセス要求信号８９によって起動されると状態番号
２１、２２、２３、２４、２５、２６、２７と遷移して
状態番号２０に戻る。この例では８サイクルの固定長の
ステートマシンであるが、６サイクルなどの他のサイク
ル長でも可変長でもよい。このシーケンサの状態番号を
グレイコード（一度に１ビットしか変化しない数の系
列。例えば０、２、３、７、６、４、５、１を３ビット
の２進数で表すと一度に１ビットずつしか変化していな
いことが分かる）で置き換えれば状態番号をデコードす
るだけでＶＲＡＭ１の制御信号等を作ることができる。
ここではシーケンサ１９９は状態番号２０の時のみアク
セス要求信号８９をサンプルて起動し、状態番号２４の
時に応答信号１０６を返すように動作する。
【００９３】上記のような状態遷移の相関関係を持つシ
ーケンサを動作させたときのタイミング的な相関関係の
例を図３８に示す。同図（ａ）はアクセスサイクル発生
器１０を１回のアクセス要求に対して１回のサイクルが
発生するように設定した場合である（例えば表１の項番
１、２、４や表２の項番１）。連続転送シーケンサ１５
内のアクセス信号作成部１３４、アクセスサイクル発生
器１０内のアクセス信号作成部１１４、およびメモリ制
御部３０７に内蔵したシーケンサ１９９は１クロックず
つ遅れながら起動してゆくが、シーケンサ１９９からの
応答信号１０６がアクセス信号作成部１１４およびアク
セス信号作成部１３４の待ち状態を次々に解除し、アク
セス信号作成部１３４は２回目のアクセスに入る。その
アクセス要求は再びシーケンサ１９９に達してＶＲＡＭ
１に対する２回目のアクセスを行なう。以後のアクセス
も同様の手順で実行する。このタイミングで着目してい
ただきたいのはシーケンサ１９９が状態番号２０で待ち
のループに入らずに連続して起動していることである。
次に図３８（ｂ）はアクセスサイクル発生器１０を１回
のアクセス要求に対して２回のサイクルが発生するよう
に設定した場合である（例えば表１の項番３、５、６や
表２の項番２）。１回目のアクセスでは上記と同様に連
続転送シーケンサ１５内のアクセス信号作成部１３４、
アクセスサイクル発生器１０内のアクセス信号作成部１
１４、およびメモリ制御部３０７に内蔵したシーケンサ
１９９は１クロックずつ遅れながら起動してゆく。同図
（ａ）と異なるのはアクセスサイクル発生器１０で連続
転送シーケンサ１５が発生した１回のアクセスを２回に
拡張してその最後のサイクル時に応答信号１０５を返す
ことである。この場合も連続転送シーケンサ１５の２回
目のアクセス要求はシーケンサ１９９を待たせることな
く起動している。ところで図１５に示すようにメモリ制
御部３０７は表示制御部３０１からの要求による表示読
みだしやＶＲＡＭ１のリフレッシュなどを行なうため
に、しばしばアクセスサイクル発生器１０などの描画の
ためのアクセスと競合する。図３８（ｃ）はそうした表
示読みだしやリフレッシュ（図ではＶＣ＃７で表示）に
よってアクセスサイクル発生器１０のアクセス要求が待
たされる例である。連続転送シーケンサ１５内のアクセ
ス信号作成部１３４によって起動されたアクセスサイク
ル発生器１０内のアクセス信号作成部１１４がメモリ制
御部３０７に内蔵したシーケンサ１９９を起動しようと
したときにはすでにシーケンサ１９９は起動しており、
該アクセス（ＶＣ＃７）終了後にアクセス信号作成部１
１４からのアクセス要求を受け入れている。この場合も
シーケンサ１９９の動作に着目すると無駄のない動作に
なっている。このように無駄のない連続したアクセスを
行なうための条件は、上位のシーケンサの最小状態遷移
数が自分より下位のシーケンサの最小状態遷移数と同じ
かそれより少ないこと、自分より下位のシーケンサから
の応答信号を認識した後で自分より上位のシーケンサに
応答信号を返すこと、最下位のシーケンサは自分が動作
停止状態になったときもしくは動作停止状態になる前に
自分に対するアクセス要求が生じるように前もって応答
信号を返すことである。
【００９４】ここで比較のために従来のようにＣＰＵ１
００のアクセス要求１０１によってアクセスサイクル発
生器１０を起動した場合の動作タイミングを図３９を用
いて説明する（図１５において選択手段３１１により連
続転送シーケンサ１５の代わりにＣＰＵ１００のアクセ
ス要求信号１０１をアクセスサイクル発生器１０に伝達
すればよい）。図３９において１０１はＣＰＵ１００の
アクセス要求信号である。実際にはこのアクセス要求信
号を１９３のようにアクセスサイクル発生器１０などの
シーケンサを駆動するクロックで同期化してからアクセ
スサイクル発生器１０に与える必要がある。同期化とは
周波数や位相の異なるクロックで動作している二つのシ
ステムにおいて第一のシステムの信号を第二のシステム
で用いるときに該信号を第二のシステムのクロックで二
回たたく（２段のシフトレジスタを通す）ことをいい、
システムの安定な動作のためには必須の処理である。こ
のときに同期化による同期損失１９０を生じる。またア
クセスサイクル発生器１０内のアクセス信号作成部１１
４が応答信号を返した後、ＣＰＵ１００のアクセス要求
信号１０１が終了するまでと次のアクセスが生じるまで
のそれぞれに対してウエイト損失１９１と再起動損失１
９２が発生する。パーソナルコンピュータなど従来機種
との互換性が重要な情報処理機器ではアクセス要求１０
１などのバス信号のタイミングを変更することは互換性
を維持するうえで致命的なことであるためこれらの損失
は必ず発生すると考えてよい。この結果、同図ではオー
バヘッド２７を生じている。本発明は原理的にこのよう
なオーバヘッド２７を発生しない構成であるため、今後
の技術の進歩によってシーケンサ１９９に相当するアク
セスサイクルを短くできればそれに比例して描画処理全
体を高速化できる効果がある。また図３８から明らかな
ように、本発明によれば、発明が解決しようとする課題
で述べた数２、数３、数４、数５のソース、パタン、デ
ィスティネーションなどのビットブロック転送における
オペランドの違いは単にＶＲＡＭ１へのアクセス回数の
違いに帰着できるので、以上の構成要素で本発明の第一
の目的である数２、数３、数４、数５においてパラメー
タｍの値を一定にできるビットブロック転送描画装置を
実現することができる。
【００９５】１．２ 第二の実施例 ビットブロック転送における本発明の第二の実施例を図
１から４で説明する。図１は、画像情報を格納するＶＲ
ＡＭ１がプレン構成になっており、全プレンに対し複数
画素を同時に読み書きする表示系のあるプレン１におい
てＶＲＡＭ１のデータを一時保持するバッファレジスタ
Ｓ２、バッファレジスタＰ３、バッファレジスタＤ４
と、同時に操作できる画素数をワードとしたときに転送
元ワードと転送先ワードのワード内で描画位置がずれて
いる場合にそのずれを補正するシフタＳ５、シフタＰ６
と、該シフタを利用した場合にシフトされて転送先ワー
ドに描画されなかったデータをつぎのワードの転送で描
画できるようにデータを保持するマージレジスタＳ７、
マージレジスタＰ８と、バッファレジスタＳ２、バッフ
ァレジスタＰ３、バッファレジスタＤ４の値をそれぞれ
ソース、パタン、ディスティネーションの３入力とする
３値ラスタ演算器９と、ＣＰＵ１００からのＶＲＡＭ１
のアクセスサイクルを複数のアクセスに拡張するアクセ
スサイクル発生器１０と、ＶＲＡＭ１上のソース領域、
パタン領域、ディスティネーション領域の各アドレスを
生成するアドレス発生器３０８内部のアドレス発生部１
１、１２、１３と、本発明の一つである連続転送カウン
タ１４を含む連続転送シーケンサ１５で構成されたビッ
トブロック転送支援装置を示している。ＶＲＡＭ１が複
数のプレン構造を持つ場合は上記のデータ操作部３０６
がそれぞれのプレンに対応してプレンの枚数分存在す
る。
【００９６】ここで図２のようにＶＲＡＭ１のあるプレ
ン１の表示領域内のソース領域１６とディスティネーシ
ョン領域１７とパタン領域１８の３値ラスタ演算を行い
その結果をディスティネーション領域１７に書き込む場
合を例にとり、全体の基本動作を説明する。図３および
図４は図２のビットブロック転送処理のタイミングチャ
ートを示したものである。図３はＣＰＵ１００のデータ
転送命令でアクセスサイクル発生器１０を起動した従来
の転送起動方式の場合、図４は連続転送シーケンサ１５
で起動した本発明による転送起動方式の場合である。両
者の違いはオーバヘッド２７の有無である。この違いを
除けば両者の動作手順は同じであるのでまず図３を用い
て説明する。アクセスサイクル発生器１０は、図３のよ
うにＣＰＵ１００からの１回のＶＲＡＭリードサイクル
１９をＶＲＡＭアクセスサイクルに同期化して起動信号
とし、ソース領域リードサイクル２０、ディスティネー
ション領域リードサイクル２１、パタン領域リードサイ
クル２２の最大３回のＶＲＡＭリードサイクルに拡張
し、ＣＰＵからのＶＲＡＭライトサイクル２３に合わせ
て３値ラスタ演算器９の演算結果をＶＲＡＭ１に書き込
むＶＲＡＭライトサイクルを発生する。このことは前述
の第一の実施例の表１および表２で説明したとおりであ
る。
【００９７】また図１では、ＣＰＵ１００からＶＲＡＭ
１のリードサイクル２４が入るとアクセスサイクル発生
器１０は、アドレス発生器３０８を構成する各領域の転
送対象ワードのアドレスを保持しているアドレス発生部
１１、１２、１３の中から、アドレス切換器２５でソー
スアドレス発生部１１を選択しソースアドレス発生部１
１が示すアドレスのＶＲＡＭ１からデータを読み出しバ
ッファレジスタＳ２に格納しソースアドレス発生部１１
のアドレスを更新する。引き続きアクセスサイクル発生
器１０がアドレス切換器２５でアドレス発生器３０８内
部のディスティネーションアドレス発生部１３を選択し
ディスティネーションアドレス発生部１３が示すアドレ
スのＶＲＡＭ１からデータを読み出しバッファレジスタ
Ｄ４に格納する。さらに必要があればアクセスサイクル
発生器１０がアドレス切換器２５でアドレス発生器３０
８内部のパタンアドレス発生部１２を選択しパタンアド
レス発生部１２が示すアドレスのＶＲＡＭ１からデータ
を読み出しバッファレジスタＤ３に格納しパタンアドレ
ス生成部１２のアドレスを更新する。この最大３回のＶ
ＲＡＭ１からのデータ読み出しを図３のようにＣＰＵ１
００のＶＲＡＭリードサイクル１回分として行う。その
後バッファレジスタＳ２とマージレジスタＳ７の内容を
合せてシフトした結果と、バッファレジスタＰ３とマー
ジレジスタＰ８の内容を合せてシフトした結果と、バッ
ファレジスタＤ４の内容を３値ラスタ演算器９に入力
し、得られた結果をＣＰＵ１００からのＶＲＡＭライト
サイクル２６に合せ、アドレス発生器３０８内部のディ
スティネーションアドレス発生部１３のアドレスを用い
てＶＲＡＭ１に書き込み、ディスティネーションアドレ
ス発生部１３のアドレスを更新する。以上で１ワードの
データ転送が終了する。このようにＣＰＵ１００からの
リード／ライトサイクルの繰返しで領域の転送を行うの
が従来の転送起動方式である。
【００９８】これに本発明の１つである、１ラスタ内の
転送ワード数を管理する連続転送カウンタ１４と連続転
送シーケンサ１５を設け、これらがＣＰＵ１００の代わ
りにＶＲＡＭ１を構成するメモリ素子のアクセスサイク
ルに合ったリード／ライトサイクルを発生させることに
より図３のようなＣＰＵ１００のアクセスサイクルとＶ
ＲＡＭ１のアクセスサイクルの同期化などのオーバーヘ
ッド２７を無くすことができ、図４のように同一ラスタ
上の転送が途切れること無く効率良く行える。この連続
転送シーケンサ１５は、ＣＰＵ１００によりアドレス発
生器３０８内部の各アドレス発生部を設定した後、転送
ワード数を連続転送カウンタ１４に設定することにより
起動がかかるようにする。
【００９９】１．３ 第三の実施例 図５は本発明の１つであるアドレス加算ポート２８、２
９、３０をアドレス生成部内のソースアドレスレジスタ
３１、パタンアドレスレジスタ３２、ディスティネーシ
ョンアドレスレジスタ３３に設けたビットブロック転送
における本発明の第三の実施例の構成を示したものであ
る。図６のようにソース領域３４のデータをディスティ
ネーション領域３５に転送する場合を例に取り動作を説
明する。ソースアドレスレジスタ３１には転送元先頭ラ
スタ３６の先頭ワード３７のアドレスを設定し、ソース
オフセットレジスタ３８には＋１を設定する。またディ
スティネーションアドレスレジスタ３３には転送先先頭
ラスタ３９の先頭ワード４０のアドレスを設定し、ディ
スティネーションオフセットレジスタ４１には＋１を設
定する。また図示していないがパタンが必要な場合はパ
タンアドレスレジスタ３２にはパタン領域先頭ラスタの
先頭ワードのアドレスを設定し、パタンオフセットレジ
スタ４２には＋１を設定する。ソース領域３４のリード
が終了するたびにソースアドレスレジスタ３１の値にソ
ースオフセットレジスタ３８の値を加えそれを新たなソ
ースアドレスレジスタ３１の値とし、パタン領域のリー
ドが終了するたびにパタンアドレスレジスタ３２の値に
パタンオフセットレジスタ４２の値を加えそれを新たな
パタンアドレスレジスタ３２の値とし、ディスティネー
ション領域へのライトが終了するたびにディスティネー
ションアドレスレジスタ３３の値にディスティネーショ
ンオフセットレジスタ４１の値を加えそれを新たなディ
スティネーションアドレスレジスタ３３の値とし、ラス
タ方向にワード４３、４４．．．と転送を行う。
【０１００】従来技術では、ラスタ３６内の転送対象ワ
ード全てが転送し終わると次のラスタ４５の先頭ワード
４６のアドレス値をソースアドレスレジスタ３１に設定
し直し、同様にディスティネーションアドレスレジスタ
３３も設定し直していた。この方法ではソースアドレス
レジスタ３１を読みだして１ラスタのアドレス増加分を
加えてソースアドレスレジスタ３１に設定し直すか、各
ラスタの転送対象先頭ワードのアドレスと１ラスタのア
ドレス増加分を制御プログラム側が管理する必要があっ
た。つまり、各ラスタの転送領域先頭アドレスを求める
ために、現在のラスタの転送領域先頭アドレスと次のラ
スタの転送領域先頭アドレスまでの増分を制御プログラ
ム側で保持し、次のラスタの転送領域先頭アドレスを計
算した後にアドレス保持レジスタの値を設定しなおす必
要がある。また、ＶＲＡＭ１の容量拡大によりアドレス
空間が増え１回では設定できない場合が出てくる。例え
ば２０４８×１０２４ドットのビットマップ空間を持つ
ＶＲＡＭ１をアクセスするには、１ワードを１６ビット
としても１７ビットのアドレスが必要になり１６ビット
幅のデータバスを持つ装置では２回の設定が必要にな
る。このような制御レジスタ類の設定回数を減らすため
には制御プログラム側でもＶＲＡＭ１上の転送対象ワー
ドのアドレスを保持し変更必要な下位の値のみ設定する
など方法を取る必要がある。一方、あるラスタの転送終
了時のアドレスから次のラスタの転送対象先頭アドレス
への変位は大きくない。この変位は１６ビットの値で収
まる場合がほとんどである。そこでアドレス加算ポート
２８、２９、３０を設けたことにより描画制御プログラ
ムで各ラスタの転送対象最初のワードのアドレスを保持
する必要が無く、あるラスタの転送対象最後のワードの
アドレスから次のラスタの転送対象最初のワードのアド
レスとの差のみを保持し加算ポートを通してアドレス生
成部内のソースアドレスレジスタ３１、パタンアドレス
レジスタ３２、ディスティネーションアドレスレジスタ
３３を更新することにより制御レジスタ類の設定回数を
減らすことができる。また、図５には、各アドレス発生
部１１、１２、１３にそれぞれ２個の加算器６０がある
が、図１３のようにデータ経路を工夫し共用することも
できる。図１３のデータ経路切替器６１は、通常アドレ
ス変位レジスタ側になっており、アドレス加算ポート使
用時にアドレス加算ポート側に切替わる。
【０１０１】１．４ 第四の実施例 図７は図１のビットブロック転送支援装置に同一ラスタ
内の最初と最後のワード内の描画許可領域を示す第一の
描画許可レジスタ４７および第二の描画許可レジスタ４
８を設けたビットブロック転送における本発明の第四の
実施例の構成を示している。（この部分は図１５におけ
るマスクパタン生成部３０５に相当する。）これは、図
８のようにＶＲＡＭ１上のある同一ラスタ上の複数ワー
ドを別のラスタに転送する場合、最初のワードは第一の
描画許可レジスタ４７で指示されたビット４９に、最後
のワードは第二の描画許可レジスタ４８で指示されたビ
ット５０にのみ書込まれるように、第一および第二の描
画許可レジスタ４７、４８の内容をＶＲＡＭ１のビット
マスクデータとして用いる。最初と最後のワード以外の
中間のワードのビットマスクデータはＦＦＦＦ（１６
進）の固定値を用いる。この値はすべてのビットの書き
込みを許可するという意味である。これによりワード単
位でリード／ライトを行う表示用メモリを持つ装置にお
いてもドット単位の矩形の転送が行えるようになる。い
つ第一および第二の描画許可レジスタ４７、４８と最初
と最後のワード以外の中間のワードのビットマスクデー
タを切り替えるかは連続転送シーケンサ１５の状態に依
存する。この切り替えの状態制御については後述のビッ
トブロック転送における本発明の第七の実施例（１．
７）で詳細に説明する。次に述べる第五の実施例の図９
についても切り替えの状態制御については第七の実施例
を参照していただきたい。
【０１０２】１．５ 第五の実施例 課題の項で述べた数２、数３、数４、数５において、さ
らにパラメータｂの値を０にするためには上記の構成要
素を２次元の領域に対しても動作できるようにすればよ
い。矩形の転送に必要なラスタ単位に、アドレスを管理
するレジスタの更新を自動化し２次元の矩形領域の転送
を一連の処理として実行するためには、例えば本実施例
のように第２の連続転送カウンタ５１と先頭アドレスレ
ジスタ５２、５３、５４とラスタアドレスレジスタ５
５、５６、５７を設けることにより達成できる。図９は
第２の連続転送カウンタ５１を設けた構成を示してい
る。また図１０は図９におけるアドレス発生器３０８の
内部の構成例で、先頭アドレスレジスタ５２、５３、５
４及びラスタアドレスレジスタ５５、５６、５７を設け
た構成を示している。この第２の連続転送カウンタ５１
は転送ラスタ数を管理し１ラスタ上の転送が終了すると
アドレス発生器３０８内の先頭アドレスレジスタ５２、
５３、５４の値と１ラスタ内のワード数を保持するラス
タアドレスレジスタ５５、５６、５７の値をそれぞれ加
え次のラスタの転送対象領域の先頭ワードのアドレスを
算出し先頭アドレスレジスタとソースアドレスレジスタ
３１、パタンアドレスレジスタ３２、ディスティネーシ
ョンアドレスレジスタ３３の値を更新する。また、先頭
アドレスレジスタ５２、５３、５４に値を設定するとソ
ースアドレスレジスタ３１、パタンアドレスレジスタ３
２、ディスティネーションアドレスレジスタ３３にも同
じ値が設定されるようにする。これにより第一および第
二の描画許可レジスタ４７、４８とアドレス発生器３０
８内の先頭アドレスレジスタ５２、５３、５４とラスタ
アドレスレジスタ５５、５６、５７と同一ラスタ内の転
送ワード数と転送ラスタ数をそれぞれ第１の連続転送カ
ウンタ１４と第２の連続転送カウンタ５１に設定するこ
とで２次元の矩形領域転送が行える。また、ラスタアド
レスレジスタ５５、５６、５７は一度初期化してしまえ
ばＶＲＡＭ１の構成や表示画面のビットマップ構成が変
わらない限り再設定の必要はない。また、図１０には、
アドレス発生器３０８内の各アドレス発生部１１、１
２、１３にそれぞれ３個の加算器６０があるが、図１４
のようにデータ経路を工夫し共用することもできる。
【０１０３】図１４のデータ経路切替器６２は通常ソー
スオフセットレジスタ３８側になっており、データ経路
切替器６３は通常ソースアドレスレジスタ３１側になっ
おり、ソースアドレスレジスタ３１のみ更新される。ア
ドレス加算ポート使用時にデータ経路切替器６２がアド
レス加算ポート側に切替わり、データ経路切替器６３は
ソースアドレスレジスタ３１側のままでソースアドレス
レジスタ３１のみ更新される。各ラスタの転送対象領域
先頭アドレス更新時にデータ経路切替器６２がラスタア
ドレスレジスタ側に切替わり、データ経路切替器６３が
先頭アドレスレジスタ側に切替わり、ソースアドレスレ
ジスタ３１と先頭アドレスレジスタが更新される。パタ
ンアドレスレジスタ３２、ディスティネーションアドレ
スレジスタ３３についても同様である。また、第三の実
施例で説明したアドレス加算ポートを用いて１ラスタ単
位で領域転送をするデバイスドライバプログラムに適合
しやすい２次元の矩形領域転送を実現することもでき
る。この場合、先頭アドレスレジスタは使用しない。あ
るラスタの転送が終了したときにその時のソースアドレ
スレジスタ３１等の値と次のラスタの転送対象部分の先
頭アドレスとの相対値をアドレス加算ポートを用いてソ
ースアドレスレジスタ３１等に加えていたものを、該相
対値をラスタアドレスレジスタに設定しておきあるラス
タの転送が終了したときにソースアドレスレジスタ３１
等に加え自動的に更新することで実現できる。
【０１０４】１．６ 第六の実施例 図１１は、制御プログラム側のデータ構造とＶＲＡＭ１
側のデータ構造を仲介する、データ構造変換器５８、５
９を設けたビットブロック転送における本発明の第六の
実施例である。図１１は、図１の第二の実施例のビット
ブロック転送支援装置にデータ構造変換器５８、５９を
設けた構成であるが、本発明で述べる他の全ての実施例
にデータ構造変換器５８、５９を設けた構成であっても
良い。データ構造は応用プログラム毎に違い、大別して
図１２のような３種類がある。図１２の（ａ）は１６ビ
ットを１ワードとし１６ビット幅の主記憶等に格納され
ているあるプレンのあるラスタの情報を示している。こ
れをＶＲＡＭ１に展開する方法として図１２の（ｂ）の
ようにビットの並びはそのままでバイト単位で展開する
方法と図１２の（ｃ）のようにビットの並びはそのまま
でワード単位で展開する方法と図１２の（ｄ）のように
左から右へビット、アドレス共に増加する展開法の３種
類がある。それぞれ画面に表示されたときのイメージと
主記憶に格納されているときのイメージは異なる。そこ
で本発明の１つである、バイトスワップ、ワードミラー
機能を持つデータ構造変換器５８、５９を設け応用プロ
グラムによるデータ構造の違いを吸収する。バイトスワ
ップとは、図１２の（ａ）のようなデータをワードでア
クセスし上位バイトと下位バイトを入れ替え図１２の
（ｂ）のデータ構造に合せる機能を指し、ワードミラー
とは、図１２の（ａ）のようなデータをワードでアクセ
スしビットの並びを逆にして図１２の（ｄ）のデータ構
造に合せる機能を指す。データ構造変換器５８は、主記
憶２００等のメモリからＶＲＡＭ１へのデータ転送用で
あり、データ構造変換器５９は、ＶＲＡＭ１から主記憶
２００等のメモリへのデータ転送用である。
【０１０５】１．７ 第七の実施例 次に二次元のビットブロック転送を行なうための本発明
の第七の実施例を説明する。図２９は二次元の領域に対
するビットブロック転送を行なう部分を抜き出した制御
部の一ブロック図である。図１５の全体構成図に対し
て、第二の連続転送シーケンサ８７およびラスタカウン
タ５１と、連続転送カウンタ１４に書き込んだ値のコピ
ーを保持するカウント値保持レジスタ９２を設け、さら
にアドレス発生器３０８が二次元的にアドレスを発生で
きるようにした構成である。またアクセスサイクル発生
器１０内部には、前述の読み出し要求、あるいは書き込
み要求があったときに表１および表２のどの項番の動作
をさせるかを指定するアクセスサイクル発生器制御レジ
スタＡ９０と、先読み動作時にソース、パタンのいずれ
を読むかを指定するためのアクセスサイクル発生器制御
レジスタＢ９１とがある。
【０１０６】図３０は図２９のアドレス発生器３０８の
具体的な構成を示したものである。同図においてアドレ
ス発生器３０８内部の点線で囲んだ二つの部分が以前説
明した実施例と異なる部分である。ここで７０はソース
領域加算値レジスタ、７１はパタン領域加算値レジス
タ、７２はディスティネーション領域加算値レジスタ、
７３はパタン長レジスタ、７４はパタン開始アドレスレ
ジスタ、７５は繰り返しパタンの終了アドレスを求める
ための加算器、７６は加算器７５で求めた繰り返しパタ
ンの終了アドレスと現在のパタンアドレスレジスタ３２
の値を比較する比較器、７７はパタンアドレスレジスタ
３２の入力データを選択する選択回路７９を制御する制
御手段である。以下動作を説明するにあたり、各レジス
タのパラメータの意味は図３１を参照しながら説明す
る。図３１は二次元ビットブロック転送時にＶＲＡＭ１
上のソース領域１６、ディスティネーション領域１７、
およびパタン領域１８ａ、ｂ、ｃに対して上記各レジス
タの値がそれぞれどのような意味を持つかを示したもの
である。
【０１０７】図２９のラスタカウンタ５１にはあらかじ
め垂直方向何ラスタの転送をするかのラスタ数を書き込
んでおく。次に連続転送シーケンサ１５に対して領域の
水平１ライン分のワード数を書き込むと、その値は連続
転送カウンタ１４とカウント値保持レジスタ９２に書き
込まれる。この書き込みを契機に連続転送シーケンサ１
５は定められた回数の連続アクセスを発生する。
【０１０８】ソース領域１６はソースアドレスレジスタ
３１の値によってポイントする。連続転送シーケンサ１
５によるリードアクセスがアクセスサイクル発生器１０
によって拡張され、ソース領域１６に対するリードアク
セスとなると、ソースアドレスレジスタ３１の値による
ＶＲＡＭ１のリードが行なわれ、読みだした値はＶＲＡ
Ｍ１の各プレンに対応するバッファレジスタＳ２（およ
び以前のバッファレジスタＳ２の値はマージレジスタＳ
７）に格納する。そのソース領域１６に対するリードア
クセスが終了すると、ソースアドレスレジスタ３１の値
とソースオフセットレジスタ３８の値は加算器８３によ
って加算され、加算結果はソース領域１６の次のアドレ
スとしてソースアドレスレジスタ３１に再格納する。図
３１ではソースアドレスレジスタ３１が示すアドレス値
が右方向に移動する例を示してあるがソースオフセット
レジスタ３８の値によっては左方向にも移動できる（実
際には上下方向にも移動できるが二次元のビットブロッ
ク転送では左右の移動について説明する。後述のディス
ティネーションオフセットレジスタ４１についても同
じ）。
【０１０９】こうして連続転送シーケンサ１５による一
連の転送が最終回になるとソースアドレスレジスタ３１
の値はソース領域１６の右端に達するが、このとき第二
の連続シーケンサ８７の状態を示す信号線９７がアクテ
ィブを示すときはソース領域加算値レジスタ７０の値を
選択手段８２を介して加算器８３に与え、ソースアドレ
スレジスタ３１の値を図３１のように次の転送ラスタの
左端に移動する。現在のラスタの右端から次のラスタの
左端までのオフセット値はあらかじめソース領域加算値
レジスタ７０に書き込んでおく。先にソースオフセット
レジスタ３８の設定値で述べたのと同様に、右端から左
端の上下ラスタ、左端から右端の上下ラスタへの移動は
ソース領域加算値レジスタ７０にどのような値を設定す
るかにより、自由に指定できる（後述のパタン領域加算
値レジスタ７１およびディスティネーション領域加算値
レジスタ７２への設定値についても同じ）。
【０１１０】次にパタン領域について説明する。パタン
領域１８はパタンアドレスレジスタ３２の値によってポ
イントする。連続転送シーケンサ１５によるリードアク
セスがアクセスサイクル発生器１０によって拡張され、
パタン領域１８に対するリードアクセスとなると、パタ
ンアドレスレジスタ３２の値によるＶＲＡＭ１のリード
が行なわれ、読みだした値はＶＲＡＭ１の各プレンに対
応するバッファレジスタＰ３（および以前のバッファレ
ジスタＰ３の値はマージレジスタＰ８）に格納する。そ
のパタン領域１８に対するリードアクセスが終了する
と、パタンアドレスレジスタ３２の値とパタンオフセッ
トレジスタ４２の値は加算器８３によって加算され、加
算結果はパタン領域１８の次のアドレスとしてパタンア
ドレスレジスタ３２に再格納する。図３１ではパタン領
域１８として三通りの代表的な例を示した。以下これを
説明する。
【０１１１】パタン領域１８ａは各ラスタ毎に１ワード
長の繰り返しパタンを画面垂直下方向に向かって格納し
た場合である。この場合はパタンデータの読み込みは１
ラスタの転送処理に一回だけである。そこで転送サイク
ルを規定するアクセスサイクル発生器制御レジスタＡ９
０には表１の項番２、３、６および７以外の設定を行な
い、先読みサイクルを規定するアクセスサイクル発生器
制御レジスタＢ９１には表１の項番１あるいは２のいず
れかを設定する。この設定により、パタンアドレスレジ
スタ３２を用いたリードアクセスは毎水平転送のはじめ
の先読みサイクルにおける１回（したがってパタンアド
レスレジスタ３２の更新も毎水平転送に１回）だけとな
る。これらの設定は後述のパタン領域１８ｂを対象とし
たビットブロック転送においても同様である。パタン開
始アドレスレジスタ７４にはパタンの開始アドレス７４
ａを格納しておく。次に参照すべきパタンのアドレス３
２ａはパタンアドレスレジスタ３２に格納しておく。パ
タンオフセットレジスタ４２にはパタンアドレスレジス
タ３２の内容に加算すると図において一つ下のアドレス
になるような値を設定する。この値をαとし、パタンの
個数をβとすると、パタン長レジスタ７３にはαとβを
掛けた値７３ａを設定する。パタンの開始アドレス７４
ａと値７３ａを加算器７５で加算すると、パタン領域１
８ａの最終アドレスを得る。この最終アドレスとパタン
アドレスレジスタ３２の値を比較器７６で比較し、パタ
ンアドレスレジスタ３２の値が最終アドレスに達してい
なければ制御手段７７で加算器８３の出力（パタンアド
レスレジスタ３２の値とパタンオフセットレジスタ４２
の値を加算したもの）を選択してパタンアドレスレジス
タ３２の更新値とし、パタンアドレスレジスタ３２の値
が最終アドレスに達したときは制御手段７７でパタン開
始アドレスレジスタ７４の値を選択してパタンアドレス
レジスタ３２の更新値とする。以上のように画面垂直下
方向に向かって格納した繰り返しパタン領域１８ａの読
み込みは、領域の最終のアドレスに達すると読みだしの
ポインタが再びパタン開始アドレスに戻るので、ラスタ
カウンタ５１の設定値と独立に繰り返しパタンを定義で
きる。
【０１１２】パタン領域１８ｂは各ラスタ毎に１ワード
長の繰り返しパタンを画面水平右方向に向かって格納し
た場合である。パタン開始アドレスレジスタ７４にはパ
タンの開始アドレス７４ｂを格納しておく。次に参照す
べきパタンのアドレス３２ｂはパタンアドレスレジスタ
３２に格納しておく。パタンオフセットレジスタ４２に
はパタンアドレスレジスタ３２の内容に加算すると図で
一つ右のアドレスになるような値を設定する。この値を
γとし、パタンの個数をβとすると、パタン長レジスタ
７３にはγとβを掛けた値７３ｂを設定する。ここでは
γの値は＋１なので実際の値７３ｂはβとなる。これは
前述のパタン領域１８ａの説明でパタンオフセットレジ
スタ４２に設定する値を１とし、パタン長レジスタ７３
に設定する値をβとした場合に相当する。動作はパタン
領域１８ａの説明と同様であるので省略する。
【０１１３】パタン領域１８ｃは、ソース領域１６やデ
ィスティネーション領域１７と同様に他の実施例で説明
したような二次元のパタンの場合であり、ポインティン
グデバイスを用いたグラフィックカーソルの描画はこれ
に当たる。この場合は前述のソース領域１６で説明した
ように連続転送シーケンサ１５による一連の転送が最終
回になるとパタンアドレスレジスタ３２の値はパタン領
域１８ｃの右端に達するが、このとき第二の連続シーケ
ンサ８７の状態を示す信号線９７がアクティブを示すと
きはパタン領域加算値レジスタ７１の値を選択手段８２
を介して加算器８３に与え、パタンアドレスレジスタ３
２の値を図３１のように次の転送ラスタの左端に移動す
る。現在のラスタの右端から次のラスタの左端までのオ
フセット値はあらかじめパタン領域加算値レジスタ７１
に書き込んでおく。右端から左端の上下ラスタ、左端か
ら右端の上下ラスタへの移動はパタン領域加算値レジス
タ７１にどのような値を設定するかにより、自由に指定
できる。
【０１１４】上記のパタン領域ａおよびｂ（繰り返しパ
タン）と、パタン領域ｃ（二次元パタン）は制御に係る
手段が異なるので図示しない切り替え手段によりパタン
開始アドレスレジスタ７４などを用いたパタンアドレス
更新手段と、パタン領域加算値レジスタ７１などを用い
たパタンアドレス更新手段を切り替えて処理を行なう。
【０１１５】ディスティネーション領域１７はディステ
ィネーションアドレスレジスタ３３の値によってポイン
トする。連続転送シーケンサ１５によるリードアクセス
もしくはライトアクセスがアクセスサイクル発生器１０
によって拡張され、ディスティネーション領域１７に対
するリードアクセスとなると、ディスティネーションア
ドレスレジスタ３３の値によるＶＲＡＭ１のリードが行
なわれ、読みだした値はＶＲＡＭ１の各プレンに対応す
るバッファレジスタＤ４に格納する。このときはディス
ティネーションアドレスレジスタ３３の値は更新されな
い。次に連続転送シーケンサ１５によるライトアクセス
がアクセスサイクル発生器１０によって拡張され、ディ
スティネーション領域１７に対するライトアクセスとな
ると、ディスティネーションアドレスレジスタ３３の値
によるＶＲＡＭ１のライトが行なわれ、ディスティネー
ション領域１７に対するライトアクセスが終了すると、
ディスティネーションアドレスレジスタ３３の値とディ
スティネーションオフセットレジスタ４１の値は加算器
８３によって加算され、加算結果はディスティネーショ
ン領域１７の次のアドレスとしてディスティネーション
アドレスレジスタ３３に再格納する。こうして連続転送
シーケンサ１５による一連の転送が最終回になるとディ
スティネーションアドレスレジスタ３３の値はディステ
ィネーション領域１７の右端に達するが、このとき第二
の連続シーケンサ８７の状態を示す信号線９７がアクテ
ィブを示すときはディスティネーション領域加算値レジ
スタ７２の値を選択手段８２を介して加算器８３に与
え、ディスティネーションアドレスレジスタ３３の値を
図３１のように次の転送ラスタの左端に移動する。現在
のラスタの右端から次のラスタの左端までのオフセット
値はあらかじめディスティネーション領域加算値レジス
タ７２に書き込んでおく。右端から左端の上下ラスタ、
左端から右端の上下ラスタへの移動はディスティネーシ
ョン領域加算値レジスタ７２にどのような値を設定する
かにより、自由に指定できる。
【０１１６】以上の実施例では繰り返しパタンを用いて
も二次元のビットブロック転送を行なえることが特徴で
ある。また上記の実施例では繰り返しパタンの終了アド
レスを求めるために、パタン開始アドレスとパタン長を
加算する方法を例に説明したが、このほかにもパタン終
了アドレスレジスタのようなアドレスデータ保持手段を
設ける方法などが考えられる。
【０１１７】２．文字描画 以下文字描画における本発明の実施例を説明する。前述
のように図１５が本実施例の全体構成の一例である。同
図におけるデータ操作部３０６は図１６に示すＶＲＡＭ
１の全プレンに共通な部分と、図１７に示すＶＲＡＭ１
の各プレン単位の部分３２０から成る。また図１５のア
ドレス発生器３０８の構成例を図１８に示す。なお、図
１６、図１７および図１８の内容の説明は上記のビット
ブロック転送の項の初めですでに述べているのでここで
は省略する。図１５のアクセスサイクル発生器１０は、
アドレス発生器３０８を用いて、ＣＰＵ１００もしくは
後述の連続転送シーケンサ１５によるＶＲＡＭ１の読み
出し要求があった場合はソース、ディスティネーショ
ン、パタンの各領域のアクセスを少なくとも１つ以上含
むリードアクセスを発生し、ＣＰＵ１００もしくは後述
の連続転送シーケンサ１５によるＶＲＡＭ１の書き込み
要求があった場合はディスティネーション領域のライト
アクセスもしくはリードアクセスとライトアクセスの組
を発生してＶＲＡＭ１のメモリ制御部を駆動する。
【０１１８】本発明の最も特徴的な構成要素であるデー
タ位置変換部３０５は、ＣＰＵ１００からのデータのビ
ット数がＶＲＡＭ１のデータバスのビット数と異なる場
合、ＣＰＵ１００のデータをＶＲＡＭデータバスに画面
イメージで左詰めもしくは右詰めし、外部データとして
データ操作部３０６のデータ構造変換器５８に与える。
データ位置変換部３０５の具体的な構成を図２０に、そ
して図１８で説明したアドレス発生器３０８の以下の実
施例に特有な構成を図２２に示す。アドレス発生器３０
８の構成の違いにより文字の描画処理方式が若干異なる
ので、アドレス発生器３０８の構成が図２２（ａ）のも
のを文字描画における本発明の第一の実施例、図２２
（ｂ）のものを第二の実施例として説明する。以下では
まず第一および第二の実施例に共通な本発明の特徴とな
る部分について述べ、次にそれぞれの実施例特有の部分
を説明する。
【０１１９】まず文字フォントの主記憶２００への格納
形式について述べる。図１９は文字フォントがどのよう
な形式で主記憶２００上に格納されるかを示したもので
ある。同図では水平方向２４ドットの「Ｇ」という文字
フォントを８ビット（１バイト）ごとに縦３列、すなわ
ちフォント左４１０、フォント中央４２０、フォント右
４３０に分割し、フォント左４１０は主記憶２００の領
域Ａに、フォント中央は同じく領域Ｂに、そしてフォン
ト右は領域Ｃに格納している。同図では主記憶２００の
バス幅を１６ビットとしているので文字フォントは下位
バイト４７０、上位バイト４８０のように交互に主記憶
２００上に格納されてゆく。
【０１２０】ＣＰＵ１００は主記憶２００上にバイト単
位に格納された文字フォントデータを１バイトごとに読
み込んではＶＲＡＭ１に書き込んでくる。このようにす
るにはＣＰＵ１００は主記憶２００からＶＲＡＭ１への
バイト単位の連続データ転送命令を実行すればよい。こ
の結果、例えば本実施例のようにＶＲＡＭ１に至るデー
タバスが１６ビットであれば、文字フォントデータは１
６ビットデータバスの下位８ビット、上位８ビットに交
互に現れる。この様子を図２０に示す。（ＶＲＡＭ１に
至るデータバスが３２ビットであれば、文字フォントデ
ータは３２ビットデータバスの下位から上位までの４つ
の８ビットバスに順番に現れるが、ここではデータバス
が１６ビットであるとして説明する。）図２０は図１９
の主記憶２００上の領域Ａ４４０を１バイトずつ読みだ
し、それをデータ位置変換部３０５にデータ４４１、４
４２、４４３、４４４の順番に与えている図である。デ
ータ４４１、４４２、４４３、４４４の×印のバイトは
値が不定であることを示す。ＣＰＵ１００のバス制御信
号ＢＬＥ４５２（バスロウイネーブル：下位バイトが有
効であることを示す）とＢＨＥ４５１（バスハイイネー
ブル：上位バイトが有効であることを示す）はそれぞれ
データバス１０３の有効なデータ位置を示すので、バス
切り換え手段によりＢＨＥ４５１が有効のときはスイッ
チ経路を４５３のように切り換え、ＢＬＥ４５２が有効
のときはスイッチ経路を４５４のように切り換える。こ
の結果、本発明の特徴であるデータ位置変換部３０５で
はＣＰＵ１００からのバイトデータを画面イメージで常
に左詰め（上位バイト部分４５６）にしてバスの残りの
部分（下位バイト部分４５７）に経路４５５のように０
のデータを挿入し、それをデータ操作部３０６に与える
ように動作する。つまり、データ４４１をデータ４４５
に、データ４４２をデータ４４６に、データ４４３をデ
ータ４４７に、データ４４４をデータ４４８に変換して
データ操作部３０６に与える。図１６のデータ操作部３
０６では与えられたデータはまずデータ構造変換器５９
を通り、次にどのように文字を描画するかによって以下
のようにデータ操作される。（ここではデータ構造変換
器５９は与えられたデータを何も加工せずに次に渡すも
のとするが、用途により、例えば文字を裏返しに描画し
たい場合などのときにデータ構造変換器を用いて鏡像変
換等を行う。） （１）文字のフォント部分のみを描画する場合 文字のフォント部分のみを描画する場合とは図２５にお
ける（ａ）のトランスペアレント（透明）書き込みに相
当する。つまり文字のフォント部分７０１をＶＲＡＭ１
のディスティネーション部分７０４に書き込む処理のこ
とである。データ構造変換器５９を出たフォントデータ
はビットマスク用シフタ３３３に入り、適宜シフトされ
てＶＲＡＭ１のビット単位の書き込み制御に用いられ
る。つまり文字のフォント部分７０１に対応するＶＲＡ
Ｍ１のディスティネーション部分７０４のみが書き替わ
り、それ以外の部分は変化しない。図２０で説明したよ
うにデータ位置変換部３０５によって文字フォントデー
タはあらかじめ左詰めされているので、ビットマスク用
シフタ３３３のシフト値は一回の縦方向転送の間は一定
値でよい。従来の技術では文字フォントデータが上位バ
イト部分４８０、下位バイト部分４７０に交互に現われ
たので、シフト値を一定値にすることはできなかった。
ここで一回の縦方向転送とは図１９における主記憶２０
０の領域Ａ４４０，領域Ｂ４５０，もしくは領域Ｃ４６
０のデータをＶＲＡＭ１に転送する処理を示す。このと
きのＶＲＡＭ１への書き込みデータ（文字色）は図１７
のバッファレジスタＳ２あるいはバッファレジスタＰ３
にあらかじめ設定しておき、３値ラスタ演算器９にはバ
ッファレジスタＳ２あるいはバッファレジスタＰ３の内
容をＶＲＡＭ１に与える演算を指定しておく。もし文字
の描画がＶＲＡＭ１のディスティネーション部分７０
４、すなわちこれから文字を描画しようとする領域の現
在の画像データと描画する文字色のラスタ演算を必要と
する場合は、３値ラスタ演算器９にはバッファレジスタ
Ｓ２あるいはバッファレジスタＰ３の内容とバッファレ
ジスタＤ４の内容を演算するよう指定しておく。
【０１２１】次に図２１を用いてビットマスク用シフタ
３３３に設定するシフト量とシフトしたデータの関係を
説明する。同図において０から７まで番号をふった部分
が１バイト幅の文字フォントのデータ部分である。シフ
ト量が０から８（データ５００からデータ５０８）まで
は単純にシフトしてゆくだけだが、シフト量が９から１
５（データ５０９からデータ５１５）まではデータが２
分割してしまう。図２２（ａ）の構成のアドレス発生器
３０８を用いた場合、すなわち後述する文字描画におけ
る本発明の第一の実施例では、シフト量が９から１５
（データ５０９からデータ５１５）までの上位バイト部
分４５６が全て０になるような、つまりシフトしてゆく
とあふれたデータが失われてゆく構成のシフタをビット
マスク用シフタ３３３として用いる。
【０１２２】図２２（ｂ）の構成のアドレス発生器３０
８を用いた場合、すなわち後述する文字描画における本
発明の第二の実施例では、図２２のようにデータがロー
テーションする構成のシフタをビットマスク用シフタ３
３３として用いる。
【０１２３】（２）文字の前景色と背景色を同時に描画
する場合 文字の前景色と背景色を同時に描画する場合とは図２５
における（ｂ）のオペーク１（不透明）書き込みに相当
する。つまり文字のフォント部分７０１をＶＲＡＭ１の
前景ディスティネーション部分７０５に、また文字の背
景部分７０２をＶＲＡＭ１の背景ディスティネーション
部分７０６に書き込む処理のことである。図１６におい
てデータ構造変換器５９を出たフォントデータはシフタ
Ｃ３３５に入り、適宜シフトされて図１７における各プ
レンごとのビット選択手段３２７に与えられる。図２０
で説明したようにデータ位置変換部３０５によって文字
フォントデータはあらかじめ左詰めされているので、シ
フタＣ３３５のシフト値は一回の縦方向転送の間は一定
値でよい。従来の技術では文字フォントデータが上位バ
イト部分４８０、下位バイト部分４７０に交互に現われ
たので、シフト値を一定値にすることはできなかった。
ここで一回の縦方向転送とは図１９における主記憶２０
０の領域Ａ４４０，領域Ｂ４５０，もしくは領域Ｃ４６
０のデータをＶＲＡＭ１に転送する処理を示す。このと
き文字データの幅に相当する８ビットの部分のみＶＲＡ
Ｍ１が書き替わるように図１６のビットマスクレジスタ
３３１には該当部分のみ書き込みを許可するマスクパタ
ンを設定しておく。
【０１２４】図１７のバッファレジスタＰ３には文字の
フォント部分に相当する前景色（フォアグランドカラ
ー）を、バッファレジスタＳ２には文字のフォント以外
の部分に相当する背景色（バックグランドカラー）をそ
れぞれ設定しておき、２値ラスタ演算器Ｆ３２６にはバ
ッファレジスタＰ３の内容を、２値ラスタ演算器Ｂ３２
５にはバッファレジスタＳ２の内容をＶＲＡＭ１に与え
る演算を指定しておく。もし文字の描画がディスティネ
ーション部分７０５、７０６の現在の画像データとのラ
スタ演算を必要とする場合は２値ラスタ演算器Ｆ３２６
にはバッファレジスタＰ３の内容とバッファレジスタＤ
４の内容を演算するよう、また２値ラスタ演算器Ｂ３２
５にはバッファレジスタＳ２の内容とバッファレジスタ
Ｄ４の内容を演算するようそれぞれ指定しておく。ビッ
ト選択手段３２７は文字のフォント部分７０１（図２５
参照）では２値ラスタ演算器Ｆ３２６の出力を、文字フ
ォント以外の文字の背景部分７０２（図２５参照）では
２値ラスタ演算器Ｂ３２５の出力をビット単位で選択
し、書き込みデータとしてＶＲＡＭ１に与える。
【０１２５】次に図２１を用いてシフタＣ３３５に設定
するシフト量とシフトしたデータの関係を説明する。同
図において０から７まで番号をふった部分が１バイト幅
の文字フォントのデータ部分である。図２２（ａ）の構
成のアドレス発生器３０８を用いた場合、すなわち後述
する文字描画における本発明の第一の実施例および図２
２（ｂ）の構成のアドレス発生器３０８を用いた場合、
すなわち後述する文字描画における本発明の第二の実施
例では、いずれも図２２のようにデータがローテーショ
ンする構成のシフタをシフタＣ３３５として用いる。
【０１２６】上記（１），（２）におけるＶＲＡＭアド
レスはＣＰＵアドレスではなく図１５のアドレス発生器
３０８が発生するアドレスを用いる。これはＶＲＡＭ１
を縦方向にアクセスするためである。
【０１２７】以上が文字描画における本発明の第一およ
び第二の実施例に共通の動作である。次にアドレス発生
器として図２２（ａ）を用いた、文字描画における本発
明の第一の実施例特有の文字描画処理を説明する。
【０１２８】２．１ 第一の実施例 アドレス発生器３０８を構成するディスティネーション
アドレスレジスタ（ＤＡＲ）３３には文字を書き始める
ＶＲＡＭ１のアドレスを、またディスティネーションオ
フセットレジスタ（ＤＯＲ）４１にはディスティネーシ
ョンアドレスレジスタ３３に加算すると表示画面上でち
ょうど１ラスタ下にずれたアドレスになるようなオフセ
ット値をあらかじめ設定しておく。また、図１５におけ
るアクセスサイクル発生器１０にはＣＰＵ１００のＶＲ
ＡＭ１へのライトサイクル発生時にディスティネーショ
ンアドレスレジスタ３３を用いたライトアクセスを発生
するように設定しておく。もし文字の描画がディスティ
ネーション領域とのラスタ演算を必要とする場合はＣＰ
Ｕ１００のＶＲＡＭ１へのライトサイクル発生時にディ
スティネーションアドレスレジスタ３３を用いたリード
アクセスとライトアクセスを発生するように設定してお
く。するとはじめのリードアクセスでＶＲＡＭ１のディ
スティネーション領域の現在の画像データが各プレンの
バッファレジスタＤ４に読み込まれ、次のライトアクセ
スでラスタ演算した結果が再びＶＲＡＭ１のディスティ
ネーション領域に書込まれる。なお、ディスティネーシ
ョンアドレスレジスタ３３はライトアクセス終了後にの
み、現在の値とディスティネーションオフセットレジス
タの値をアドレス加算器Ａ３５７で加算した値に更新さ
れる。縦方向一列の転送が終了するごとにディスティネ
ーションアドレスレジスタ３３とシフタ類を設定し直し
て次の縦方向一列の転送を行なう。該当の文字を完全に
描画するまでこの処理を繰り返す。
【０１２９】以上のように文字描画における本発明の第
一の実施例では従来技術では達成できなかったＣＰＵ１
００の連続バイト転送命令で文字描画が行なえるため、
従来の１．５から５倍（ＣＰＵ１００の単体処理性能に
よって異なる）の速度で文字を描画できる。
【０１３０】２．２ 第二の実施例 次に文字描画における本発明の第二の実施例を説明す
る。図２３はＶＲＡＭ１に文字を描画する場合に水平方
向の文字描画位置の違いにより、描画処理にどのような
差異を生じるかを示したものである。同図では図１９に
示した水平方向３バイト幅の文字を例に説明する。ＶＲ
ＡＭ１の１バイトは上位バイト部分４５６と下位バイト
部分４５７からなる１ワードを単位としてアクセスす
る。文字の描画開始位置がＶＲＡＭ１のワード境界６３
０から始まる、すなわちシフト量が０のときは描画位置
６００のように図１９におけるフォント左４１０、フォ
ント中央４２０、フォント右４３０の３回の縦方向転送
で描画できる。これに対してシフト量が１から７のとき
は描画位置６０１から６０７のようにフォント中央４２
０の部分がワード境界６３０にまたがっているのでフォ
ント中央４２０の部分は領域６１６と領域６１７の２回
の縦方向転送が必要となる。このためシフト量が１から
７のときは４回の縦方向転送で１文字を描画する。シフ
ト量が８のときは描画位置６０８のよう再び３回の縦方
向転送で描画できるが、シフト量が９から１５のときは
描画位置６０９から６１５のようにフォント左４１０と
フォント右４３０の二つの部分がワード境界６３０にま
たがっているので、フォント左４１０の部分は領域６１
８と領域６１９、フォント右４３０の部分は領域６２０
と領域６２１の２回の縦方向転送が必要となる。このた
めシフト量が９から１５のときは５回の縦方向転送で１
文字を描画する。文字の描画開始位置がそれぞれのシフ
ト量に対して等しい確率で生起すると仮定すると、１文
字当りの平均縦方向転送回数は約４．３回となる。文字
描画における本発明の第二の実施例は図２３のワード境
界を実質的になくし、どの位置から描画を開始してもシ
フト量が０（描画位置６００）もしくは８（描画位置６
０８）のときと同じ最低限の縦方向転送回数で描画でき
るようにしたものである。
【０１３１】図２２（ａ）ではＶＲＡＭ１の上位バイト
部分４５６と下位バイト部分４５７にはディスティネー
ションアドレスレジスタ３３からの同一アドレスを与え
ていた。これに対し、図２２（ｂ）ではＶＲＡＭ１の下
位バイト部分４５７にはディスティネーションアドレス
レジスタ３３のアドレスをそのまま与え、上位バイト部
分４５６にはインクリメント手段３６４を介したアドレ
スを与えるようにしたものである。インクリメント手段
３６４は図のＣ入力が無効（インアクティブ）のときは
ディスティネーションアドレスレジスタ３３のアドレス
をそのまま出力して上位バイト部分４５６に与え、Ｃ入
力が有効（アクティブ）のときはディスティネーション
アドレスレジスタ３３のアドレスを＋１した結果を上位
バイト部分４５６に与えるように動作する。インクリメ
ント手段３６４のＣ入力にはデータ操作部３０６内のシ
フタ３８０に対するシフト量設定手段３７０の１ビット
を与える。ここでシフタ３８０とは上記（１）の文字の
フォント部分のみを描画する場合ではビットマスク用シ
フタ３３３を指し、上記（２）の文字の前景色と背景色
を同時に描画する場合ではシフタＣ３３５を指す。
【０１３２】図２１によればシフト量が０から７（デー
タ５００からデータ５０７）の場合は文字のフォントデ
ータは上位バイト部分４５６から下位バイト部分４５７
に連続してつながり、シフト量が８から１５（データ５
０８からデータ５１５）の場合は文字のフォントデータ
は下位バイト部分４５７から上位バイト部分４５６に連
続してつながる。そこでシフト量が８から１５（データ
５０８からデータ５１５）の場合はＶＲＡＭの上位バイ
ト部分４５６に与えるアドレスを下位バイト部分４５７
に与えるアドレス対して＋１することにより、下位バイ
ト部分４５７と上位バイト部分４５６を一回の書き込み
で描画できるようになる。このため、シフタ３８０のシ
フト量が０から７のときは図２２（ｂ）のインクリメン
ト手段３６４のＣ入力を無効（インアクティブ）とし、
シフト量が８から１５のときはインクリメント手段３６
４のＣ入力を有効（アクティブ）とすればよい。シフト
量が１６通り、つまり４ビットであれば、その最上位ビ
ットをそのままＣ入力の制御信号として使用することが
できる。
【０１３３】これを図２３で具体的に説明する。図２３
において文字描画開始位置のシフト量が０から７まです
なわち開始位置６００から開始位置６０７までのとき、
フォント左４１０の部分は図２１のシフト量が０から７
（データ５００からデータ５０７）の場合に相当するの
でＶＲＡＭ１の上位バイト部分４５６と下位バイト部分
４５７のアドレスは同一となり、領域６５０と領域６５
１に対して描画される。フォント中央４２０の部分は図
２１のシフト量が８から１５（データ５０８からデータ
５１５）の場合に相当するのでＶＲＡＭ１の上位バイト
部分４５６は下位バイト部分４５７のアドレスより１番
地大きく、領域６５１と領域６５２に対して描画され
る。この部分は前述の文字描画における本発明の第一の
実施例では部分６１６と部分６１７の２回に分けて描画
していたものである。またフォント右４３０の部分はフ
ォント左４１０の部分と同様に図２１のシフト量が０か
ら７（データ５００からデータ５０７）の場合に相当す
るのでＶＲＡＭ１の上位バイト部分４５６と下位バイト
部分４５７のアドレスは同一となり、領域６５２と領域
６５３に対して描画される。この結果、図２３の文字描
画開始位置のシフト量が０から７まですなわち開始位置
６００から開始位置６０７までのときは最低限の３回の
縦方向転送処理で１文字を描画できる。
【０１３４】次に図２３において文字描画開始位置のシ
フト量が８から１５まですなわち開始位置６０８から開
始位置６１５までのときを説明する。フォント左４１０
の部分は図２１のシフト量が８から１５（データ５０８
からデータ５１５）の場合に相当するのでＶＲＡＭ１の
上位バイト部分４５６は下位バイト部分４５７のアドレ
スより１番地大きく、領域６５１と領域６５２に対して
描画される。この部分も前述の文字描画における本発明
の第一の実施例では部分６１８と部分６１９の２回に分
けて描画していたものである。フォント中央４２０の部
分は図２１のシフト量が０から７（データ５００からデ
ータ５０７）の場合に相当するのでＶＲＡＭ１の上位バ
イト部分４５６と下位バイト部分４５７のアドレスは同
一となり、領域６５２と領域６５３に対して描画され
る。フォント右４３０の部分はフォント左４１０の部分
と同様に図２１のシフト量が８から１５（データ５０８
からデータ５１５）の場合に相当するのでＶＲＡＭ１の
上位バイト部分４５６は下位バイト部分４５７のアドレ
スより１番地大きく、領域６５３と領域６５４に対して
描画される。この部分も前述の文字描画における本発明
の第一の実施例では部分６２０と部分６２１の２回に分
けて描画していたものである。この結果、図２３の文字
描画開始位置のシフト量が８から１５まですなわち開始
位置６０８から開始位置６１５までのときも最低限の３
回の縦方向転送処理で１文字を描画できる。
【０１３５】以上のように文字描画における本発明の第
二の実施例では文字描画開始位置のシフト量が０から１
５までの全ての場合において最低限の縦方向転送処理で
１文字を描画できる。このため図２３の例では、文字描
画における本発明の第一の実施例の平均縦方向転送回数
である４．３回を３回に短縮することができる。このた
め文字描画の高速化を図った第一の実施例と比べてもさ
らに１．４倍の高速化が可能である。
【０１３６】２．３ 第三の実施例 さて、図２５の文字の描画方法の種類では（ｃ）のオペ
ーク２が未説明で残っている。本来、文字のオペーク書
き込みとは上記（２）の文字の前景色と背景色を同時に
描画する場合で述べた方法で描画するのであるが、本発
明で説明した手段を備えない従来の装置で上記（２）の
描画を行なうことはＣＰＵ１００の文字描画処理の負荷
を著しく増加させる。このためウインドウシステムの制
御プログラムはしばしば図２５（ｃ）の方法を用いてオ
ペーク書き込みを実現している。すなわち、まず文字の
ボディフェイス部分７０３をＶＲＡＭ１のボディフェイ
スディスティネーション部分７０８に書き込み、しかる
後に文字のフォント部分７０１をＶＲＡＭ１の前景ディ
スティネーション部分７０７に書き込むものである。図
２５（ｃ）の方法の場合、文字の描画がディスティネー
ション部分７０５、７０６の現在の画像データとのラス
タ演算を必要としなければ前述の文字描画における本発
明の第一および第二の実施例（すなわち図１７のデータ
操作部のプレン単位部分の構成例を用いた場合）で対応
できるが、ラスタ演算を必要とする場合は上記実施例で
は二度書きが必要になる。
【０１３７】図２４は文字描画における本発明の第三の
実施例であり、図２５（ｃ）のオペーク２でも一回の書
き込みで処理できるようにしたデータ操作部のプレン単
位部分の構成例である。同図が図１７のデータ操作部の
プレン単位部分の構成例と異なるのはビット選択手段３
２７に入力する文字のフォント部分７０１の描画データ
を、２値ラスタ演算器Ｆ３２６からではなく３値ラスタ
演算器９から供給するようにしたことである。これによ
り、文字のボディフェイス部分７０３をＶＲＡＭ１のボ
ディフェイスディスティネーション部分７０８に書き込
み、しかる後に文字のフォント部分７０１をＶＲＡＭ１
の前景ディスティネーション部分７０７に書き込む処理
を同時に行なうことができるので、オペーク２の文字描
画をオペーク１と同じ処理時間で描画できる。
【０１３８】３．線分描画 ３．１ 第一の実施例 以下線分描画における本発明の第一の実施例を説明す
る。前述のように図１５が本実施例の全体構成の一例で
ある。同図におけるデータ操作部３０６は図１６に示す
ＶＲＡＭ１の全プレンに共通な部分と、図１７に示すＶ
ＲＡＭ１の各プレン単位の部分３２０から成る。また図
１５のアドレス発生器３０８の構成例を図１８に示す。
なお文字描画の項で述べたように図１６、図１７および
図１８の内容は上記のビットブロック転送の項の初めで
すでに説明しているのでここでは省略する。またアドレ
ス発生器３０８、連続転送シーケンサ１５およびマスク
パタン生成部３０５についてもビットブロック転送の項
を参照していただきたい。
【０１３９】線分描画で特徴的なのはドットマスク発生
部３０５を備えたことである。次に図２６を用いてドッ
トマスク発生部３０５の構成例およびアドレス発生器３
０８との関係を説明する。ドットマスク発生部３０５
は、ＶＲＡＭデータバス上の１ビットのみ書き込みを許
可するビットパタンを生成してこれを外部データとし、
データ操作部３０６のデータ構造変換器５８を介してビ
ットマスク制御部に与える。１ビットのみ書き込みを許
可するビットパタンの生成（以下ビットパタン生成と呼
ぶ）は図２６のアップダウンカウンタ８０２とデコーダ
８０３で構成する。ＶＲＡＭ１に対する書き込みサイク
ルを終了するとそのビットパタンを選択的に、パタンの
変化をさせないかあるいは１ビット右もしくは左に回転
（ローテート）し、回転の結果あふれが生じた場合には
アドレス発生器３０８のディスティネーションアドレス
レジスタ３３の値を右回転のときには＋１し、左回転の
時には−１する。パタンの無変化あるいは１ビット右も
しくは左への回転の指示は線分描画モードレジスタ８０
４で行なう。制御線８０５はパタンの変化、無変化を指
定する。もし制御線８０５が無変化を示すときはカウン
タ８０２は更新クロック８０８に反応せず、またあふれ
信号８０７も常にあふれなしの状態に制御する。また制
御線８０５が変化を示すときはカウンタ８０２は制御線
８０６の内容に従ってアップダウンのカウントを行な
う。このときはカウンタの状態に従ってあふれ信号８０
７が発生する。アドレス発生器３０８にはインクリメン
タ・デクリメンタ３６５を設ける。インクリメンタ・デ
クリメンタ３６５はあふれ信号８０７があふれの状態を
示しているときに制御線８０６による＋１もしくは−１
の指示どうり動作する。それ以外の場合、インクリメン
タ・デクリメンタ３６５は加算器Ａ３５７の出力をその
ままディスティネーションアドレスレジスタに与えるよ
うに動作する。このドットマスク発生部３０５およびイ
ンクリメンタ・デクリメンタ３６５を設けることによ
り、ビットブロック転送の高速化手段をそのまま線分描
画の高速化に利用することができる。ビットブロック転
送ではワード単位の描画を行なったが線分描画では基本
的にドット単位の描画であることが異なる。
【０１４０】図２６にはカウンタ８０２への初期値設定
の経路が二通り示してある。一つはエンコーダ８０１を
用いた設定経路で、ＶＲＡＭ１のワード内のビットイメ
ージデータを入力とし、エンコーダ８０１によってカウ
ンタ８０２へのロードデータに変換してから設定するも
のである。エンコーダ８０１はプライオリティエンコー
ダであることが望ましい。この経路は上位のプログラム
から与えられるパラメータがビットイメージであるとき
に用いると効果がある。他の一つは直接カウンタ８０２
にデータをロードする経路で、これは上位のプログラム
から与えられるパラメータが、ｘ−ｙ座標であるときに
用いると効果がある。すなわちカウンタ８０２で必要な
ビット数だけｘ座標の下位ビットから切り出して設定す
ればよい。なお更新クロック８０８はディスティネーシ
ョンアドレスレジスタを用いたＶＲＡＭ１へのライト終
了後にトリガをかける信号であるが、連続転送シーケン
サ１５を用いたライトの時には連続転送シーケンサ１５
による最終のサイクルのときに限り、図示しない手段に
より更新クロック８０８のトリガを発生する、しないを
選択できるものとする。そして以後の説明では連続転送
シーケンサ１５による最終のサイクルのときには更新の
トリガを発生しないように指定してあるものとする。
【０１４１】次に上記の構成要素がどのように動作する
かを説明する。本発明では水平、垂直、斜め４５度の三
種類の線分を高速化する。水平線分描画については、作
用の項で述べたように描画する線分の長さが長い場合と
短い場合に分けて説明する。ここで述べる長さの定義は
作用の項を参照していただきたい。なおここでは二つの
場合に分けて描画するとしているが、いずれか一方の場
合で説明する方法のみを用いてあらゆる場合の水平線分
を描画しても構わないことを注意しておく。
【０１４２】（１ａ）線分が長い場合の水平線分描画 図２７（ｂ）に示す場合の水平線分描画である。データ
操作部３０６、アドレス発生器３０８、アクセスサイク
ル発生器１０、連続転送シーケンサ１５、およびマスク
パタン生成部３０５を用いて描画する。動作はビットブ
ロック転送における、ある色で水平１ラインを塗りつぶ
す処理と同じである。ＣＰＵ１００は描画開始と終了の
座標から線分の両端のマスクパタンを作成し、マスクパ
タン生成部３０５に設定する。具体的には例えば図２７
（ｂ）に示す水平線分９０１を向かって左から右に描画
するとき、図７における第一の描画許可レジスタ４７に
は図２７（ｂ）の水平線分９０１の左端の描画パタン９
０２を、第二の描画許可レジスタ４８には右端の描画パ
タン９０３をそれぞれ設定する。このとき描画すべき線
分の色はバッファレジスタＳ２あるいはバッファレジス
タＰ３にあらかじめ設定しておき、３値ラスタ演算器９
にはバッファレジスタＳ２あるいはバッファレジスタＰ
３の内容をＶＲＡＭ１に与える演算を指定しておく。も
し線分の描画がディスティネーション領域、すなわちこ
れから線分を描画しようとする領域の現在の画像データ
と描画する線分色のラスタ演算を必要とする場合は、３
値ラスタ演算器９にはバッファレジスタＳ２あるいはバ
ッファレジスタＰ３の内容とバッファレジスタＤ４の内
容を演算するよう指定しておく。
【０１４３】書き込みに用いるＶＲＡＭ１のアドレスは
ＣＰＵアドレスではなくアドレス発生器３０８が発生す
るアドレスを用いる。アドレス発生器３０８を構成する
ディスティネーションアドレスレジスタ３３には書き初
めの画素を含むＶＲＡＭ１のアドレスを、またディステ
ィネーションオフセットレジスタ４１には右方向に描画
する場合は＋１を、左方向に描画するときは−１をあら
かじめ設定しておく。また、アクセスサイクル発生器１
０には連続転送シーケンサ１５のＶＲＡＭ１へのライト
サイクル発生時にディスティネーションアドレスレジス
タ３３を用いたライトアクセスを発生するように設定し
ておく。もし線分の描画が線分の色とディスティネーシ
ョン領域とのラスタ演算を必要とする場合は連続転送シ
ーケンサ１５のＶＲＡＭ１へのライトサイクル発生時に
ディスティネーションアドレスレジスタ３３を用いたリ
ードアクセスとライトアクセスを発生するように設定し
ておく。するとはじめのリードアクセスでＶＲＡＭ１の
ディスティネーション領域の現在の画像データが各プレ
ンのバッファレジスタＤ４に読み込まれ、次のライトア
クセスでラスタ演算した結果が再びＶＲＡＭ１のディス
ティネーション領域に書込まれる。なお、手段の項で述
べたようにディスティネーションアドレスレジスタ３３
はライトアクセス終了後にのみ更新される。
【０１４４】以上の前処理を行なった後、連続転送シー
ケンサ１５に描画すべきワード数分の連続ライトを指示
することにより、長い水平線分を描画することができ
る。ＶＲＡＭ１のデータバスが１６ビットであれば最大
１６画素ずつ描画できる。ラスタ演算を必要とする場合
は、連続転送シーケンサ１５に描画すべきワード数分の
連続リードライトを指示すればよい。
【０１４５】（１ｂ）線分が短い場合の水平線分描画 図２７（ａ）に示す場合の水平線分描画である。データ
操作部３０６、アドレス発生器３０８、アクセスサイク
ル発生器１０、連続転送シーケンサ１５、およびドット
マスク生成部３０５を用いて描画する。線分が長い場合
の水平線分描画と異なるのはマスクパタン生成部３０５
を用いてワード単位に描画する代わりにドットマスク生
成部３０５を用いてドット単位に描画することである。
ＣＰＵ１００は書き初めのビットパタンに相当するデー
タを初期値としてドットマスク生成部３０５内のカウン
タ８０２に設定する。また右方向、左方向のどちらに向
かって描画するかを線分描画モードレジスタ８０４に設
定する。このとき描画すべき線分の色は上記と同様に、
バッファレジスタＳ２あるいはバッファレジスタＰ３に
あらかじめ設定しておき、３値ラスタ演算器９にはバッ
ファレジスタＳ２あるいはバッファレジスタＰ３の内容
をＶＲＡＭ１に与える演算を指定しておく。もし線分の
描画がディスティネーション領域、すなわちこれから線
分を描画しようとする領域の現在の画像データと描画す
る線分色のラスタ演算を必要とする場合は、３値ラスタ
演算器９にはバッファレジスタＳ２あるいはバッファレ
ジスタＰ３の内容とバッファレジスタＤ４の内容を演算
するよう指定しておく。
【０１４６】書き込みに用いるＶＲＡＭ１のアドレスは
ＣＰＵアドレスではなくアドレス発生器３０８が発生す
るアドレスを用いる。アドレス発生器３０８を構成する
ディスティネーションアドレスレジスタ３３には書き初
めの画素を含むＶＲＡＭ１のアドレスを、またディステ
ィネーションオフセットレジスタ４１には０をあらかじ
め設定しておく。また、アクセスサイクル発生器１０に
は連続転送シーケンサ１５のＶＲＡＭ１へのライトサイ
クル発生時にディスティネーションアドレスレジスタ３
３を用いたライトアクセスを発生するように設定してお
く。もし線分の描画が線分の色とディスティネーション
領域とのラスタ演算を必要とする場合は連続転送シーケ
ンサ１５のＶＲＡＭ１へのライトサイクル発生時にディ
スティネーションアドレスレジスタ３３を用いたリード
アクセスとライトアクセスを発生するように設定してお
く。するとはじめのリードアクセスでＶＲＡＭ１のディ
スティネーション領域の現在の画像データが各プレンの
バッファレジスタＤ４に読み込まれ、次のライトアクセ
スでラスタ演算した結果が再びＶＲＡＭ１のディスティ
ネーション領域に書込まれる。なお、手段の項で述べた
ようにディスティネーションアドレスレジスタ３３はラ
イトアクセス終了後にのみ更新される。
【０１４７】以上の前処理を行なった後、連続転送シー
ケンサ１５に描画すべき画素数分の連続ライトを指示す
ることにより、短い水平線分を描画することができる。
ＶＲＡＭ１のデータバス幅と無関係に１画素ずつ描画す
る。一回の書込みごとにドットマスク発生部３０５はビ
ットパタンを右または左に回転し、描画すべき画素がＶ
ＲＡＭ１のワード境界を超えるとカウンタ８０２があふ
れ信号８０７をアクティブにし、アドレス発生器３０８
内のインクリメンタ・デクリメンタ３６５が動作してデ
ィスティネーションアドレスレジスタ３３を＋１または
−１する。画素の書き込みは１ドット単位であるがＣＰ
Ｕ１００はワード境界を意識する必要がないので短い水
平線分を描画するには適した方法である。なおラスタ演
算を必要とする場合は、連続転送シーケンサ１５に描画
すべき画素数分の連続リードライトを指示すればよい。
【０１４８】（２）垂直線分描画 データ操作部３０６、アドレス発生器３０８、アクセス
サイクル発生器１０、連続転送シーケンサ１５、および
ドットマスク生成部３０５を用いて描画する。ＣＰＵ１
００は書き初めのビットパタンを初期値としてドットマ
スク生成部３０５に設定する。また右方向、左方向のど
ちらにもパタンを移動しないよう、合わせて指示する。
このとき描画すべき線分の色は上記と同様に、バッファ
レジスタＳ２あるいはバッファレジスタＰ３にあらかじ
め設定しておき、３値ラスタ演算器９にはバッファレジ
スタＳ２あるいはバッファレジスタＰ３の内容をＶＲＡ
Ｍ１に与える演算を指定しておく。もし線分の描画がデ
ィスティネーション領域、すなわちこれから線分を描画
しようとする領域の現在の画像データと描画する線分色
のラスタ演算を必要とする場合は、３値ラスタ演算器９
にはバッファレジスタＳ２あるいはバッファレジスタＰ
３の内容とバッファレジスタＤ４の内容を演算するよう
指定しておく。
【０１４９】書き込みに用いるＶＲＡＭ１のアドレスは
ＣＰＵアドレスではなくアドレス発生器３０８が発生す
るアドレスを用いる。アドレス発生器３０８を構成する
ディスティネーションアドレスレジスタ３３には書き初
めの画素を含むＶＲＡＭ１のアドレスを設定する。また
ディスティネーションオフセットレジスタ４１には、画
面の上方向に向かって描画する場合はディスティネーシ
ョンアドレスレジスタ３３に加算すると表示画面上でち
ょうど１ラスタ上にずれたアドレスになるようなオフセ
ット値を、また画面の下方向に向かって描画する場合は
ディスティネーションアドレスレジスタ３３に加算する
と表示画面上でちょうど１ラスタ下にずれたアドレスに
なるようなオフセット値をあらかじめ設定しておく。ま
た、アクセスサイクル発生器１０には連続転送シーケン
サ１５のＶＲＡＭ１へのライトサイクル発生時にディス
ティネーションアドレスレジスタ３３を用いたライトア
クセスを発生するように設定しておく。もし線分の描画
が線分の色とディスティネーション領域とのラスタ演算
を必要とする場合は連続転送シーケンサ１５のＶＲＡＭ
１へのライトサイクル発生時にディスティネーションア
ドレスレジスタ３３を用いたリードアクセスとライトア
クセスを発生するように設定しておく。するとはじめの
リードアクセスでＶＲＡＭ１のディスティネーション領
域の現在の画像データが各プレンのバッファレジスタＤ
４に読み込まれ、次のライトアクセスでラスタ演算した
結果が再びＶＲＡＭ１のディスティネーション領域に書
込まれる。なお、手段の項で述べたようにディスティネ
ーションアドレスレジスタ３３はライトアクセス終了後
にのみ更新される。
【０１５０】以上の前処理を行なった後、連続転送シー
ケンサ１５に描画すべき画素数分の連続ライトを指示す
ることにより、垂直線分を描画することができる。ＶＲ
ＡＭ１のデータバス幅と無関係に１画素ずつ描画する。
なおラスタ演算を必要とする場合は、連続転送シーケン
サ１５に描画すべき画素数分の連続リードライトを指示
すればよい。
【０１５１】（３）斜め４５度線分描画 データ操作部３０６、アドレス発生器３０８、アクセス
サイクル発生器１０、連続転送シーケンサ１５、および
ドットマスク生成部３０５を用いて描画する。ＣＰＵ１
００は書き初めのビットパタンを初期値としてドットマ
スク生成部３０５に設定する。また右方向、左方向のど
ちらに向かって描画するかを合わせて指示する。このと
き描画すべき線分の色は上記と同様に、バッファレジス
タＳ２あるいはバッファレジスタＰ３にあらかじめ設定
しておき、３値ラスタ演算器９にはバッファレジスタＳ
２あるいはバッファレジスタＰ３の内容をＶＲＡＭ１に
与える演算を指定しておく。もし線分の描画がディステ
ィネーション領域、すなわちこれから線分を描画しよう
とする領域の現在の画像データと描画する線分色のラス
タ演算を必要とする場合は、３値ラスタ演算器９にはバ
ッファレジスタＳ２あるいはバッファレジスタＰ３の内
容とバッファレジスタＤ４の内容を演算するよう指定し
ておく。
【０１５２】書き込みに用いるＶＲＡＭ１のアドレスは
ＣＰＵアドレスではなくアドレス発生器３０８が発生す
るアドレスを用いる。アドレス発生器３０８を構成する
ディスティネーションアドレスレジスタ３３には書き初
めの画素を含むＶＲＡＭ１のアドレスを設定する。また
ディスティネーションオフセットレジスタ４１には、画
面の上方向に向かって描画する場合はディスティネーシ
ョンアドレスレジスタ３３に加算すると表示画面上でち
ょうど１ラスタ上にずれたアドレスになるようなオフセ
ット値を、また画面の下方向に向かって描画する場合は
ディスティネーションアドレスレジスタ３３に加算する
と表示画面上でちょうど１ラスタ下にずれたアドレスに
なるようなオフセット値をあらかじめ設定しておく。ま
た、アクセスサイクル発生器１０には連続転送シーケン
サ１５のＶＲＡＭ１へのライトサイクル発生時にディス
ティネーションアドレスレジスタ３３を用いたライトア
クセスを発生するように設定しておく。もし線分の描画
が線分の色とディスティネーション領域とのラスタ演算
を必要とする場合は連続転送レジスタのＶＲＡＭ１への
ライトサイクル発生時にディスティネーションアドレス
レジスタ３３を用いたリードアクセスとライトアクセス
を発生するように設定しておく。するとはじめのリード
アクセスでＶＲＡＭ１のディスティネーション領域の現
在の画像データが各プレンのバッファレジスタＤ４に読
み込まれ、次のライトアクセスでラスタ演算した結果が
再びＶＲＡＭ１のディスティネーション領域に書込まれ
る。なお、手段の項で述べたようにディスティネーショ
ンアドレスレジスタ３３はライトアクセス終了後にのみ
更新される。
【０１５３】以上の前処理を行なった後、連続転送シー
ケンサ１５に描画すべき画素数分の連続ライトを指示す
ることにより、任意の方向に斜め４５度線分を描画する
ことができる。つまり一回の書込みごとにドットマスク
発生部３０５はビットパタンを右または左に回転すると
共にディスティネーションアドレスレジスタ３３の値を
１ラスタ上方向または下方向に移動する。さらに、描画
すべき画素がＶＲＡＭ１のワード境界を超えるとディス
ティネーションアドレスレジスタ３３を上下１ラスタ移
動するのに加えて＋１または−１するのでＣＰＵ１００
はワード境界を意識することなく斜め４５度線分を描画
することができる。なおラスタ演算を必要とする場合
は、連続転送シーケンサ１５に描画すべき画素数分の連
続リードライトを指示すればよい。
【０１５４】以上のように、本実施例によれば垂直、水
平、そして斜４５度の直線を同じアルゴリズムのプログ
ラムで描画することができる。また１ワードに含まれる
ドット数をｄ個とすると、水平線分を上記（１ａ）の線
分が長い場合の水平線分描画で述べた方式で描画すれば
垂直、水平、そして斜４５度の直線に比べて約ｄ倍の速
度で描画できる。
【０１５５】３．２ 第二の実施例 次に前述した二次元ビットブロック転送の高速化手段を
利用して上記の水平、垂直、そして斜４５度以外の任意
角度の直線も高速描画する、線分描画における本発明の
第二の実施例を説明する。上記線分描画における第一の
実施例は水平、垂直、そして斜４５度の線分を高速化す
るものであったが、それ以外の任意角度の線分は図３４
に示すように水平、垂直、そして斜４５度の三つの線分
要素を繰り返し用いて描画することができる。同図にお
いて９２０は水平軸線、９２２は斜４５度線、９２４は
垂直軸線である。また９２１は水平軸線９２０に対して
約２７度付近を示し、９２３は垂直軸線９２４に対して
約２７度付近を示す。すると角度領域９２５では例えば
水平線分列９２９から９３２のようにして任意角度の線
分を描画し、以下、角度領域９２６では例えば斜４５度
線分列９３３から９３６、角度領域９２７では例えば斜
４５度線分列９３７から９４０、角度領域９２８では例
えば垂直線分列９４１から９４４のようにして任意角度
の線分を描画する。例で示した任意角度の線分はそれぞ
れ４ドット長の水平、垂直、あるいは斜４５度の線分を
基本としているが、水平線分９３１、斜４５度線分９３
５および９３９、そして垂直線分９４３は他より１ドッ
ト多い５ドット長の線分となっている。これは１ドット
を描画する度に発生する１ドット未満の座標値の誤差累
積値が１ドット分を超えてほかの線分より１ドット余計
に描画する必要があったからである。以上の例のように
任意角度の線分を描画するためには１ドット未満の座標
値の誤差を累積するという処理も必要になる。
【０１５６】次に示す数６は上記第一の実施例による水
平（前述１ｂの線分が短い場合の水平線分描画参照）、
垂直、そして斜４５度の線分描画処理時間ｔを表す一般
式である。
【０１５７】 ｔ＝ａ＊ｎ＊ｘ＋ｃ１ −−− （数６） 但し、各パラメータの意味は次の通りである。
【０１５８】ａ：ＶＲＡＭの一回の平均アクセス時間 ｃ１：線分描画処理の固定オーバヘッド ｎ：１ドット描画に必要なＶＲＡＭアクセス回数 ｘ：描画ドット数 ここで、パラメータｎは普通に線分を描画するときは1
であり、現在ＶＲＡＭ１に書かれているデータとこれか
ら描画するドットの色をラスタ演算する場合は一回ＶＲ
ＡＭ１を読み込んでから描画するので２となる。この式
を用いて任意角度の線分描画処理時間ｔを表すと数７と
なる。
【０１５９】 ｔ＝ｒ（ａ＊ｎ＊ｘ＋ｃ２）＋ｃ１ −−− （数７） 但し、パラメータｃ２は１ドット未満の座標増加分の誤
差累積やレジスタ類の設定などの処理であり、一般にパ
ラメータｃ１より小さい値である。数ドットの線分要素
の繰り返しで表現される任意角度の線分描画では、実際
にオーバヘッドｃ２はａ＊ｎ＊ｘの項に対して５から３
０倍程度大きくなることがある。このオーバヘッド処理
を並列に行なうことにより式の上から消去できれば任意
角度の線分描画でも数６で示した水平、垂直、そして斜
４５度の線分の三つの線分要素と同じ計算式、すなわち
数６で処理時間を表すことができる。
【０１６０】図３２は任意角線分を描画するための部分
を抜き出した制御部の構成例である。これは図２９に示
した二次元の領域に対するビットブロック転送制御部に
対して線分描画用の誤差累積部と、誤差累積部の累積値
がある値を越えたときにカウント値保持レジスタ９２に
保持した値を＋１するインクリメンタ９５を設けたもの
である。誤差累積部は誤差累積レジスタ９３と誤差レジ
スタ９４、そして両者の値を加算して次の累積値を求め
るための誤差加算器９６から成る。またこのときのアド
レス発生器３０８の構成例を図３３に示す。図３０の二
次元ビットブロック転送対応のアドレス発生器３０８と
異なるのは加算器８３の後にインクリメンタ・デクリメ
ンタ３６５を設けたことである。これは線分描画におけ
る本発明の第一の実施例で説明した図２６のものと同じ
である。
【０１６１】以下、図３４の線分描画を例に動作を説明
する。はじめに角度領域９２５の水平線分列９２９から
９３２を描画する場合を考える。ディスティネーション
アドレスレジスタ３３には水平線分９２９の左端のドッ
トを含むＶＲＡＭ１のアドレスを、ディスティネーショ
ンオフセットレジスタ４１には０を設定する。またドッ
トマスク発生部３０５には水平線分９２９の左端のドッ
ト位置を初期値として設定し、ドット位置は右方向移
動、ラスタカウンタ５１の値が０でなくかつ連続転送シ
ーケンサ１５による最終回のライト時にもドット位置を
右方向に更新するよう指定する。誤差累積レジスタ９３
には累積値の初期値を、また誤差レジスタ９４には一回
の水平線分（ここでは４ドット）を描画したときの１ド
ット未満の誤差値を設定する。ラスタカウンタ５１には
描画する水平線分の数（ここでは４本）に相当する値
を、またディスティネーション領域加算値レジスタ７２
にはアドレスを１ラスタ分上に移動する値を設定する。
しかる後に連続転送カウンタ１４（およびカウント値保
持レジスタ９２）に描画すべき水平線分のドット数（こ
こでは４ドット）を書き込んで連続転送シーケンサ１５
を起動する。
【０１６２】連続転送シーケンサ１５は４回のライトサ
イクルを発生して水平線分９２９を描画し終わると、デ
ィスティネーションアドレスレジスタ３３にはディステ
ィネーション領域加算値レジスタ７２に設定した値が加
算され、水平線分９３０の左端のドットを含むアドレス
値となる。ドットマスク発生部３０５のドット位置も水
平線分９３０の左端のドットの位置に更新され、誤差累
積レジスタ９３の内容も誤差レジスタ９４の値を加算し
て更新される。この例では誤差の累積値は１ドットに達
していないのでインクリメンタ９５は動作せず、ラスタ
カウンタ５１の値が０でないのでカウント値保持レジス
タ９２の値がそのまま連続転送カウンタ１４に転送さ
れ、再び連続転送シーケンサ１５が起動されて水平線分
９３０を描画する。このときラスタカウンタ５１の値は
−１して更新する。このラスタカウンタ５１の更新動作
は連続転送シーケンサ１５による一連の転送が終了する
度に行なう。以下の説明でも同様である。水平線分９３
０を描画し終わると再びレジスタ類の更新を行なうが、
この例では今回は誤差累積レジスタ９３の累積値が１ド
ット分を超えたとしているので、インクリメンタ９５が
動作して次回の水平線分９３１のドット数を＋１する。
最後の水平線分９３２を描画し終えると、この場合はラ
スタカウンタ５１の値が０になっているのでそれ以上の
連続転送シーケンサ１５の起動は起こらず、線分の描画
は停止する。簡単のため上記では説明しなかったが、ド
ット位置がＶＲＡＭ１のワード境界をまたいだ場合はイ
ンクリメンタ・デクリメンタ３６５によりディスティネ
ーションアドレスレジスタ３３の値は＋１される。以下
の説明でも同様である。これについては第一の実施例で
述べているのでそちらを参照していただきたい。
【０１６３】次に角度領域９２６の斜４５度線分列９３
３から９３６を描画することを考える。ディスティネー
ションアドレスレジスタ３３には斜４５度線分９３３の
左下端のドットを含むＶＲＡＭ１のアドレスを、ディス
ティネーションオフセットレジスタ４１にはアドレスを
１ラスタ分上に移動する値を設定する。またドットマス
ク発生部３０５には斜４５度線分９３３の左下端のドッ
ト位置を初期値として設定し、ドット位置は右方向移
動、ラスタカウンタ５１の値が０でなくかつ連続転送シ
ーケンサ１５による最終回のライト時にもドット位置を
右方向に更新するよう指定する。誤差累積レジスタ９３
には累積値の初期値を、また誤差レジスタ９４には一回
の斜４５度線分（ここでは４ドット）を描画したときの
１ドット未満の誤差値を設定する。ラスタカウンタ５１
には描画する斜４５度線分の数（ここでは４本）に相当
する値を、またディスティネーション領域加算値レジス
タ７２には０を設定する。しかる後に連続転送カウンタ
１４（およびカウント値保持レジスタ９２）に描画すべ
き水平線分のドット数（ここでは４ドット）を書き込ん
で連続転送シーケンサ１５を起動する。連続転送シーケ
ンサ１５は４回のライトサイクルを発生して斜４５度線
分９３３を描画し終わると、ディスティネーションアド
レスレジスタ３３にはディスティネーション領域加算値
レジスタ７２に設定した値が加算されるがこの場合は０
であるので変化なく、斜４５度線分９３４の左下端のド
ットを含むアドレス値となる。ドットマスク発生部３０
５のドット位置も斜４５度線分９３４の左下端のドット
の位置に更新され、誤差累積レジスタ９３の内容も誤差
レジスタ９４の値を加算して更新される。この例では誤
差の累積値は１ドットに達していないのでインクリメン
タ９５は動作せず、ラスタカウンタ５１の値が０でない
のでカウント値保持レジスタ９２の値がそのまま連続転
送カウンタ１４に転送され、再び連続転送シーケンサ１
５が起動されて斜４５度線分９３４を描画する。このと
きラスタカウンタ５１の値は−１して更新する。斜４５
度線分９３４を描画し終わると再びレジスタ類の更新を
行なうが、この例でも誤差累積レジスタ９３の累積値が
１ドット分を超えたとしているので、インクリメンタ９
５が動作して次回の斜４５度線分９３５のドット数を＋
１する。最後の斜４５度線分９３６を描画し終えると、
この場合はラスタカウンタ５１の値が０になっているの
でそれ以上の連続転送シーケンサ１５の起動は起こら
ず、線分の描画は停止する。
【０１６４】次に角度領域９２７の斜４５度線分列９３
７から９４０を描画することを考える。ディスティネー
ションアドレスレジスタ３３には斜４５度線分９３７の
左下端のドットを含むＶＲＡＭ１のアドレスを、ディス
ティネーションオフセットレジスタ４１にはアドレスを
１ラスタ分上に移動する値を設定する。またドットマス
ク発生部３０５には斜４５度線分９３７の左下端のドッ
ト位置を初期値として設定し、ドット位置は右方向移
動、ラスタカウンタ５１の値が０でなくかつ連続転送シ
ーケンサ１５による最終回のライト時にはドット位置を
更新しないよう指定する。誤差累積レジスタ９３には累
積値の初期値を、また誤差レジスタ９４には一回の斜４
５度線分（ここでは４ドット）を描画したときの１ドッ
ト未満の誤差値を設定する。ラスタカウンタ５１には描
画する斜４５度線分の数（ここでは４本）に相当する値
を、またディスティネーション領域加算値レジスタ７２
にはアドレスを１ラスタ分上に移動する値を設定する。
【０１６５】しかる後に連続転送カウンタ１４（および
カウント値保持レジスタ９２）に描画すべき水平線分の
ドット数（ここでは４ドット）を書き込んで連続転送シ
ーケンサ１５を起動する。連続転送シーケンサ１５は４
回のライトサイクルを発生して斜４５度線分９３７を描
画し終わると、ディスティネーションアドレスレジスタ
３３にはディスティネーション領域加算値レジスタ７２
に設定した値が加算されて、斜４５度線分９３８の左下
端のドットを含むアドレス値となる。ドットマスク発生
部３０５のドット位置は変化せず、斜４５度線分９３８
の左下端のドットの位置のままとなり、誤差累積レジス
タ９３の内容は誤差レジスタ９４の値を加算して更新さ
れる。この例では誤差の累積値は１ドットに達していな
いのでインクリメンタ９５は動作せず、ラスタカウンタ
５１の値が０でないのでカウント値保持レジスタ９２の
値がそのまま連続転送カウンタ１４に転送され、再び連
続転送シーケンサ１５が起動されて斜４５度線分９３８
を描画する。このときラスタカウンタ５１の値は−１し
て更新する。斜４５度線分９３８を描画し終わると再び
レジスタ類の更新を行なうが、この例でも誤差累積レジ
スタ９３の累積値が１ドット分を超えたとしているの
で、インクリメンタ９５が動作して次回の斜４５度線分
９３９のドット数を＋１する。最後の斜４５度線分９４
０を描画し終えると、ラスタカウンタ５１の値が０にな
っているのでそれ以上の連続転送シーケンサ１５の起動
は起こらず、線分の描画は停止する。
【０１６６】最後に角度領域９２８の垂直線分列９４１
から９４４を描画することを考える。ディスティネーシ
ョンアドレスレジスタ３３には垂直線分９４１の下端の
ドットを含むＶＲＡＭ１のアドレスを、ディスティネー
ションオフセットレジスタ４１にはアドレスを１ラスタ
分上に移動する値を設定する。またドットマスク発生部
３０５には垂直線分９４１の下端のドット位置を初期値
として設定し、ドット位置は無移動、ラスタカウンタ５
１の値が０でなくかつ連続転送シーケンサ１５による最
終回のライト時にはドット位置を右方向に更新するよう
指定する。誤差累積レジスタ９３には累積値の初期値
を、また誤差レジスタ９４には一回の垂直線分（ここで
は４ドット）を描画したときの１ドット未満の誤差値を
設定する。ラスタカウンタ５１には描画する垂直線分の
数（ここでは４本）に相当する値を、またディスティネ
ーション領域加算値レジスタ７２にはアドレスを１ラス
タ分上に移動する値を設定する。しかる後に連続転送カ
ウンタ１４（およびカウント値保持レジスタ９２）に描
画すべき水平線分のドット数（ここでは４ドット）を書
き込んで連続転送シーケンサ１５を起動する。連続転送
シーケンサ１５は４回のライトサイクルを発生して垂直
線分９４１を描画し終わると、ディスティネーションア
ドレスレジスタ３３にはディスティネーション領域加算
値レジスタ７２に設定した値が加算されて、垂直線分９
４２の下端のドットを含むアドレス値となる。ドットマ
スク発生部３０５のドット位置は右方向に移動して垂直
線分９４２の下端のドットの位置となり、誤差累積レジ
スタ９３の内容は誤差レジスタ９４の値を加算して更新
される。この例では誤差の累積値は１ドットに達してい
ないのでインクリメンタ９５は動作せず、ラスタカウン
タ５１の値が０でないのでカウント値保持レジスタ９２
の値がそのまま連続転送カウンタ１４に転送され、再び
連続転送シーケンサ１５が起動されて垂直線分９４２を
描画する。このときラスタカウンタ５１の値は−１して
更新する。垂直線分９４２を描画し終わると再びレジス
タ類の更新を行なうが、この例でも誤差累積レジスタ９
３の累積値が１ドット分を超えたとしているので、イン
クリメンタ９５が動作して次回の垂直線分９４３のドッ
ト数を＋１する。最後の垂直線分９４４を描画し終える
と、ラスタカウンタ５１の値が０になっているのでそれ
以上の連続転送シーケンサ１５の起動は起こらず、線分
の描画は停止する。
【０１６７】上記の説明では第一象限の任意角度の線分
描画を例にしたが、これを対称に展開してゆけばすべて
の象限で同様の任意角度の線分描画が行なえることは明
白である。また線分はラインスタイルを持たないものと
して説明したが、ビットブロック転送における本発明の
第七の実施例で説明した繰り返しパタンの制御手段を用
いて点線、破線、一点鎖線などのラインスタイルを付け
ることができる。
【０１６８】
【発明の効果】本発明によりビットブロック転送、文字
描画、線分描画をその処理の種類にかかわらず、高速に
処理できる。このため、ウィンドウシステムをより実用
的なものにすることができる。つまり、ウィンドウの移
動、重ね合わせ、表示、消去、文字の表示、スクロール
等のウィンドウシステム特有の処理にかかる時間を短縮
することができ、ウィンドウシステムの使用者に心地良
い操作環境を提供できる。
【図面の簡単な説明】
【図１】第二の実施例のビットブロック転送支援装置の
構成図である。
【図２】ＶＲＡＭ上の矩形領域転送の模式図である。
【図３】ＶＲＡＭアクセスサイクル発生器の動作を示す
タイミングチャートを示す図である。
【図４】最適化したビットブロック転送のタイミングチ
ャートを示す図である。
【図５】アドレス加算ポートを設けたアドレス生成部の
構成図である。
【図６】ＶＲＡＭ上の転送領域のラスタの様子を示す模
式図である。
【図７】第四の実施例のビットブロック転送支援装置の
構成図である。
【図８】描画許可レジスタの動作を示す模式図である。
【図９】第五の実施例のビットブロック転送支援装置の
構成図である。
【図１０】先頭アドレスレジスタ及びラスタアドレスレ
ジスタを設けたアドレス発生部の構成図である。
【図１１】第六の実施例のビットブロック転送支援装置
の構成図である。
【図１２】データ構造の違いを示す模式図である。
【図１３】簡略化したアドレス加算ポート付きアドレス
発生部を示す図である。
【図１４】簡略化した先頭アドレスレジスタ、ラスタア
ドレスレジスタ付きアドレス発生部を示す図である。
【図１５】本発明による表示・描画装置の全体構成図で
ある。
【図１６】データ操作部の構成例を示す図である。
【図１７】データ操作部のプレン単位分の構成例を示す
図である。
【図１８】アドレス発生器の構成例を示す図である。
【図１９】文字フォントの主記憶への格納方式説明図で
ある。
【図２０】データ位置変換部の動作説明図である。
【図２１】シフタのシフト量とデータの関係を示す図で
ある。
【図２２】文字描画時のアドレス発生を示す図である。
【図２３】文字描画開始位置と縦方向描画回数の関係を
示す図である。
【図２４】データ操作部のプレン単位分の構成例その２
を示す図である。
【図２５】文字の描画方法の種類を示す図である。
【図２６】線分描画制御部の構成例を示す図である。
【図２７】線分描画の説明図である。
【図２８】連続転送シーケンサの状態遷移制御例を示す
図である。
【図２９】二次元化対応のビットブロック転送制御部の
構成例を示す図である。
【図３０】二次元化対応のアドレス発生器の構成例を示
す図である。
【図３１】二次元ビットブロック転送時の各パラメータ
の説明図である。
【図３２】任意角線分描画の制御部の構成例を示す図で
ある。
【図３３】任意角線分描画対応のアドレス発生器の構成
例を示す図である。
【図３４】任意角の線分描画の説明図である。
【図３５】アクセスサイクル発生器の構成例を示す図で
ある。
【図３６】連続転送シーケンサの構成例を示す図であ
る。
【図３７】各シーケンサの状態遷移の相関の例を示す図
である。
【図３８】各シーケンサの動作タイミングの相関の例を
示す図である。
【図３９】ＣＰＵによるアクセス起動の例を示す図であ
る。
【符号の説明】
１．．．ＶＲＡＭ ２．．．バッファレジスタＳ ３．．．バッファレジスタＰ ４．．．バッファレジスタＤ ５．．．マージレジスタＳ ６．．．マージレジスタＰ ７．．．シフタＳ ８．．．シフタＰ ９．．．３値ラスタ演算器 １０．．．アクセスサイクル発生器 １１．．．ソースアドレス発生部 １２．．．パタンアドレス発生部 １３．．．ディスティネーションアドレス発生部 １４．．．連続転送カウンタ １５．．．連続転送シーケンサ ２５．．．アドレス切換器 ２８．．．ソースアドレス加算ポート ２９．．．パタンアドレス加算ポート ３０．．．ディスティネーションアドレス加算ポート ３１．．．ソースアドレスレジスタ ３２．．．パタンアドレスレジスタ ３３．．．ディスティネーションアドレスレジスタ ３８．．．ソースオフセットレジスタ ４１．．．ディスティネーションオフセットレジスタ ４２．．．パタンオフセットレジスタ ４７．．．第一の描画許可レジスタ ４８．．．第二の描画許可レジスタ ５１．．．第二の連続転送カウンタ ５２、５３、５４．．．先頭アドレスレジスタ ５５、５６、５７．．．ラスタアドレスレジスタ ５８、５９．．．データ構造変換器 ６０．．．加算器 ６１、６２、６３．．．データ経路切替器 １００．．．ＣＰＵ １０１．．．システムコントロールバス １０２．．．システムアドレスバス １０３．．．システムデータバス ２００．．．主記憶 ３００．．．本発明による表示描画装置 ３０１．．．表示制御部 ３０２．．．表示アドレス生成部 ３０３．．．表示器インタフェース ３０４．．．表示器 ３０５．．．データ位置変換部・マスクパタン生成部・
ドットマスク発生部 ３０６．．．データ操作部 ３０７．．．メモリ制御部 ３０８．．．アドレス発生器 ３１１．．．アクセス切り替え手段ａ ３１２．．．アクセス切り替え手段ｂ ３１３．．．アドレス切り替え手段 ３２０．．．データ操作部のプレン単位部分 ３２１．．．リードプレン選択手段 ３２２．．．プレン単位リードデータ出力制御手段 ３２３．．．ライトプレン選択手段 ３２４．．．プレンビットマスク手段 ３２５．．．２値ラスタ演算器Ｂ ３２６．．．２値ラスタ演算器Ｆ ３２７．．．ビット選択手段 ３２８．．．リードデータ選択手段 ３２９．．．ライトデータ選択手段 ３３１．．．ビットマスクレジスタ ３３２．．．ＡＮＤ手段 ３３３．．．ビットマスク用シフタ ３３４．．．マージレジスタＣ ３３５．．．シフタＣ ３３６．．．リードデータ合成手段 ３４０．．．データ操作部内部入力データバス ３４１．．．プレン単位リードデータバス ３４２．．．データ操作部内部ビットマスクデータバス ３４３．．．データ操作部内部オペークデータバス ３５７．．．アドレス加算器Ａ ３５８．．．アドレス加算器Ｂ ３６１．．．アドレスレジスタ選択手段 ３６２．．．オフセットレジスタ選択手段 ３６３．．．加算データ選択手段 ３６４．．．インクリメント手段 ３７１．．．ソースアドレスレジスタラッチ信号 ３７２．．．ディスティネーションアドレスレジスタラ
ッチ信号 ３７３．．．パタンアドレスレジスタラッチ信号 ３７０．．．シフタ３８０に対するシフト量設定手段 ３８０．．．シフタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/20 Ｇ０９Ｇ 5/20 5/39 5/36 ５３０Ｍ ５３０Ｇ (72)発明者 小檜山 智久 横浜市戸塚区吉田町292番地株式会社 日立製作所 マイクロエレクトロニクス 機器開発研究所内 (72)発明者 北原 潤 横浜市戸塚区吉田町292番地株式会社 日立製作所 マイクロエレクトロニクス 機器開発研究所内 (72)発明者 平田 直 神奈川県海老名市下今泉810番地株式会 社 日立製作所 オフィスシステム設計 開発センタ内 (72)発明者 大山 清治 愛知県名古屋市中区栄３丁目10番22号日 立中部ソフトウェア株式会社内 (72)発明者 宗圓 巧 横浜市中区尾上町六丁目81番地日立ソフ トウェアエンジニアリング株式会社内 (72)発明者 大手 一郎 横浜市戸塚区吉田町292番地株式会社 日立製作所 マイクロエレクトロニクス 機器開発研究所内 (56)参考文献 特開 平１−217528（ＪＰ，Ａ) 特開 平１−140196（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/40 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＣＰＵのからの命令に基づき、表示手段へ
    のデータの表示を制御する 描画制御装置において、 前記デ−タを格納する１枚以上のプレン構成をもつＶＲ
    ＡＭ部と、 該ＶＲＡＭ部のアクセスタイミングを発生するメモリ制
    御部と、 該表示手段と前記ＶＲＡＭ部への表示アドレスを発生す
    る表示アドレス発生手段と、 該ＣＰＵに接続され、設定された回数分アクセス要求タ
    イミングを発生する連続転送シ−ケンス手段と、 該連続転送シ−ケンス手段からの該アクセス要求タイミ
    ングを一回以上のアクセスに拡張して前記メモリ制御部
    に転送するアクセスサイクル発生手段と、 前記ＣＰＵからの命令に基づき、該連続転送シ−ケンス
    手段と該アクセスサイクル発生手段の制御で、前記デ−
    タの加工操作を指示するデ−タ制御部と、 該デ−タ制御部の指示に基づき、前記アクセスサイクル
    発生手段の制御で、前記ＶＲＡＭ部に描画する前記デ−
    タの加工操作を行なうデ−タ操作部と、 該アクセスサイクル発生手段からの信号に基づき、前記
    デ−タの描画アドレスを発生する描画アドレス発生手段
    とを備えたことを特徴とする描画制御装置。
  2. 【請求項２】 前記連続転送シ−ケンス手段は、前記アク
    セスサイクル発生手段をライトサイクルの連続もしくは
    リードサイクルとライトサイクルの連続の指定回数起動
    することを特徴とする請求項１記載の描画制御装置。
  3. 【請求項３】 前記アクセスサイクル発生手段は、前記描
    画アドレス発生手段を用いて、前記ＣＰＵもしくは前記
    連続転送シ−ケンス手段による前記ＶＲＡＭの読み出し
    要求があった場合はソース、ディスティネーション、パ
    タンの各領域のアクセスを少なくとも１つ以上含むリー
    ドアクセスを発生し、前記ＣＰＵもしくは前記連続転送
    シ−ケンス手段による前記ＶＲＡＭの書き込み要求があ
    った場合はディスティネーション領域のライトアクセス
    もしくはリードアクセスとライトアクセスの組を発生し
    て前記メモリ制御部を駆動することを特徴とする請求項
    １記載の描画制御装置。
  4. 【請求項４】 前記デ−タ制御部は前記連続転送シ−ケン
    ス手段の一回目の書き込み転送時および最終回の書き込
    み転送時にそれぞれ指定のビットマスクパタンを、また
    一回目と最終回の間の書き込み転送時には全ビットの書
    き込みを許可するビットマスクパタンを生成するマスク
    パタン生成部を有することを特徴とする請求項１記載の
    描画制御装置。
  5. 【請求項５】 前記描画アドレス発生手段は、前記ＶＲＡ
    Ｍ上のソース領域のアドレスを保持するソースアドレス
    レジスタ、ディスティネーション領域のアドレスを保持
    するディスティネーションアドレスレジスタ、パタン領
    域のアドレスを保持するパタンアドレスレジスタ、前記
    ソースアドレスレジスタの内容を前記アクセスサイクル
    発生器によるリードアクセスサイクルの終了時に加算・
    更新するための値を保持するソースオフセットレジス
    タ、前記ディスティネーションアドレスレジスタの内容
    を後述のアクセスサイクル発生器によるライトアクセス
    サイクルの終了時に加算・更新するための値を保持する
    ディスティネーションオフセットレジスタ、前記パタン
    アドレスレジスタの内容を後述のアクセスサイクル発生
    器によるリードアクセスサイクルの終了時に加算・更新
    するための値を保持するパタンオフセットレジスタ、前
    記ソースアドレスレジスタと前記ソースオフセットレジ
    スタもしくは前記ディスティネーションアドレスレジス
    タと前記ディスティネーションオフセットレジスタもし
    くは前記パタンアドレスレジスタと前記パタンオフセッ
    トレジスタの内容を加算して前記各アドレスレジスタの
    値を更新するためのアドレス加算器Ａ、前記ＣＰＵの書
    き込みデータと前記ソースアドレスレジスタもしくは前
    記ディスティネーションアドレスレジスタもしくは前記
    パタンアドレスレジスタの内容を加算して前記各アドレ
    スレジスタの値を更新するためのアドレス加算器Ｂを備
    えたことを特徴とする請求項１記載の描画制御装置。
  6. 【請求項６】 前記デ−タ操作部は複数の前記ＶＲＡＭに
    共通で、前記データのフォーマットを鏡像反転・スワッ
    プもしくはそれらの組合せにより前記データのフォーマ
    ット変換を行うデータ構造変換器、前記ＶＲＡＭへの書
    き込みをビット単位で制御するためのビットマスクレジ
    スタ、該ビットマスクレジスタの内容と前記データ構造
    変換器のデータをビットごとに論理積の演算を行なうＡ
    ＮＤ手段、前記ビットマスクレジスタもしくは前記デー
    タ構造変換器もしくは前記ＡＮＤ手段のデータをシフト
    するビットマスク用シフタ、前記データ構造変換器のデ
    ータの前回の内容を保持するマージレジスタＣ、前記デ
    ータ構造変換器のデータと前記マージレジスタＣのデー
    タをシフトするシフタＣ、後述の各プレンのリードデー
    タ選択手段の内容を各ビットごとに論理和の演算を行な
    って前記ＣＰＵへのリードデータを合成するリードデー
    タ合成手段を備えたことを特徴とする請求項１記載の描
    画制御装置。
  7. 【請求項７】 前記デ−タ操作部は、複数の前記ＶＲＡＭ
    の各プレンに対して、プレン単位のＶＲＡＭリード可否
    を選択するリードプレン選択手段、プレン単位のＶＲＡ
    Ｍライト可否を選択するライトプレン選択手段、該ライ
    トプレン選択手段と前記ビットマスク用シフタの出力を
    合成して各プレンの前記ＶＲＡＭをビット単位で書き込
    み制御するプレンビットマスク手段、前記ＶＲＡＭのデ
    ータもしくは前記データ構造変換器のデータをソース領
    域のデータとして保持するバッファレジスタＳ、前記Ｖ
    ＲＡＭのデータもしくは前記データ構造変換器のデータ
    をパタン領域のデータとして保持するバッファレジスタ
    Ｐ、前記ＶＲＡＭのデータもしくは前記データ構造変換
    器のデータをディスティネーション領域のデータとして
    保持するバッファレジスタＤ、前記ＶＲＡＭもしくは前
    記バッファレジスタＳもしくは前記データ構造変換器の
    データの前回の内容を保持するマージレジスタＳ、前記
    バッファレジスタＰもしくは前記データ構造変換器のデ
    ータの前回の内容を保持するマージレジスタＰ、前記バ
    ッファレジスタＳのデータと前記マージレジスタＳのデ
    ータをシフトするシフタＳ、前記バッファレジスタＰの
    データと前記マージレジスタＰのデータをシフトするシ
    フタＰ、前記シフタＳと前記シフタＰと前記バッファレ
    ジスタＤもしくは前記ＶＲＡＭの内容を入力として論理
    演算を行なう３値ラスタ演算器、前記シフタＳと前記バ
    ッファレジスタＤの内容を入力として論理演算を行なう
    ２値ラスタ演算器Ｂ、前記シフタＰと前記バッファレジ
    スタＤの内容を入力として論理演算を行なう２値ラスタ
    演算器Ｆ、前記シフタＣの出力各ビットについて該ビッ
    トの値が０のときは該ビット位置の前記２値ラスタ演算
    器Ｂの出力データを選択し前記シフタＣの出力各ビット
    について該ビットの値が１のときは該ビット位置の前記
    ２値ラスタ演算器Ｆの出力データを選択するビット選択
    手段、前記３値ラスタ演算器もしくは前記ビット選択手
    段の内容を前記ＶＲＡＭに与えるライトデータ選択手
    段、前記リードプレン選択手段により該プレンが選択さ
    れているときに前記ＶＲＡＭのデータもしくは前記３値
    ラスタ演算器の内容を前記リードデータ合成手段に出力
    するリードデータ選択手段とをプレンの数だけ備えるこ
    とを特徴とする請求項６記載の描画制御装置。
  8. 【請求項８】 ＣＰＵと１枚以上のプレン構成をもつＶＲ
    ＡＭと該ＶＲＡＭのメモリ制御部を備えたグラフィック
    表示系の描画制御装置であって、少なくとも、 （１）前記ＶＲＡＭの全プレンに共通で： 外部データのフォーマットを鏡像反転・スワップもしく
    はそれらの組合せにより外部データのフォーマット変換
    を行うデータ構造変換器、前記ＶＲＡＭへの書き込みを
    ビット単位で制御するためのビットマスクレジスタ、該
    ビットマスクレジスタの内容と前記データ構造変換器の
    データをビットごとに論理積の演算を行なうＡＮＤ手
    段、前記ビットマスクレジスタもしくは前記データ構造
    変換器もしくは前記ＡＮＤ手段のデータをシフトするビ
    ットマスク用シフタ、前記データ構造変換器のデータの
    前回の内容を保持するマージレジスタＣ、前記データ構
    造変換器のデータと前記マージレジスタＣのデータをシ
    フトするシフタＣ、後述の各プレンのリードデータ選択
    手段の内容を各ビットごとに論理和の演算を行なって前
    記ＣＰＵへのリードデータを合成するリードデータ合成
    手段を備え、 かつ前記ＶＲＡＭの各プレンに対して： プレン単位のＶＲＡＭリード可否を選択するリードプレ
    ン選択手段、プレン単位のＶＲＡＭライト可否を選択す
    るライトプレン選択手段、該ライトプレン選択手段と前
    記ビットマスク用シフタの出力を合成して各プレンの前
    記ＶＲＡＭをビット単位で書き込み制御するプレンビッ
    トマスク手段、前記ＶＲＡＭのデータもしくは前記デー
    タ構造変換器のデータをソース領域のデータとして保持
    するバッファレジスタＳ、前記ＶＲＡＭのデータもしく
    は前記データ構造変換器のデータをパタン領域のデータ
    として保持するバッファレジスタＰ、前記ＶＲＡＭのデ
    ータもしくは前記データ構造変換器のデータをディステ
    ィネーション領域のデータとして保持するバッファレジ
    スタＤ、前記ＶＲＡＭもしくは前記バッファレジスタＳ
    もしくは前記データ構造変換器のデータの前回の内容を
    保持するマージレジスタＳ、前記バッファレジスタＰも
    しくは前記データ構造変換器のデータの前回の内容を保
    持するマージレジスタＰ、前記バッファレジスタＳのデ
    ータと前記マージレジスタＳのデータをシフトするシフ
    タＳ、前記バッファレジスタＰのデータと前記マージレ
    ジスタＰのデータをシフトするシフタＰ、前記シフタＳ
    と前記シフタＰと前記バッファレジスタＤもしくは前記
    ＶＲＡＭの内容を入力として論理演算を行なう３値ラス
    タ演算器、前記シフタＳと前記バッファレジスタＤの内
    容を入力として論理演算を行なう２値ラスタ演算器Ｂ、
    前記シフタＰと前記バッファレジスタＤの内容を入力と
    して論理演算を行なう２値ラスタ演算器Ｆ、前記シフタ
    Ｃの出力各ビットについて該ビットの値が０のときは該
    ビット位置の前記２値ラスタ演算器Ｂの出力データを選
    択し前記シフタＣの出力各ビットについて該ビットの値
    が１のときは該ビット位置の前記２値ラスタ演算器Ｆの
    出力データを選択するビット選択手段、前記３値ラスタ
    演算器もしくは前記ビット選択手段の内容を前記ＶＲＡ
    Ｍに与えるライトデータ選択手段、前記リードプレン選
    択手段により該プレンが選択されているときに前記ＶＲ
    ＡＭのデータもしくは前記３値ラスタ演算器の内容を前
    記リードデータ合成手段に出力するリードデータ選択手
    段とをプレンの数だけ備えるデータ操作部と、 （２）前記ＶＲＡＭ上のソース領域のアドレスを保持す
    るソースアドレスレジスタ、ディスティネーション領域
    のアドレスを保持するディスティネーションアドレスレ
    ジスタ、パタン領域のアドレスを保持するパタンアドレ
    スレジスタ、前記ソースアドレスレジスタの内容を後述
    のアクセスサイクル発生器によるリードアクセスサイク
    ルの終了時に加算・更新するための値を保持するソース
    オフセットレジスタ、前記ディスティネーションアドレ
    スレジスタの内容を後述のアクセスサイクル発生器によ
    るライトアクセスサイクルの終了時に加算・更新するた
    めの値を保持するディスティネーションオフセットレジ
    スタ、前記パタンアドレスレジスタの内容を後述のアク
    セスサイクル発生器によるリードアクセスサイクルの終
    了時に加算・更新するための値を保持するパタンオフセ
    ットレジスタ、前記ソースアドレスレジスタと前記ソー
    スオフセットレジスタもしくは前記ディスティネーショ
    ンアドレスレジスタと前記ディスティネーションオフセ
    ットレジスタもしくは前記パタンアドレスレジスタと前
    記パタンオフセットレジスタの内容を加算して前記各ア
    ドレスレジスタの値を更新するためのアドレス加算器
    Ａ、前記ＣＰＵの書き込みデータと前記ソースアドレス
    レジスタもしくは前記ディスティネーションアドレスレ
    ジスタもしくは前記パタンアドレスレジスタの内容を加
    算して前記各アドレスレジスタの値を更新するためのア
    ドレス加算器Ｂを備えた描画アドレス発生手段と、 （３）該描画アドレス発生手段を用いて、前記ＶＲＡＭ
    の読み出し要求があった場合はソース、ディスティネー
    ション、パタンの各領域のアクセスを少なくとも１つ以
    上含むリードアクセスを発生し、前記ＶＲＡＭの書き込
    み要求があった場合はディスティネーション領域のライ
    トアクセスもしくはリードアクセスとライトアクセスの
    組を発生して前記ＶＲＡＭのメモリ制御部を駆動するア
    クセスサイクル発生手段とを備えたことを特徴とする描
    画制御装置。
  9. 【請求項９】 請求項８記載の描画制御装置であって、更
    に （４）前記アクセスサイクル発生手段を、ライトサイク
    ルの連続もしくはリードサイクルとライトサイクルの連
    続の指定回数起動する連続転送シ−ケンス手段と、 （５）前記連続転送シ−ケンス手段の一回目の書き込み
    転送時および最終回の書き込み転送時にそれぞれ指定の
    ビットマスクパタンを、また一回目と最終回の間の書き
    込み転送時には全ビットの書き込みを許可するビットマ
    スクパタンを生成してこれを外部データとし、前記デー
    タ操作部の前記データ構造変換器を介して前記ＡＮＤ手
    段もしくは前記ビットマスク用シフタに与える連続転送
    用マスクパタン生成部とを備えたことを特徴とする描画
    制御装置。
  10. 【請求項１０】 前記連続転送シ−ケンス手段を複数回起
    動するラスタカウンタと、前記連続転送シ−ケンス手段
    に書き込まれたデータを保持し前記ラスタカウンタの値
    が終了値でなくかつ前記連続転送シ−ケンス手段が終了
    値のときに該保持したデータを前記連続転送シ−ケンス
    手段に再設定するカウント値保持レジスタと、前記ラス
    タカウンタの値が終了値でなくかつ前記連続転送シ−ケ
    ンス手段が終了値のときに前記ソースアドレスレジスタ
    を用いたリードサイクルが発生した場合に該リードサイ
    クル終了時に前記ソースアドレスレジスタに加算する値
    を保持するソース更新値レジスタと、前記ラスタカウン
    タの値が終了値でなくかつ前記連続転送シ−ケンス手段
    が終了値のときに前記パタンアドレスレジスタを用いた
    リードサイクルが発生した場合に該リードサイクル終了
    時に前記パタンアドレスレジスタに加算する値を保持す
    るパタン更新値レジスタと、前記ラスタカウンタの値が
    終了値でなくかつ前記連続転送カウンタが終了値のとき
    に前記ディスティネーションアドレスレジスタを用いた
    ライトサイクルが発生した場合に該ライトサイクル終了
    時に前記ディスティネーションアドレスレジスタに加算
    する値を保持するディスティネーション更新値レジスタ
    とを備えたことを特徴とする請求項９記載の描画制御装
    置。
  11. 【請求項１１】 請求項８記載の描画制御装置であって、
    更に （４）前記ＣＰＵからのデータのビット数が前記ＶＲＡ
    Ｍのデータバスのビット数と異なる場合、前記ＣＰＵの
    データをＶＲＡＭデータバスに画面イメージで左詰めも
    しくは右詰めし、外部データとして前記データ操作部の
    前記データ構造変換器に与えるデータ位置変換部と、 を備えたことを特徴とする描画制御装置。
  12. 【請求項１２】 前記データ操作部内の前記ビット選択手
    段が前記シフタＣの出力各ビットについて該ビットの値
    が０のときは該ビット位置の前記２値ラスタ演算器Ｂの
    出力データを選択し前記シフタＣの出力各ビットについ
    て該ビットの値が１のときは該ビット位置の前記３値ラ
    スタ演算器の出力データを選択するビット選択手段であ
    ることを特徴とする請求項１１記載の描画制御装置。
  13. 【請求項１３】 前記ＣＰＵからのデータのビット数が前
    記ＶＲＡＭのデータバスのビット数の１／２である請求
    項１１又は１２記載の描画制御装置。
  14. 【請求項１４】 前記ＣＰＵからのデータのビット数が８
    ビットでかつ前記ＶＲＡＭのデータバスのビット数が１
    ６ビットである請求項１２記載の描画制御装置。
  15. 【請求項１５】 前記ＶＲＡＭのデータバスを２分割して
    一方をバスａ、他の一方をバスｂとするとき、前記バス
    ａに接続されたメモリ素子には前記ディスティネーショ
    ンアドレスレジスタのアドレスをそのまま与え、前記ビ
    ットマスク用シフタのシフト値が前記ＶＲＡＭのデータ
    バスのビット数の１／２以上の時には前記バスｂに接続
    されたメモリ素子に前記ディスティネーションアドレス
    レジスタのアドレスをインクリメント手段を介して与
    え、前記ビットマスク用シフタのシフト値が前記ＶＲＡ
    Ｍのデータバスのビット数の１／２未満の時には前記バ
    スｂに接続されたメモリ素子に前記ディスティネーショ
    ンアドレスレジスタのアドレスをそのまま与えるように
    したことを特徴とする請求項１１、１２、１３又は２０
    記載の描画制御装置。
  16. 【請求項１６】 前記ＶＲＡＭのデータバスを２分割して
    一方をバスａ、他の一方をバスｂとするとき、前記バス
    ａに接続されたメモリ素子には前記ディスティネーショ
    ンアドレスレジスタのアドレスをそのまま与え、前記シ
    フタＣのシフト値が前記ＶＲＡＭのデータバスのビット
    数の１／２以上の時には前記バスｂに接続されたメモリ
    素子に前記ディスティネーションアドレスレジスタのア
    ドレスをインクリメント手段を介して与え、前記シフタ
    Ｃのシフト値が前記ＶＲＡＭのデータバスのビット数の
    １／２未満の時には前記バスｂに接続されたメモリ素子
    に前記ディスティネーションアドレスレジスタのアドレ
    スをそのまま与えるようにしたことを特徴とする特許の
    請求項１１、１２、１３又は１４記載の描画制御装置。
  17. 【請求項１７】 請求項８記載の描画制御装置であって、
    更に （４）前記アクセスサイクル発生器を、ライトサイクル
    の連続もしくはリードサイクルとライトサイクルの連続
    の指定回数起動する連続転送カウンタ手段と、（５）該
    連続転送カウンタ手段の一回目の書き込み転送時および
    最終回の書き込み転送時にそれぞれ指定のビットマスク
    パタンを、また一回目と最終回の間の書き込み転送時に
    は全ビットの書き込みを許可するビットマスクパタンを
    生成してこれを外部データとし、前記データ操作部の前
    記データ構造変換器を介して前記ＡＮＤ手段もしくは前
    記ビットマスク用シフタに与える連続転送用マスクパタ
    ン生成部と、 （６）前記ＶＲＡＭのデータバス上の１ビットのみ書き
    込みを許可するビットパタンを生成してこれを外部デー
    タとし、前記データ操作部の前記データ構造変換器を介
    して前記ビットマスク制御部に与えると共に、前記ＶＲ
    ＡＭに対する書き込みサイクルを終了するとそのビット
    パタンを選択的に、パタンの変化をさせないかあるいは
    １ビット右もしくは左に回転（ローテート）し、回転の
    結果あふれが生じた場合には前記ディスティネーション
    のアドレス発生器の値を右回転のときには＋１し、左回
    転の時には−１するドットマスク発生部とを備えたこと
    を特徴とする描画制御装置。
  18. 【請求項１８】 前記連続転送カウンタを複数回起動する
    ラスタカウンタと、前記連続転送カウンタに書き込まれ
    たデータを保持し前記ラスタカウンタの値が終了値でな
    くかつ前記連続転送カウンタが終了値のときに該保持し
    たデータを前記連続転送カウンタに再設定するカウント
    値保持レジスタと、前記ラスタカウンタの値が終了値で
    なくかつ前記連続転送カウンタが終了値のときに前記ソ
    ースアドレスレジスタを用いたリードサイクルが発生し
    た場合に該リードサイクル終了時に前記ソースアドレス
    レジスタに加算する値を保持するソース更新値レジスタ
    と、前記ラスタカウンタの値が終了値でなくかつ前記連
    続転送カウンタが終了値のときに前記パタンアドレスレ
    ジスタを用いたリードサイクルが発生した場合に該リー
    ドサイクル終了時に前記パタンアドレスレジスタに加算
    する値を保持するパタン更新値レジスタと、前記ラスタ
    カウンタの値が終了値でなくかつ前記連続転送カウンタ
    が終了値のときに前記ディスティネーションアドレスレ
    ジスタを用いたライトサイクルが発生した場合に該ライ
    トサイクル終了時に前記ディスティネーションアドレス
    レジスタに加算する値を保持するディスティネーション
    更新値レジスタと、線分の１ドット未満の誤差の値を保
    持する誤差レジスタと、１ドットの描画毎に前記誤差レ
    ジスタの値を累積する誤差累積器と、前記誤差累積器の
    累積誤差が１ドットを超えたときは前記カウント値保持
    レジスタの値を＋１して前記連続転送カウンタに再設定
    するインクリメンタを備えたことを特徴とする請求項１
    ７記載の描画制御装置。
  19. 【請求項１９】 前記描画アドレス発生手段は、前記ＶＲ
    ＡＭ内の第一のアドレスを発生し、かつ後述の第三のリ
    ードサイクル終了後に前記第一のアドレスを更新する手
    段を備えた第一のアドレス発生手段と、前記ＶＲＡＭ内
    の第二のアドレスを発生し、かつ後述の第四のリードサ
    イクル終了後に前記第二のアドレスを更新する手段を備
    えた第二のアドレス発生手段と、前記ＶＲＡＭ内の第三
    のアドレスを発生し、かつ後述の第二のライトサイクル
    終了後に前記第三のアドレスを更新する手段を備えた第
    三のアドレス発生手段とを備え、 前記データ操作部は、第一のデータ保持手段と、第二の
    データ保持手段と、第三のデータ保持手段と、前記第一
    のデータ保持手段が保持するデータをシフトする第一の
    シフト手段と、前記第二のデータ保持手段が保持するデ
    ータをシフトする第二のシフト手段と、前記第一のシフ
    ト手段のシフト結果のデータと前記第二のシフト手段の
    シフト結果のデータと前記第二のデータ保持手段が保持
    するデータを３値の入力とする論理演算器とを備え、 前記連続転送シーケンス手段は、前記ＣＰＵのプログラ
    ム制御により第一のライトサイクルもしくは第一のリー
    ドサイクルと第一のライトサイクルの組を少なくとも一
    回以上発生し、 前記アクセスサイクル発生手段は、前記連続転送シーケ
    ンス手段が発生する前記第一のライトサイクルを入力と
    して、前記論理演算器の演算結果を前記第三のアドレス
    発生手段が指し示す前記第三のアドレスに格納する第二
    のライトサイクルを前記メモリ制御部に対して発生する
    か、もしくは前記第三のアドレス発生手段が指し示す前
    記第三のアドレスのデータを前記第三のデータ保持手段
    に格納する第二のリードサイクルを前記メモリ制御部に
    対して発生した後に前記論理演算器の演算結果を前記第
    三のアドレス発生手段が指し示す前記第三のアドレスに
    格納する第二のライトサイクルを前記メモリ制御部に対
    して発生するかを指定する第一の指定手段を備えた第一
    のアクセスサイクル発生器と、 前記連続転送シーケンス手段が発生する前記第一のリー
    ドサイクルを入力として、前記第一のアドレス発生手段
    が指し示す前記第一のアドレスのデータを前記第一のデ
    ータ保持手段に格納する第三のリードサイクルと、前記
    第二のアドレス発生手段が指し示す前記第二のアドレス
    のデータを前記第二のデータ保持手段に格納する第四の
    リードサイクルと、前記第三のアドレス発生手段が指し
    示す前記第三のアドレスのデータを前記第三のデータ保
    持手段に格納する前記第二のリードサイクルの３種類の
    リードサイクルの一種類以上三種類以下の任意の組み合
    わせのうち、どの組み合わせのリードサイクルを前記メ
    モリ制御部に対して発生するかを指定する第二の指定手
    段を備えた第二のアクセスサイクル発生器とを備えたこ
    とを特徴とする請求項１記載の描画制御装置。
  20. 【請求項２０】 ＣＰＵと、表示手段と、前記ＣＰＵのか
    らの命令に基づき、前記表示手段へのデータの表示を制
    御する描画制御装置とを備えた情報処理装置において、 前記描画制御装置は、 前記デ−タを格納する１枚以上のプレン構成をもつＶＲ
    ＡＭ部と、 該ＶＲＡＭ部のアクセスタイミングを発生するメモリ制
    御部と、 該表示手段と前記ＶＲＡＭ部への表示アドレスを発生す
    る表示アドレス発生手段と、 該ＣＰＵに接続され、設定された回数分アクセス要求タ
    イミングを発生する連続転送シ−ケンス手段と、 該連続転送シ−ケンス手段からの該アクセス要求タイミ
    ングを一回以上のアクセスに拡張して前記メモリ制御部
    に転送するアクセスサイクル発生手段と、 前記ＣＰＵからの命令に基づき、該連続転送シ−ケンス
    手段と該アクセスサイ クル発生手段の制御で、前記デ−
    タの加工操作を指示するデ−タ制御部と、 該デ−タ制御部の指示に基づき、前記アクセスサイクル
    発生手段の制御で、前記ＶＲＡＭ部に描画する前記デ−
    タの加工操作を行なうデ−タ操作部と、 該アクセスサイクル発生手段からの信号に基づき、前記
    デ−タの描画アドレスを発生する描画アドレス発生手段
    とを備えたことを特徴とする情報処理装置。
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