JPS59119385A - ビツト・マツプ・メモリ上のウインドウ移動制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、表示画面の輝点集合に対応したビット榔マツ
プ・メモリにおいて、２点の座標で指定さｎるウィンド
ウ　（矩形）の移動を、走査線方向の一定のビット長Ｎ
を単位として行うウィンドウ移動制御方式に関し、特に
、ウィンドウの走査線方向の始端、終端に生じる定長Ｎ
に対する余シの処理はシフト回路を用いて整合させ、書
込み番地における定長Ｎに対する余りの書込み時はリー
ド・モディファイ・ライトを実行することにより元のデ
ータの保証を行うようにしたピント・マツプ・メモリ上
のウィンドウ移動制御方式に関する。

〔従来技術と問題点〕

表示画面の輝点集合に対応したビ７トΦマツプ・メモリ
は、通常、走査線方向の一定のビット長Ｎ（例えば８ビ
７ト、１６ビツトなど）をアクセス単位として読み書き
されるのが普通である。このようなビット−マツプ・メ
モリ上におけるウィンドウの移動は、従来、プログラム
又はピント・マツグーメモリのアクセス単位に限定しｍ
ノ＼−ドウエアで行われていた。

しかしながらプログラムによシビット・マングーメモリ
上におけるウィンドウの移動を行う場合には、ウィンド
ウのデータをアクセス単位で全て読出し、始端、終端に
おける定長Ｎに対する余り部分のデータはシフトして詰
め直し、更に書込み先の始端、終端で保証すべき元のデ
ータを差し込んでから書込むように処理される。したが
って処理量が多くな９、処理速度が遅くなるという欠点
がある。

又、後者のビット・マングーメモリのアクセス単位に限
定したハードウェアによｐビット・マツプ・メモリのウ
ィンドウの移動を行う場合には、ウィンドウはアク上２
単位に整合した範囲でしか移動できないので、ピント・
マツグーメモリのアクセス単位のバウンダリがついてし
まい、ウィンドウの移動に制約がつくという欠点がある
。

〔発明の目的〕

本発明は、上記の欠点を除去するものであって、ビット
・マツプ・メモリのアクセス単位に制約さｎることがな
く、自由なビット長で構成されたウィンドウを任意の位
置に高速で移動させることができるビット・マツプ・メ
モリ上のウィンドウ移動制御方式を提供することを目的
とするものである。

〔発明の構成〕

そのために本発明のビット・マツプ争メモリ上のウィン
ドウ移動制御方式は、ビット−マッグ・メモリ上の２点
の座標で指定されるウィンドウを。

走査線方向の一定のビット長Ｎを単位としてアクセスし
て２点の座標で指定さ扛るビット・マッグ・メモリ上の
他の矩形部に移動するビット・マツグーメモリ上のウィ
ンドウ移動制御方式であって、上記ウィンドウの読出し
先頭番地から順に上記単位に従ってデータを読出して記
憶する一時記憶手段、該一時記憶手段に記憶されたデー
タを所定のビット数シフトして上記単位のビット長ずつ
出力するシフト手段、該シフト手段の出力するデータと
上記矩形部の書込み番地から上記単位に従って読出した
データとのいずれかを選択して上記書込み番地の書込み
データとして上記ビット・マッグ。

・メモリに送出するデータ選択手段、および全体の制御
を行う制御手段を少なくとも備え、上記制御手段は、読
出し先頭番地の上記ビット長Ｎに対する余りと書込み先
頭番地の上記ビット長Ｎに対する余りとの差に基づいて
上記シフト手段におけるシフトビット数を決め、始端の
書込みの際には書込み先頭番地の上記ビット長Ｎに対す
る余シに基づいて当該書込み番地の前側の元のデータが
保証されるように上記データ選択手段において選択する
データを決定し、終端の書込みの際には書込み終了番地
の上記ビット長Ｎに対する余シに基づいて当該書込み番
地の後側の元のデータが保証されるように上記選択手段
において選択するデータを決定するように上記シフト手
段とデータ選択手段とを制御するように構成さ′ｉ″し
たことを特徴とするものである。

〔発明の実施例〕 以下、本発明の実施例を図面を参照しつつ説明する。

第１図は本発明の１実施例を示す図、第２図は２点の座
標によって指定されたウィンドウと移動先の１例を示す
図、第３図はデータ・シフトおよびリード・モディファ
イ拳ライトの概要を示す図である。

第１図において、１はビット・マツプ台メモ１ハ２は読
出し番地レジスタ、３は書込み番地レジスタ、４は書込
み終了番地レジスタ、５は比較器、６は減算器、７は一
時記憶レジスタ、８は７フタ、９は始端ゲート、ＩＯは
終端ゲート、１１は制御用ＲＯＭ、１２は制御回路、１
３と１４はマルチプレクサ、αは読出し先頭番地の定長
Ｎに対する余シ、Ｃは書込み先頭番地の定長Ｎに対する
余シ、ｄは書込み終了番地の定長Ｎに対する余り、Ｘｃ
は書込み先頭番地、立は書込み終了番地、■は一致信号
、■は記憶信号、■はシフト信号、■始終端ゲート信号
、■は差分信号、■は始終端通知信号を示す。

又、第２図において、１５はビット・マツプＱディスプ
レイ、Ａ　（ＺＡ、　１１Ａ）は読出し先頭番地、Ｂ　
（ｚＢｓ　ｙＢ）は読出し終了番地、Ｃ（ｅＣ，ｙｃ）
は書込み先頭番地、Ｄ　Ｃ’Ｄ＋　ｙｎ）は書込み終了
番地、ん、ＸＢ、Ｘｃ、ＸＤハアクセス番地を示す。

本発明は、第２図に示すように、例えばビット・マツプ
・ディスプレイ１５上で読出し先頭番地ＡＣ”Ａ＋　ｖ
ｈ）と読出し終了番地Ｂ　　（ＺＢＩ　ＶＢ）とによっ
てウィンドウが指定され、これを書込み先頭番地Ｃ（Ｚ
ＣＩ　ｙｃ）と書込み終了番地Ｄ　（ｚＤ、　ｙｎ）と
によって指定される矩形の他の領域に移動させる場合、
定長Ｎをアクセス単位としてウィンドウのビット長や先
頭番地、終了番地などが自由に設定し得るようにしたも
ので、その１実施例を示したのが第１図である。第１図
において、読出し番地レジスタ２にはウィンドウの読出
し番地が、書込み番地レジスタ３には移動先領域の書込
み番地が、又、書込み終了番地レジスタ４には移動先領
域の書込み終了番地がセットされる。比較器５では、書
込み先頭番地Ｘｃと書込み終了番地に饋の比較が行われ
、両者が一致する場合（第９図および第１０図によυ後
述）には一致信号■が制御回路１２に送出される。他方
減算器６では、書込み先頭番地の定長Ｎに対する余、！
１ｌｌＣと読出し先頭番地の定長Ｎに対する余りαとの
減算が行われ、その差分信号■が制御回路１２に送出さ
れる。制御回路１２では、後に詳述するように、比較器
５の一致信号、減算器６の差分信号■を受信し、一時記
憶レジスタフに記憶信号■を送出し、シフタ８にシフト
信号■を送出し、制御用ＲＯＭＩＩに始終端通知信号の
を送出する。その他制両回路１２は全体を制御するもの
である。一時記憶レジスタフでは、ビット−マツプ・メ
モリ１のウィンドウからアクセス単位に従って定長Ｎず
つのデータが読出さｎ、２Ｎのデータが記憶される。７
フタ８は、胱出し先頭番地の定長Ｎに対する余９αと書
込み先頭番地の定長Ｎに対する余ｐｃとの差分に基づい
て書込み先頭番地に整合するようにシフト数を決定し、
一時記憶レジスタフから書込みデータとして定長Ｎの出
力データを得るものである。シフタ８の定長Ｎの出力デ
ータは、マルチプレクサ１４を通してピノ）−７７ブΦ
メモリ１の書込み番地に畳込ま扛るが、始終端では、制
御用ＲＯＭＩＩから読出された始終端ゲート信号■によ
ってマルチプレクサ１４の始端ゲート９、終端ゲート１
０が制御爆れ、ビット・マツプ・メモリ１の書込み番地
のデータがり一ド・モディファイ・ライトされる。制御
用ＲＯＭＩＩは、制御回路１２の始終端通知信号のに基
づいて書込み先頭番地の定長Ｎに対する余シＣ，書込み
終了番地の定長Ｎに対する余りｄをアドレスとして、元
のデータを保証するようなリード・モディファイ・ライ
ト用のゲート操作のための始終端ゲートイ言号■が読出
されるものである０ データ・シフトおよびリード・モディファイ争ライトの
概要を示したのが第３図である。第３図において、８′
はシフタ機構、７−１と７−２は一時記憶用レジスタ、
８はシフタ、’Ｒ／Ｍ／Ｗはり一ド・モディファイ・ラ
イトのゲートを示し、点線はシフト範囲（幅２Ｎ−１）
を示す。第３図（５）は、読出し先頭番地ｍＡから読出
し終了番地ｆｆ１Ｂまでの斜線部が読出され、シフタ機
構８′を通して書込み先頭番地判から書込み終了番地ｘ
Ｄまでの斜線ｆ！ｉトに書込まれることを示しておシ、
縦線の幅力；アクセス単位で定長Ｎである。第３図（［
３）は、α〉Ｃのの場合の始端処理の概要を示したもの
で、順次一時記憶レジスタフ−１から７−２へ定長Ｎず
つ読出しデータがセットされ、一時記憶レジスタフ−２
の先頭から差分（ｃＬ−ｃ）だけシフトした足長Ｎのデ
ータがシフタ８から出力嘔れる。そのうち、先頭のＣ部
分は、元のデータを保証するためにリード・モディファ
イ−ライトのゲー）Ｒ／Ｍ／Ｗが制御される。又、ａ≦
Ｃの場合の始端処理には、図示しないが、読出し先頭番
地Ｊｃｈのデータがアクセス単位に従って一時記憶レジ
スタフー１にセントされる。そして一時記憶レジスタフ
−２の先頭から差分（Ｎ十〇−〇）だけシフトした定長
のデータがシフタ８から出力される。このようなシフト
数によシ読出しと書込みとの間で整合させている。以後
アクセス単位に従って一時記憶レジスタフー１にデータ
がセットされ、同時に一時記憶レジスタフー１のデータ
は一時記憶レジスタフー２に７ノトされ、その度にシフ
タ８から先に述べたシフト数に従って書込み番地に書込
むべきデータが送出される。この間においては元のデー
タを保証する必要がないので、リード・モディファイ・
ライトは行われない。そして終端の処理概要を示したも
のが第３図（Ｑである。始端において第３図（１３）に
示すように７フタ８の７７ト数が固定された結果、読出
し終了番地ＺＢのデータは書込み終了番地ｚＤＩ／ｃ書
込まれるようにセットさｎているが、書込み終了番地Ｊ
）の定長Ｎに対する余９ｄの部分は元のデータを保証す
るためにリード・モディファイ・ライトのゲー）Ｒ／Ｍ
／Ｗがｉｔｊ制御される。

第４図ＦｉＣＲＴディスプレイを備えた本発明の具体的
な１笑施例を示す図である。第４図において１エないし
３．６ないし８，１１と１３ないし１５は第１図および
第２図に対応するものを示し、　Ｌ６はマルチプレクサ タ、１８は表示カウンタ、１９ｉ’ｊシフト−レジスタ
を示す。第４図において、ピッ）−マクプやメモリ１に
対しては、外部装置（例えば中央処理装ｊりからメモリ
ーアドレスで指示され、入力データ、出力データを読み
書きすることができるようになっている０又、ビット嗜
マツプ・メモリ１は、ＣＲＴディスプレイ１５に表示す
るために表示カウンタ１８をアドレスにして，胱出しデ
ータをシフト・レジスタ１９によって並−直変換してビ
デオ入力としてＣＲＴディスプレイ１５に送られるよう
になっている。しかし、本発明のウィンドウ移動の場合
には、読出し番地と書込み番地が指示され、読出し番地
レジスタ２と書込み番地レジスタ３にセットされる。読
出しデータは、一時記憶レジスタフ−１と７−２に一時
記憶され、先に第３図を参照しつつ述べたようにしてシ
フタ８のシフト数が決定さ扛そのシフト数に従って７フ
タ８から出力嘔れる。始端では、始端書込み番地のデー
タが読出され、Ｃをアドレスとする制御用ＲＯＭＩＩの
出力によシマルチプレクサ１４においてシフタ８の出力
データと始端書込み番地のデータとのピント毎の切換え
が行われ、シフタ８の出力データに書込み番地の元のデ
ータの必要なピント・データが組合わされる。このマル
チプレクサ１４の出力データが書込まれることにより始
端の処理が終了する。以後、終端の処理が行われるまで
はシフタ８の出力データがそのまま書込まれ、終端で始
端時と同様にリード・モディファイ・ライトを実行する
ことは先に述べたとおシである。

第５図および第６図は一時記憶レジスタとシック部の具
体的な構成例を示す図である。図において，６ないし８
は第１図および第４図に対応するものを示し、８−００
ないし８−ＯＦ、８−ＥＯないし８−ＥＦと８　−　Ｆ
　Ｏ．ないし８−ＦＦはアンド・ゲート、８−０ないし
８−Ｆはオア・ゲートを示す。第５図は定長Ｎが１６で
ある場合を示してお）、ビット拳マツプ・メモリ１のウ
ィンドウから読出されたデータがまず一時記憶レジスタ
フー１にセットされ、次に一時記憶レジスタフー２に記
憶される。減算器６は、読出し先頭番地の定長１６（Ｎ
）に対する余シαと書込み先頭番地の定長１６（Ｎ）に
対する余９Ｃとの演算を行い、１６（Ｎ）個の答を出力
するＡＬＵである。そしてこの減算器６から４ピント　
（デコードした場合は１６本）の出力が７フタ８に送ら
れる。シフタ８では、例えば［相］が選択されると一時
記憶レジスタフー１のビットＯからピント１５のデータ
が出力さｊ、■か選択てｎると一時記憶レジスタフー２
のピント８からビット１５″ｉ！、でのデータと一時記
憶レジスタフー１のビットＯからピント７までのデータ
が出力される。シフタ８をアンド・ゲートとオア・ゲー
トで構成した例が第６図である。減算器６は、１ないし
Ｏの出力端子を備え、演算結果に応じていずれか１個の
出力端子のみが論理「１」になるように構成されたもの
である。シフタ８ば、アンドやグー）８−ＦＯないし８
−ＦＦのグループが一時記憶レジスタフー１のビット０
ないしピント１５のデータを一方の入力とし、減算６６
の出力１ないしＯを夫々他方の入力とする。更にアンド
・グー）８−ＥＯないし８−ＥＦのグループが一時記憶
レジスタフー１と７−２の各ビットのデータをｉｆＪ段
のアンド・ゲート８−ＦＯないし８−ＦＦのグループと
は１ビツトずつずらして一方の入力とし、減算器の出力
１ないし１６を夫々他方の入力とする。

同様にしてアンドＱグー）８−０．０ないし８−ＯＦの
グループまで１６のアンド・ゲートのグループが設けら
れ、夫々のグループのアンドウゲートの出力がオア・グ
ー）　８−０ないし８−Ｆに供給さ扛る。したがって、
例えば減算器６の出力端子１が論理「１」の場合には、
アンド・ゲート８−ＦＯ，８−ＥＯ・・・・・・・・・
　８−００に入力さ扛ているデータ、即ち一時記憶レジ
スタフー２のビット１からビット１５までのデータと一
時記憶レジスタフー１のビット０のデータがオア・ゲー
ト８−０ないし８−Ｆを通して出力される。

第７図はマルチプレクサ１４の構成例を示す図、第８図
は制御用ＲＯＭＩＩの構成例を示す図であ秘策７図にお
いて、１４−１０々いし１４−ＩＦと１４−２０ないし
１４−２Ｆはアンド吻グー）、１４−３０ないし１４−
３Ｆはオア・ゲートを示し、マルチプレクサ１４を構成
している。アンド・グー）　１４−１０ないし１４−Ｉ
Ｆの一方の入力端子には、シフタ８からの７フタ・アウ
ト・データが供給され、アンド・ゲート１４−２０ない
し１４−２Ｆの一方の入力端子には。

ビット舎マツプＯメモリ１からのリード・アウト・デー
タが供給される。そしてアンド・ゲート１４−１０ナイ
し１４−ＩＦ’の他方の入力端子とアンド・グー）　１
０−２０ないし１４−２Ｆの他方の入力端子（反転入力
端子）には、制御用ＲＯＭＩＩからの始終端子ゲート信
号■が供給される。アンド・ゲート１４−１０　ト１４
−２０　（７）出ｉ［子が、ｔ７−ゲー）　１４−３０
の入力端子に接続さ扛、同様にアンド・ゲート１４−Ｉ
Ｆと１４−２Ｆの出力端子がオア・ゲート１４−３Ｆの
入力端子に接続されて、オア・ゲート１４−３０ないし
１４−３Ｆの出力データがビット・マツプ・メモリ１に
書込まれるデータになる。先に説明した第３図から明ら
か彦ように、始終端でない場合には、シフタ・アウト。

データが全て書込まれるので、制御用ＲＯＭ１１からの
始終端ゲート信号■は全て論ｉ！ｆｆ１ｒｌＪにされ、
アンド・ゲート１４−１０ないし１４−ＩＦを通してシ
フタ嗜アウト・データがオア・ゲート１４−３０ないし
１４−３Ｆから出力されるが、飼えば始端の場合には、
第３図（１３）に示すＲ／　ＩＶＩ　／　Ｗに相当する
ビットｏからＣの前までについては制御用ＲＯＭＩＩの
始終端ゲート信号■が論理「０」にされ、リード・アウ
ト・データがオア・ゲート１４−３０ないし１４−３Ｆ
に出力される。

同様に終端の場合には、第３図Ｃ）に示すＲ／Ｍ／Ｗに
相当するｄの後ビクトエ５′！１．でについては制御用
ＲＯＭＩＩの始終端ゲート信号■が論理「０」にされる
。制御用ＲＯＭＩＩは、例えば第８図に示すように２５
６Ｘ４のＲＯＭの場合には４個用い、第１図に示すよう
に始終端通知信号のによって、書込み先頭番地の定長Ｎ
に対する余ｐｃ、書込み終了番地の定長Ｎに対する余９
ｄが選択され、これらをアドレスとして読出された０々
いし１５の信号が第７図に示す始終端ゲート信号■とさ
扛る。

第９図は書込み先の始終端の発生パターンを示す図、第
１０図は書込み先の始終端が同一のアクセス単位内であ
る場合の発生パターンを示す図である。第９図（８）は
アクセス単位の書込み先頭番地ＸＣと書込み終了番地Ｘ
Ｄとが異なシ、アクセス単位が１６ビツトの例を示した
ものであり、斜線部が７フタ・アウト、−データの書込
ま扛る部分を示している。第９図ＣＢ）はアクセス単位
の書込み先頭番地Ｘｃと書込み終了番地ＸＤが同じ場合
を示したものであシ、Ｃとｄが共に０から１５まである
が、ｃ　（ｄになることは実際にあり得ないので、第９
図（ｂ）の斜めの点線の下側にのみパターンが存在し得
ることになる。このパターンを具体的に示したのが第１
０図である。第１０図に示すパターンを第７図および第
８図に示す制御用ＲＯＭＩＩの始終端ゲート信号■と対
応させると、始終端ゲート信号■は第１０図に示す斜線
部に対応するビットのみを論理「１」にするようにＲＯ
Ｍを構成すればよい。その結果、斜線部に対応するピン
トのみが、第８図に示すアンドーグー）　１４−１０な
いし１４−ＩＦを通してシフト・アウト・データを送出
し、他のピントがアンド・グー）　１４−２０なめし１
４−２Ｆを通してリードφアウト・データを送出するの
で、リード・アウト・データによるリード・モディファ
イ・ライトが実行されることになる。

第１１図は制御回路による処理の流汎を示すフロー・チ
ャートである。以下、第１１図を参照しつつその処理の
流れを説明する。

■　始端か終端かを調べる。

始端である場合には■の処理を行い、始端でも終端でも
ない場合には■の処理を行い、終端である場合には■の
処理を行う。

■　始端ゲートをセントする。次に■の処理を行う。

■　読出し先の始端αと書込み先の始端Ｃとの比較を行
う。

α〉Ｃの場合には■の処理を行い、Ｃ５０の場合には■
の処理を行う。

■　ピント・マツプ・メモリのＸ人番地をリードする。

次に■の処理を行う。

■　ＸＡ番地＋１を新たにＸＡ番地とする。次に■の処
理を行う。

■　始終端ゲートをオフする。次に■の処理を行う。

■　終端ゲートをセクトする。次に■の処理を行う。

■　ビット・マツプ・メモリのＸＡ番地をリードする。

次に■の処理を行う。

■　ビット中マツグーメモリのＸＣ４ｔ地にリード・モ
ディファイ・ライトする。始終端でない場合には、第７
図および第８図を参照しつつ説明したようにＣ，ｄがオ
フされ、マルチプレクサ１４のアンド書ゲート１４−２
０々いし２Ｆがオフされるので、シフト・アウト・デー
タがライトされる。次Ｋ［相］の処理を行う。

’ｍ　　ＸＣ＝ＸＤであるか否かを調べる。

ＸＣ＝　ＸＤである場合には０の処理を行い、ＸＣ＝Ｘ
Ｄでない場合には０の処理を行う。

ＯＸＡ番地＋１を新たにＸＡ番地とする。次にりの処理
を行う。

■　Ｘｃ番地＋１を新たにＸＣ番地とする。次に■の処
理に戻る。

ｕ　　ｖｃ＝ｖｏであるか否かを調べる。

１１ｃｍ柿である場合には終了とじｂｖｃ＝ｔｔＤでな
い場合には■の処理を行う。

％　　ＸＡ番地を読出し先頭番地に復帰する０次に［相
］の処理を行う。

［相］　ＶＣ番地＋１を新たなＶＣ番地とする。次に■
の処理に戻る。

走査線方向の処理は、■までの処理によシ１アクセス単
位の処理が終シ、これを繰シ返し［相］までの処理が行
われると走査線方向の１行分の処理が終る。そして■の
処理から次の１行の処理が始まも第１２図は本発明の応
用例を示す図である。同一のピッ）−マツプ鳴ディスプ
レイ画面上で重な９が発生するような位置へウィンドウ
を移動する場合に、第１２図に示すように、ビット・マ
ツプ・ディスプレイ画面上に表示される表示領域とは別
の表示さ扛ない予備領域にウィンドウを一度退避（■）
してから、再度表示領域の指定され′ｆ′Ｃ場所へ移動
（■）したり、予備領域に定型パターン（イ、口、ハ、
二）を用意し、この定型パターンを高速で表示領域へ転
送すること（■）も可能でるる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ウィ
ンドウの始端、終端および移動先の始端、終端を、シフ
ト回路とマルチプレクサを用い、リード・モディファイ
・ライトを実行することによシ整合させるので、ビット
・マツプ・メモリのアクセス単位に制約さ扛ることなく
、自由なピント長で構成されるウィンドウを高速に移動
させることができ、データ処理の速度や効率を大幅に向
上させることができる。

【図面の簡単な説明】

第１図は本発明は本発明の１実施例を示す図、第２図は
２点の座標によって指定はれたウィンドウと移動先の１
例を示す図、第３図はデータ拳ノットおよびリード・モ
ディファイ・ライトの概要を示す図、第４図はＣＲＴデ
ィスプレイを備えた本発明の具体的な１実施例を示す図
、第５図と第６図は一時記憶レジスタと７フタ部の具体
的な構成例を示す図、第７図はマルチプレクサ１４の４
１４成例を示す図、第８図は制御用ＲＯＭの構成例を示
す図、第９図は書込み先の始終端の発生パターンを示す
図、第１０図は書込み先の始終端が同一アクセス単位内
である場合の発生パターンを示す図、第１１図は制御回
路による処理の流れを示すフロー・チャート、第１２図
は本発明の応用例を示す図である。 １・・・ビット・マツプ・メモリ、２・・・読出し番地
レジスタ、３・・・書込み番地レジスタ、４・・・書込
み終了番地レジスタ、５・・・比較器、６・・・減算器
、７．７−１と７−２・・・一時記憶レジスタ、８・・
・シフタ、９・・・始端ゲート、１０・・・終端グー）
、１１・・・制御用ＲＯＭ、１２・・・制御回路、１３
．１４と１６・・・マルチプレクサ、１５・・・ビット
・マンプ争ディスプレイ、１７・・・メモリ・アドレス
・レジスタ、１８・・・表示カウンタ、１９・・・７フ
ト・レジスタ、α・・・読出し先頭番地の定長Ｎに対す
る余り、Ｃ・・・書込み先頭番地の定長Ｎに対する余９
、ｄ・・・書込み終了番地の定長Ｎに対する余９、■・
・・一致信号、■・・・記憶信号、■・・・シフト信号
、■・・・始終端ゲート信号、■・・・差分信号、■・
・・始終端通知信号、８−００ないし８−〇Ｆ、８−Ｅ
Ｏないし８−ＥＦ、８−ＦＯないし８−ＦＦ、１４−１
０ないＬｉ２−ＩＦと１４−２０ないし１４−２Ｆ・・
・アンド・ゲート、８−０ないし８−Ｆと１４−３０な
いし１４−３Ｆ・・・オア・ゲート。 臂　２　（力 佐 （０゜ ワ、′− １イスフ゛レイ　　　　　　　曾、「−二　　：χ、「
丁シ畳Ｂ　： Ｆ５（Ｘｉ、”Ｊｓ’ｌ　　　　”　７Ｂｒ’Ｈ’−”
二。１，１ｅ）　　　　。χ７２　Ｖ−Ｘ−ａ、　７「
−一一ヨ　　　　ソ・−票 １　　　　１　　　　　　　　　　　　　　ｚ、　口ｂ
　−［−ｌ　　　　　　　Ｉ　　　　　　　　　　　　
　Ｄ　　　（、、＠ｙ、、、−＝′１ Ｌ　　−ｊ［）（χｂすｂ） 臂　３１￥ｌ ｐＮｍ　　、　、、、 肪　　　　　　１４　　　　　　　　　　　　　　　’
婢　Ｔ　　ｌ’３ 才　８　必 搾１１　（２） −５８２− 背　１２１刀

Claims (1)

【特許請求の範囲】
1. ビン）−マツプ−メモリ上の２点の座標で指定されるウ
   ィンドウを、走査線方向の一定のビット長Ｎを単位とし
   てアクセスして２点の座標で指定されるビット・マング
   Φメモリ上の他の矩形部に移動するピット・マツプ・メ
   モリ上のウィンドウ移動制御方式であって、上記ウィン
   ドウの読出し先頭番地から順に上記単位に従ってデータ
   を読出して記憶する一時記憶手段、該一時記憶手段に記
   憶されたデータを所定のビット数７７トして上記単位の
   ビット長ずつ出力するシフト手段、該シフト手段の出力
   するデータと上記矩形部の書込み番地から上記単位に従
   って読出したデータとのいずれかを選択して上記書込み
   番地の書込みデータとして上記ビン）−マツプ・メモリ
   に送出するデータ選択手段、および全体の制御を行う制
   御手段を少なくとも備え、上記制御手段は、読出し先頭
   番地の上記ビット長Ｎに対する余りと書込み先頭番地の
   上記ビット長Ｎに対する余ｐとの差に基づいて上記シフ
   ト手段におけるシフトビット数を決め、始端の書込みの
   際には書込み先頭番地の上記ビット長Ｎに対する余シに
   基づいて当該書込み番地の前側の元のデータが保証さｎ
   るように上記データ選択手段において選択するデータを
   決定し、終端の書込みの際には書込み終了番地の上記ビ
   ット長Ｎに対する余ｐに基づいて当該書込み番地の後側
   の元のデータが保証されるように上記選択手段において
   選択するデータを決定するように上記シフト手段とデー
   タ選択手段とを制御するように構成されたことを特徴と
   するビットΦマツプ・メモリ上のウィンドウ移動制御方
   式。