JPS627087A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は表示画面上に文字やイメージやグラフ等を表示
する表示制御回路に関するものである。

〔発明の背景〕

文字やイメージやグラフを表示するためには画面の画素
単位に明暗を“１”、′０”で記憶するビットマツプリ
フレッシュ方式による表示制御回路が必要である。この
表示制御回路により１つの画面内に複数の対象を同時に
表示して操作性を高める手段としてマルチウィンドウ表
示が知られている。マルチライドウ表示は大きさが固定
されない複数の方形に区切らた副画面ともいうべき画面
データを重畳させたものである。特開昭５９−７５３３
８号公報に記載されている発明はマルチウィンドウ表示
を２つのメモリと、メモリ間でデータを転送するための
ダイレクトメモリアクセスコントローラ゛（以下ＤＭＡ
Ｃと呼ぶ、）を備えたものである。

この発明では高速にマルチウィンドウ表示を得ることを
特徴にしているが、ＤＭＡＣではバイトあるいはワード
単位でしか転送できない制限があり、ビット単位の境界
をもった転送ができない。また、ＣＰＵは第１のメモリ
しかアクセスできず、第２のメモリとＤＭＡＣは専用の
ハードウェア化されており、第２のメモリとＤＭＡＣを
ＣＰＵが行う他の処理に使用できない。

マルチウィンドウ表示においては文字やイメージやグラ
フ等をビット単位で画面に位置付けさせることが必要で
あり、また、一般のＤＭＡＣは複数のチャネルから成っ
ており、複数の用途に用いることが望ましい使用法であ
る。またＣＰＵがアクセスできない第２のメモリ上に形
成された画面表示データは、ＣＰＵが他の目的（例えば
印刷等）に流用したり、一時記憶装置に保存したり、あ
るいは読出して加工したりすることができない。

〔発明の目的〕

本発明の目的はビット単位での描画処理を少ないＣＰＵ
の負荷で高速に行うに好適であり、画面データを記憶す
る画面メモリの内容を参照することが可能な表示制御回
路を構成し、もって、高速の表示画面の描画機能を実現
して表示装置の操作性を高めることにある。

〔発明の概要〕

本発明では上記した目的を達成するために、方形イメー
ジデータを転送するためのメモリ上にセットされてアレ
イチェーンで動作するＤＭＡＣと、リードモディファイ
ライト動作するグラフィックメモリに付加したシフト回
路及びビット単位の論理処理回路を設けたものである。

〔発明の実施例〕

以下、この発明になるワードプロセッサの例を図に従っ
て説明する。

本実施例のワードプロセッサは、第２図のごとく、一時
記憶部および制御部を備えた本体２０、入力部であるキ
ーボード２１、印刷部であるプリンタ２２、ならびに表
示部であるＣＲＴモニター２３で構成されており、これ
ら本体２０とプリンタ２２、キーボード２１およびＣＲ
Ｔモニター２３は、第３図のように、それぞれケーブル
２０１ないしは２０３を通して、制御信号ないし情報信
号の授受を行うものである。なお、第２図で２４はフレ
キシブルディスク装置（以下ＦＤＤと呼ぶ。）である。

本体２０内には、第３図のブロックダイヤグラムで示さ
れる制御回路における鎖線内の制御部２５が設置されて
いるものである。この制御部２５は、中央処理装置（以
下ＣＰＵと呼ぶ。）からなるＣＰＵ２５１、不揮発性メ
モリ（以下ＲＯＭと呼ぶ、）からなり電源投入時に実行
するプログラムを有するブートＲＯＭ２５２．ワードプ
ロセッサとしての機能を実行するためのプログラムや情
報を格納するための随時、読出し、書込み可能なメモリ
（以下ＲＡＭと呼ぶ、）からなるプログラムメモリ２５
３、ＣＰＵ２５１の指令に従って画面表示パターンを生
成し、ＣＲＴモニター２３に映像信号を送出するＣＲＴ
表示装置２５４゜ＣＰＵ２５１の指令に従ってＦＤＤ２
４を制御するフレキシブルディスク制御回路（以下ＦＤ
Ｃと呼ぶ）２５５．ＣＰＵ２５１の指令に従ってプリン
タ２２を制御する信号や印字信号をプリンタ２２に送出
したり、プリンタ２２の状態信号をプリンタ２２より受
けＣＰＵ２５１に送付するプリンタコントローラ２５６
、ＣＰＵ２５１の指令に従ってキーボード２０を制御し
、キーボード２１からの入力信号をＣＰＵ２５１へ送出
するキー人力コントローラ２５７、および前記Ｃ：ＰＵ
２５１、ブートＲＯＭ２５２、プログラムメモリ２５３
、ＣＲＴ表示装置２５４．ＦＤＣ２５５、プリンタコン
トローラ２５６、およびキー人力コントローラ２５７を
結ぶ内部配線路ｄを備えている。

ここでＦＤＤ２４は磁気式記憶媒体のフレキシブルディ
スクを駆動し前記フレキシブルディスクへの情報の記録
とフレキシブルディスクからの情報の読出しを行うもの
である１本体２０の略前面には、一時記憶部に係るＦＤ
Ｄ２４の開口部が設けられている。

次に、そのワードプロセッサの全体動作について説明す
る。前記の構成において電源が投入されると１本装置は
ブートＲＯＭ２５２のプログラムに従って、ＦＤＤ２４
のフレキシブルディスクに格納されている第４図のごと
きフローを持ったワードプロセッサとして動作させるプ
ログラムを、プログラムメモリ２５３内に移行せしめ、
しかるのち、プログラムメモリ２５３に移行したプログ
ラムに従ってワードプロセッサとしての動作を始める。

ここで、補助機能とは、フレキシブルディスク内の文書
を他のフレキシブルディスクにコピーするような機能を
集約した機能の総称である。

作業選択入力によって入力処理が選択されると、第５図
のごときフローを持った入力処理プログラムを実行する
ことになる。入力処理中の文書は、プロクラムメモリ２
５３内の第５図のごとき入力処理プログラムに従って、
ＣＲ７表示回路２５４を制御することによって、グラフ
ィックメモリ１１７上に画面表示パターンを作成して、
それを映像信号に変換してＣＲＴモニター２３に与え。

ＣＲＴモニターの管面に表示画面を形成する。前記文書
へのデータの入力に伴う処理の指令は、キーボード２１
より入力されたデータや機能指示に従って行われるもの
である。

ＣＲ７表示回路２５４に対して漢字表示のみを行わしめ
る場合にあっては、プログラムメモリ２５３に格納され
ているプログラムの指示により。

ＣＰＵ２５１がＣＲ７表示回路２５４を制御する工／○
プログラムに対して渡すデータの単位は画面における一
行分の表示に当るデータである。すなわち、ＣＰＵ２５
１はキーボード２１がら入力される一文字毎の文字入力
に応じて、行末に新規表示文字を追加した一行分のデー
タを引数としてサブプログラムを起動してＣＲ７表示回
路２５４を制御するものである。

操作者は逐次−文字ずつ入力するものであるが、ＣＰＵ
２５１はＣＲ７表示回路２５４に対し一行分のデータの
表示処理を行わねばならないので、ＣＰＵ２５１内での
入力処理、更にＣＲ７表示回路２５４を利用した画面へ
の描画処理は瞬時に行わねばならない、以後、データ六
方の終了の指示があるまでこの動作をくり返すことによ
り、入力されたデータがＣＲＴモニター２３に表示され
るものである。

データ入力終了の指示が、キーボード２１より入力され
ると、ＣＰＵ２５１はこれを検知し、終了処理を実行し
、第５図のフローのごとく入力処理を終了し、第４図の
フローのごとく１次の処理に備えるものである。終了処
理は、入力されたデータをフレキシブルディスクに書込
み、一時記憶しておくような処理のことである。

第４図の編集処理にあっては、キーボード２１から入力
される機能キーに従って画面の書換えが行われる。他の
処理にあっても作業の指示、経過等についてＣＲＴモニ
ター２３に表示がなされるものである。

次にＣＲ７表示回路２５４について第１図のブロックダ
イヤグラムを参照して説明する。

ＣＲ７表示回路２５４は、内部レジスタの指定によりメ
モリ２５３内のアレイチェーン構成で記憶されている指
令を読出して、メモリ２５３やキャラクタジェネレータ
（以下ＣＧと呼ぶ、　）　１１ｇやグラフィックメモリ
１１７に格納されているデータをグラフィックメモリ１
１７の指定アドレスへ転送を行うＤＭＡコントローラ（
例えば、当社のＨＤ　６８４５０が好適である。以下Ｄ
ＭＡＣと呼ぶ。）１１２．グラフィックメモリ１１７の
内容を順次読出すアドレス信号を作り出し、またＣＲＴ
モニター２３を制御する同期信号を発生するＣＲＴコン
トローラ１１３、グラフィックメモリ１１７からのパラ
レルのデータを直列のビデオ信号に変換するシフトレジ
スタやＣＲＴコントローラ１１３からの同期信号をＣＲ
Ｔモニター２３に供給するドライバなどからなる周辺制
御回路１１４、ＣＰＵバスｄからのアクセス信号とＣＲ
Ｔコントローラ１１３からのアクセス信号とを時分割で
制御してグラフィックメモリ１１７に与えることにより
、メモリからのデータを各々に送り出す時分割制御回路
１１６、記憶要素が画面の画像ビットの１ビツト対応に
ビットマツプとして存在するダイナミックＲＡＭから構
成されているグラフィックメモ１Ｊ１１７、漢字、かな
、英数文字などをドツトマドレックスパターンで記憶す
るＲＯＭからなるキャラクタジェネレータ（以下ＣＧと
呼ぶ）１１８とＣＰＵバスｄとメモリ周辺制御回路１１
６の間に位置するビットロジック回路（以下ＢＬＵと呼
ぶ、）１２４から構成されている。

次にＢＬＵ１２４の構成及び機能について第６図及び第
７図を用いて説明する。第６図はＣＰＵバスｄからグラ
フィックメモリ１１７に至るデータの流れを説明するた
めの図であり、メモリ周辺制御回路１１６や周辺制御回
路１１４からのデータバスやアドレスバス等は省略しで
ある。ＢＬＵ１２４はＣＰＵからのデータをラッチする
レジステロ１、演算回路６２．データセレクタを用いた
バレルシフト回路６３、選択回路６４及びシフト量や変
換すべきデータ幅や演算の種類を指定し選択回路６４に
選択信号を供給する制御信号発生回路６５からなる。制
御信号発生回路６５の内部には、ＣＰＵ２５１から与え
られた制御情報を保持するレジスタがあるが第６図にお
いてはそれらのレジスタ及びレジスタに情報を転送する
転送経路は省略しである。なお制御情報とは、前記シフ
ト量や変換すべきデータ幅を制御するためのビット位置
情報ＤＮ、ビット幅情報ＷＮ、変換のための演算の種類
を指定するための演算指定情報である。

６６はＣＰＵからのアドレスバス、６７はＣＰＵからの
データバスでありこれらはＣＰＵバスｄを構成する。

ＢＬＵ１２４を通じてグラフィックメモ１月１７に対す
る処理は、プログラムによるＣＰＵ２５１の書込み、読
出しとＤＭＡＣ１１２による転送による書込み、読出し
がある。ＣＰＵ２５１あるいはＤＭＡＣ１１２がグラフ
ィックメモリ１１７に対しデータの書込みを行なうと、
データはＢＬＵ１２４の中を流れグラフィックメモリ１
１７から読みだされたデータと演算された結果がグラフ
ィックメモリ１１７に書込まれる。

第７図を用いてＢＬＵ１２４内でのデータの流れを詳細
に説明する。データＡはＣＰＵ２５１あるいはＤＭＡＣ
１１２から与えられたソースデータであり、１語のうち
ビット幅情報ＷＮビットのみが有効なデータである。こ
のソースデータＡのＷＮビットとグラフィックメモリ１
１７から読み出されたデータＢのビット位置情報ＤＮビ
ットから始まるＷＮビットの内容（ｂ２）との間に指定
された種類の演算を施しその演算結果でｂ２を置換える
。従って図のｂｌの内容は不変でなければならない、こ
の処理を行うために、まずデータＡはレジスタ６１にラ
ッチされる。その後シフト回路６３によってＤＮビット
シフトされ、シフト回路６３の出力はデータＣの様にな
る。データＣとデータＢとの間に演算を施しデータＤを
得るが。

グラフィックメモリ１１７に書込むべきデータはＥなけ
ればならない、そのため選択回路６４が必要になる。制
御信号発生回路６５はＤＮ、ＷＮの情報に基づきマスク
データＭを発生しこれを選択回路６４に選択信号として
与える６選択回路６４にはデータＤとＢが入力データと
して与えられており、選択回路６４はマスクデータＭの
ビットが“０”の場合には対応するグラフィックメモリ
１１７のビットにはデータＢの内容を、Ｌｄ　Ｉ　ＩＦ
の場合にはデータＤの内容を選択して出力する。

以上の説明から分かる様にＣＰＵ２５１あるいはＤＭＡ
Ｃ１１２はグラフィックメモリ１１７に対してライト動
作を行うが、実際にはグラフィックメモリ１１７はリー
ドモディファイライトモードでアクセスされることにな
る。第８図にリードモディファイライトのタイミングの
一例を挙げる。

ＣＬＫはＣＰＵのシステムクロック、ＡＬＥはアドレス
バッファのラッチクロック、ＡＤＤＲＥＳＳ、ＤＡＴＡ
はＣＰＵバスｄの内のアドレスバス、データバスの出力
を示す、ラッチクロックＢＤＬは例えば、第９図に示さ
れるように、Ｄ形フリップフロップ８１を用いてリード
／ライト制御信号のみで生成出来るようにしておけば、
ＣＰＵバスｄのアドレスの値に関わらず、ＣＰＵパイｄ
でライト信号がでた時にいつでもレジスタ６１にデータ
がセットされる。もちろん、ＣＰＵ２５１あるいはＤＭ
ＡＣ１１２がグラフィックメモリ１１７に書込みにいっ
た時のみＢＤＬを発生する様にもできル、　ＤＲＡＭＤ
ＡＴＡ　”　Ｏ”はグラフィックメモリ１１７からのデ
ータであり、ＤＲＡＭＤＡＴＡ“Ｉ　１１はグラフィッ
クメモリ１１７への入力データである。従って演算回路
６２に許される演算時間はＴｗであり、またデータがレ
ジスタ６１にセットされてからＢＬＵ１２４でのすべて
の処理はＴｇの間に完了しなければならないが、通常Ｔ
ｗは１００ｎ秒ぐらい、Ｔｓは３００ｎ秒なので、処理
時間としては十分である。第８図の説明においては、Ｃ
ＲＴモニター２３からのグラフィックメモリ１１７のデ
ータの読出しを考慮していないが、ここでは詳しく述べ
ないが、ＣＰＵパスｄのアクセスとＣＲＴモニター２３
への表示のための読出しとの競合の制御はメモリ周辺制
御回路１１６により行なわれている。

第１０図に演算回路６２の一例を示す、９１゜９２はセ
レクタ、９３はＡＮＤ素子、９４は排他ＯＲ素子である
。この様に簡単な回路構成でＣＰＵバスｄからのデータ
との間に表１に示す１６種類の二項論理演算を実現する
。９５．９６は計４ビットの演算の種類を指定する制御
線である。また。

Ｄｉ、ＤｉはそれぞれＣＰＵバスｄがらのデータとその
否定、ＤＳｉはグラフィックメモリ１１７から読出され
たデータである０通常のメモリ転送、即ち、ＣＰＵバス
ｄからのデータをそのままグラフィックメモリ１１７に
書込む場合には、ＤＮ＝ＯとしてＷＮで１バイト（また
は１ワード）のビット長を指定し、演算結果ＯＰｉがＤ
ｉとなるように演算を指定すればよい、演算回路６２は
通常のＡＬＵで構成することもできる。

表　　　　１ 次にグラフィックメモリ１１７に与えられるアドレスを
表２に示す。ホストＣＰＵ２５１にとって２４Ｘ２４ビ
ツトの文字パターンを扱うときには、走査線のスキャン
方向には３バイトの深さ。

走査線の並び方には２４バイトの深さになり、アドレス
の連続するブロックを大きくとって扱うためにこのアド
レス付けが有利となる。すなわちブロック転送において
、オーバヘッドとなる切替えの回数を少なくすることが
できる。この切替はメモリ周辺制御回路１１６の内部に
おいて行われる。

表　　　　２ 次にキャラクタジェネレータ１１８に記憶される文字パ
ターンの構成について第１１図に示す。

一つの文字を形成するパターンは左側２４バイト、中央
２４バイト、右側２４バイトが連らなって７２バイト分
連続している６図では文字番号が１６進で（Ｏｂ　ｂ　
８）番目の「童」という漢字を示している。

次に第１２図に例示するようなグラフィックメモリ１１
７の一部のある文字パターン領域に第１１図で示した漢
字を描画する処理について第１３図、第１４図を用いて
説明する。

グラフィックメモリ１１７への文字の描画処理は行を単
位にして行われる。−行の描画処理は第１３図の通りと
なっている。この中でブロック１２０４に示す一文字表
示すブプログラムについ−て第１４図に詳しく示す、第
１２図に示す例ではＣＧ１１８から読出された漢字「童
」は４ビツトシフトしてグラフィックメモリ１１７へと
書込まれねばならない、このために第１４図の処理ステ
ップ１３０１においてはＢＬＵ１２４の制御信号発生回
路６５にシフト量ＤＮを４、書込み幅を４゜ＯＰｉをＤ
ｉとセットする。続いて処理ステップ１３０２に示すよ
うにＤＭＡＣ１１２に対してアレイチェーンで左側、中
央、右側の各２４バイトをグラフィックメモリ１１７へ
と転送するようにプログラムメモリ２５３に指令をセッ
トして、指令ブロックの先頭番地をＤＭＡＣｌ　１２に
セットする。そして処理ステップ１３０３においてＤＭ
ＡＣ１１２をスタートさせれば１文字パターンの左端４
ビット分、４ビツトおいて４ビツト、更に４ビツトおい
て４ビツトの描画がＤＭＡＣ１１２によって行われる。

ホストＣＰＵ２５１はその間に別の処理を進めて、割込
みにより、処理ステップ１３０４に示すように処理の終
了を知る。

次は先に描画を行った残りの４ビツト毎のパターンの描
画のため、処理ステップ１３０１においてはＢＬＵ１２
４の制御信号発生回路６５にシフト量ＤＮを−４、書込
み幅を４とセットする。そして先と同じようにＤＭＡＣ
１１２によりアレイチェーンによりコマンド指定を行い
描画を行わせる。

先の動作例では４ビツトだけシフトした文字パターン描
画処理を示したが、他のビット数においても同様に動作
できることは明らかである。

ここで例示したのは文字パターンの新規描画であったが
、ＢＬＵ１２４のレジスタ６１においてＯＰｉをＤＳｉ
に指定すれば、その領域において反転表示を行わせるこ
とができ、いわゆるカーソル描画処理にも利用できる。

マルチウィンドの表示においてはビット幅情報ＷＮによ
りビットを指定して、ビット単位のクリップ表示ができ
るようになる。このためビット単位に境界が設置可能な
マルチウィンドの表示が可能である。また、ウィンドの
生成のみならず、ウィンドの取消しに伴う、オーバラッ
プし下にかくれていたウィンドのリカバリについても効
果的に利用できる。

ＣＧ１１８からグラフィックメモリ１１７への文字パタ
ーンの転送はＤＭＡＣ１１２によると例示したが、２次
元のデータ転送の可能な制御回路によれば同様な機能は
実現できることは明らかである。

〔発明の効果〕

本発明によれば１面のグラフィックメモリを用いたビッ
ト単位の描画に好適であり、ＣＰＵが自由に画面データ
を参照できる表示制御回路を構成できる。このことは操
作者の指示に対する結果を短時間で画面に表示すること
ができ、装置の操作性の向上を持たらす。

【図面の簡単な説明】

第１図は本発明になる表示制御回路、第２図はその表示
制御回路が応用されるワードプロセッサの外観図であり
、第３図は表示制御回路が応用されるワードプロセッサ
の回路ブロックダイヤグラム、第４図は表示制御回路が
応用されるワードプロセッサの動作フローチャート、第
５図は第４図のフローにおける入力処理を示すフローチ
ャート、第６図はＢＬＵの詳細ブロック及びグラフィッ
クメモリとの関係を示すブロック図、第７図はＢＬＵの
ビット操作の模式図、第８図はリードモディファイライ
トの動作を説明するタイミングチャート、第９図はラッ
チクロック発生回路図、第１０図は演算回路図、第１１
図はＣＧ内の文字パターンの一例を示し、第１２図はグ
ラフィックメモリへの文字パターンの描画を示す図、第
１３図は一行表示処理プログラムのフローチャート、第
１４図は一文字表示すブプログラムのフローチャートで
ある。６２・・・演算回路、６３・・・シフト回路、６
４・・・選択回路、１１２・・・ダイレクトメモリアク
セスコントローラ（ＤＭＡＣ）　、１１７・・・グラフ
ィック策り図 第５０ 第もの Ｌ 〃７ ′￥Ｊ８　囚 ＰＹ３τ口 第１０図 ￥Ｊ１１図 第１２−■ 第１３０ 第１４−　ｔｌ

Claims (1)

1. 【特許請求の範囲】 １、２次元のデータの転送を行うダイレクトメモリアク
   セスコントローラ、イメージデータを記憶するパターン
   メモリ、画面をビット単位で記憶するグラフィックメモ
   リ、前記ダイレクトメモリアクセスコントローラによる
   前記メモリへの書込みサイクルの前半でメモリへのデー
   タの読出し、後半で書込みを行うリードモディファイラ
   イト制御手段、書込み時にデータをビット単位でシフト
   するビットシフト手段、リードモディファイライト時に
   前記ダイレクトアクセスコントローラによつて与えられ
   前記ビットシフト手段でシフトされたデータと前記メモ
   リから読出したデータとビット単位に選択的に論理処理
   を行つて前記グラフィックメモリに与える論理処理手段
   を備えたことを特徴とする表示制御装置。 ２、特許請求の範囲第１項において、該グラフィックメ
   モリのアドレス順を前記制御回路からのアクセスにおい
   ては走査線並びのアドレス順にしたことを特徴とする表
   示制御装置。