JPS627087A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPS627087A JPS627087A JP60144787A JP14478785A JPS627087A JP S627087 A JPS627087 A JP S627087A JP 60144787 A JP60144787 A JP 60144787A JP 14478785 A JP14478785 A JP 14478785A JP S627087 A JPS627087 A JP S627087A
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- data
- memory
- bit
- cpu
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は表示画面上に文字やイメージやグラフ等を表示
する表示制御回路に関するものである。
する表示制御回路に関するものである。
文字やイメージやグラフを表示するためには画面の画素
単位に明暗を“1”、′0”で記憶するビットマツプリ
フレッシュ方式による表示制御回路が必要である。この
表示制御回路により1つの画面内に複数の対象を同時に
表示して操作性を高める手段としてマルチウィンドウ表
示が知られている。マルチライドウ表示は大きさが固定
されない複数の方形に区切らた副画面ともいうべき画面
データを重畳させたものである。特開昭59−7533
8号公報に記載されている発明はマルチウィンドウ表示
を2つのメモリと、メモリ間でデータを転送するための
ダイレクトメモリアクセスコントローラ゛(以下DMA
Cと呼ぶ、)を備えたものである。
単位に明暗を“1”、′0”で記憶するビットマツプリ
フレッシュ方式による表示制御回路が必要である。この
表示制御回路により1つの画面内に複数の対象を同時に
表示して操作性を高める手段としてマルチウィンドウ表
示が知られている。マルチライドウ表示は大きさが固定
されない複数の方形に区切らた副画面ともいうべき画面
データを重畳させたものである。特開昭59−7533
8号公報に記載されている発明はマルチウィンドウ表示
を2つのメモリと、メモリ間でデータを転送するための
ダイレクトメモリアクセスコントローラ゛(以下DMA
Cと呼ぶ、)を備えたものである。
この発明では高速にマルチウィンドウ表示を得ることを
特徴にしているが、DMACではバイトあるいはワード
単位でしか転送できない制限があり、ビット単位の境界
をもった転送ができない。また、CPUは第1のメモリ
しかアクセスできず、第2のメモリとDMACは専用の
ハードウェア化されており、第2のメモリとDMACを
CPUが行う他の処理に使用できない。
特徴にしているが、DMACではバイトあるいはワード
単位でしか転送できない制限があり、ビット単位の境界
をもった転送ができない。また、CPUは第1のメモリ
しかアクセスできず、第2のメモリとDMACは専用の
ハードウェア化されており、第2のメモリとDMACを
CPUが行う他の処理に使用できない。
マルチウィンドウ表示においては文字やイメージやグラ
フ等をビット単位で画面に位置付けさせることが必要で
あり、また、一般のDMACは複数のチャネルから成っ
ており、複数の用途に用いることが望ましい使用法であ
る。またCPUがアクセスできない第2のメモリ上に形
成された画面表示データは、CPUが他の目的(例えば
印刷等)に流用したり、一時記憶装置に保存したり、あ
るいは読出して加工したりすることができない。
フ等をビット単位で画面に位置付けさせることが必要で
あり、また、一般のDMACは複数のチャネルから成っ
ており、複数の用途に用いることが望ましい使用法であ
る。またCPUがアクセスできない第2のメモリ上に形
成された画面表示データは、CPUが他の目的(例えば
印刷等)に流用したり、一時記憶装置に保存したり、あ
るいは読出して加工したりすることができない。
本発明の目的はビット単位での描画処理を少ないCPU
の負荷で高速に行うに好適であり、画面データを記憶す
る画面メモリの内容を参照することが可能な表示制御回
路を構成し、もって、高速の表示画面の描画機能を実現
して表示装置の操作性を高めることにある。
の負荷で高速に行うに好適であり、画面データを記憶す
る画面メモリの内容を参照することが可能な表示制御回
路を構成し、もって、高速の表示画面の描画機能を実現
して表示装置の操作性を高めることにある。
本発明では上記した目的を達成するために、方形イメー
ジデータを転送するためのメモリ上にセットされてアレ
イチェーンで動作するDMACと、リードモディファイ
ライト動作するグラフィックメモリに付加したシフト回
路及びビット単位の論理処理回路を設けたものである。
ジデータを転送するためのメモリ上にセットされてアレ
イチェーンで動作するDMACと、リードモディファイ
ライト動作するグラフィックメモリに付加したシフト回
路及びビット単位の論理処理回路を設けたものである。
以下、この発明になるワードプロセッサの例を図に従っ
て説明する。
て説明する。
本実施例のワードプロセッサは、第2図のごとく、一時
記憶部および制御部を備えた本体20、入力部であるキ
ーボード21、印刷部であるプリンタ22、ならびに表
示部であるCRTモニター23で構成されており、これ
ら本体20とプリンタ22、キーボード21およびCR
Tモニター23は、第3図のように、それぞれケーブル
201ないしは203を通して、制御信号ないし情報信
号の授受を行うものである。なお、第2図で24はフレ
キシブルディスク装置(以下FDDと呼ぶ。)である。
記憶部および制御部を備えた本体20、入力部であるキ
ーボード21、印刷部であるプリンタ22、ならびに表
示部であるCRTモニター23で構成されており、これ
ら本体20とプリンタ22、キーボード21およびCR
Tモニター23は、第3図のように、それぞれケーブル
201ないしは203を通して、制御信号ないし情報信
号の授受を行うものである。なお、第2図で24はフレ
キシブルディスク装置(以下FDDと呼ぶ。)である。
本体20内には、第3図のブロックダイヤグラムで示さ
れる制御回路における鎖線内の制御部25が設置されて
いるものである。この制御部25は、中央処理装置(以
下CPUと呼ぶ。)からなるCPU251、不揮発性メ
モリ(以下ROMと呼ぶ、)からなり電源投入時に実行
するプログラムを有するブートROM252.ワードプ
ロセッサとしての機能を実行するためのプログラムや情
報を格納するための随時、読出し、書込み可能なメモリ
(以下RAMと呼ぶ、)からなるプログラムメモリ25
3、CPU251の指令に従って画面表示パターンを生
成し、CRTモニター23に映像信号を送出するCRT
表示装置254゜CPU251の指令に従ってFDD2
4を制御するフレキシブルディスク制御回路(以下FD
Cと呼ぶ)255.CPU251の指令に従ってプリン
タ22を制御する信号や印字信号をプリンタ22に送出
したり、プリンタ22の状態信号をプリンタ22より受
けCPU251に送付するプリンタコントローラ256
、CPU251の指令に従ってキーボード20を制御し
、キーボード21からの入力信号をCPU251へ送出
するキー人力コントローラ257、および前記C:PU
251、ブートROM252、プログラムメモリ253
、CRT表示装置254.FDC255、プリンタコン
トローラ256、およびキー人力コントローラ257を
結ぶ内部配線路dを備えている。
れる制御回路における鎖線内の制御部25が設置されて
いるものである。この制御部25は、中央処理装置(以
下CPUと呼ぶ。)からなるCPU251、不揮発性メ
モリ(以下ROMと呼ぶ、)からなり電源投入時に実行
するプログラムを有するブートROM252.ワードプ
ロセッサとしての機能を実行するためのプログラムや情
報を格納するための随時、読出し、書込み可能なメモリ
(以下RAMと呼ぶ、)からなるプログラムメモリ25
3、CPU251の指令に従って画面表示パターンを生
成し、CRTモニター23に映像信号を送出するCRT
表示装置254゜CPU251の指令に従ってFDD2
4を制御するフレキシブルディスク制御回路(以下FD
Cと呼ぶ)255.CPU251の指令に従ってプリン
タ22を制御する信号や印字信号をプリンタ22に送出
したり、プリンタ22の状態信号をプリンタ22より受
けCPU251に送付するプリンタコントローラ256
、CPU251の指令に従ってキーボード20を制御し
、キーボード21からの入力信号をCPU251へ送出
するキー人力コントローラ257、および前記C:PU
251、ブートROM252、プログラムメモリ253
、CRT表示装置254.FDC255、プリンタコン
トローラ256、およびキー人力コントローラ257を
結ぶ内部配線路dを備えている。
ここでFDD24は磁気式記憶媒体のフレキシブルディ
スクを駆動し前記フレキシブルディスクへの情報の記録
とフレキシブルディスクからの情報の読出しを行うもの
である1本体20の略前面には、一時記憶部に係るFD
D24の開口部が設けられている。
スクを駆動し前記フレキシブルディスクへの情報の記録
とフレキシブルディスクからの情報の読出しを行うもの
である1本体20の略前面には、一時記憶部に係るFD
D24の開口部が設けられている。
次に、そのワードプロセッサの全体動作について説明す
る。前記の構成において電源が投入されると1本装置は
ブートROM252のプログラムに従って、FDD24
のフレキシブルディスクに格納されている第4図のごと
きフローを持ったワードプロセッサとして動作させるプ
ログラムを、プログラムメモリ253内に移行せしめ、
しかるのち、プログラムメモリ253に移行したプログ
ラムに従ってワードプロセッサとしての動作を始める。
る。前記の構成において電源が投入されると1本装置は
ブートROM252のプログラムに従って、FDD24
のフレキシブルディスクに格納されている第4図のごと
きフローを持ったワードプロセッサとして動作させるプ
ログラムを、プログラムメモリ253内に移行せしめ、
しかるのち、プログラムメモリ253に移行したプログ
ラムに従ってワードプロセッサとしての動作を始める。
ここで、補助機能とは、フレキシブルディスク内の文書
を他のフレキシブルディスクにコピーするような機能を
集約した機能の総称である。
を他のフレキシブルディスクにコピーするような機能を
集約した機能の総称である。
作業選択入力によって入力処理が選択されると、第5図
のごときフローを持った入力処理プログラムを実行する
ことになる。入力処理中の文書は、プロクラムメモリ2
53内の第5図のごとき入力処理プログラムに従って、
CR7表示回路254を制御することによって、グラフ
ィックメモリ117上に画面表示パターンを作成して、
それを映像信号に変換してCRTモニター23に与え。
のごときフローを持った入力処理プログラムを実行する
ことになる。入力処理中の文書は、プロクラムメモリ2
53内の第5図のごとき入力処理プログラムに従って、
CR7表示回路254を制御することによって、グラフ
ィックメモリ117上に画面表示パターンを作成して、
それを映像信号に変換してCRTモニター23に与え。
CRTモニターの管面に表示画面を形成する。前記文書
へのデータの入力に伴う処理の指令は、キーボード21
より入力されたデータや機能指示に従って行われるもの
である。
へのデータの入力に伴う処理の指令は、キーボード21
より入力されたデータや機能指示に従って行われるもの
である。
CR7表示回路254に対して漢字表示のみを行わしめ
る場合にあっては、プログラムメモリ253に格納され
ているプログラムの指示により。
る場合にあっては、プログラムメモリ253に格納され
ているプログラムの指示により。
CPU251がCR7表示回路254を制御する工/○
プログラムに対して渡すデータの単位は画面における一
行分の表示に当るデータである。すなわち、CPU25
1はキーボード21がら入力される一文字毎の文字入力
に応じて、行末に新規表示文字を追加した一行分のデー
タを引数としてサブプログラムを起動してCR7表示回
路254を制御するものである。
プログラムに対して渡すデータの単位は画面における一
行分の表示に当るデータである。すなわち、CPU25
1はキーボード21がら入力される一文字毎の文字入力
に応じて、行末に新規表示文字を追加した一行分のデー
タを引数としてサブプログラムを起動してCR7表示回
路254を制御するものである。
操作者は逐次−文字ずつ入力するものであるが、CPU
251はCR7表示回路254に対し一行分のデータの
表示処理を行わねばならないので、CPU251内での
入力処理、更にCR7表示回路254を利用した画面へ
の描画処理は瞬時に行わねばならない、以後、データ六
方の終了の指示があるまでこの動作をくり返すことによ
り、入力されたデータがCRTモニター23に表示され
るものである。
251はCR7表示回路254に対し一行分のデータの
表示処理を行わねばならないので、CPU251内での
入力処理、更にCR7表示回路254を利用した画面へ
の描画処理は瞬時に行わねばならない、以後、データ六
方の終了の指示があるまでこの動作をくり返すことによ
り、入力されたデータがCRTモニター23に表示され
るものである。
データ入力終了の指示が、キーボード21より入力され
ると、CPU251はこれを検知し、終了処理を実行し
、第5図のフローのごとく入力処理を終了し、第4図の
フローのごとく1次の処理に備えるものである。終了処
理は、入力されたデータをフレキシブルディスクに書込
み、一時記憶しておくような処理のことである。
ると、CPU251はこれを検知し、終了処理を実行し
、第5図のフローのごとく入力処理を終了し、第4図の
フローのごとく1次の処理に備えるものである。終了処
理は、入力されたデータをフレキシブルディスクに書込
み、一時記憶しておくような処理のことである。
第4図の編集処理にあっては、キーボード21から入力
される機能キーに従って画面の書換えが行われる。他の
処理にあっても作業の指示、経過等についてCRTモニ
ター23に表示がなされるものである。
される機能キーに従って画面の書換えが行われる。他の
処理にあっても作業の指示、経過等についてCRTモニ
ター23に表示がなされるものである。
次にCR7表示回路254について第1図のブロックダ
イヤグラムを参照して説明する。
イヤグラムを参照して説明する。
CR7表示回路254は、内部レジスタの指定によりメ
モリ253内のアレイチェーン構成で記憶されている指
令を読出して、メモリ253やキャラクタジェネレータ
(以下CGと呼ぶ、 ) 11gやグラフィックメモリ
117に格納されているデータをグラフィックメモリ1
17の指定アドレスへ転送を行うDMAコントローラ(
例えば、当社のHD 68450が好適である。以下D
MACと呼ぶ。)112.グラフィックメモリ117の
内容を順次読出すアドレス信号を作り出し、またCRT
モニター23を制御する同期信号を発生するCRTコン
トローラ113、グラフィックメモリ117からのパラ
レルのデータを直列のビデオ信号に変換するシフトレジ
スタやCRTコントローラ113からの同期信号をCR
Tモニター23に供給するドライバなどからなる周辺制
御回路114、CPUバスdからのアクセス信号とCR
Tコントローラ113からのアクセス信号とを時分割で
制御してグラフィックメモリ117に与えることにより
、メモリからのデータを各々に送り出す時分割制御回路
116、記憶要素が画面の画像ビットの1ビツト対応に
ビットマツプとして存在するダイナミックRAMから構
成されているグラフィックメモ1J117、漢字、かな
、英数文字などをドツトマドレックスパターンで記憶す
るROMからなるキャラクタジェネレータ(以下CGと
呼ぶ)118とCPUバスdとメモリ周辺制御回路11
6の間に位置するビットロジック回路(以下BLUと呼
ぶ、)124から構成されている。
モリ253内のアレイチェーン構成で記憶されている指
令を読出して、メモリ253やキャラクタジェネレータ
(以下CGと呼ぶ、 ) 11gやグラフィックメモリ
117に格納されているデータをグラフィックメモリ1
17の指定アドレスへ転送を行うDMAコントローラ(
例えば、当社のHD 68450が好適である。以下D
MACと呼ぶ。)112.グラフィックメモリ117の
内容を順次読出すアドレス信号を作り出し、またCRT
モニター23を制御する同期信号を発生するCRTコン
トローラ113、グラフィックメモリ117からのパラ
レルのデータを直列のビデオ信号に変換するシフトレジ
スタやCRTコントローラ113からの同期信号をCR
Tモニター23に供給するドライバなどからなる周辺制
御回路114、CPUバスdからのアクセス信号とCR
Tコントローラ113からのアクセス信号とを時分割で
制御してグラフィックメモリ117に与えることにより
、メモリからのデータを各々に送り出す時分割制御回路
116、記憶要素が画面の画像ビットの1ビツト対応に
ビットマツプとして存在するダイナミックRAMから構
成されているグラフィックメモ1J117、漢字、かな
、英数文字などをドツトマドレックスパターンで記憶す
るROMからなるキャラクタジェネレータ(以下CGと
呼ぶ)118とCPUバスdとメモリ周辺制御回路11
6の間に位置するビットロジック回路(以下BLUと呼
ぶ、)124から構成されている。
次にBLU124の構成及び機能について第6図及び第
7図を用いて説明する。第6図はCPUバスdからグラ
フィックメモリ117に至るデータの流れを説明するた
めの図であり、メモリ周辺制御回路116や周辺制御回
路114からのデータバスやアドレスバス等は省略しで
ある。BLU124はCPUからのデータをラッチする
レジステロ1、演算回路62.データセレクタを用いた
バレルシフト回路63、選択回路64及びシフト量や変
換すべきデータ幅や演算の種類を指定し選択回路64に
選択信号を供給する制御信号発生回路65からなる。制
御信号発生回路65の内部には、CPU251から与え
られた制御情報を保持するレジスタがあるが第6図にお
いてはそれらのレジスタ及びレジスタに情報を転送する
転送経路は省略しである。なお制御情報とは、前記シフ
ト量や変換すべきデータ幅を制御するためのビット位置
情報DN、ビット幅情報WN、変換のための演算の種類
を指定するための演算指定情報である。
7図を用いて説明する。第6図はCPUバスdからグラ
フィックメモリ117に至るデータの流れを説明するた
めの図であり、メモリ周辺制御回路116や周辺制御回
路114からのデータバスやアドレスバス等は省略しで
ある。BLU124はCPUからのデータをラッチする
レジステロ1、演算回路62.データセレクタを用いた
バレルシフト回路63、選択回路64及びシフト量や変
換すべきデータ幅や演算の種類を指定し選択回路64に
選択信号を供給する制御信号発生回路65からなる。制
御信号発生回路65の内部には、CPU251から与え
られた制御情報を保持するレジスタがあるが第6図にお
いてはそれらのレジスタ及びレジスタに情報を転送する
転送経路は省略しである。なお制御情報とは、前記シフ
ト量や変換すべきデータ幅を制御するためのビット位置
情報DN、ビット幅情報WN、変換のための演算の種類
を指定するための演算指定情報である。
66はCPUからのアドレスバス、67はCPUからの
データバスでありこれらはCPUバスdを構成する。
データバスでありこれらはCPUバスdを構成する。
BLU124を通じてグラフィックメモ1月17に対す
る処理は、プログラムによるCPU251の書込み、読
出しとDMAC112による転送による書込み、読出し
がある。CPU251あるいはDMAC112がグラフ
ィックメモリ117に対しデータの書込みを行なうと、
データはBLU124の中を流れグラフィックメモリ1
17から読みだされたデータと演算された結果がグラフ
ィックメモリ117に書込まれる。
る処理は、プログラムによるCPU251の書込み、読
出しとDMAC112による転送による書込み、読出し
がある。CPU251あるいはDMAC112がグラフ
ィックメモリ117に対しデータの書込みを行なうと、
データはBLU124の中を流れグラフィックメモリ1
17から読みだされたデータと演算された結果がグラフ
ィックメモリ117に書込まれる。
第7図を用いてBLU124内でのデータの流れを詳細
に説明する。データAはCPU251あるいはDMAC
112から与えられたソースデータであり、1語のうち
ビット幅情報WNビットのみが有効なデータである。こ
のソースデータAのWNビットとグラフィックメモリ1
17から読み出されたデータBのビット位置情報DNビ
ットから始まるWNビットの内容(b2)との間に指定
された種類の演算を施しその演算結果でb2を置換える
。従って図のblの内容は不変でなければならない、こ
の処理を行うために、まずデータAはレジスタ61にラ
ッチされる。その後シフト回路63によってDNビット
シフトされ、シフト回路63の出力はデータCの様にな
る。データCとデータBとの間に演算を施しデータDを
得るが。
に説明する。データAはCPU251あるいはDMAC
112から与えられたソースデータであり、1語のうち
ビット幅情報WNビットのみが有効なデータである。こ
のソースデータAのWNビットとグラフィックメモリ1
17から読み出されたデータBのビット位置情報DNビ
ットから始まるWNビットの内容(b2)との間に指定
された種類の演算を施しその演算結果でb2を置換える
。従って図のblの内容は不変でなければならない、こ
の処理を行うために、まずデータAはレジスタ61にラ
ッチされる。その後シフト回路63によってDNビット
シフトされ、シフト回路63の出力はデータCの様にな
る。データCとデータBとの間に演算を施しデータDを
得るが。
グラフィックメモリ117に書込むべきデータはEなけ
ればならない、そのため選択回路64が必要になる。制
御信号発生回路65はDN、WNの情報に基づきマスク
データMを発生しこれを選択回路64に選択信号として
与える6選択回路64にはデータDとBが入力データと
して与えられており、選択回路64はマスクデータMの
ビットが“0”の場合には対応するグラフィックメモリ
117のビットにはデータBの内容を、Ld I IF
の場合にはデータDの内容を選択して出力する。
ればならない、そのため選択回路64が必要になる。制
御信号発生回路65はDN、WNの情報に基づきマスク
データMを発生しこれを選択回路64に選択信号として
与える6選択回路64にはデータDとBが入力データと
して与えられており、選択回路64はマスクデータMの
ビットが“0”の場合には対応するグラフィックメモリ
117のビットにはデータBの内容を、Ld I IF
の場合にはデータDの内容を選択して出力する。
以上の説明から分かる様にCPU251あるいはDMA
C112はグラフィックメモリ117に対してライト動
作を行うが、実際にはグラフィックメモリ117はリー
ドモディファイライトモードでアクセスされることにな
る。第8図にリードモディファイライトのタイミングの
一例を挙げる。
C112はグラフィックメモリ117に対してライト動
作を行うが、実際にはグラフィックメモリ117はリー
ドモディファイライトモードでアクセスされることにな
る。第8図にリードモディファイライトのタイミングの
一例を挙げる。
CLKはCPUのシステムクロック、ALEはアドレス
バッファのラッチクロック、ADDRESS、DATA
はCPUバスdの内のアドレスバス、データバスの出力
を示す、ラッチクロックBDLは例えば、第9図に示さ
れるように、D形フリップフロップ81を用いてリード
/ライト制御信号のみで生成出来るようにしておけば、
CPUバスdのアドレスの値に関わらず、CPUパイd
でライト信号がでた時にいつでもレジスタ61にデータ
がセットされる。もちろん、CPU251あるいはDM
AC112がグラフィックメモリ117に書込みにいっ
た時のみBDLを発生する様にもできル、 DRAMD
ATA ” O”はグラフィックメモリ117からのデ
ータであり、DRAMDATA“I 11はグラフィッ
クメモリ117への入力データである。従って演算回路
62に許される演算時間はTwであり、またデータがレ
ジスタ61にセットされてからBLU124でのすべて
の処理はTgの間に完了しなければならないが、通常T
wは100n秒ぐらい、Tsは300n秒なので、処理
時間としては十分である。第8図の説明においては、C
RTモニター23からのグラフィックメモリ117のデ
ータの読出しを考慮していないが、ここでは詳しく述べ
ないが、CPUパスdのアクセスとCRTモニター23
への表示のための読出しとの競合の制御はメモリ周辺制
御回路116により行なわれている。
バッファのラッチクロック、ADDRESS、DATA
はCPUバスdの内のアドレスバス、データバスの出力
を示す、ラッチクロックBDLは例えば、第9図に示さ
れるように、D形フリップフロップ81を用いてリード
/ライト制御信号のみで生成出来るようにしておけば、
CPUバスdのアドレスの値に関わらず、CPUパイd
でライト信号がでた時にいつでもレジスタ61にデータ
がセットされる。もちろん、CPU251あるいはDM
AC112がグラフィックメモリ117に書込みにいっ
た時のみBDLを発生する様にもできル、 DRAMD
ATA ” O”はグラフィックメモリ117からのデ
ータであり、DRAMDATA“I 11はグラフィッ
クメモリ117への入力データである。従って演算回路
62に許される演算時間はTwであり、またデータがレ
ジスタ61にセットされてからBLU124でのすべて
の処理はTgの間に完了しなければならないが、通常T
wは100n秒ぐらい、Tsは300n秒なので、処理
時間としては十分である。第8図の説明においては、C
RTモニター23からのグラフィックメモリ117のデ
ータの読出しを考慮していないが、ここでは詳しく述べ
ないが、CPUパスdのアクセスとCRTモニター23
への表示のための読出しとの競合の制御はメモリ周辺制
御回路116により行なわれている。
第10図に演算回路62の一例を示す、91゜92はセ
レクタ、93はAND素子、94は排他OR素子である
。この様に簡単な回路構成でCPUバスdからのデータ
との間に表1に示す16種類の二項論理演算を実現する
。95.96は計4ビットの演算の種類を指定する制御
線である。また。
レクタ、93はAND素子、94は排他OR素子である
。この様に簡単な回路構成でCPUバスdからのデータ
との間に表1に示す16種類の二項論理演算を実現する
。95.96は計4ビットの演算の種類を指定する制御
線である。また。
Di、DiはそれぞれCPUバスdがらのデータとその
否定、DSiはグラフィックメモリ117から読出され
たデータである0通常のメモリ転送、即ち、CPUバス
dからのデータをそのままグラフィックメモリ117に
書込む場合には、DN=OとしてWNで1バイト(また
は1ワード)のビット長を指定し、演算結果OPiがD
iとなるように演算を指定すればよい、演算回路62は
通常のALUで構成することもできる。
否定、DSiはグラフィックメモリ117から読出され
たデータである0通常のメモリ転送、即ち、CPUバス
dからのデータをそのままグラフィックメモリ117に
書込む場合には、DN=OとしてWNで1バイト(また
は1ワード)のビット長を指定し、演算結果OPiがD
iとなるように演算を指定すればよい、演算回路62は
通常のALUで構成することもできる。
表 1
次にグラフィックメモリ117に与えられるアドレスを
表2に示す。ホストCPU251にとって24X24ビ
ツトの文字パターンを扱うときには、走査線のスキャン
方向には3バイトの深さ。
表2に示す。ホストCPU251にとって24X24ビ
ツトの文字パターンを扱うときには、走査線のスキャン
方向には3バイトの深さ。
走査線の並び方には24バイトの深さになり、アドレス
の連続するブロックを大きくとって扱うためにこのアド
レス付けが有利となる。すなわちブロック転送において
、オーバヘッドとなる切替えの回数を少なくすることが
できる。この切替はメモリ周辺制御回路116の内部に
おいて行われる。
の連続するブロックを大きくとって扱うためにこのアド
レス付けが有利となる。すなわちブロック転送において
、オーバヘッドとなる切替えの回数を少なくすることが
できる。この切替はメモリ周辺制御回路116の内部に
おいて行われる。
表 2
次にキャラクタジェネレータ118に記憶される文字パ
ターンの構成について第11図に示す。
ターンの構成について第11図に示す。
一つの文字を形成するパターンは左側24バイト、中央
24バイト、右側24バイトが連らなって72バイト分
連続している6図では文字番号が16進で(Ob b
8)番目の「童」という漢字を示している。
24バイト、右側24バイトが連らなって72バイト分
連続している6図では文字番号が16進で(Ob b
8)番目の「童」という漢字を示している。
次に第12図に例示するようなグラフィックメモリ11
7の一部のある文字パターン領域に第11図で示した漢
字を描画する処理について第13図、第14図を用いて
説明する。
7の一部のある文字パターン領域に第11図で示した漢
字を描画する処理について第13図、第14図を用いて
説明する。
グラフィックメモリ117への文字の描画処理は行を単
位にして行われる。−行の描画処理は第13図の通りと
なっている。この中でブロック1204に示す一文字表
示すブプログラムについ−て第14図に詳しく示す、第
12図に示す例ではCG118から読出された漢字「童
」は4ビツトシフトしてグラフィックメモリ117へと
書込まれねばならない、このために第14図の処理ステ
ップ1301においてはBLU124の制御信号発生回
路65にシフト量DNを4、書込み幅を4゜OPiをD
iとセットする。続いて処理ステップ1302に示すよ
うにDMAC112に対してアレイチェーンで左側、中
央、右側の各24バイトをグラフィックメモリ117へ
と転送するようにプログラムメモリ253に指令をセッ
トして、指令ブロックの先頭番地をDMACl 12に
セットする。そして処理ステップ1303においてDM
AC112をスタートさせれば1文字パターンの左端4
ビット分、4ビツトおいて4ビツト、更に4ビツトおい
て4ビツトの描画がDMAC112によって行われる。
位にして行われる。−行の描画処理は第13図の通りと
なっている。この中でブロック1204に示す一文字表
示すブプログラムについ−て第14図に詳しく示す、第
12図に示す例ではCG118から読出された漢字「童
」は4ビツトシフトしてグラフィックメモリ117へと
書込まれねばならない、このために第14図の処理ステ
ップ1301においてはBLU124の制御信号発生回
路65にシフト量DNを4、書込み幅を4゜OPiをD
iとセットする。続いて処理ステップ1302に示すよ
うにDMAC112に対してアレイチェーンで左側、中
央、右側の各24バイトをグラフィックメモリ117へ
と転送するようにプログラムメモリ253に指令をセッ
トして、指令ブロックの先頭番地をDMACl 12に
セットする。そして処理ステップ1303においてDM
AC112をスタートさせれば1文字パターンの左端4
ビット分、4ビツトおいて4ビツト、更に4ビツトおい
て4ビツトの描画がDMAC112によって行われる。
ホストCPU251はその間に別の処理を進めて、割込
みにより、処理ステップ1304に示すように処理の終
了を知る。
みにより、処理ステップ1304に示すように処理の終
了を知る。
次は先に描画を行った残りの4ビツト毎のパターンの描
画のため、処理ステップ1301においてはBLU12
4の制御信号発生回路65にシフト量DNを−4、書込
み幅を4とセットする。そして先と同じようにDMAC
112によりアレイチェーンによりコマンド指定を行い
描画を行わせる。
画のため、処理ステップ1301においてはBLU12
4の制御信号発生回路65にシフト量DNを−4、書込
み幅を4とセットする。そして先と同じようにDMAC
112によりアレイチェーンによりコマンド指定を行い
描画を行わせる。
先の動作例では4ビツトだけシフトした文字パターン描
画処理を示したが、他のビット数においても同様に動作
できることは明らかである。
画処理を示したが、他のビット数においても同様に動作
できることは明らかである。
ここで例示したのは文字パターンの新規描画であったが
、BLU124のレジスタ61においてOPiをDSi
に指定すれば、その領域において反転表示を行わせるこ
とができ、いわゆるカーソル描画処理にも利用できる。
、BLU124のレジスタ61においてOPiをDSi
に指定すれば、その領域において反転表示を行わせるこ
とができ、いわゆるカーソル描画処理にも利用できる。
マルチウィンドの表示においてはビット幅情報WNによ
りビットを指定して、ビット単位のクリップ表示ができ
るようになる。このためビット単位に境界が設置可能な
マルチウィンドの表示が可能である。また、ウィンドの
生成のみならず、ウィンドの取消しに伴う、オーバラッ
プし下にかくれていたウィンドのリカバリについても効
果的に利用できる。
りビットを指定して、ビット単位のクリップ表示ができ
るようになる。このためビット単位に境界が設置可能な
マルチウィンドの表示が可能である。また、ウィンドの
生成のみならず、ウィンドの取消しに伴う、オーバラッ
プし下にかくれていたウィンドのリカバリについても効
果的に利用できる。
CG118からグラフィックメモリ117への文字パタ
ーンの転送はDMAC112によると例示したが、2次
元のデータ転送の可能な制御回路によれば同様な機能は
実現できることは明らかである。
ーンの転送はDMAC112によると例示したが、2次
元のデータ転送の可能な制御回路によれば同様な機能は
実現できることは明らかである。
本発明によれば1面のグラフィックメモリを用いたビッ
ト単位の描画に好適であり、CPUが自由に画面データ
を参照できる表示制御回路を構成できる。このことは操
作者の指示に対する結果を短時間で画面に表示すること
ができ、装置の操作性の向上を持たらす。
ト単位の描画に好適であり、CPUが自由に画面データ
を参照できる表示制御回路を構成できる。このことは操
作者の指示に対する結果を短時間で画面に表示すること
ができ、装置の操作性の向上を持たらす。
第1図は本発明になる表示制御回路、第2図はその表示
制御回路が応用されるワードプロセッサの外観図であり
、第3図は表示制御回路が応用されるワードプロセッサ
の回路ブロックダイヤグラム、第4図は表示制御回路が
応用されるワードプロセッサの動作フローチャート、第
5図は第4図のフローにおける入力処理を示すフローチ
ャート、第6図はBLUの詳細ブロック及びグラフィッ
クメモリとの関係を示すブロック図、第7図はBLUの
ビット操作の模式図、第8図はリードモディファイライ
トの動作を説明するタイミングチャート、第9図はラッ
チクロック発生回路図、第10図は演算回路図、第11
図はCG内の文字パターンの一例を示し、第12図はグ
ラフィックメモリへの文字パターンの描画を示す図、第
13図は一行表示処理プログラムのフローチャート、第
14図は一文字表示すブプログラムのフローチャートで
ある。62・・・演算回路、63・・・シフト回路、6
4・・・選択回路、112・・・ダイレクトメモリアク
セスコントローラ(DMAC) 、117・・・グラフ
ィック策り図 第50 第もの L 〃7 ′¥J8 囚 PY3τ口 第10図 ¥J11図 第12−■ 第130 第14− tl
制御回路が応用されるワードプロセッサの外観図であり
、第3図は表示制御回路が応用されるワードプロセッサ
の回路ブロックダイヤグラム、第4図は表示制御回路が
応用されるワードプロセッサの動作フローチャート、第
5図は第4図のフローにおける入力処理を示すフローチ
ャート、第6図はBLUの詳細ブロック及びグラフィッ
クメモリとの関係を示すブロック図、第7図はBLUの
ビット操作の模式図、第8図はリードモディファイライ
トの動作を説明するタイミングチャート、第9図はラッ
チクロック発生回路図、第10図は演算回路図、第11
図はCG内の文字パターンの一例を示し、第12図はグ
ラフィックメモリへの文字パターンの描画を示す図、第
13図は一行表示処理プログラムのフローチャート、第
14図は一文字表示すブプログラムのフローチャートで
ある。62・・・演算回路、63・・・シフト回路、6
4・・・選択回路、112・・・ダイレクトメモリアク
セスコントローラ(DMAC) 、117・・・グラフ
ィック策り図 第50 第もの L 〃7 ′¥J8 囚 PY3τ口 第10図 ¥J11図 第12−■ 第130 第14− tl
Claims (1)
- 【特許請求の範囲】 1、2次元のデータの転送を行うダイレクトメモリアク
セスコントローラ、イメージデータを記憶するパターン
メモリ、画面をビット単位で記憶するグラフィックメモ
リ、前記ダイレクトメモリアクセスコントローラによる
前記メモリへの書込みサイクルの前半でメモリへのデー
タの読出し、後半で書込みを行うリードモディファイラ
イト制御手段、書込み時にデータをビット単位でシフト
するビットシフト手段、リードモディファイライト時に
前記ダイレクトアクセスコントローラによつて与えられ
前記ビットシフト手段でシフトされたデータと前記メモ
リから読出したデータとビット単位に選択的に論理処理
を行つて前記グラフィックメモリに与える論理処理手段
を備えたことを特徴とする表示制御装置。 2、特許請求の範囲第1項において、該グラフィックメ
モリのアドレス順を前記制御回路からのアクセスにおい
ては走査線並びのアドレス順にしたことを特徴とする表
示制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60144787A JPS627087A (ja) | 1985-07-03 | 1985-07-03 | 表示制御装置 |
US07/378,502 US5226119A (en) | 1985-07-03 | 1989-07-11 | Graphic display controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60144787A JPS627087A (ja) | 1985-07-03 | 1985-07-03 | 表示制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS627087A true JPS627087A (ja) | 1987-01-14 |
Family
ID=15370434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60144787A Pending JPS627087A (ja) | 1985-07-03 | 1985-07-03 | 表示制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS627087A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6432393A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Rendering processor |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5952290A (ja) * | 1982-09-20 | 1984-03-26 | 株式会社東芝 | ビデオram書込み制御装置 |
JPS59119385A (ja) * | 1982-12-27 | 1984-07-10 | 株式会社ピーエフユー | ビツト・マツプ・メモリ上のウインドウ移動制御方式 |
JPS59197083A (ja) * | 1983-04-25 | 1984-11-08 | キヤノン株式会社 | Crt表示装置 |
-
1985
- 1985-07-03 JP JP60144787A patent/JPS627087A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5952290A (ja) * | 1982-09-20 | 1984-03-26 | 株式会社東芝 | ビデオram書込み制御装置 |
JPS59119385A (ja) * | 1982-12-27 | 1984-07-10 | 株式会社ピーエフユー | ビツト・マツプ・メモリ上のウインドウ移動制御方式 |
JPS59197083A (ja) * | 1983-04-25 | 1984-11-08 | キヤノン株式会社 | Crt表示装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6432393A (en) * | 1987-07-29 | 1989-02-02 | Hitachi Ltd | Rendering processor |
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