JPS5952290A - ビデオｒａｍ書込み制御装置 - Google Patents
ビデオｒａｍ書込み制御装置Info
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- JPS5952290A JPS5952290A JP57163422A JP16342282A JPS5952290A JP S5952290 A JPS5952290 A JP S5952290A JP 57163422 A JP57163422 A JP 57163422A JP 16342282 A JP16342282 A JP 16342282A JP S5952290 A JPS5952290 A JP S5952290A
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- ram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はグラフィック表示機能ヲもつ表示装置に用いら
れるビデオＲＡＭ−ｇ込み制御装置に関する。
れるビデオＲＡＭ−ｇ込み制御装置に関する。
従来、ダイナミック型メモリ全使用したビデオＲＡＭへ
の表示・やターンデータの潜込みは、読出し→修飾→潜
込みの各動作が心安となり、修飾のためのプログラム処
理と数回のりフレッシーメモリアクセスが伴う。従って
、従来では、贋込み制御が非常に繁雑で、ソフトウェア
にかかる負担が大きく、又、書込み処理に多くの時間を
必要とすることから高速化が期待できないという間燻が
あった。
の表示・やターンデータの潜込みは、読出し→修飾→潜
込みの各動作が心安となり、修飾のためのプログラム処
理と数回のりフレッシーメモリアクセスが伴う。従って
、従来では、贋込み制御が非常に繁雑で、ソフトウェア
にかかる負担が大きく、又、書込み処理に多くの時間を
必要とすることから高速化が期待できないという間燻が
あった。
又、この梱ビデオＲＡＭ ’ｅ用いた表示装置において
、グラフィック画面の表示ドツト数を増し高分解能、高
解像度化を計ろうとすると、これに伴って上記ビデオＲ
ＡＭのメモリｇｔが増大し、処理すべきデータ量が増す
ことから、ＣＰＨの処理時間、及びメモリアクセス時間
が増大して、表示速度の低下を招くと言った問題が生じ
る。
、グラフィック画面の表示ドツト数を増し高分解能、高
解像度化を計ろうとすると、これに伴って上記ビデオＲ
ＡＭのメモリｇｔが増大し、処理すべきデータ量が増す
ことから、ＣＰＨの処理時間、及びメモリアクセス時間
が増大して、表示速度の低下を招くと言った問題が生じ
る。
更に、キャラクタノｆターンを通常のキャラクタ区分の
表示位置よりずらせて表示させる所謂ビ、トずらし処理
等の榎雑なノ４ターン処理を行なわせようとすると、Ｃ
ＰＵの処理プログラムは更に繁雑となシ、プログラムメ
モリ６瀘の大幅な増加、更には処理速度の大幅な低下等
を招いてしまう。
表示位置よりずらせて表示させる所謂ビ、トずらし処理
等の榎雑なノ４ターン処理を行なわせようとすると、Ｃ
ＰＵの処理プログラムは更に繁雑となシ、プログラムメ
モリ６瀘の大幅な増加、更には処理速度の大幅な低下等
を招いてしまう。
このように、従来のダイナミック型メモリ構成によるビ
デオＲＡＭの制御手段においては種々の問題が生じてい
た。
デオＲＡＭの制御手段においては種々の問題が生じてい
た。
本発明は上記実情に鑑みなされたもので、グラフィ、り
表示機能をもつ表示装置において、ビデオＲＡＭへの表
示パターンのａ込み制御を簡素化でき、処理を高速化で
きるとともに、表示ノ臂ターンのビットずらし処理等、
複雑な・母ターン処理を容易に可能ならしめて、グラフ
ィック表示機能の拡充並びに装置の高性能化が計れるビ
デオＲＡＭ 書込み制御装置全提供することを目的とす
る。
表示機能をもつ表示装置において、ビデオＲＡＭへの表
示パターンのａ込み制御を簡素化でき、処理を高速化で
きるとともに、表示ノ臂ターンのビットずらし処理等、
複雑な・母ターン処理を容易に可能ならしめて、グラフ
ィック表示機能の拡充並びに装置の高性能化が計れるビ
デオＲＡＭ 書込み制御装置全提供することを目的とす
る。
本発明はダイナミック型メモリを使用したビデオＲＡＭ
の制御部にビットマスク回路を設けて、蓄込みデータを
ビットマスクパターンの内容に従い任意のビット単位で
選択的に書込み可能とし、かつ上記ビットマスクパター
ン上記ビデオＲＡＭの１込み動作に同期して任意に反転
、非反転出力できるようにして、このビットマスクツ母
ターンの操作により、上記ビデオＲＡＭ上にて、ビット
ずらし操作を含めた複雑な／４’ターン処理を可能とし
たものである。
の制御部にビットマスク回路を設けて、蓄込みデータを
ビットマスクパターンの内容に従い任意のビット単位で
選択的に書込み可能とし、かつ上記ビットマスクパター
ン上記ビデオＲＡＭの１込み動作に同期して任意に反転
、非反転出力できるようにして、このビットマスクツ母
ターンの操作により、上記ビデオＲＡＭ上にて、ビット
ずらし操作を含めた複雑な／４’ターン処理を可能とし
たものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、１０はシステム全体の制御ＩＩヲ司
る処理装置（以下ＣＰＵと称す）、２０はＣＲＴディス
プレイ装置におけるダイナミック型メモリを使用したビ
デオＲＡＭ。
図は本発明の一実施例における全体の構成を示すブロッ
ク図である。図中、１０はシステム全体の制御ＩＩヲ司
る処理装置（以下ＣＰＵと称す）、２０はＣＲＴディス
プレイ装置におけるダイナミック型メモリを使用したビ
デオＲＡＭ。
及びそのコントロール部であるＣＲＴ表示回路、３０は
ＣＰＵ Ｊ ＯとＣＲＴ表示回路２０との間のアドレス
（ＡＤ）％データ（ＤＡＴＡ ）、コントロール信号（
ＣＴＬ ）等の転送に供されるＣＰＵパスである。２１
乃至２６はＣＲＴ表示回路２０の内部構成要素をなす機
能回路部である。ここで、２１はダイナミック型メモリ
全使用したビデオ５− ＲＡＭ （以下Ｖ−ＲＡＭと称す）であシ、１表示ドツ
トを１ピ、トとして、一画面分の表示ドツトデータを貯
えるもので、ここでは表示画面全６４０ドツト×２００
本とし、かつ取扱われるデータのビット幅ｔ−８ビツト
としていることから、全体のメモリ容ｔ′（１″１６
ＫＢ （キロバイト）とし、これを２ＫＢＸ８メモリブ
ロツク（Ｍ（１ｓ Ｍｌ ｔ・・・Ｍｙ ）で構成
している。２２はＣＲＴ表示部の同期側ａ’を司るＣＲ
Ｔ表示制御部（以下ＣＲＴ−Ｃと称す）である。２３は
ＣＲＴ−０２２よ多発生されるメモリアドレス（ＭＡ）
とＣＰＵ Ｊ Ｏより送られてきたゾロセッサアドレス
（ＰＡ）とを受けて、その何れか一方を選択し、Ｖ−Ｒ
ＡＭアドレスデータ（ＶＲＡＤ ）として出力するアド
レスセレクタ（ＡＤＲ−８ＥＬ ）である。２４はＶ−
ＲＡＭ ７クセスのためのタイミング制御を行なうタイ
ミングｙ−トコントロール部（ＴＩＭＧ−ＣＴＬ ）で
あシ、本発明の要旨とするところのビットマスク機能回
路を有してなるもので、その詳細は後述する０２５はＶ
−ＲＡＭ２Ｊ（Ｄリート／ライト７’ −夕全−６− 時貯えるデータバッファ（ＤＡＴＡ−ＢＵＦ ） テロ
リ、２６はＶ−ＲＡＭ ２１より読出されたデータ全
ビットシリアルのビデオ信号（ＶＩＤ ）として出力す
るシフトレジスタ（ｓｉｎＦＴ−ａｇＧ）でめる。
ＣＰＵ Ｊ ＯとＣＲＴ表示回路２０との間のアドレス
（ＡＤ）％データ（ＤＡＴＡ ）、コントロール信号（
ＣＴＬ ）等の転送に供されるＣＰＵパスである。２１
乃至２６はＣＲＴ表示回路２０の内部構成要素をなす機
能回路部である。ここで、２１はダイナミック型メモリ
全使用したビデオ５− ＲＡＭ （以下Ｖ−ＲＡＭと称す）であシ、１表示ドツ
トを１ピ、トとして、一画面分の表示ドツトデータを貯
えるもので、ここでは表示画面全６４０ドツト×２００
本とし、かつ取扱われるデータのビット幅ｔ−８ビツト
としていることから、全体のメモリ容ｔ′（１″１６
ＫＢ （キロバイト）とし、これを２ＫＢＸ８メモリブ
ロツク（Ｍ（１ｓ Ｍｌ ｔ・・・Ｍｙ ）で構成
している。２２はＣＲＴ表示部の同期側ａ’を司るＣＲ
Ｔ表示制御部（以下ＣＲＴ−Ｃと称す）である。２３は
ＣＲＴ−０２２よ多発生されるメモリアドレス（ＭＡ）
とＣＰＵ Ｊ Ｏより送られてきたゾロセッサアドレス
（ＰＡ）とを受けて、その何れか一方を選択し、Ｖ−Ｒ
ＡＭアドレスデータ（ＶＲＡＤ ）として出力するアド
レスセレクタ（ＡＤＲ−８ＥＬ ）である。２４はＶ−
ＲＡＭ ７クセスのためのタイミング制御を行なうタイ
ミングｙ−トコントロール部（ＴＩＭＧ−ＣＴＬ ）で
あシ、本発明の要旨とするところのビットマスク機能回
路を有してなるもので、その詳細は後述する０２５はＶ
−ＲＡＭ２Ｊ（Ｄリート／ライト７’ −夕全−６− 時貯えるデータバッファ（ＤＡＴＡ−ＢＵＦ ） テロ
リ、２６はＶ−ＲＡＭ ２１より読出されたデータ全
ビットシリアルのビデオ信号（ＶＩＤ ）として出力す
るシフトレジスタ（ｓｉｎＦＴ−ａｇＧ）でめる。
第２図は上記第１図に示すタイミングｆ−）コントロー
ル部２４の構成を示すブロック図である。図中、２０１
はＣＰＵ Ｊ ｏとの間でＶ−ＲＡＭアクセスのタイミ
ングコントロールを行なうウェイトコントロールｍ （
ＷＡＩＴ−ＣＴＬ ）であシ、ＣＰＵ １０より送出さ
れたメモリリクエスト信号（ＭＲＱ ）を受け、キャラ
クタクロック（ＣＨ−ＣＬＫ）に同期するタイミングを
もってＶ−ＲＡＭアクセス完了まで待ち信号（ＷＡＩＴ
） ２ ＣＰＵ Ｊ ｏへ送出する。２０２はＶ−Ｒ
ＡＭアクセスのだめの各種側割信号を発生するタイミン
グジェネレータ（ＴＥＭ−ｃＥＮ）であＦ）、ＣＰＵｘ
ｏよシ送出されたメモリライト要求信号＜ ＭＷＲ＞
＋受けて、これに従うアドレスセレクト信号（ＳＥＬ
） ’ｆｃ出力するとともに、ライトイネ−ゾル信号（
ＷＥ）％ カラムアドレスセレクト信号（ＣＡＳ）、ロ
ウアドレスセレクト信号（ＲＡＳ ）等を出力する。２
０３は、ＣＰＵ １０よシ送出されたポートアドレス（
ＰＯＲＴ−ＡＤＨ）を受けて、これをデコードし、Ｓ−
ＢＭＷ信号（後述するビットマスクメモリ（ＢＭＭ ）
へのライトストローブ信号）、Ｓ−ＨＭＡ信号（後述す
るビットマスクメモリアドレスレジスタ（ＢＡＲ）への
データセットストローブ信号）等を得るデコーダである
。２０４は、Ｖ−ＲＡＭ ２ Ｊの澹込み動作全任意の
ビットへのみ特定して作用させ、Ｖ−ＲＡＭ ２１上で
の任意のビット修飾を可能とするビットマスク部であシ
、その具体的な構成は第３図及び第４図に示される。
ル部２４の構成を示すブロック図である。図中、２０１
はＣＰＵ Ｊ ｏとの間でＶ−ＲＡＭアクセスのタイミ
ングコントロールを行なうウェイトコントロールｍ （
ＷＡＩＴ−ＣＴＬ ）であシ、ＣＰＵ １０より送出さ
れたメモリリクエスト信号（ＭＲＱ ）を受け、キャラ
クタクロック（ＣＨ−ＣＬＫ）に同期するタイミングを
もってＶ−ＲＡＭアクセス完了まで待ち信号（ＷＡＩＴ
） ２ ＣＰＵ Ｊ ｏへ送出する。２０２はＶ−Ｒ
ＡＭアクセスのだめの各種側割信号を発生するタイミン
グジェネレータ（ＴＥＭ−ｃＥＮ）であＦ）、ＣＰＵｘ
ｏよシ送出されたメモリライト要求信号＜ ＭＷＲ＞
＋受けて、これに従うアドレスセレクト信号（ＳＥＬ
） ’ｆｃ出力するとともに、ライトイネ−ゾル信号（
ＷＥ）％ カラムアドレスセレクト信号（ＣＡＳ）、ロ
ウアドレスセレクト信号（ＲＡＳ ）等を出力する。２
０３は、ＣＰＵ １０よシ送出されたポートアドレス（
ＰＯＲＴ−ＡＤＨ）を受けて、これをデコードし、Ｓ−
ＢＭＷ信号（後述するビットマスクメモリ（ＢＭＭ ）
へのライトストローブ信号）、Ｓ−ＨＭＡ信号（後述す
るビットマスクメモリアドレスレジスタ（ＢＡＲ）への
データセットストローブ信号）等を得るデコーダである
。２０４は、Ｖ−ＲＡＭ ２ Ｊの澹込み動作全任意の
ビットへのみ特定して作用させ、Ｖ−ＲＡＭ ２１上で
の任意のビット修飾を可能とするビットマスク部であシ
、その具体的な構成は第３図及び第４図に示される。
第３図は上記ビットマスク部２０４の構成を示すプロ、
り図である。図中、３０ノは指定されたビットマスクパ
ターンの発生機能、及びそのビットパターンの選択的な
反転出力機能を有してなるピットマスクパンク（ＢＩＴ
−ＭＡＳＫ−ＢＡＮＫ）であシ、具体的な構成は後に第
４図全参照して説明する。３０２ 、 、？ ０２・・
・は上記ビットマスクパンク３０１よ多出力されるビッ
トマスクツ４ターン（ＢＭｏ ＊ ＢＭｌｔ・・・ＢＭ
ｙ ）’ｅライトイネーブル信号（ＷＥ）に従うタイミ
ングをもって出力し、予め対応付けされたＶ−ＲＡＭ
２１の各メモリブロック（Ｍｏ、Ｍｌ、・・・Ｍ７）に
個別に、ライトイネーブル信号（ＷＥｏ ＊ ＷＥｘ
ｔ・・・Ｗｇｔ）として供給する出力ｆ−）である。
り図である。図中、３０ノは指定されたビットマスクパ
ターンの発生機能、及びそのビットパターンの選択的な
反転出力機能を有してなるピットマスクパンク（ＢＩＴ
−ＭＡＳＫ−ＢＡＮＫ）であシ、具体的な構成は後に第
４図全参照して説明する。３０２ 、 、？ ０２・・
・は上記ビットマスクパンク３０１よ多出力されるビッ
トマスクツ４ターン（ＢＭｏ ＊ ＢＭｌｔ・・・ＢＭ
ｙ ）’ｅライトイネーブル信号（ＷＥ）に従うタイミ
ングをもって出力し、予め対応付けされたＶ−ＲＡＭ
２１の各メモリブロック（Ｍｏ、Ｍｌ、・・・Ｍ７）に
個別に、ライトイネーブル信号（ＷＥｏ ＊ ＷＥｘ
ｔ・・・Ｗｇｔ）として供給する出力ｆ−）である。
第４図は上記第３図に示すピットマスクパンク３０１の
構成を示すブロック図である。図中、４０１は複数種の
ビットマスクツ４ターン（各１バイト）を記憶するビッ
トマスクメモリ（以下ＢＭＭと称す）であシ、ここでは
１６バイトの記憶容量をもつＲＡＭによって構成され、
１６檀のピットマスクツやターンを記憶可能としている
。
構成を示すブロック図である。図中、４０１は複数種の
ビットマスクツ４ターン（各１バイト）を記憶するビッ
トマスクメモリ（以下ＢＭＭと称す）であシ、ここでは
１６バイトの記憶容量をもつＲＡＭによって構成され、
１６檀のピットマスクツやターンを記憶可能としている
。
４０２は上記ＢＭＭ ４０ Ｊへのビットマスクツ臂タ
ーンのライト時、及びリード時における４ビツトのアド
レス（ＡＲｏ ＩＡＲＩ ｔＡＲ２ｅＡＲｓ ）、及び
各１ビツトのＢＭＭセレクト信＊面Ｌビットマスク・母
ターンの反転制御信号（ＥＸＯ）等、計６ビ、トのアド
レス及び制御信号をラッチするビットマスクメモリアド
レスレジスタ（以下９− ＢＡＲと称す）である。４０３は上記ＢＡＲ４０，？よ
多出力される反転制御信号（ＥＸＯ）の′１”出力を受
けることにより、ライトイネーブル信号（ｗｒ：）の出
力タイミングに伴いセット／リセット動作を繰返すマス
クビットＩ？ターン反転制ｉ’ｆｌ用のフリ、プフロッ
プでおる。４０４は上記７リツプフロツ７″４０３よ多
出力される自動反転切換信号（以下ＥＸＤＴ信号と称す
）に従い、ＢＭＭ ４０１より出力されるビットマスク
パターンを反転／非反転出力する排他的論理和ダートア
レイ（以下ＥＸ−ＯＲ回路と称す）である。４０５はＢ
ＦＧＩ ４０ Ｊの非アクセス時（ｎ＝″１”）におい
てｇＸ−ＯＲ回路４０４の各出力ビット（Ｂ Ｍ６ ＋
ＢＭＩ、・・・ＢＭｙ） 値’ｔ“１”レベルとし、ビ
ットマスク機能を無効化するためのプルアップ抵抗モジ
ュールである。
ーンのライト時、及びリード時における４ビツトのアド
レス（ＡＲｏ ＩＡＲＩ ｔＡＲ２ｅＡＲｓ ）、及び
各１ビツトのＢＭＭセレクト信＊面Ｌビットマスク・母
ターンの反転制御信号（ＥＸＯ）等、計６ビ、トのアド
レス及び制御信号をラッチするビットマスクメモリアド
レスレジスタ（以下９− ＢＡＲと称す）である。４０３は上記ＢＡＲ４０，？よ
多出力される反転制御信号（ＥＸＯ）の′１”出力を受
けることにより、ライトイネーブル信号（ｗｒ：）の出
力タイミングに伴いセット／リセット動作を繰返すマス
クビットＩ？ターン反転制ｉ’ｆｌ用のフリ、プフロッ
プでおる。４０４は上記７リツプフロツ７″４０３よ多
出力される自動反転切換信号（以下ＥＸＤＴ信号と称す
）に従い、ＢＭＭ ４０１より出力されるビットマスク
パターンを反転／非反転出力する排他的論理和ダートア
レイ（以下ＥＸ−ＯＲ回路と称す）である。４０５はＢ
ＦＧＩ ４０ Ｊの非アクセス時（ｎ＝″１”）におい
てｇＸ−ＯＲ回路４０４の各出力ビット（Ｂ Ｍ６ ＋
ＢＭＩ、・・・ＢＭｙ） 値’ｔ“１”レベルとし、ビ
ットマスク機能を無効化するためのプルアップ抵抗モジ
ュールである。
第５図乃至第８図はそれぞれ一実施例における動作を説
明するための図であ夛、第５図はＢＭＭ ４０ Ｊに書
込まれたビットマスクツやターンの一例を示す図、第６
図はノリーン処理される１０− パイチャートの一例を示す図、第７図及び第８図はそれ
ぞれＶ−１ｔＡＭ２１上におけるＡ’ターン処理動作を
説明するための図である。
明するための図であ夛、第５図はＢＭＭ ４０ Ｊに書
込まれたビットマスクツやターンの一例を示す図、第６
図はノリーン処理される１０− パイチャートの一例を示す図、第７図及び第８図はそれ
ぞれＶ−１ｔＡＭ２１上におけるＡ’ターン処理動作を
説明するための図である。
ここでは第１図乃至第８図金参照して一実施例の動作′
ｆｔ、説明する。ＣＲＴ表示回路２０のＶ−ＲＡＭ ２
１へのアクセスは、ＣＰＵ Ｊ Ｏ、及びＣＲＴ−Ｃ２
２より選択的に行なわれる。通常時におけるＣＲＴ画面
のリフレッシュを行なうタイミングでは、タイミングゲ
ートコントロール部２４のタイミングジェネレータ２０
２より発生されるアドレスセレクト信号（ｓｇＬ）が、
ＣＲＴ−Ｃ２２のメモリアドレス（ＭＭ）’（選択指定
しており、従ってこのメモリアドレス（ＭＡ）がアドレ
スセレクタ２３により選択され、Ｖ−ＲＡＭアドレスデ
ータ（ＶＲＡＤ ）としてＶ−ＲＡＭ ２１ Ｋ与えら
れる。この際、Ｖ−ＲＡＭ ２ Ｊよシ読出された表示
ドツトデータ５がシフトレジスタ２６にロードされた後
、シフトアウトされ、ビットシリアルのビデオ信号（Ｖ
ＩＤ ）としてＣＲＴ表示部に送られる。一方、ＣＰＵ
１０からのＶ−ＲＡＭアクセス要求は、タイミングゲ
ートコントロール部２４のウェイトコントロール部２０
１にメモリリクエスト信号（ＭＲＱ ）が与えられるこ
とによってなされる。この際は、Ｖ−ＲＡＭ ２１への
メモリアドレスとしてプロセッサアドレス（ＰＡ）が供
給され、更には、ライトデータがデータバッファ２５に
用意される、又はリードデータがデータバッファ２５−
と介してＣＰＵパス３０に導かれる等の動作が伴う。こ
れらの動作はタイミングゲートコントロール部２４より
出力される信号にもとづいて行なわれる。タイミングゲ
ートコントロール部２４のウェイトコントロール部２０
１は、ＣＰＵ ７ ｏに対して、Ｖ−ＲＡＭ ２ Ｊの
メモリアクセスが完了するまで待ち信号（ＷＡＩＴ ）
を送出する。又、タイミングｆ−）コントロール部２
４のタイミングジェネレータ２０２は、ＣＰＵ １０が
Ｖ−ＲＡＭアクセス可能なタイミングになると、アドレ
スセレクタ２３に対し、プロセッサアドレス（ＰＡ）を
選択指定する内容のアドレスセレクト信号（ＳＥＬ ）
’ｅ比出力る。更に、タイミング）ｙ’−）コントロ
ール部２４は、Ｖ−ＲＡＭ ２１を制御するためのロウ
アドレスセレクト信号（ＲＡＳ ）、カラムアドレスセ
レクト信号（ＣＡＳ ） 、ライトイネーブル信号（Ｗ
Ｅ）等を出力する。これら信号のうち、ロウアドレスセ
レクト信号（ＲＡＳ ）、及びカラムアドレスセレクト
信号（ＣＡＳ ）は、そのままのタイミングでＶ−ＲＡ
Ｍ ２ Ｊに供給される。又ライトイネーブル信号（Ｗ
Ｅ）は、ＣＰＵ１０からメモリライト蛮求（ＭＷＲ）が
発生し、Ｖ−ＲＡＭ ２ ＪへのＣＰＵアクセスがなさ
れる際に、ｖ−ＲＡＭ ２Ｊが必要するタイミングで出
力され、ビットマスク部２０４に供給される。ビットマ
スク部２０４のビットマスクバンク３０１に設けられた
ＢＭＭ ４０ ＪはＣＰＵ １０からみると一つのアド
レスセレクタ部として定義されてψで、任意のデータを
書込み読出すことができるようになってお９、デコーダ
２０３よ多出力されるＳ−ＢＭＷ信号、Ｓ−ＨＭＡ信号
等を制御信うとしてｊ込み読出し制御される。この際の
ビットマスク部２０４．の具体的な動作については後に
第４図１３− 乃至第８図を参照して詳述する。而して上記したライト
イネーブル信号（ＷＥ）はビットマスク部２０４（７）
ビットマスクバンク３０１、及び各出力？”−ト８０２
，３０２．・・・に共通に供給され、このライトイネー
ブル信号（ＷＥ）のタイミングで、ビットマスクバンク
３０１より出力さレタヒ、トマスクノ母ターン（ＢＭ６
＋ ＢＭｔ ＊・・・ＢＭ、）のセット出力（１″）
に対応するＶ−ＲＡＭ２ノ上のビット位置即ちメモリブ
ロック（Ｍｌ）にのみライトイネーブル信号（ｗａｔ）
ｖ出力する。このようにすることによって、Ｖ−ＲＡＭ
２ Ｊへの書込みは、Ｖ−ＲＡＭ ２ Ｊ上において
、所望のビットに対してのみ行なうことができる。例え
ばＶ−ＲＡＭ ２１の成るアドレスへのデータライト時
において、ビットマスクバンク３０１の出力（Ｂ Ｍ７
＋ Ｂ Ｍｓ ｅ ”・Ｂ Ｍ６ ）が”００’００１
０００’であれば、ライトイネーブル信号（ＷＥｓ）が
″０２レベルとなって、Ｖ−ＲＡＭ ２１のメモリブロ
ックＭ３のみが選択され、書込み可能となる。この際、
潜込みデータとしてａｌｌ″１＃（データ１４− ６ＦＦ”ｎＩ！ｘ）を与えることによりビット３をオン
することができ、又、ａｌ／”０”（データ“００ ”
’ ＨＥＸ ） ｋ与えることによりビット３をオフす
ることができる。
ｆｔ、説明する。ＣＲＴ表示回路２０のＶ−ＲＡＭ ２
１へのアクセスは、ＣＰＵ Ｊ Ｏ、及びＣＲＴ−Ｃ２
２より選択的に行なわれる。通常時におけるＣＲＴ画面
のリフレッシュを行なうタイミングでは、タイミングゲ
ートコントロール部２４のタイミングジェネレータ２０
２より発生されるアドレスセレクト信号（ｓｇＬ）が、
ＣＲＴ−Ｃ２２のメモリアドレス（ＭＭ）’（選択指定
しており、従ってこのメモリアドレス（ＭＡ）がアドレ
スセレクタ２３により選択され、Ｖ−ＲＡＭアドレスデ
ータ（ＶＲＡＤ ）としてＶ−ＲＡＭ ２１ Ｋ与えら
れる。この際、Ｖ−ＲＡＭ ２ Ｊよシ読出された表示
ドツトデータ５がシフトレジスタ２６にロードされた後
、シフトアウトされ、ビットシリアルのビデオ信号（Ｖ
ＩＤ ）としてＣＲＴ表示部に送られる。一方、ＣＰＵ
１０からのＶ−ＲＡＭアクセス要求は、タイミングゲ
ートコントロール部２４のウェイトコントロール部２０
１にメモリリクエスト信号（ＭＲＱ ）が与えられるこ
とによってなされる。この際は、Ｖ−ＲＡＭ ２１への
メモリアドレスとしてプロセッサアドレス（ＰＡ）が供
給され、更には、ライトデータがデータバッファ２５に
用意される、又はリードデータがデータバッファ２５−
と介してＣＰＵパス３０に導かれる等の動作が伴う。こ
れらの動作はタイミングゲートコントロール部２４より
出力される信号にもとづいて行なわれる。タイミングゲ
ートコントロール部２４のウェイトコントロール部２０
１は、ＣＰＵ ７ ｏに対して、Ｖ−ＲＡＭ ２ Ｊの
メモリアクセスが完了するまで待ち信号（ＷＡＩＴ ）
を送出する。又、タイミングｆ−）コントロール部２
４のタイミングジェネレータ２０２は、ＣＰＵ １０が
Ｖ−ＲＡＭアクセス可能なタイミングになると、アドレ
スセレクタ２３に対し、プロセッサアドレス（ＰＡ）を
選択指定する内容のアドレスセレクト信号（ＳＥＬ ）
’ｅ比出力る。更に、タイミング）ｙ’−）コントロ
ール部２４は、Ｖ−ＲＡＭ ２１を制御するためのロウ
アドレスセレクト信号（ＲＡＳ ）、カラムアドレスセ
レクト信号（ＣＡＳ ） 、ライトイネーブル信号（Ｗ
Ｅ）等を出力する。これら信号のうち、ロウアドレスセ
レクト信号（ＲＡＳ ）、及びカラムアドレスセレクト
信号（ＣＡＳ ）は、そのままのタイミングでＶ−ＲＡ
Ｍ ２ Ｊに供給される。又ライトイネーブル信号（Ｗ
Ｅ）は、ＣＰＵ１０からメモリライト蛮求（ＭＷＲ）が
発生し、Ｖ−ＲＡＭ ２ ＪへのＣＰＵアクセスがなさ
れる際に、ｖ−ＲＡＭ ２Ｊが必要するタイミングで出
力され、ビットマスク部２０４に供給される。ビットマ
スク部２０４のビットマスクバンク３０１に設けられた
ＢＭＭ ４０ ＪはＣＰＵ １０からみると一つのアド
レスセレクタ部として定義されてψで、任意のデータを
書込み読出すことができるようになってお９、デコーダ
２０３よ多出力されるＳ−ＢＭＷ信号、Ｓ−ＨＭＡ信号
等を制御信うとしてｊ込み読出し制御される。この際の
ビットマスク部２０４．の具体的な動作については後に
第４図１３− 乃至第８図を参照して詳述する。而して上記したライト
イネーブル信号（ＷＥ）はビットマスク部２０４（７）
ビットマスクバンク３０１、及び各出力？”−ト８０２
，３０２．・・・に共通に供給され、このライトイネー
ブル信号（ＷＥ）のタイミングで、ビットマスクバンク
３０１より出力さレタヒ、トマスクノ母ターン（ＢＭ６
＋ ＢＭｔ ＊・・・ＢＭ、）のセット出力（１″）
に対応するＶ−ＲＡＭ２ノ上のビット位置即ちメモリブ
ロック（Ｍｌ）にのみライトイネーブル信号（ｗａｔ）
ｖ出力する。このようにすることによって、Ｖ−ＲＡＭ
２ Ｊへの書込みは、Ｖ−ＲＡＭ ２ Ｊ上において
、所望のビットに対してのみ行なうことができる。例え
ばＶ−ＲＡＭ ２１の成るアドレスへのデータライト時
において、ビットマスクバンク３０１の出力（Ｂ Ｍ７
＋ Ｂ Ｍｓ ｅ ”・Ｂ Ｍ６ ）が”００’００１
０００’であれば、ライトイネーブル信号（ＷＥｓ）が
″０２レベルとなって、Ｖ−ＲＡＭ ２１のメモリブロ
ックＭ３のみが選択され、書込み可能となる。この際、
潜込みデータとしてａｌｌ″１＃（データ１４− ６ＦＦ”ｎＩ！ｘ）を与えることによりビット３をオン
することができ、又、ａｌ／”０”（データ“００ ”
’ ＨＥＸ ） ｋ与えることによりビット３をオフす
ることができる。
ここで第４図乃至第８図を参照しながら、ビットマスク
処理による４込み制御を更に具体的に説明する。先ずＶ
−ＲＡＭ ２ Ｊへのバイト単位で表示ドラトノ母ター
ンを書込む際は、ビットマスク機能全無効化すべく、Ｃ
ＰＵ １０のＢＡＲデータセットにより、ＢＡＲ４０２
のビット４（Ｑ４）に′１″がセットされる。これによ
りＢ＋ｖｉＭセレクト信号（０）が６１”となｐ、ＢＭ
ｐＡ４ｏ１のアクセスが禁止される。この際は、ＢＭＩ
Ｊ１４０１の各ビット出力がプルアップ抵抗モジュール
４０５の作用によってすべて′１“レベルとなる。この
値は、そのままビットマスクバンク出力（ＢＭＯｒ Ｂ
ＭＩ ＋”’ＢＭ７ ）となって、出力ダート３０２．
３０２．・・・３０２Ｑ介し有意レベル（６０”レベル
）のライトイネーブル信号（透孔。
処理による４込み制御を更に具体的に説明する。先ずＶ
−ＲＡＭ ２ Ｊへのバイト単位で表示ドラトノ母ター
ンを書込む際は、ビットマスク機能全無効化すべく、Ｃ
ＰＵ １０のＢＡＲデータセットにより、ＢＡＲ４０２
のビット４（Ｑ４）に′１″がセットされる。これによ
りＢ＋ｖｉＭセレクト信号（０）が６１”となｐ、ＢＭ
ｐＡ４ｏ１のアクセスが禁止される。この際は、ＢＭＩ
Ｊ１４０１の各ビット出力がプルアップ抵抗モジュール
４０５の作用によってすべて′１“レベルとなる。この
値は、そのままビットマスクバンク出力（ＢＭＯｒ Ｂ
ＭＩ ＋”’ＢＭ７ ）となって、出力ダート３０２．
３０２．・・・３０２Ｑ介し有意レベル（６０”レベル
）のライトイネーブル信号（透孔。
ＷＥ、 １’ＷＴ２７）として、Ｖ−ＲＡＭ ２１ （
Ｄ各メモリブロック（Ｍ６ ｔ Ｍｔ ’ｅ・・・Ｍ
７ ）に供給される。
Ｄ各メモリブロック（Ｍ６ ｔ Ｍｔ ’ｅ・・・Ｍ
７ ）に供給される。
従ってＶ−ＲＡＭ ２１の各メモリブロック（Ｍ６ｓＭ
ｌ 、・・・Ｍ７ ）が書込み可能な状態となシ、ビ
ットマスク機能は無効化された状態となる。
ｌ 、・・・Ｍ７ ）が書込み可能な状態となシ、ビ
ットマスク機能は無効化された状態となる。
仄にＢＭＭ ４０１ｆ使用する場合について説明する。
初期設定時において、ＣＰＵ １０は、８ＭＭ４０１に
、第５図に示すようなビットマスクＩ？ターンヲカ込む
必要がある。このビットマスク・Ｐターンの磨込みは、
先ず、ＨＭＡポートに対するＯＵＴ命令の実行で、ＢＡ
Ｒ４０２のビット４（Ｄ４ ）を０″（ｍ＝“０＃）に
し、ビットθ〜ｓ （Ｄｏ −Ｄ３ ）にＢＭＭライ
トアドレスをセットする。その後、Ｂ鳥ｒポートに対す
るＯＵＴ命令の実行で、そのアドレスに対するビットマ
スクパターンをＢＭＭ ４０１に書込む。このような動
作を繰返し実行して、第５図に示すようなＡＤＨ＝１〜
１５の各番地にそれぞれ固有のビットマスクパターンを
潜込む。ここでは、第５図に示される如（、ＡＤＲ＝１
〜７の番地まで、そのアドレス値と同じ数（ビット数）
だけ、上位のビットをマスクするノやターンとし、ＡＤ
Ｈ＝８〜１５０番地は、上位ビットより順次１ビット単
位で１″を立て、各１ビツト毎にマスクを解除して、そ
れぞれＩＩ’ッ）ｉ！込み用マスクパターンとしている
。ここで、ＡＤＲ＝０の番地は、値が定められておらず
、ＡＤＲ＝１〜】５の番地にない値でマスクする必要が
生じた際に、その値（ヒツトマスク・母ターン）ヲ、等
込むための番地として用いられる。
、第５図に示すようなビットマスクＩ？ターンヲカ込む
必要がある。このビットマスク・Ｐターンの磨込みは、
先ず、ＨＭＡポートに対するＯＵＴ命令の実行で、ＢＡ
Ｒ４０２のビット４（Ｄ４ ）を０″（ｍ＝“０＃）に
し、ビットθ〜ｓ （Ｄｏ −Ｄ３ ）にＢＭＭライ
トアドレスをセットする。その後、Ｂ鳥ｒポートに対す
るＯＵＴ命令の実行で、そのアドレスに対するビットマ
スクパターンをＢＭＭ ４０１に書込む。このような動
作を繰返し実行して、第５図に示すようなＡＤＨ＝１〜
１５の各番地にそれぞれ固有のビットマスクパターンを
潜込む。ここでは、第５図に示される如（、ＡＤＲ＝１
〜７の番地まで、そのアドレス値と同じ数（ビット数）
だけ、上位のビットをマスクするノやターンとし、ＡＤ
Ｈ＝８〜１５０番地は、上位ビットより順次１ビット単
位で１″を立て、各１ビツト毎にマスクを解除して、そ
れぞれＩＩ’ッ）ｉ！込み用マスクパターンとしている
。ここで、ＡＤＲ＝０の番地は、値が定められておらず
、ＡＤＲ＝１〜】５の番地にない値でマスクする必要が
生じた際に、その値（ヒツトマスク・母ターン）ヲ、等
込むための番地として用いられる。
ここで、ＢＡＲ４０２のビット５（Ｑｓ）よ多出力され
る反転制御信号（ＥＸＯ）とフリップフロラｆ４０３と
によるパターンの自動反転処理（補数発生）動作につい
て説明する。ＢＡＲ４０２のビット５（Ｑ５）が“１”
になると、８ＭＭ４０１より出力されるビットマスク・
やターンをＢＭＭ ＩＪ込み動作に伴って交互に反転、
非反転出力する所謂自動反転処理が可能となる。即ち、
ＢＡＲ４０２のビット５（Ｑｓ）より出力される反転制
御信号（ＥＸＯ）が１＃になると、フリップフロラｆ４
０３は動作可能となり、ライト１７− イネーブル信号（ＷＥ）が出力される度にそのパルスの
後縁で反転する。このフリップフロップ４０３よ多出力
される、Ｖ−ＲＡＭ書込み動作毎に反転（セット／リセ
ット）するＥＸＤＴ信号は、ＥＸ−ＯＲ回路４０４に供
給される。ＥＸ−ＯＲ回路４０４は、ＥＸＤＴ ＝″１
＃のとき、８ＭＭ４０１の各ビット出力を反転し、又、
ＥＸＤＴ＝″′０”のとき反転せずに、これをビットマ
スクバンク出力（Ｂ７遍◎、ＢＭｌ、・・・ＢＭ、、）
とする。このＥＸ−ＯＲ回路４０４より出力されるビッ
トマスクバンク出力（ＢＭｏ ＊ ＢＭｌ 、−８Ｍ７
）は出力ダート３０２．３０２・・・を介し、ライト
イネーブル信号（几、γＥｌ ｒ”’ＷＥ１ ） 、！
：して、Ｖ−ＲＡＭ ２７の対応するメモリブロック（
ＭＯ＋ Ｍｌ ＋・・・Ｍｙ ）に供給される。こ
のように、Ｖ−ＲＡＭ ２１の潜込み動作に伴って、ビ
ットマスク・母ターンを交互に反転、非反転処理し出力
する機能は、後述のビットずらし書込み処理において有
効に使用される。
る反転制御信号（ＥＸＯ）とフリップフロラｆ４０３と
によるパターンの自動反転処理（補数発生）動作につい
て説明する。ＢＡＲ４０２のビット５（Ｑ５）が“１”
になると、８ＭＭ４０１より出力されるビットマスク・
やターンをＢＭＭ ＩＪ込み動作に伴って交互に反転、
非反転出力する所謂自動反転処理が可能となる。即ち、
ＢＡＲ４０２のビット５（Ｑｓ）より出力される反転制
御信号（ＥＸＯ）が１＃になると、フリップフロラｆ４
０３は動作可能となり、ライト１７− イネーブル信号（ＷＥ）が出力される度にそのパルスの
後縁で反転する。このフリップフロップ４０３よ多出力
される、Ｖ−ＲＡＭ書込み動作毎に反転（セット／リセ
ット）するＥＸＤＴ信号は、ＥＸ−ＯＲ回路４０４に供
給される。ＥＸ−ＯＲ回路４０４は、ＥＸＤＴ ＝″１
＃のとき、８ＭＭ４０１の各ビット出力を反転し、又、
ＥＸＤＴ＝″′０”のとき反転せずに、これをビットマ
スクバンク出力（Ｂ７遍◎、ＢＭｌ、・・・ＢＭ、、）
とする。このＥＸ−ＯＲ回路４０４より出力されるビッ
トマスクバンク出力（ＢＭｏ ＊ ＢＭｌ 、−８Ｍ７
）は出力ダート３０２．３０２・・・を介し、ライト
イネーブル信号（几、γＥｌ ｒ”’ＷＥ１ ） 、！
：して、Ｖ−ＲＡＭ ２７の対応するメモリブロック（
ＭＯ＋ Ｍｌ ＋・・・Ｍｙ ）に供給される。こ
のように、Ｖ−ＲＡＭ ２１の潜込み動作に伴って、ビ
ットマスク・母ターンを交互に反転、非反転処理し出力
する機能は、後述のビットずらし書込み処理において有
効に使用される。
矢に、円パターンを潜込む場合の動作につい１８−
て第７図を参照して説明する。円會遭込む場合、プログ
ラムによシ円周の位置座標を計痒シ、１ドツト毎にプロ
ットする。今、第７図のマスクアドレスＲＡ＝７、左側
のキャラクタポジションのドツト座標ＤＰ＝２（座標の
原点は画面の左上におかれることから、座標値は左から
右、上から下の順になる）にプロットする場合ケ列にと
る。円周の計算によりＸ、Ｙ座標が得られ、このＸ、Ｙ
座標を８で割った商よりキャラクタポジションが得られ
る。余シの部分はそれぞれそのキャラクタにおけるドツ
ト位置（ＤＰ）とラスターアドレス（ＲＡ）’ｅ示す。
ラムによシ円周の位置座標を計痒シ、１ドツト毎にプロ
ットする。今、第７図のマスクアドレスＲＡ＝７、左側
のキャラクタポジションのドツト座標ＤＰ＝２（座標の
原点は画面の左上におかれることから、座標値は左から
右、上から下の順になる）にプロットする場合ケ列にと
る。円周の計算によりＸ、Ｙ座標が得られ、このＸ、Ｙ
座標を８で割った商よりキャラクタポジションが得られ
る。余シの部分はそれぞれそのキャラクタにおけるドツ
ト位置（ＤＰ）とラスターアドレス（ＲＡ）’ｅ示す。
ここでは上記計算の結果、左側キャラクタポジションの
ＲＡ＝７、ＤＰ＝２となった場合を例にとっている。こ
の際、ＢＭＭ ４０１には上述の如く、第５図に示すビ
ットマスクツ母ターンが予めｊ込まれている。ＣＰＵ１
０はＤＰ−２であることから、この１直（” ｏ 。
ＲＡ＝７、ＤＰ＝２となった場合を例にとっている。こ
の際、ＢＭＭ ４０１には上述の如く、第５図に示すビ
ットマスクツ母ターンが予めｊ込まれている。ＣＰＵ１
０はＤＰ−２であることから、この１直（” ｏ 。
１０”）ＶＣ，ＢＭＩ■アドレス生成のためのデータ“
００１０００”全論理和加算し、”００１０１０＃のＢ
ＡＲデータを得る。向上記した００］ ０００”のデー
タは、下位４ビツト（“１０００”）がＡＤＲ＝８すな
わち１ドツト書込みのための最辺のドツトマスクｉ４タ
ーンが１己憶された１３ＭＭアドレスを表わし、上位の
２ビツトが、ｇｘｏ ＝″′０”（自動反転動作の禁止
）、ｎ＝”ｏ ’ （ＢＭＭ動作可）とすることを表わ
している。而して上記論理和加算によって得られた“０
０１０００”のデータは、ＢｋＲ４０２にセットされる
。このＢＡＲ４０２へのデータセットは、ＣＰＵ １０
カ上記ｒ−タ（”ＸＸ０Ｏ１００Ｏ”） ＝ｉ ＣＰ
Ｕバス３０に含まれるデータバス上に出力し、ＢＭＭポ
ートに対するＯＵＴ命令でＳ−ＢＭＡ信号を出力させる
ことによりなされる。このＢＡＲ４０２にセットされた
データにもとづいてＢＭＭ ４０１からは第７図に示す
ＡＤＨ＝１０のビットマスクパターン” ００１０００
００”が出力される。これによってＶ−ＲＡＭ ２ Ｊ
のビット５に相当するメモリブロック（Ｒ５）のみが書
込み可能な状態となり、ＣＰＵ Ｊ ｏが単にａｌｌ！
“１＃（データ″Ｆ ｖ Ｆ ’ ＨＥＸ ） ｋＶ−
ＲＡＭ２Ｊの相当番地に書込むことによって第７図のＲ
Ａ−７，ＤＰ−２の座標位置に相当する１ドツトをオン
することができる。このようにして順次隣接するドラト
ラ運込んでゆくことによシ円パターンの討込みが行なえ
る。
００１０００”全論理和加算し、”００１０１０＃のＢ
ＡＲデータを得る。向上記した００］ ０００”のデー
タは、下位４ビツト（“１０００”）がＡＤＲ＝８すな
わち１ドツト書込みのための最辺のドツトマスクｉ４タ
ーンが１己憶された１３ＭＭアドレスを表わし、上位の
２ビツトが、ｇｘｏ ＝″′０”（自動反転動作の禁止
）、ｎ＝”ｏ ’ （ＢＭＭ動作可）とすることを表わ
している。而して上記論理和加算によって得られた“０
０１０００”のデータは、ＢｋＲ４０２にセットされる
。このＢＡＲ４０２へのデータセットは、ＣＰＵ １０
カ上記ｒ−タ（”ＸＸ０Ｏ１００Ｏ”） ＝ｉ ＣＰ
Ｕバス３０に含まれるデータバス上に出力し、ＢＭＭポ
ートに対するＯＵＴ命令でＳ−ＢＭＡ信号を出力させる
ことによりなされる。このＢＡＲ４０２にセットされた
データにもとづいてＢＭＭ ４０１からは第７図に示す
ＡＤＨ＝１０のビットマスクパターン” ００１０００
００”が出力される。これによってＶ−ＲＡＭ ２ Ｊ
のビット５に相当するメモリブロック（Ｒ５）のみが書
込み可能な状態となり、ＣＰＵ Ｊ ｏが単にａｌｌ！
“１＃（データ″Ｆ ｖ Ｆ ’ ＨＥＸ ） ｋＶ−
ＲＡＭ２Ｊの相当番地に書込むことによって第７図のＲ
Ａ−７，ＤＰ−２の座標位置に相当する１ドツトをオン
することができる。このようにして順次隣接するドラト
ラ運込んでゆくことによシ円パターンの討込みが行なえ
る。
次に第６図乃至第８図を参照して、文字のドツトすらし
潜込みの動作につき説明する。このようなドツトずらし
書込みの機能は、例えば第６図に示されるよりなノｆイ
チャートの書込み時において有用とされる。図中のＩＪ
Ｋ等の文字は境界線のため少しずつずらさないとその領
域内に収まらない。その他の文字もその領域の中心部に
表示しようとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み操作に
マスク位置の考慮ｔ−那えるだけで簡単に実行できる。
潜込みの動作につき説明する。このようなドツトずらし
書込みの機能は、例えば第６図に示されるよりなノｆイ
チャートの書込み時において有用とされる。図中のＩＪ
Ｋ等の文字は境界線のため少しずつずらさないとその領
域内に収まらない。その他の文字もその領域の中心部に
表示しようとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み操作に
マスク位置の考慮ｔ−那えるだけで簡単に実行できる。
しかし左右方向のずらし書込みはグロダラム操作が非常
に複雑となる。即ち、書込もうとするキャラクタのノや
ターンより、必要なビット数をずらした左右２キャラク
タのノやターンを作９、その各々全以前に２１− 書込まれているパターンを消さないように潜込まなけれ
ばならないからである。このような榎雑な操作を本発明
では卵巣な処理によシ実行することができる。第８図は
円周と文字Ｂの間に文字Ａのｉ４ターンを潜込む途中の
状態を示している。以下この手順を説明する。先ずＣＰ
Ｕ １０は、ＢｋＲ４０２にセットする値（データ）を
準備した後、ＯＵＴ命令の実行によＪ ＢＡＲ４０２に
セットする。この値はビット７〜ビツト０が“ＸＸ１０
０ＯＩＩ”である。ここで、ビット５ ＝ ” １”は
反転制御信号ＥＸＯをＲ１”として上述の自動反転処理
を有効とし、ピッ）４＝”Ｏ”はＢＭＭ ４０１を動作
可とし、ビット３〜０（“００１１″）は３ビツトすら
し潜込みのためのＢＭＭアドレス（ＡＤＲ＝ ３ ）
？示している。
に複雑となる。即ち、書込もうとするキャラクタのノや
ターンより、必要なビット数をずらした左右２キャラク
タのノやターンを作９、その各々全以前に２１− 書込まれているパターンを消さないように潜込まなけれ
ばならないからである。このような榎雑な操作を本発明
では卵巣な処理によシ実行することができる。第８図は
円周と文字Ｂの間に文字Ａのｉ４ターンを潜込む途中の
状態を示している。以下この手順を説明する。先ずＣＰ
Ｕ １０は、ＢｋＲ４０２にセットする値（データ）を
準備した後、ＯＵＴ命令の実行によＪ ＢＡＲ４０２に
セットする。この値はビット７〜ビツト０が“ＸＸ１０
０ＯＩＩ”である。ここで、ビット５ ＝ ” １”は
反転制御信号ＥＸＯをＲ１”として上述の自動反転処理
を有効とし、ピッ）４＝”Ｏ”はＢＭＭ ４０１を動作
可とし、ビット３〜０（“００１１″）は３ビツトすら
し潜込みのためのＢＭＭアドレス（ＡＤＲ＝ ３ ）
？示している。
これにより、ＢＭＭ ４０１の出力は第７図から明らか
なように’ ０００１１１１１ ’とな、ｊ９ 、Ｖ−
ＲＡＭ２１の下位５ビット分のデータに相当するメモリ
ブロック（Ｒ６ｒ Ｍｌ・・・Ｒ４）が書込み可能とな
る。ＣＰＵ Ｊ Ｏは、文字パターンを７エツチ２２− し、必要ビット数（この例では３）ローティトした後、
左側（表示位置ｎ）のＶ−ＲＡＭ相当番地に房込む。こ
の除、ビットマスク作用により、右側のパターン５ビツ
トが連込まれる。このＶ−ＲＡＭ ｄ込み時におけるラ
イトイネーブル信号（ＷＥ）の後縁で、フリップフロッ
プ４０３は反転し、これに伴ってビットマスクバンク出
力（ＢＭ６ ＋ ＢＭ＋ ｓ”・ＢＭＷ ）が”１１１
０００００”となる。ここでＣＰＵ Ｊ Ｏは同じデー
タを次の番地（表示位置ｎ＋１）に書込む。この際ビッ
トマスク作用により左側の・千ターン３ビットカ潜込ま
れる。この書込み時におけるライトイネーブル信号（Ｗ
Ｅ）の後縁で７リツプフロツゾ４０３は再び反転し、ビ
ットマスクバンク出力（Ｂ Ｍｏ 。
なように’ ０００１１１１１ ’とな、ｊ９ 、Ｖ−
ＲＡＭ２１の下位５ビット分のデータに相当するメモリ
ブロック（Ｒ６ｒ Ｍｌ・・・Ｒ４）が書込み可能とな
る。ＣＰＵ Ｊ Ｏは、文字パターンを７エツチ２２− し、必要ビット数（この例では３）ローティトした後、
左側（表示位置ｎ）のＶ−ＲＡＭ相当番地に房込む。こ
の除、ビットマスク作用により、右側のパターン５ビツ
トが連込まれる。このＶ−ＲＡＭ ｄ込み時におけるラ
イトイネーブル信号（ＷＥ）の後縁で、フリップフロッ
プ４０３は反転し、これに伴ってビットマスクバンク出
力（ＢＭ６ ＋ ＢＭ＋ ｓ”・ＢＭＷ ）が”１１１
０００００”となる。ここでＣＰＵ Ｊ Ｏは同じデー
タを次の番地（表示位置ｎ＋１）に書込む。この際ビッ
トマスク作用により左側の・千ターン３ビットカ潜込ま
れる。この書込み時におけるライトイネーブル信号（Ｗ
Ｅ）の後縁で７リツプフロツゾ４０３は再び反転し、ビ
ットマスクバンク出力（Ｂ Ｍｏ 。
ＢＭｌ、・・・ＢＭ、）が再び非反転出力状感となる。
このような動作が繰返し行なわれ、ずらし書込みが達成
される。このように、ずらし書込みを行なう際、そのビ
ット数をＢＡＲ４０２に一度セットした後、キャラクタ
パターン全ローティトしながら左右繰返して上から下（
ＲＡ＝Ｏ→ＲＡ＝７方向）へ１込んでゆくことによって
ビットすらし書込が行なえる。
される。このように、ずらし書込みを行なう際、そのビ
ット数をＢＡＲ４０２に一度セットした後、キャラクタ
パターン全ローティトしながら左右繰返して上から下（
ＲＡ＝Ｏ→ＲＡ＝７方向）へ１込んでゆくことによって
ビットすらし書込が行なえる。
このように、複数のビットマスクパターンを用意し、こ
れを選択的に用いることによ、６、ｖ−ＲＡＭ ２ Ｊ
への表示ドラ） ｉ４ターンの書込み、更には・母ター
ン操作が能率良く行なえる。又、複数ノピットマスクノ
４ターンをアドレスと関連付けておくことによりプログ
ラム操作が容易となる０ なお上記した実施例においては、ずらし書込みを縦方向
に連続して書込む場合を例にとったが、例えば漢字パタ
ーンのように複数領域に舊込む場合、更には横方向に連
続して書込む場合等においても容易に本発明を実現でき
る。又、ＢＭＭ’ｉキャラクタジェネレータとすること
により、文字と文字の重ね合わせ表示、文字とグラフィ
ックノ９ターンの重ね合わせ表示等を同−Ｖ−ＲＡＭ上
で実現可能となる。
れを選択的に用いることによ、６、ｖ−ＲＡＭ ２ Ｊ
への表示ドラ） ｉ４ターンの書込み、更には・母ター
ン操作が能率良く行なえる。又、複数ノピットマスクノ
４ターンをアドレスと関連付けておくことによりプログ
ラム操作が容易となる０ なお上記した実施例においては、ずらし書込みを縦方向
に連続して書込む場合を例にとったが、例えば漢字パタ
ーンのように複数領域に舊込む場合、更には横方向に連
続して書込む場合等においても容易に本発明を実現でき
る。又、ＢＭＭ’ｉキャラクタジェネレータとすること
により、文字と文字の重ね合わせ表示、文字とグラフィ
ックノ９ターンの重ね合わせ表示等を同−Ｖ−ＲＡＭ上
で実現可能となる。
以上詳記したように本発明によれば、グイナミック型メ
モリにより構成されたビデオＲＡＭをもつ表示装置にお
いて、前記ビデオＲＡＭへの表示パターン書込み制御を
簡素化でき、処理を高速化できるとともに、表示・ヤタ
ーンのビットずらし処理等、複雑なパターン処理を容易
に効率良く実行でき、これによってグラフィック表示機
能の拡充並びに高性能化ヲ笑現できるビデオＲＡＭ 潜
込み制御装置が提供できる。
モリにより構成されたビデオＲＡＭをもつ表示装置にお
いて、前記ビデオＲＡＭへの表示パターン書込み制御を
簡素化でき、処理を高速化できるとともに、表示・ヤタ
ーンのビットずらし処理等、複雑なパターン処理を容易
に効率良く実行でき、これによってグラフィック表示機
能の拡充並びに高性能化ヲ笑現できるビデオＲＡＭ 潜
込み制御装置が提供できる。
図は本発明の一実施例を説明するためのもので、第１図
は本発明の一実施例における全体の構成金示すブロック
図、第２図は上記第１図に示すタイミングダートコント
ロール部の構成ヲ示すブロック図、第３図は上記第２図
に示すビットマスク部の構成を示すブロック図、第４図
は上記第３図に示すビットマスクバンクの構成金示すブ
ロック図、第５図は上記実施例におけるビットマスクメ
モリの記憶ノ臂ターンを示す図、第６図乃至第８図はそ
れぞれ一実施例の動作全説明するための潜込みｉ４ター
ン例金示す図であ２５− る。 １０・・・処理装置（ＣＰＵ ）、２０・・・ＣＲＴ表
示回路、２１・・・ビデオＲＡＭ （Ｖ−ＲＡＭ ）
、２２ ・ＣＲＴ表示制御部（ＣＲＴ−Ｃ）、２ｓ・・
・アドレスセレクタ（ＡＩ）Ｒ−８ＥＬ ）、２４・・
・タイミングゲートコントロール部（ＴＩＭ−Ｇ−ＣＴ
Ｌ ）、２５・・・データバッファ（ＤＡＴＡ−ＢＵＦ
）、２６・・・シフトレジスタ（５ＨＩＦＴ−ＲＥＧ
）、３０・・・ＣＰＵバス、２０ノ・・・ウェイトコ
ントロール部（ｗ、ｘｒＴ−ｃＴＬ）、２０２・・・タ
イミングジェネレータ（ＴＩＭ−ＧＥＮ ） 、２ｏ
ｓ・・・ポートアドレスデコーダ（ＤＥＣ）、２０４・
・・ビットマスク部、３０ノ・・・ビットマスクバンク
（ＢＩＴ−ＭＡＳＫ−ＢＡＮＫ ）、３０２ 、．９０
２・・・出力ダート、４０１・・・ビットマスクメモリ
（ＢＭＭ ）、４０２・・・ビットマスクメモリアドレ
スレ・ソスタ（ＢＡＲ）、４０３・・・フリップフロッ
プ、４０４・・・排他的論理和ｒ−）アレイ（ＥＸ−Ｏ
Ｒ）。 出願人代理人 弁理士 鈴 江 武 彦２６一 第１図 １０ 筒２図 ４ 第３図 第 ４ 図 ０２
は本発明の一実施例における全体の構成金示すブロック
図、第２図は上記第１図に示すタイミングダートコント
ロール部の構成ヲ示すブロック図、第３図は上記第２図
に示すビットマスク部の構成を示すブロック図、第４図
は上記第３図に示すビットマスクバンクの構成金示すブ
ロック図、第５図は上記実施例におけるビットマスクメ
モリの記憶ノ臂ターンを示す図、第６図乃至第８図はそ
れぞれ一実施例の動作全説明するための潜込みｉ４ター
ン例金示す図であ２５− る。 １０・・・処理装置（ＣＰＵ ）、２０・・・ＣＲＴ表
示回路、２１・・・ビデオＲＡＭ （Ｖ−ＲＡＭ ）
、２２ ・ＣＲＴ表示制御部（ＣＲＴ−Ｃ）、２ｓ・・
・アドレスセレクタ（ＡＩ）Ｒ−８ＥＬ ）、２４・・
・タイミングゲートコントロール部（ＴＩＭ−Ｇ−ＣＴ
Ｌ ）、２５・・・データバッファ（ＤＡＴＡ−ＢＵＦ
）、２６・・・シフトレジスタ（５ＨＩＦＴ−ＲＥＧ
）、３０・・・ＣＰＵバス、２０ノ・・・ウェイトコ
ントロール部（ｗ、ｘｒＴ−ｃＴＬ）、２０２・・・タ
イミングジェネレータ（ＴＩＭ−ＧＥＮ ） 、２ｏ
ｓ・・・ポートアドレスデコーダ（ＤＥＣ）、２０４・
・・ビットマスク部、３０ノ・・・ビットマスクバンク
（ＢＩＴ−ＭＡＳＫ−ＢＡＮＫ ）、３０２ 、．９０
２・・・出力ダート、４０１・・・ビットマスクメモリ
（ＢＭＭ ）、４０２・・・ビットマスクメモリアドレ
スレ・ソスタ（ＢＡＲ）、４０３・・・フリップフロッ
プ、４０４・・・排他的論理和ｒ−）アレイ（ＥＸ−Ｏ
Ｒ）。 出願人代理人 弁理士 鈴 江 武 彦２６一 第１図 １０ 筒２図 ４ 第３図 第 ４ 図 ０２
Claims (2)
- （１）１ビット×Ｍワードの記１意容童を有するｎ個の
記憶素子から構成され、文字、或いは、図形などを構成
するドツトパターン全１ドツトめたシ少くとも１ビツト
の記憶位置に記憶するドツトリフレッシュ型のビデオＲ
ＡＩＶｉと、このビデオＲＡＭに供給されるｎビット幅
の潜き込みデータの特定ビットのデータのみを前記ビデ
オＲＡＭ Ｋ Ｉｊき込むため、前記特定のビット位置
にフラグを立てたｎビット幅のビットマスク情報を複数
個保持するメモリと、このメモリに対しアドレス情＠を
供給し、特定のビットマスク情報を選択して出力せしめ
る手段と、前記メモリより読み出されたビットマスク情
報を反転、或いは、非反転して出力する回路と、この回
路に対し、ビットマスク清報の反転、非反転全指示する
制御信号を出力する手段と、前記ビデオＲＡＭ ＶＣｎ
ビット幅のデータが供給されたタイミングで前記ビデオ
ＲＡＭに対し書き込み許可信号を出力するがき込み制御
回路と、この朋ｊ御回路よυ出力される書き込み許可信
号と前記反転／非反転回路の出力との論理損金と９、前
記ｎ個の記１意素子のうち、前記特定のビット位置に対
応する素子にのみ前記書き込み許可信号を供給する手段
とを具備することを特徴としたビデオＲＡＭ書込み制御
装置。 - （２）前記反転／非反転回路に対し、反転／非反転全指
示する制御信号全出力する前記手段は、前記ビデオＲＡ
Ｍへのドツトｉ４ターンデータの斗き込み操作ごとに、
反転／非反転を交互に指示することを％徴とした％許請
求の範囲第１項記載のビデオＲＡＭ 舊き込み制御装置
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163422A JPS5952290A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
| EP83108835A EP0106121B1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| DE8383108835T DE3380465D1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| US06/913,605 US4727363A (en) | 1982-09-20 | 1986-09-29 | Video ram write control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163422A JPS5952290A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952290A true JPS5952290A (ja) | 1984-03-26 |
| JPS6332390B2 JPS6332390B2 (ja) | 1988-06-29 |
Family
ID=15773596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163422A Granted JPS5952290A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952290A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107290A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 描画制御装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| JPS627087A (ja) * | 1985-07-03 | 1987-01-14 | 株式会社日立製作所 | 表示制御装置 |
| JPS62137492U (ja) * | 1986-02-20 | 1987-08-29 | ||
| JPS63100491A (ja) * | 1986-06-27 | 1988-05-02 | 日本電気株式会社 | マスクパタ−ン発生回路 |
| JPS63147191A (ja) * | 1986-12-10 | 1988-06-20 | 松下電器産業株式会社 | 画素デ−タ処理装置 |
| JPH0325601U (ja) * | 1989-07-19 | 1991-03-15 | ||
| WO2004077393A1 (ja) * | 2003-02-25 | 2004-09-10 | Mitsubishi Denki Kabushiki Kaisha | マトリクス型表示装置及びその表示方法 |
-
1982
- 1982-09-20 JP JP57163422A patent/JPS5952290A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0469920B2 (ja) * | 1985-03-20 | 1992-11-09 | Hitachi Seisakusho Kk | |
| JPS627087A (ja) * | 1985-07-03 | 1987-01-14 | 株式会社日立製作所 | 表示制御装置 |
| JPS62137492U (ja) * | 1986-02-20 | 1987-08-29 | ||
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| JPS63147191A (ja) * | 1986-12-10 | 1988-06-20 | 松下電器産業株式会社 | 画素デ−タ処理装置 |
| JPH0325601U (ja) * | 1989-07-19 | 1991-03-15 | ||
| WO2004077393A1 (ja) * | 2003-02-25 | 2004-09-10 | Mitsubishi Denki Kabushiki Kaisha | マトリクス型表示装置及びその表示方法 |
| US7643023B2 (en) | 2003-02-25 | 2010-01-05 | Mitsubishi Electric Corporation | Matrix type display device and display method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6332390B2 (ja) | 1988-06-29 |
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