JPH077262B2

JPH077262B2 - 表示装置

Info

Publication number: JPH077262B2
Application number: JP61154967A
Authority: JP
Inventors: 康夫酒井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-03
Filing date: 1986-07-03
Publication date: 1995-01-30
Anticipated expiration: 2010-01-30
Also published as: JPS6311992A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は文字や図形等を表示する表示装置に係り、特に
ワードプロセツサやパーソナルコンピユータ等で用いら
れるCRTや液晶による表示あるいはプリンタによつて記
録紙に記録して表示する文字や図形等の表示データをグ
ラフイツクメモリへ書込むための書込み制御に関する。

〔従来の技術〕

近年、日本語ワードプロセツサやパーソナルコンピユー
タ等では、CRTや液晶表示画面に文字や図形等を表示す
るために、表示内容の自由度が大きい、表示画素の１ド
ツトに１ビツトの記憶要素が対応するグラフイツクメモ
リを用いたビツトマツプ表示方式を採用した表示装置が
多く用いられるようになつてきた。

ビツトマツプ表示方式の欠点は、１表示画面分の表示画
像を１ドツト対応でグラフイツクメモリに書込まなけれ
ばならず表示速度が遅いこと、そして表示内容を頻繁に
変更する場合にはこの書込み処理を制御するプロセツサ
（以下CPUという）の負荷が増加して他の制御のための
処理が遅れることである。

このために、グラフイツクメモリへの表示データの書込
み処理を高速化し、しかもこの処理のためのCPUの負荷
を軽減する方法が提案されている。特開昭60−260989号
公報に記載された表示方式は、書込み（更新）データの
グラフイツクメモリへの書込みの際のビツトシフト処理
や背景データとの合成処理のためのCPUの負荷を軽減す
るものである。

〔発明が解決しようとする問題点〕

しかしながら上記従来の表示方式は、合成後の表示デー
タをグラフイツクメモリへ書込むためのメモリアクセス
について考慮しておらず、ビツトシフトによつて語境界
を越えたデータが生ずる場合には、このデータのために
複数回の書込み処理が必要であつた。

従つて本発明の目的は、語境界を越えたデータが生じて
も書込み処理回数が増加しないようにするとともにCPU
の書込み処理を行なうだけで、背景データの読出し、表
示データと背景データの合成および合成データの書込み
を一連の動作として行なうようにして、書込み処理の高
速化をはかり、さらにグラフィックメモリを表示以外の
用途にも容易に活用できるようにすることにある。

〔問題点を解決するための手段〕

本発明はこの目的の達成するために、グラフイツクメモ
リに独立して同時にアクセスできる奇数語アドレスの表
示データを格納する奇数アドレスメモリ部と、偶数語ア
ドレスの表示データを格納する偶数アドレスメモリ部と
を設け、合成手段にデータシフト手段から出力された表
示データと背景データラッチから読出された背景データ
から前記奇数アドレスメモリ部への書込みデータと前記
偶数アドレスメモリ部への書込みデータを発生する書込
みデータ発生手段を設け、合成データをグラフィックメ
モリに書込む書込み手段に表示データ転送手段から与え
られた前記一方のメモリ部に対する語アドレスから該メ
モリ部に対するアクセスアドレスと他方のメモリ部に対
するアクセスアドレスを発生するアクセスアドレス発生
手段を設け、CPUの書込み処理により背景データの読出
し、表示データと背景データの合成および合成データの
書込みを一連の動作として行なうようにするとともに、
シフトによって語境界を越えた表示データを他方のメモ
リ部に同時に書込むようにし、さらにデータの書込み時
に書込みデータのシフト量を０とし、データの合成処理
を行なわず、CPUのデータをそのまま出力するモードに
する信号を発生するCPUデータスルー信号発生器を設け
たことを特徴とする。

〔作用〕

データ転送手段から書込み位置を示す語アドレスと共に
与えられた語単位の表示データがシフトされて語境界を
越えると、書込みデータ発生手段は、前記語アドレスの
メモリ部に対する書込みデータと、語境界を越えた表示
データから該語アドレスに隣接する語アドレスをもつ他
のメモリ部に対する書込みデータを発生し、アクセスア
ドレス発生手段は、前記２つのメモリ部に対するアクセ
スアドレスを発生する。これにより前記２つの語アドレ
スの書込みデータが対応する２つのメモリ部に同時に書
込まれ、従つて語単位で転送されてくる表示データがシ
フト処理によつて２つの語アドレスに跨つても１回の書
込み処理でグラフイツクメモリに格納できる。また、背
景データラッチから背景データを一旦読出した後、これ
を書込むべき表示データと合成して書込むようにしたの
で、CPUの書込み処理を行なうだけで、背景データの読
出し、表示データと背景データの合成および合成データ
の書込みを一連の動作として行なわせることができる。
さらに、前記したようなCPUデータスルー信号発生器を
設けたので、データの書込み時に容易にCPUデータスル
ーモードにしてグラフィックメモリを表示以外の用途に
も利用できる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

本発明になる表示装置は第２図のごとく、表示装置の制
御を行い１バイトを単位として周辺のメモリ等とデータ
の交換を行なうCPU100と、表示装置が動作するためのプ
ログラムやデータを格納するプログラムメモリ101と、C
RTモニター108に表示する第８図に示すごとき文字パタ
ーンデータを格納するキヤラクタジエネレータ（以下CG
という）102と、グラフイツクメモリ105,106からCRTモ
ニター108へ表示するデータを読みだすためのアドレス
や同期信号を発生するCRTコントローラ103と、CPU100が
グラフイツクメモリ105,106の任意の位置にCRTモニター
108へ表示するパターンデータを書込むときに該パター
ンデータをシフト処理し、グラフイツクメモリメモリ10
5,106に対するアクセスアドレスを発生し、書込みアド
レスに書込んである旧パターンデータと論理処理して新
パターンデータを発生し、該新パターンデータをグラフ
イツクメモリ105,106に書込む処理と、CRTモニター108
にパターンを表示するためにグラフイツクメモリ105,10
6からデータを読出す処理とを行なう周辺制御回路104
と、CRTモニター108に表示するパターンデータを格納す
るグラフイツクメモリ105,106と、外部装置から信号線1
10を介して該表示装置に送られてくる表示データや命令
をCPU100に受信せしめ、またCPU100からの応答を外部装
置に発信せしめるための入出力制御部107と、文字や図
形等のパターン等を表示するCRTモニター108と、前記CP
U100とプログラムメモリ101,CG102,CRTコントローラ10
3、周辺制御回路104および入出力制御装置107とを接続
する内部配線路（CPUバス）109とを備えている。

第１図は第２図における周辺制御回路104の内部構成を
示すものである。

第１図において、制御信号発生回路１はCPUアクセス信
号および動作クロツク信号CLKにもとづいて該周辺制御
回路104内の制御データラツチ（Ａ）６や制御データラ
ツチ（Ｂ）16のいずれか１つにレジスタ選択信号を送出
し、制御データラツチ（Ａ）６や制御データラッチ
（Ｂ）16のいずれか１つにCPU100からのデータを書込ま
せ、あるいは背景データラツチ14やデータバツフア13に
対してデータラツチ信号やデータ出力信号を送出すると
共にアドレスセレクタ（Ａ）4,（Ｂ）５に対してCPUア
ドレス選択信号を送出し、同時にグラフイツクメモリ10
5,106に対する制御信号を発生し、グラフイツクメモリ1
05,106にCPU100からのデータを書込ませ、あるいは背景
データラツチ14やデータバツフア15に対してデータラツ
チ信号やデータ出力信号を送出すると共にアドレスセレ
クタ（Ａ）4,（Ｂ）５に対してCPUアドレス選択信号を
送出し、同時にグラフイツクメモリ105,106に対する制
御信号を発生し、CPU100にグラフイツクメモリ105,106
からのデータを読込ませ、あるいはアドレスセレクタ
（Ａ）４、（Ｂ）５に対してCRTアドレス選択信号を送
出し、同時にグラフイツクメモリ105,106に対する制御
信号と、シフト部17に対するデータラツチ信号を発生
し、CRTモニター108で表示すべき映像信号をシフト部17
に書込むものである。

グラフイツクメモリ105,106に対するアクセスは第３図
に示すごとく１回の表示データ読出しアクセスで読出し
たデータを映像信号としてCRTモニター108に送出してい
る時間を、次の表示データ読出し時間とCPUアクセス時
間の２つに時分割し、各々で独立したアドレスのグラフ
イツクメモリに対してアクセスし、次の表示データとCP
Uによるグラフイツクメモリに対する書込みあるいは読
出しを行なうものである。

アドレス変換器２は、第４図に示すように横1024ドツト
（128バイト）、縦1024ドツトに構成されているグラフ
イツクメモリ105,106をCRTモニター108の表示の縦方向
の大きさが512ドツトを超えない場合は、縦512ドツトの
境界で領域０と領域１に分割し、CRTモニター108に表示
するデータを格納する領域として用いる領域０を文字等
の表示処理が高速化可能なバイトアドレスが縦方向に順
次増加する縦型アドレス構成とし、またCPU100がプログ
ラム実行中に用いるデータの格納領域として用いる領域
１はバイトアドレスが横方向に順次増加する横型アドレ
ス構成とすることを可能とし、またCRTモニター108の表
示の縦方向の大きさが512ドツトを超えた場合は、グラ
フイツクメモリ105,106のすべての領域をCRTモニター10
8に表示するデータを格納する領域として用い、文字等
の表示データの書込み処理が高速可能なようにバイトア
ドレスが縦方向に順次増加する縦型アドレス構成とする
ことを可能とするもので、CPU100からのアドレス信号の
グラフイツクメモリ105,106に与えるアドレス信号CAO〜
CA16に変換するものである。該アドレス変換器２は、第
６図に示すようにCPU100からのアドレス信号AO〜A16を
アドレス変換後アドレス（以下実バイトアドレスとい
う）CAO〜CA16に変換するためにアドレスクロス（Ａ）2
01とアドレスクロス（Ｂ）202およびデータセレクタ203
によつて構成されており、データセレクタ203には制御
データラツチ（Ａ）６のDC,VSO,VSIおよびCPUアドレス
信号のA16がコントロール信号として入力されている。
アドレスクロス（Ａ）201とアドレスクロス（Ｂ）202は
各々第５図に示すアドレス変換対応表のうち縦アドレス
（Ａ）と縦アドレス（Ｂ）に対応するようにCPU100から
のアドレス信号AO〜A16を実バイトアドレスCAO〜CA16に
変換するものであり、この結果CPU100から見たグラフイ
ツクメモリ105,106のバイトアドレスは第７図のように
各々の変換モードによつてグラフイツクメモリ105,106
の横方向に順次増加するように構成された実バイトアド
レスから変換されるものである。逆言すると、CPU100か
ら見たグラフイツクメモリ105,106のアドレスが縦方向
アドレスであり、CPU100がそれに対応するアドレスを発
生したとしても、該アドレス変換器２の出力である実バ
イトアドレスCAO〜CA16はグラフイツクメモリ105,106の
横方向に順次増加するように構成されたアドレスとなつ
ているものである。

加算器３は前記実バイトアドレスのCA1〜CA16とCAOを加
算するものであり、CPU100が送出したグラフイツクメモ
リ105,106へのアドレス信号から変換された実バイトア
ドレスが奇数となつた場合に偶数アドレスグラフイツク
メモリ105に対して該アドレスの増加方向に隣接するグ
ラフイツクメモリの偶数アドレスを発生するものであ
る。このとき奇数アドレスグラフイツクメモリ106には
前記バイトアドレスのCA1〜CA16がそのまま印加され
る。

実バイトアドレスが偶数の場合はCAOが０のため偶数ア
ドレスグラフイツクメモリ105および奇数アドレスグラ
フイツクメモリ106には前記実バイトアドレスのCA1〜CA
16がそのまま印加される。以上により、前記実バイトア
ドレスが偶数の場合、該実バイトアドレスが指示する偶
数アドレスメモリとアドレスの増加方向に隣接する奇数
アドレスメモリを一括して16ビツト選択し、前記実バイ
トアドレスが奇数の場合、該実バイトアドレスが指示す
る奇数アドレスメモリとアドレスの増加方向に隣接する
偶数アドレスメモリを一括して16ビツト選択可能とな
る。

アドレスセレクタ（Ａ）４および（Ｂ）５は各々偶数ア
ドレスグラフイツクメモリ105および奇数アドレスグラ
フイツクメモリ106に印加するアドレス信号を生成する
ものであり、前記制御信号発生回路１からの信号により
前記CPU100からの実アドレスあるいはCRTコントローラ1
03からの表示データアドレスのいずれか一方を選択し、
グラフイツクメモリ105,106のロウアドレス、カラムア
ドレスに時分割して印加するものである。

CPUデータスルー信号発生器７はCPU100のアドレス信号
と制御データラツチ（Ａ）６の各制御信号をもとにCPU1
00がグラフイツクメモリ105,106の前記領域１に対して
アクセスした場合に、後述するデータシフト合成部のデ
ータシフトおよび合成処理を強制的にシフト量０とし、
合成は行なわずCPU100のデータをそのまま出力するモー
ドにする信号を発生するものである。前記の強制的にシ
フト量を０とし、合成を行なわずCPU100のデータをその
まま出力するモードは、制御データラツチ（Ｂ）16の各
制御信号と前記CPUデータスルー信号の論理和あるいは
論理積をとつた信号を後述のシフト部（Ａ）９、シフト
部（Ｂ）10、シフト部（Ｃ）11と書込みデータ合成部12
へ送出する構成をとることにより設定可能となる。

制御データラツチ（Ｂ）16は、データシフト合成部のデ
ータシフト量ないし合成方式を選択する制御値をラツチ
しておくデータラツチ群であり、FCは合成方式を指示す
るデータラツチであり、DNは第10図に示すようにCPU100
からグラフイツクメモリ105,106へ書込むデータのグラ
フイツクメモリ105,106の語境界からのシフト量を指示
するデータラツチであり、RSNは第９図に示すようにCPU
100がグラフイツクメモリ105,106から読出すデータのグ
ラフイツクメモリ105,106の語境界からのシフト量を指
示するデータラツチであり、WSNは第13図に示すようにC
PU100からグラフイツクメモリ105,106へ書込むデータの
データ開始位置をCPU100の語境界からのシフト量として
指示するデータラツチであり、WNは第12図に示すように
CPU100からグラフイツクメモリ105,106へ書込むデータ
のデータ幅をビツト数で指示するデータラツチである。

書込みドツト指示パターン発生器８は制御データラツチ
（Ｂ）16のデータラツチWNの値にしたがつて第12図に示
すようにd0からd7に向かう１ビツトから８ビツトまでの
１のデータ列である書込みドツト指示パターンMDを発生
するものである。第12図において斜線部が１を示す。

シフト部（Ａ）９は、16ビツトのデータローテイタであ
り制御データラツチ（Ｂ）16のデータラツチDNの値とグ
ラフイツクメモリ実バイトアドレスのCAOの値にじたが
つて第12図を示すように書込みドツト指示パターンMDを
d0からd15の方向に向かつてローテイトしデータ書込み
位置指示パターンSMDを生成するものである。実バイト
アドレスCAOが０の場合は第12図（ａ）のようにd0から
データラツチDNの値だけシフトした位置にローテイト
し、実バイトアドレスCAOが１の場合は第12図（ｂ）の
ようにd8からデータラツチDNの値だけシフトした位置に
ローテイトするものである。

シフト部（Ｂ）10は、16ビツトのデータローテイタであ
り制御データラツチ（Ｂ）16のデータラツチDN,WSNの値
とグラフイツクメモリ実バイトアドレスのCAOの値にし
たがつて第13図に示すように書込みデータWDをdOからd1
5の方向に向かつてローテイトし書込みデータローテイ
トパターンSWDを生成するものである。CAOが０の場合は
第13図の（ａ）のようにd0からデータラツチDN−WSNの
値だけシフトした位置にローテイトし、実バイトアドレ
スCAOが１の場合は第13図の（ｂ）のようにd8からデー
タラツチDN−WSNの値だけシフトした位置にローテイト
するものである。これにより、書込みデータの開始位置
が前記データ書込み位置指示パターンSMDと一致する。

背景データラツチ14は制御信号発生回路１から送出され
る信号により、第３図に示すCPUアクセス時間でグラフ
イツクメモリ105,106より読出された16ビツトの背景デ
ータRDをラツチするものである。

書込みデータ合成部12は前記シフト部（Ａ）９、シフト
部（Ｂ）10および背景データラツチ14の出力であるデー
タ書込み位置指示パターンSMD、書込みデータローテイ
トパターンSWDおよび背景データRDと制御データラツチ
（Ｂ）16のデータラツチFCの値にもとづいてSWDとRDをS
MDが１の部分について論理積や論理和や排他的論理和等
の合成を行ない、他の部分はRDをそのまま出力する処理を行ないグラフイツクメモリ105,106に書込む書込
みデータを生成し、出力するものである。これにより、
実バイトアドレスCAOが０の場合は第14図の（ａ）のよ
うにd0からデータラツチDNの値だけローテイトした位置
にCPU100の書込みデータが位置し、実バイトアドレスCA
Oが１の場合は第14図の（ｂ）のようにd8からデータラ
ツチDNの値だけローテイトした位置にCPU100の書込みデ
ータが位置するものである。

シフト部（Ｃ）11は、16ビツトのデータローテイタであ
り制御データラツチ（Ｂ）16のデータラツチRSNの値と
グラフイツクメモリ実バイトアドレスのCAOの値にした
がつて第11図に示すようにグラフイツクメモリ105,106
より読出した背景データRDをd15からd0の方向に向かつ
てローテイトしCPUリードデータSRDを生成するものであ
る。実バイトアドレスCAOが０の場合は第14図の（ａ）
のようにd0に向けてデータラツチRSNの値だけビツトロ
ーテイトし、実バイトアドレスCAOが１の場合は第14図
の（ｂ）のようにd0に向けてRSN＋８ビツトローテイト
するものである。これにより、CPUリードデータSRD上で
読込みデータの開始位置がd0と一致する。

シフト部17は制御信号発生回路１から送出される信号に
より、第３図に示す表示データ読出し時間でグラフイツ
クメモリ105,106より２回に分けて読出された32ビツト
の表示データをラツチし順次シフトしシリアルデータに
変換して出力するものである。

なお、信号線に付した数字は線数を意味する。

次に以上の構成を持つ表示装置の動作について説明す
る。

入出力制御部107に外部装置から信号線110を介して表示
データと表示コマンドが入力されると、CPU100はこれを
検知して表示コマンドを解析し表示動作を開始する。

CG102に格納されている文字パターンの表示動作のとき
は、CG102に格納されている文字パターンのアドレス
と、表示すべきパターンデータを書込むグラフイツクメ
モリ105,106の書込みアドレスと、シフト値DNと、合成
指示値FCと、書込みデータ先頭位置指示値WSNと、書込
みデータ幅指示値WNを算出し、次にシフト値DNと、合成
指示値FCと、書込みデータ先頭位置指示値WSNと、書込
みデータ幅指示値WNをそれぞれ制御データラツチ（Ｂ）
16内の該当するデータラツチに書込む。次にCG102の該
当アドレスからグラフイツクメモリ105,106に書込むべ
きパターンデータを読出し、周辺制御回路104を経由し
てグラフイツクメモリ105,106の該当するアドレスへ書
込む。このとき周辺制御回路104は、第３図のように時
分割してグラフイツクメモリ105,106にアクセスしてい
るCPUアクセス時間にグラフイツクメモリ105,106に対し
て、次のように書込み動作を行なう。

アドレス変換器２においてグラフイツクメモリ105,10
6への書込み実バイトアドレスｎを生成する。

加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、（ａ）ｎが偶数の場合は偶数アドレスグラフイツクメモ
リ105にｎを、奇数アドレスグラフイツクメモリ106には
ｎ＋１を印加する。

（ｂ）ｎが奇数の場合は偶数アドレスグラフイツクメモ
リ105にｎ＋１を、奇数アドレスグラフイツクメモリ106
にはｎ＋１を印加する。

これにより、前記実バイトアドレスｎが偶数の場合、該
実バイトアドレスｎが指示する偶数アドレスグラフイツ
クメモリ105とアドレスの増加方向に隣接する奇数アド
レスグラフイツクメモリ106を一括して16ビツト選択
し、前記実バイトアドレスｎが奇数の場合、該実バイト
アドレスが指示する奇数アドレスグラフイツクメモリ10
6とアドレスの増加方向に隣接する偶数アドレスグラフ
イツクメモリ105を一括して16ビツト選択する。

グラフイツクメモリ105,106に対してアクセス信号RAS
とCASを送出し、上記で選択したアドレスから背景デ
ータを読出し、背景データラツチ14にラツチし、背景デ
ータRDを得る。

と同時に、書込みパターン発生器８、シフト部
（Ａ）９、シフト部（Ｂ）10、書込みデータ合成部12に
より、第14図に示すごとく、（ａ）ｎが偶数の場合はd0から始まる16ビツトにたいし
て、d0からDNビツトシフトした位置に前記書込みパター
ンが位置するデータを生成する。

（ｂ）ｎが奇数の場合はd8から始まる16ビツトにたいし
て、d8からDNビツトシフトした位置に前記書込みパター
ンが位置するデータを生成する。

の背景データラツチ動作が終了すると、データバツ
フア13を経由して、グラフイツクメモリ105,106にで
生成した書込みデータを送出し、同時にグラフイツクメ
モリ105,106にデータ書込み信号WEを送出し、で生成
したデータを書込む。

以上により第16図に示すように、CPU100が実バイトアド
レスｎに対して書込んだパターンデータが、語境界に対
してシフトしている場合でも、書込みパターンデータが
実バイトアドレスｎおよびｎ＋１に対して同時に書込ま
れる。これにより、従来第15図のように実バイトアドレ
スｎとｎ＋１に対して２回に分けて書込んでいた動作が
１回で済むようになり、書込み処理の高速化が可能とな
り、書込み位置によらず同一速度が得られるようにな
る。

次に、グラフイツクメモリ105,106内に格納されている
パターンを他の位置へ表示する表示動作のときは、グラ
フイツクメモリ105,106内に格納されているパターンの
アドレスと、表示すべきパターンを書込むグラフイツク
メモリ105,106の書込みアドレスと、シフト値DNと、合
成指示値FCと、書込みデータ先頭位置指示値WSNと、書
込みデータ幅指示値WNと、読込みパターンデータの有効
開始位置指示値RSNを算出し、次にシフト値DNと、合成
指示値FCと、書込みデータ先頭位置指示値WSNと、書込
みデータ幅指示値WNと、有効開始位置指示値RSNをそれ
ぞれ制御データラツチ（Ｂ）16内に該当するデータラツ
チに書込む。次にグラフイツクメモリ105,106の該当ア
ドレスから周辺制御回路104を経由して移動表示するパ
ターンを読出し、周辺制御回路104を経由してグラフイ
ツクメモリ105,106の該当するアドレスへ書込む。この
とき周辺制御回路104は、第３図のよう時分割してグラ
フイツクメモリ105,106にアクセスしているCPUアクセス
時間にグラフイツクメモリ105,106に対して、次のよう
に読出し動作を行ない、前述の書込み動作によりパター
ンデータを書込む。

アドレス変換器２においてグラフイツクメモリ105,10
6への読込み実バイトアドレスｍを生成する。

加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、（ａ）ｍが偶数の場合は偶数アドレスグラフイツクメモ
リ105にｍを、奇数アドレスグラフイツクメモリ106には
ｍ＋１を印加する。

（ｂ）ｍが奇数の場合は偶数アドレスグラフイツクメモ
リ105にｍ＋１を、奇数アドレスグラフイツクメモリ106
にはｍ＋１を印加する。

これにより、前記実バイトアドレスｍが偶数の場合、該
実バイトアドレスｍが指示する偶数アドレスグラフイツ
クメモリ105とアドレスの増加方向に隣接する奇数アド
レスグラフイツクメモリ106を一括して16ビツト選択
し、前記実バイトアドレスｍが奇数の場合、該実バイア
ドレスが指示する奇数アドレスグラフイツクメモリ106
とアドレスの増加方向に隣接する偶数アドレスグラフイ
ツクメモリ105を一括して16ビツト選択する。

グラフイツクメモリ105,106に対してアクセス信号RAS
とCASを送出し、上記で選択したアドレスからデータ
を読出し、背景データラツチ14にラツチし、背景データ
RDを得る。

シフト部（Ｃ）11により、第11図に示すごとく、（ａ）ｍが偶数の場合はd0から始まる16ビツトにたいし
て、d0からRSNビツトシフトした位置のパターンを８ビ
ツト読込みデータとして生成する。

（ｂ）ｍが奇数の場合はd8から始まる16ビツトにたいし
て、d8からRSNビツトシフトした位置のパターンを８ビ
ツト読込みデータとして生成する。

で生成した読込みデータをデータパツフア15を介し
てCPU100に送出する。

以上により第９図および第11図に示すように、CPU100が
実バイトアドレスｍから読込むパターンが、語境界に対
してシフトしている場合でも、読込みパターンが実バイ
トアドレスｍおよびｍ＋１から同時に読込まれる。これ
により、従来第15図のように実バイトアドレスｍとｍ＋
１に対して２回に分けて読込む動作が１回で済むように
なり、読込み処理の高速化が可能となり、読込み位置に
よらず同一速度が得られるようになる。以上の読込み動
作と、前述の書込み動作により表示画面上での表示の移
動や、グラフイツクメモリ105,106内に格納してあるパ
ターンのデータの表示処理の高速化が可能となる。

次にグラフイツクメモリ105,106の一部をCPU100のデー
タエリヤとして用いる時の動作について説明する。CPU1
00のデータエリヤとしてグラフイツクメモリ105,106を
用いる場合、CPU100のデータを語境界に対しシフト量を
０にして、読出しや書込み動作を行なわなくてはならな
い。この場合CPU100は、制御データラツチ（Ａ）６内の
制御値DCを１、VS0を１、DTOを０、VS1を０、DT1を１に
なるよう制御データラツチ（Ａ）６にデータを書込む。
これにより、グラフイツクメモリ105,106はCPU100から
みて、第４図に示すように領域０と領域１の２つの領域
に分割される。領域０は縦方向にアドレスが増加し、か
つ前述のデータシフト合成処理を行なう領域となり、領
域１は横方向にアドレスが増加し、かつ前述のデータシ
フト合成処理を行なわずデータがスルーされる領域とな
る。CPU100が領域１に対してアクセスすると、CPUデー
タスルー信号発生器８がCPU100のアドレス信号A0〜A16
より、該CPUアクセスが領域１に対するものであること
を検出し、制御データラツチ（Ｂ）16に対してCPUデー
タスルー信号を送出する。制御データラツチ（Ｂ）16
は、該データスルー信号により該制御データラツチ
（Ｂ）16から出力している値FC,DN,RSN,WSN,WNを強制的
に各々シフト量を０とし、合成は行なわずCPU100のデー
タをそのまま入出力する値とし、出力する。これによ
り、領域１に対するCPU100のアクセスは、そのデータに
何の影響を受けることがなくなるため、領域１をデータ
エリヤとして使用可能となり、グラフイツクメモリ105,
106の有効活用が可能となる。

〔発明の効果〕

以上詳述してきたように本発明を用いると周辺制御回路
によつて、グラフイツクメモリへ、該グラフイツクメモ
リのデータ処理単位である語の境界を越えてシフトした
データを書込む際でも、語境界と一致した場合と同一速
度での処理が可能なようになり、書込み処理を高速化す
ることができる。また、背景データラッチを設け、これ
にラッチされた背景データを一旦読出した後、これを書
込むべき表示データと合成してグラフィックメモリに書
込むようにしたので、CPUの書込み処理を行なうだけ
で、背景データの読出し、表示データと背景データの合
成および合成データの書込みを一連の動作として行なわ
せることが可能で、書込み処理をさらに高速化すること
ができる。さらに、CPUデータスルー信号発生器を設け
たので、データの書込み時に容易にCPUデータスルーモ
ードにし、書込みデータのシフト量を０とし、データの
合成を行なわないようにして、グラフィックメモリを表
示以外の用途にも利用することができる。

【図面の簡単な説明】

第１図は本発明になる周辺制御回路のブロツク図、第２
図は本発明になる表示装置のブロツク図、第３図は周辺
制御回路がグラフイツクメモリへアクセスする時の各々
の動作を説明するタイミング図、第４図はグラフイツク
メモリの領域分割を説明するための説明図、第５図は本
発明になるアドレス変換器の動作を説明するためのアド
レス変換対応テーブルの説明図、第６図は本発明になる
アドレス変換器のブロツク図、第７図は本発明になるア
ドレス変換器の変換動作によるアドレス変換説明図、第
８図は文字パターンの説明図、第９図はパターンの読出
し位置の説明図、第10図はパターンの書込み位置の説明
図、第11図はシフト部（Ｃ）の動作の説明図、第12図は
シフト部（Ａ）の動作の説明図、第13図はシフト部
（Ｂ）の動作の説明図、第14図は書込みデータ合成部の
動作の説明図、第15図は従来の方式によるデータの書込
み方式の説明図、第16図は本発明になるデータの書込み
方式の説明図である。１……制御信号発生回路、２……アドレス変換器、３…
…加算器、６……制御データラツチ（Ａ）、７……CPU
データスルー信号発生器、８……書込みドツト指示パタ
ーン発生器、９……シフト部（Ａ）、10……シフト部
（Ｂ）、11……シフト部（Ｃ）、12……書込みデータ合
成部、14……背景データラツチ、16……制御データラツ
チ（Ｂ）、105……偶数アドレスグラフイツクメモリ、1
06……奇数アドレスグラフイツクメモリ。

Claims

【特許請求の範囲】

【請求項１】語単位の表示データおよび該表示データの
転送位置を示す語アドレスを発生する表示データ転送手
段と、語単位でアクセスされるグラフィックメモリと、
該グラフィックメモリに書込まれた表示データを読出す
読出し手段と、前記表示データ転送手段からの表示デー
タの前記グラフィックメモリへの書込み位置をグラフィ
ックメモリの語境界からのビット数で指示する手段と、
前記表示データ転送手段から前記グラフィックメモリへ
の表示データ転送経路中に設けられ前記表示データ転送
手段からの表示データを前記書込み位置情報に従ってシ
フトするデータシフト手段と、このデータシフト手段か
ら出力された表示データを前記グラフィックメモリから
読出された背景データと合成する合成手段と、この合成
手段からの合成データを前記グラフィックメモリに書込
む書込み手段と、これらを制御する制御信号を発生する
制御信号発生手段とを備えた表示装置において、前記グ
ラフィックメモリに独立して同時にアクセスできる奇数
語アドレスの表示データを格納する奇数アドレスメモリ
部と、偶数語アドレスの表示データを格納する偶数アド
レスメモリ部とを設け、前記合成手段に前記データシフ
ト手段から出力された表示データと背景データラッチか
ら読出された背景データから前記奇数アドレスメモリ部
への書込みデータと前記偶数アドレスメモリ部への書込
みデータを発生する書込みデータ発生手段を設け、前記
書込み手段に前記表示データ転送手段から与えられた前
記一方のメモリ部に対する語アドレスから該メモリ部に
対するアクセスアドレスと他方のメモリ部に対するアク
セスアドレスを発生するアクセスアドレス発生手段を設
け、CPUの書込み処理により背景データの読出し、表示
データと背景データの合成および合成データの書込みを
一連の動作として行うようにするとともに、シフトによ
って語境界を越えた表示データを他方のメモリ部に同時
に書込むようにし、さらにデータの書込み時に前記デー
タのシフト量を０とし、前記データの合成処理は行なわ
ず、CPUのデータをそのまま出力するモードにする信号
を発生するCPUデータスルー信号発生器を設けたことを
特徴とする表示装置。