JPS60260989A - 任意位置へのパタ−ン表示方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明はＣＲＴ画面に、所望のパターンを任意の位置
に表示する方式し；関するものである。

〔発明の背景〕

漢字ディスプレイの表示においては、ＣＲＴ画面を構成
する複数個のドツトを光らせて文字Ｘ線などを表示する
。

ＣＲＴ画面の複数個のドツトは画面メモリ（リフレッシ
ュメモリ）に対応しており、このうち第１図に示したよ
うに、１文字が２４Ｘ２４トン１−で構成され、文字表
示領域は表示の見易さや、縦・横罫線を表示するための
ドツトを確保するため、２６Ｘ３２　（横Ｘ縦）ドツト
となっている。このため、通常第２図のように、文字パ
ターン（斜線部）は画面メモリの１バイトに対してｎビ
ットシフ１〜していることが多い。

・般的に、画面メモリにパターンを書き込む場合は、横
方向に８ビツト（１バイト）ずつ書き込、７７、かつ、
ゾ字パターンも前述のように横方向１ハイ１−を１９位
どして（二Ｇに格納されている。

したがって、文字表示領域の横方向構成ドラ１−数が２
６ＩくツＩ−のように８ピッ１−で割り切れない場合は
、画面メモリへの書き込みに当ってはＣＧから読み出し
た表示パターンをピッ１〜シフｌ−することによって、
文字表示位置を文字表字領域に合致させている。

このビットシフト処理については、ＣＰＵによってソフ
トウェアで行なう方法、複数のシフトレジスタによって
行なう方法などがあるが、両者ともＣＰ　ＴＪクロック
あるいはシフト動作用のクロックによらなければならな
い。また、ピッ１−シフトしたデータを画面メモリに書
き込む際には１画面メモリ１バイトのうち表示パターン
部でないビットは書込み以前に状態にしておかないと表
示が乱れる。このため、書込み以前の画面メモリの状態
をＣＰＵによって読み出し、ＣＰＵを使ってソフトウェ
アで新たに書込むデータと合成したり、シフトレジスタ
によって１ビツトずつ合成したのち書込みデータを画面
メモリに書込むという手段をとっていた。

〔発明が解決しようとする問題点〕

前記のシフト処理あるいは書込みデータの合成にクロッ
クを使用する方法には、シフト処理１舎成処理に時間を
要し、画面メモリへのパターンの書込みが遅くなり、文
字の画面表示を遅らせる欠点がある。

〔発明の目的〕

この発明の目的は、所望のパターンを任意の位置に高速
で表示できる表示方式を提供することである。

〔発明の概要〕

−ンが書込まれる画面メモリのアドレスにおける旧パタ
ーンを記憶する　オールドレジスタ２（第２のレジスタ
）と、パターン書込みの際のビットシフ１−値ｎを記憶
するシフト値レジスタ３（第３のレジスタ）と、第１の
レジスタの内容と、第２のレジスタの内容とを合成する
際の合成法を指示する値ｍを記憶する合成指示値レジス
タ４　（第４のレジスタ）と、位置指示パターン１２を
記憶するレジスタ６とを具え、前記のレジスタ１に記憶
されている書込みパターンを、レジスタ３に記憶されて
いるシフ１〜値ｎに従ってビットシフトし、かつ、レジ
スタ６に記憶されている位置指示パターン１２をレジス
タ３に記憶されているシフト値ｎに従ってピッ１−ソフ
トするために、データセレクタによる構成のシフ１〜部
１０を設け、一方においては、シフト部１０の出力であ
る更新パターン５、ならびにマスクパターン７をレジス
タ４に記憶されている合成指示値ｍに従ってレジスタ２
に記憶されている旧パターンを合成する論理演算回路か
ら成る合成部１１を設け１合成部１１の出力である新パ
ターンを画面メモリに書込むように構成したものである
。

〔発明の実施例〕

第３図は本発明の詳細な説明図、第４図は表示装置の構
成を示すブロックダイヤグラムである。

図において、 １は書込みパターンレジスタで、ＣＧから読み出し、画
面メモリ１０４に書込むべきパターン１バイト（８ビッ
ト）分（書込みパターンという）を格納するレジスタで
ある。右斜線部は書込みパターンの格納位置を示す。

２はオールドレジスタで、書込みパターンを書込むべき
画面メモリのアドレスをＡｎ、Ａｎ４１とするとき、Ａ
ｎ、Ａｎ＋１から読み出した旧パターン（Ａｎ）　、（
Ａｎ＋Ｉ）を格納するレジスタである。

３はシフ１−値レジスタで、書込みパターンをｎビット
シフ１〜して更新パターン出力５を得る際のシフト値ｎ
を格納するレジスタである。

４は合成指示値レジスタで、マノ、クパターン出カフと
更新パターン出力５と旧パターン出力（Ａｎ）、（Ａｎ
＋＋）とを合成して新パターン出力８を得る際に、合成
法についての指示値ｍを格納するレジスタである。

６は書込みパターンの格納位置を示す位置指示パターン
１２（本発明の実施例では２進数］、　］　］　ｌ　１
１１．　］　）とし、左斜線で位置を表示）が格納され
るレジスタである。

更新パターン出力５は書込みパターンレジスタ１の内容
をシフト値レジスタ３の内容ｎに従って処理して得られ
たものであり、マスクパターン出カフは位置パターンレ
ジスタ６の内容をシフト値レジスタ３の内容に従って処
理して得られたものである。

１０はシフト部でデータセレクタなどで構成され、シフ
ト値レジスタ３の内容ｎに従って８ビツトの入力をｎビ
ットシフト処理して１６ビツトの出力とするシフト動作
を行なうものである。

１１は合成部で、合成指示値レジスタ４の内容量に従っ
て、マスクパターン出カフと更新パターン出力５と旧パ
ターン出力（Ａｎ）、（Ａｎ＋＋）をもとにして、後述
の更新書込み９重ね書きに対応する新パターン出力８を
合成するものである。

第４図において、 １００はＣＰＵで、表示装置の制御を行なう。

１０１はプログラムメモリで、表示装置が動作するため
のプログラムやデータを格納する。

１０２はＣＧで、表示する文字パターンなどを格納する
。

１０３はパターン発生器で、ＣＧから読み出したパター
ンを画面メモリ１０４の任意の位置に書込むとき、パタ
ーンをシフト処理し、書込みアドレスに書込んである旧
パターンと論理処理して新パターンを発生する。

１０５はＣＲＴで、画面メモリからドツトデータを読み
出し映像信号に変換して同期信号とともにＣＰＵ１００
に送出して文字等を画面表示せしぬるものである。

１０６は入出力制御装置で、外部装置から表示装置に送
られてくる表示データや命令をＣＰＵに　１．、ｌｌ受
信せしめるため、あるいはＣＰＵがらの応答を外部装置
に発信せしめるために使用される。

２０２は内部配線路で、ＣＰＵ１００とプログラムメモ
リ１０１．ＣＧ１０２．パターン発生器１０３、画面）
、−ｅＵ　＋　０４　、　ＣＲＴＣＩ　０５．入出力制
御装Ｗ１０６とを接続するものである。

第５図は第４図におけるパターン発生器ｔ　Ｏ３の構成
を示すものである。

図において１−ランシーバーレシーバ１４は、書込みパ
ターンレジスタ１．オールドレジスタ２゜シフ１−値レ
ジスタ３９合成値レジスタ４９位置パターンレジスタ６
、合成部１１．ＣＰＵデータバスの・１粗と、パターン
レジスタＩ、オールドレジスタ２と、シフト値レジスタ
３と合成値レジスタ４とマルチプレクサ１３の一組との
間のデータの送受を仲介するもの、Ｒ，／　Ｗコン１ヘ
ロール部１５は、ＣＰ　Ｕコントロパスの信号、ＣＰ　
Ｕアドレスバスの信号、デコーダ１Ｇの信号にもとづい
て、レジスタ］、２，３．４およびマルチプレクサ１３
のどれか−っにレジスタ選択信号を送出し、また、１ヘ
ランシーバレシーバ１４にコントロール信号を送出する
ことによって、レジスタｌ、２゜３．４のどれか一つに
、ＣＰＵ１００からのデータを書込ませ、あるいはマル
チプレクサ１３の出力データをＣＰ　Ｕデータバスに出
力したりすることをコン１ヘロールする。

デコーダ１６はパターン発生器１０３がＣＰＵ１００に
よって選択されたことを判定するものである６ シフト部１０は第６図に示したように８ビツトのデータ
セレクタｄ、１〜ｄＳ］−５によって構成されている。

ここで１１〜１８はシフト部１０への８ビツトの入力を
示し、０１〜０１５はシフト部１０からの出力を示し、
Ｓ　Ｆ　１〜ＳＦ３はシフ１−値レジスタ３の出力を示
す。このように構成さ　□れたシフト部１０はシフト値
レジスタ３の出力によって次式にしたがって出力０１〜
０１６を出力する。この出力はデータセレクタｄｓ］〜
ｄｓ１５の信号遅延時間のみの遅延で確定する。

合成部１１は第７図に示したように論理素子の組合せで
構成されている。

ここで各論理単位２００は、更新パターン出力５の各ピ
ッ１〜に対応する信号ｒ〜１〜ｒ１６．マスクパターン
出カフの各ピッ１へに対応する信号ｍｋｌ〜ｍｋ　１６
．オールドレジスタ２の出力の各ビットに対応する信号
０１１〜０１１６のそれぞれの１ビツトから新パターン
出力８を構成するｎ１〜ｎ１６のうちの１ビツトを、合
成指示信号ｍ１の値にしたがって合成し出力する。合成
指示信号ｍ１は、本実施例では値Ｏで重ね書きを指示し
、値１で更新書込みを指示する。

上記の構成を持った合成部１１によって、更新パターン
出力５とオールドレジスタ２の出力から更新書込みある
いは重ね書きするための新パターン出力８を得ることが
できる。

〔作用〕

次に本発明のパターン表示方式の全体の作用について説
明する。

入出力制御部１０６に外部装置から信号線を介　１．・
　仇して表示データと表示コマンドが入力されると、Ｃ
ＰＵはこれを検知して、表示すべきパターンが格納され
ているＣＣｌ２のアミルレスと、表示すべきパターンを
書込む画面メモリ１０４の書込みアドレスＡ　ｎ　、Δ
ｎ＋１と、シフト値ｎと合成指示値ｍを算出し、次にシ
フ１−値ｎと合成指示値ｍをそれぞれレジスタ３とレジ
スタ４に書込み、引き続きＣＣｌ２の該当アドレスから
画面メモリ１０４に書込むへきパターン読み出しパター
ンレジスタ１に書込む。その後、ＣＰｔＪｌｏｏは画面
メモリ１０４の書込みアドレスＡｎ、Ａｎや、に書いで
あるパターンを読み出しこれをオールドレジスタ２に書
込み、データセレクタｄＳ］〜ｄ、１５および合成部１
］の信号遅延時間後パターン発生部１０３のマルチプレ
クサ１３を通して出力される新パターンを読み出し、画
面メモリ１０４の書込みアドレスΔｎ、Ａｎ＋１に書込
む。これによって画面メモリの書込みアドレスＡｎ、Ａ
ｎ＋１にまたがって更新書込みあるいは重ね書きされた
書込みパターンが表示されることになる。

〔発明の効果〕

本発明によれば、パターン発生器１０３の作用によって
、シフト値ｎ２合成指示値ｍ、書込みパターン、オール
ドパターンがそれぞれレジスタ３゜４．１．２に格納終
了後、素子の遅延時間を見越した時間を待機すれば新パ
ターンが確定しており、その出カバターンは旧パターン
と書込みパターンを合成したパターンとなっているので
、直ちに新パターンを読み出して画面メモリ１０４に書
込むことができる。

従ってシフト処理に要するシフトクロックの０倍の時間
を待機しなければ新パターンの画面メモリへの書込みが
できなかった従来の方式に較べて任意の位置への文字の
書込みを著しく速やかに行なうことができるようになっ
た。

上記の実施例ではパターンの合成の種類を２種類とした
が、多種類の合成も、合成部１１の論理回路の変更によ
って容易に実現できる。

【図面の簡単な説明】

第１図は文字パターンの説明図、第２図は文字パターン
書込み位置の説明図、第３図は本発明の方式の原理を示
す系統図、第４図は本発明を実施した表示装置の構成図
、第５図は本発明に採用されたパターン発生器の構成図
、第６図は本発明におけるシフト部の構成図、第７図は
本発明における合成部の構成図である。 ■・・・書込みパターンレジスタ、２・・オールドレジ
スタ、３　・シフト値レジスタ、４・・合成指示値レジ
スタ、６・・位置パターンレジスタ、８・・・新パター
ン、１０・・・シフ１一部、１１・・・合成部、１３・
・マルチプレクサ、１４・・トランシーバレシーバ、１
５・・・Ｒ／Ｗコントロール部、］６　・デコーダ。 代理人　弁理士　高橋明夫 第　１　図 第２　図 牛３　口 第４閃 ￥７４　回 升１〜５Ｆ３ ｖ）７　口 ２θＯ

Claims (1)

1. 【特許請求の範囲】 １、書込みパターンを記憶する書込みパターンレジスタ
   と、書込みパターンが書込まれる画面メモリのアドレス
   における旧パターンを記憶するオールドレジスタと、書
   込みパターン書込みの際のビットシフト値ｎを記憶する
   シフト値レジスタと。 書込みパターンレジスタの内容とオールドレジスタの内
   容とを合成する際の合成法を指示する値ｍを記憶する合
   成指示値レジスタと、位置指示パターンを記憶するレジ
   スタとを具え、前記の記憶されている書込みパターンを
   、別に記憶されているシフ１〜値ｎに従ってピッＩ−シ
   フトし、かつ前記の記憶されている位置指示パターンを
   、別に記憶されているシフ１〜値Ｔ１に従ってピッ１−
   シフ１−するために、データセレクタによる構成のシフ
   １〜部を設け、一方において、シフト部の出力である更
   新パターンならびにマスクパターン７を、別に記憶され
   るでいる合成指示値ｍに従ってレジスタ２に記憶されて
   いる旧パターンと合成する、論理演算回路から成る合成
   部を設け、合成部の出力である新パターンを画面メモリ
   に書き込むように構成したことを特徴とする任意位置へ
   のパターン表示方式。