JPS6132089A - 映像表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は映像表示制御装置に関し、特にそのような装
置をパッケージ化する場合の入力ピン数を減少させるた
めの改良に関する。

［従来技術］ “　第１図はこの発明の背景となる従来の映像表示制御
装置を示す概略ブロック図であり、そこでは映像表示制
御装置に備えられたビデオメモリを高速かつ効率良く使
用できるように改良が行なわれている。

図示された映像表示制御装置は、装置全体を制御するコ
ントローラ１を備えている。映像情報は、順次走査型表
示装置４にて表示される。順次走査型表示装置とは、周
知のごとく電子ビームの順次走査により映像を表示する
装置である。表示されるべき映像情報に関するデータは
、ビデオメモリ５に記憶される。映像表示制御装置全体
のタイミング制御は、タイミングクロックを発生するク
ロックおよびタイミング発生器２６により行なわれる。

順次走査型表示装Ｗ１４の走査線に同期してビデオメモ
リ５に記憶されたデータを連続的に読出すため、ビデオ
メモリアドレスカウンタ６が設けられる。ビデオメモリ
アドレスカウンタ６は、クロックおよびタイミン、グ発
生器２６から、ライン２５を通じてアドレスカウンタク
ロックを受ける。

該クロックを受けてビデオメモリアドレスカウンタ６は
順次進められ、アドレスバス７上にビデオメモリアドレ
スを与える。コントローラ１によるデータの読出および
書込のためのビデオメモリアドレスは、コントローラ１
からアドレスバス２上に与えられる。アドレスマルチプ
レクサ８は、クロックおよびタイミング発生器２６から
ライン２４を通じて選択信号を受けて、アドレスバス２
および７をビデオメモリ５に対して切換える。

コントローラ１は、入出力データバス３を介して、デー
タバスインターフェース９と接続されている。データバ
スインターフェース９は、ライン２４の選択信号を与え
られて、順次走査型表示装置４に表示される画面の変更
をするためのコントローラ１によるデータの読出および
書込のインターフェースを行なう。ビデオメモリ５は、
表示用データバス１０を介して、データバスインターフ
ェース９ならびにアトリビュートコードラッチ１１およ
びキャラクタジェネレータアドレスラッチ１３と接続さ
れる。表示用データバス１０には、コントローラ１によ
る読出および書込のデータ、およびビデオメモリアドレ
スカウンタ６による読出のデータが与えられる。

データは、文字記号パターンが記録されたキャラクタジ
ェネレータ１６のアドレスを表わすキャラクタジェネレ
ータアドレス情報と、表示されるべき文字記号の修飾コ
ードを示すアトリビュート情報とからなる。表示用デー
タバス１０上のアトリビュート情報は、りＯツクおよび
タイミング発生器２６からライン２２を通じ与えられる
ラッチ信号のタイミングで、アトリビュートコードラッ
チ１１に記憶される。記憶されたアトリビュート情報は
、バス１２を通じてビデオ信号エンコーダ１８に与えら
れる。

一方表示用データパス１０上のキャラクタジエネレータ
アドレス情報は、クロックおよびタイミング発生器２６
からライン２３を通じて与えられるラッチ信号のタイミ
ングで、キャラクタジェネレータアドレスラッチ１３に
記憶される。記憶されたキャラクタジェネレータアドレ
ス情報は、バス１４を介してキャラクタジェネレータ１
６に与えられる。キャラクタジェネレータの下位アドレ
スには、ビデオメモリアドレスカウンタ６からバス１５
を介して、行アドレスが与えられる。キャラクタジエネ
レ・−夕１６は、バス１４および１５を通じてそれぞれ
与えられたキャラクタジェネレータアドレス情報および
行アドレスに従って、バス１７上に文字記号パターンを
与える。このようにしてバス１７上に読出された文字記
号パターンは、並列的にビデオ信号エンコーダ１８に与
えられる。

ビデオ信号エンコーダ１８は、バス１２および１７を介
して並列的に与えられたアトリビュート情報および文字
記号パターンより、ビデオ信号を合成する。より詳しく
は、アトリビュート情報と文字記号パターンとは、クロ
ックおよびタイミング発生器２６からライン２０を介し
て与えられるランチ信号′により、同時にビデオ信号エ
ンコーダ１８にラッチされる。ビデオ信号エンコーダ１
８は、クロックおよびタイミング発生器２６がらライン
２１を介しで与えられるビデオクロックに基づいて、文
字記号パターンとアトリビュート情報とを合成してビデ
オ信号に変換する。

このようにして合成されたビデオ信号は、ライン１９を
介して、順次走査型表示装置４に与えられる。順次走査
型表示ＩＡ置４はまた、同期信号発生器２７からライン
２８を介して、走査線のタイミングを制御するための同
期信号を受ける。同期信号発生器２７は、クロックおよ
びタイミング発生器２６からライン２５を通じて与えら
れるアドレスカウンタクロックに基づき、同期信号を発
生する。順次走査型表示装置４は、ビデオ信号と同期信
号とを受けて、映像の表示を行なう。

ビデオ信号エンコーダ１８の゛詳細が、第６図に示され
ている。バス１２上のアトリビュート情報は、ライン２
０上のラッチ信号の立上がりのタイミングで、アトリビ
ュートラッチ２９に記憶される。バス１７上の文字記号
パターンは、同じくライン２０上のラッチ信号の立ち上
がりのタイミングで、並／直変換器３１に与えられる。

並／直変換器３１は、ライン２１上のビデオクロックの
タイミングで、与えられた文字記号パターンを並列デー
タから直列データに変換する。この直列データは、ライ
ン３２を通じて、マルチプレクサ３３に与えられる。

アト９どニートラッチ２９の出力は、下位ビット３０ａ
と上位ビット３０ｂとに分割される。たとえば、下位ビ
ット３０ａおよび上位ビット３０ｂに、色情報または色
調情報を持つように定義を与えることができる。マルチ
プレクサ３３は、ライン３２上の直列データ出力により
、下位ビット３０ａまたは上位ビット３０ｂを選択する
。

次に第２図〜第５図を参照して、第１図に示された映像
表示制御装置の動作を説明する。

第２図は第１図の主要な信号のタイミング例を示すもの
であり、ビデオメモリアドレスのＭＡ＋２×番地とＭＡ
＋２Ｘ　＋１番地とにおけるデータからライン２０上の
ビデオ信号出力までの各信号の状態を示すものである。

第３図は、水平方向ד文字、垂直方向ｙ行の文字を表
示する場合の、画面の物理的な位置とビデオメモリアド
レスによって指示されるビデオメモリ５のアドレスとの
関係を示す。図においてメモリ！！桶の割当て方は、１
文字あたり２メモリアドレスを使用している。たとえば
ＭＡ＋２Ｘ番地は、ＭＡ＋２ＸとＭＡ＋２ｘ＋、１番地
より構成されている。すなわち、図中のＭＡ＋２Ｘと書
かれた画面左の上から２段目の部分の文字は、ビデオメ
モリ５のアドレスＭＡ＋２Ｘ番地とＭＡ＋２Ｘ＋１番地
とに記憶される。偶数番地はキャラクタジェネレータア
ドレスに、奇数番地はアトリビュート情報に割当てられ
る。すなわち、偶数番地の内容はどの種類の文字が表示
されるかを示し、奇数番地の内容は表示される文字の修
飾の仕方を示す。

第４図は、ＭＡ＋２Ｘの１面位置にＡ”という文字を１
文字あたり８×８ドツトの文字パターンで表示するとき
の例を示している。この図において、水平方向のドツト
が走査線の並びを示す。

１１　Ａ　Ｉｆという文字パターンは、キャラクタジェ
ネレータ１６にＯまたは１のドツトパターン情報で記録
され、走査線のタイミングに合わせて読出される。この
１つの文字に対応する走査線の順番を示すものが行アド
レスであり、第４図の垂直方向の高さ８ドツトの文字を
出力するときは、０〜７のアドレスが必要となる。行ア
ドレス０のとき、キャラクタジェネレータ１６から出力
されるデータ（文字記号パターン）は、この例において
は００１０００００となる。アトリビュート情報は、例
えば文字記号パターンが０のとき赤を、１のとき緑をと
いうふうに定義することができる。

第５図は、第４図の操作のタイミングを示すものである
。すなわち、１行アドレスは１走査線に相当し、１走査
線時間に水平方向の表示文字弁（Ｘ文字）のビデオメモ
リアドレスが変化し、この操作を８回繰返して横方向の
Ｘ文字分の表示が完了する。

第１図に示された映像表示制御装置の動作において、第
４図の表示例を表示するとき、コントローラ１はアドレ
スバス２と入出力データバス３を通じて、ビデオメモリ
５のＭＡ＋２ｘ番地とＭＡ＋２Ｘ＋１番地に、表示した
い文字記号（今の場合＋ｌ　Ａ　１１　）のキャラクタ
ジェネレータアドレスとその修飾コードを示すアトリビ
ュート情報とをそれぞれ書込む。この操作は、ライン２
４上の選択信号によりアドレスマルチプレクサ８をコン
トローラ１側に切換えてアドレスバス２を介してビデオ
メモリ５をアドレスし、さらに入出力データバス３から
データバスインターフェース９および表示用データバス
１０を介してビデオメモリ５にデータを与えることによ
って行なわれる。なお、コントローラ１からのビデオメ
モリアドレスとビデオメモリアドレスカウンタ６からの
ビデオメモリアドレスとは説明を簡単にするため等しく
されているが、必ずしもその必要はない。

コントローラ１によりビデオメモリ５に書込まれたデー
タは、ビデオメモリアドレスカウンタ６からアドレスバ
ス７を通じて与えられるビデオメモリアドレスにより、
第２図に示すようなタイミングで画面の走査順序に同期
して連続的に読出される。第２図において、’ＭＡ＋２
Ｘ番地のキャラクタジェネレータアドレスは、ライン２
３上のラッチ信号の立上がりのタイミングで、キャラク
タジェネレータアドレスラッチ１３に記憶される。

キャラクタジェネレータ１６は、バス１４を介して受け
るキャラクタジェネレータアドレスラッチ１３の出力と
、バス１５を介して受けるビデオメモリアドレスカウン
タ６からの行アドレスとにより、対応の文字記号パター
ンをバス１７上に出力する。一方、ビデオメモリ５の次
のアドレスＭＡ＋２ｘ＋１番地からアトリビュート情報
が読出され、ライン２２上のラッチ信号の立上がりのタ
イミングでアトリビュートラッチ１１に記憶される。

記憶されたアトリビュート情報は、バス１２上に与えら
れる。

バス１７上の文字記号パターンとバス１２上のアトリビ
ュート情報とは、ライン２０上のラッチ信号の立上がり
のタイミングで並列的にビデオ信号エンコーダ１８に取
込ま杵、ライン２１上のビデオクロックによりビデオ信
号に変換される。第２図に示されたうイン１９上のビデ
オ信号は、第４図のＡ　＋＋を表示するための第１行ア
ドレスのドツトを出力する例を示している。ビデオ信号
エンコーダ１８の詳細は、第６図に関連して上述したと
おりである。

従来の映像表示制御装置は以上のように構成されている
ので、文字記号パターンとアトリビュート情報とが並列
的にビデオ信号エンコーダ１８に入力される必要がある
。したがってビデオ信号エンコーダ１８の入力信号が増
え、この機能を集積回路等のパッケージに収めるとき、
パッケージの入力ビン数が増加し、パッケージ周辺の信
号線の数が増加するという欠点があった。

「発明の概要コ この発明は上記のような従来のものの欠点を除去するた
めになされたもので、映像情報に関するデータを時分割
で連続的にビデオ信号エンコーダに与え、ビデオ信号エ
ンコーダには時分割で発生する遅延を補正するための手
段を設けることにより、ビデオ信号エンコーダに入力さ
れる情報の信号線の少ない映像表示制御装置を提供する
ことを目的としている。

この発明によれば、映像表示制御装置は、表示されるべ
き映像情報に関するデータを１表示区間あたり複数のメ
モリアドレスの割当ての下で記憶するビデオメモリと、
１表示区間に対応する複数ビットのデータを並列的に受
けてビデオ信号に変換するビデオ信号エンコーダとを備
える。ビデオメモリとビデオ信号エンコーダとの間には
、多重化バスが設けられる。ビデオメモリに記憶された
データは、画面の走査順序に従って連続的にかつメモリ
アドレス単位の時分割態様で読出されて、多重化バスを
通じてビデオ信号エンコーダに与えられる。ビデオ信号
エンコーダは、時分割により発生する遅延を補正する手
段を含み、その補正手段は、多重化バスを通じてメモリ
アドレス単位の時分割態様で与えられたデータを受けて
該単位ごとにそれぞれ一定時間の遅延を与え、１表示区
間における該単位間の遅延を補正する。タイミング制御
手段が設けられて、データの読出および遅延のタイミン
グが制御される。

［発明の実施例１ 以下、この発明の好ましい一実施例を図について説明す
る。第７図はこの発明による映像表示制御装置の好まし
い一実施例を示す概略ブロック図である。この実施例は
第１図の従来装置と対比して示され、この実施例におい
ては第１図の破線で囲まれた部分が改良されている。同
一番号部分は同一機能を有しているのでその説明を省略
し、以下には改良された部分のみの構成を説明する。

この発明の好ましい一実施例において、多重化のための
２つのゲートが設けられる。その１つはアトリビュート
ゲート３４であり、クロックおよびタイミング発生器２
６からライン３５を通じて与えられるアトリビュート情
報制御信号に基づいて表示用データバス１０上のアトリ
ビュート情報をゲート処理する。他の１つは文字記号パ
ターンゲート３６であり、クロックおよびタイミング発
生器２６からライン３７を通じて与えられる文字記号パ
ターン制御信号に基づいてバス１７上の文字記号パター
ンをゲート処理する。ゲート処理されたアトリビュート
情報と文字記号パターンとは、多重化表示データバス４
２を介してビデオ信号エンコーダ１８側に与えられる。

ビデオ信号エンコーダ１８は、上述したように、アトリ
ビュート情報と文字記号パターンとが並列的に与えられ
る必要がある。このＩＣめこの発明においては、ビデオ
信号エンコーダ１８に付属して、弁別して入力される信
号に一定時間の遅延を与えるためのいわゆるパイプライ
ンレジスタが２つ設けられる。その１つは第１のパイプ
ラインレジスタ３８であり、クロックおよびタイミング
発生器２６からライン２３を通じ°（与えられるラッチ
信号の立上がりのタイミングで、キャラクタジェネレー
タアドレスラッチ１３に新しいアドレスが記憶される直
前の文字記号パターンを記憶する。他の１つは第２のパ
イプラインレジスタ４０であり、多重化表示データバス
４２を通じてアトリビュートコードラッチ１１に記憶さ
れたアトリビュート情報を、１ラツチサイクル遅延させ
るように働く。

すなわち第２のパイプラインレジスタ４０は、ライン２
２上のラッチ信号の立ち上がりのタイミングでアトリビ
ュートコードラッチ１１に記憶されたアトリビュート情
報をバス１２を介して受けて、同じくライン２２上の次
のラッチ信号の立ち上がりのタイミングでこれを記憶す
る。

第１および第２のパイプラインレジスタ３８および４０
の出力は、それぞれバス３９および４１を通じてビデオ
信号エンコーダ１８に与えられる。

ビデオ信号エンコーダ１８は、ライン２０上のラッチ信
号の立上がりのタイミングで、バス３９上の文字記号パ
ターンおよびバス４１上のアトリビュート情報を同時に
ラッチする。ラッチされた文字記号パターンとアトリビ
ュート情報とは、従来装置と同様にライン２１上のビデ
オクロックにより、ビデオ信号に変換される。

第８図は、第７図の実施例の主要信号のタイミングを示
ずタイミング図である。図において、たとえば（ＭＡ）
は、ビデオメモリ５のＭＡ番地の内容を示す。またたと
えば［（ＭＡ）］は、ビデオメモリ５のＭＡ番地の内容
により指定されたキャラクタジェネレータ１６の内容（
文字記号パターン）を示す。

第７図の実施例においては、多重化表示データバス４２
にアトリビュート情報と文字記号パターンとを載せるた
めに、第８図に示すように、ライン３５上のアトリビュ
ート制御信号がローレベルのタイミングでアトリビュー
トゲート３４を開き、ライン３７上の文字記号パターン
制御信号がローレベルのタイミングで文字記号パターン
ゲート３６を開いている。本願発明においては、このよ
うにアトリビュート情報と文字記号パターンとを時分割
して多重化表示データバス４２に載せているため信号間
に遅延が生じ、第２図の従来装置のように、アトリビュ
ート情報と文字記号パターンとをライン２０．上のラッ
チ信号で同時にラッチすることはできない。

このため、この発明においては、第７図の好ましい一実
施例に示すように、２個のパイプラインレジスタを設け
ることにより、表示用データバス幅を半分以下にしなが
らく多重化の段数により異なる）、従来の表示方式と同
じ効果を実現している。

以下、第７図の実施例の動作、特にパイプラインレジス
タの動作について、ビデオメモリアドレスバス７上にＭ
Ａ番地、ＭＡ＋１１地のアドレスが出力されてから、そ
のビデオ信号がライン１９に出力されるまでの例を、第
７図および第８図を参照して説明する。

ビデオメモリアドレスカウンタ６は、アドレスバス７上
に、ＭＡ番地、ＭＡ＋１番地を出力する。

それに応じてビデオメモリ５からは、表示用データパス
コ０上に、キャラクタジェネレータアドレス情報を示す
（ＭＡ）と、アトリビュート情報を示す（ＭＡ＋１）と
が出力される。（ＭＡ）は、ライン２３上のラッチ信号
の立ち上がりのタイミングで、キャラクタジェネレータ
アドレスラッチ１３に記憶される。このラッチ信号が印
加される直前のキャラクタジェネレータアドレスラッチ
１３はＭＡ−２番地の内容（ＭＡ−２）を記憶しており
、キャラクタジェネレータ１６は、（ＭＡ−２）とバス
１５上の行アドレスとで指定された番地の内容である文
字記号パターン［（ＭＡ−２）］をバス１７上に出力し
ている。文字記号パターンゲート３６は、ライン３７上
の文字記号パターン制御信号がローレベルのタイミング
で、バス１７上の文字記号パターン［（ＭＡ−２）］を
多重化表示データバス４２に通過させる。この文字記号
パターン［（ＭＡ−２）］は、ライン２３上のラッチ信
号の立ち上がりのタイミングで、第１のパイプラインレ
ジスタ３８に記憶される。したがってＭＡ番地に対し、
第１のパイプラインレジスタ３８はＭＡ−２番地の文字
記号パターンを記憶することになる。

一方、ＭＡ＋１番地の内容であるアトリビュート情報（
ＭＡ＋１）は、アトリビュート情報制御信号３５がロー
レベルのタイミングで、アトリビュートゲート３４を介
して多重化表示データバス４２に通過される。そして、
ライン２２上のラッチ信号の立ち上がりのタイミングで
、アトリビュートコードラッチ１１に記憶される。さら
にアトリビュートコードラッチ１１に記憶されたアトリ
ビュート情報（ＭＡ＋１）は、ライン２２上の次のラッ
チ信号の立ち上がりのタイミングで、第２のパイプライ
ンレジスタ４０に記憶される。このように第２のパイプ
ラインレジスタ４０を用いてＭＡ＋１番地の内容である
アトリビュート情報（ＭＡ＋１）を１アトリビユートラ
ツチサイクル遅延させて、文字記号パターンの遅延と同
期させている。ビデオ信号エンコーダ１８は、このよう
にして同期された文字記号パターンとアトリビュート情
報とをそれぞれバス３９および４１を介して受け、ライ
ン２０上のラッチ信号の立ち上がりのタイミングで同時
に取込む。このため、第８図に示されるよ゛うに、ＭＡ
、ＭＡ＋１番地のビデオメモリアドレスに対し、ライン
１９から出力されるビデオ信号はＭＡ−１，ＭＡ−２番
地に対応するが、次のサイクルからＭＡ、ＭＡ＋１番地
のビデオ信号が出力される。

なお、上述の実施例においては多重化表示バス４２は２
段の時分割を行なったが、これをＮ段（Ｎ−２，３・・
・）にすることも可能であり、この場合の多重化表示バ
スの幅は多重化しない場合の１／Ｎとなる効果が得られ
る。

［発明の効果］ 以上のように、この発明によれば、ビデオメモリから読
出される情報を時分割して多重化して映像表示制御装置
のビデオ信号エンコーダに入力し、その内部でパイプラ
インレジスタを用いることで入力映像情報の遅延を補正
するとともに、外部でビデオメモリからの出力データを
多重化するためのゲートおよびその制御信号を設けた。

このため、ビデオメモリおよびキャラクタジェネレータ
と映像表示Ｉ制御装置のビデオ信号エンコーダとを結ぶ
表示用データバスの幅が減少される。したがって集積回
路化する場合などでは、従来よりもビン数の少ない安価
なパッケージを使用でき、またビデオメモリとキャラク
タジェネレータとは、一般的に映像表示制御ａ＠置が集
積回路化されるとき、別部品として機能分割されるため
、この集積回路化された映像表示制御装置とビデオメモ
リおよびキャラクタジェネレータとの配線が簡単になる
という効果が得られる。

【図面の簡単な説明】

第１′図は従来の映像表示制御装置を示す概略ブロック
図、第２図は第１図の従来装置の主要信号のタイミング
を示すタイミング図、第３図は映像表示制御装置の一般
的なビデオメモリアドレスの値と画面との対応図、第４
図は両面上に文字を表示した例を示す図、第５図は映像
表示制御装置の一般的なビデオメモリアドレスと行アド
レスとの関係図、第６図はビデオ信号エンコーダを詳細
に示すブロック図、第７図はこの発明の好ましい一実施
例である映像表示制御装置を示す概略ブロック図、第８
図は第７図の実施例の主要信号のタイミング図・である
。 図において、４は順次走査型表示装置、５はビデオメモ
リ、６はビデオメモリアドレスカウンタ、７はビデオメ
モリアドレスバス、１２はアトリビュート情報バス、１
４はキャラクタジェネレータアドレス情報バス、１６は
キャラクタジェネレータ、１７は文字記号パターンバス
、１８はビデオ信号エンコーダ、１９はビデオ信号ライ
ン、３４゜３６はゲート、３５はアトリビュート情報制
御信号、３７は文字記号パターン制御信号、３８は第１
のパイプラインレジスタ、４０は第２のパイプラインレ
ジスタ、４２は多重化表示データバスをそれぞれ示す。

Claims (4)

【特許請求の範囲】
1. （１）順次走査型の表示装置の両面上に表示すべき映像
   情報に関するデータを、１表示区間あたり複数のメモリ
   アドレスの割当のもとで記憶するビデオメモリと、 前記１表示区間に対応する複数ビットのデータを並列的
   に受けてビデオ信号に変換するビデオ信号エンコーダと
   、 前記ビデオメモリと前記ビデオ信号エンコーダとの間に
   設けられる多重化バスと、 前記ビデオメモリに記憶された前記データを、前記画面
   の走査順序に従つて連続的に、かつメモリアドレス単位
   の時分割態様で読出して、前記多重化バスを通じて前記
   ビデオ信号エンコーダに与える読出手段とを備え、 前記ビデオ信号エンコーダは、前記多重化バスを通じて
   前記メモリアドレス単位の時分割態様で与えられる前記
   データを受けて該単位ごとにそれぞれ一定時間の遅延を
   与え、前記一表示区間における該単位間の遅延を補正す
   る手段を含み、前記読出手段および前記補正手段をタイ
   ミング制御する手段をさらに備える、映像表示制御装置
   。
2. （２）前記補正手段は、タイミング制御されて入力信号
   に一定時間の遅延を与えるパイプラインレジスタである
   、特許請求の範囲第１項記載の映像表示制御装置。
3. （３）前記映像表示制御装置は、文字記号パターンを記
   録したキャラクタジェネレータによるキャラクタジェネ
   レータ表示方式を用い、 前記ビデオメモリに記憶される前記データは、前記キャ
   ラクタジェネレータをアドレスするためのキャラクタジ
   ェネレータアドレス情報と、表示すべき文字記号を修飾
   するためのアトリビュート情報とからなり、 前記読出手段は、前記ビデオメモリに記憶された前記キ
   ャラクタジェネレータアドレス情報およびアトリビュー
   ト情報を前記画面の走査順序に従つて連続的に読出すよ
   うにアドレスする手段を含み、 前記キャラクタジェネレータは、前記読出されたキャラ
   クタジェネレータアドレス情報を受けて対応の文字記号
   パターン情報を与え、 前記読出手段は、前記アトリビュート情報および前記文
   字記号パターン情報を多重化して前記多重化バスに与え
   る多重化手段をさらに含み、前記タイミング制御手段は
   、前記アドレス手段、前記キャラクタジェネレータ、前
   記多重化手段および前記補正手段をタイミング制御する
   、特許請求の範囲第１項記載の映像表示制御装置。
4. （４）前記多重化手段は、前記タイミング制御手段のタ
   イミング制御の下で前記アトリビュート情報および前記
   文字記号パターン情報をそれぞれゲート処理するアトリ
   ビュートゲートおよび文字記号パターンゲートを含む、
   特許請求の範囲第３項記載の映像表示制御装置。