JPS61194557A - 制御用ｌｓｉ - Google Patents
制御用ｌｓｉInfo
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- JPS61194557A JPS61194557A JP60034346A JP3434685A JPS61194557A JP S61194557 A JPS61194557 A JP S61194557A JP 60034346 A JP60034346 A JP 60034346A JP 3434685 A JP3434685 A JP 3434685A JP S61194557 A JPS61194557 A JP S61194557A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術に関し、例えばＣＲＴ
コントローラのようなマイクロコンピュータ周辺の制御
用ＬＳＩ（大規模集積回路）に利用して有効な技術に関
する。
コントローラのようなマイクロコンピュータ周辺の制御
用ＬＳＩ（大規模集積回路）に利用して有効な技術に関
する。
［背景技術］
マイクロコンピュータシステムを構成するＣＲＴ表示装
置やメモリ、フロッピーディスク装置のような周辺装置
を制御するコントローラＬＳＩとして、ＣＲＴコントロ
ーラやＤＭＡ （ダイレクト・メモリ・アクセス）コン
ｌ−ローラ、ディスクコントローラ等のＬＳＩがある。
置やメモリ、フロッピーディスク装置のような周辺装置
を制御するコントローラＬＳＩとして、ＣＲＴコントロ
ーラやＤＭＡ （ダイレクト・メモリ・アクセス）コン
ｌ−ローラ、ディスクコントローラ等のＬＳＩがある。
このようなコントローラＬＳＩの内部レジスタの内容や
ステータス情報を知る場合、従来のコン１〜ローラＬＳ
Ｉでは、マイクロプロセッサがＬＳＩの状態を調べてア
クセス可能な状態にあるか確認してから、レジスタの内
容やステータス情報を読み取りに行く必要があった。そ
のため、システムにウェイト状態が発生し、これによっ
てバス効率が低下するという問題点があった。
ステータス情報を知る場合、従来のコン１〜ローラＬＳ
Ｉでは、マイクロプロセッサがＬＳＩの状態を調べてア
クセス可能な状態にあるか確認してから、レジスタの内
容やステータス情報を読み取りに行く必要があった。そ
のため、システムにウェイト状態が発生し、これによっ
てバス効率が低下するという問題点があった。
また、内部レジスタの内容や内部の信号をコントローラ
ＬＳＩｌ０の外部で使用したい場合には、第４図に示す
ように、所望のデータや信号をラッチしたり、ラッチし
た内容に基づいて制御装置１５に対する制御信号を形成
するサブコントロール回路１３′の他に、ＬＳＩの入出
力状態を監視して上記サブコントロール回路１３′での
ラッチタイミングやマイクロプロセッサその他のデバイ
スへのデータ出力タイミングを作るタイミング発□生回
路１４が必要セあった。そ窃ため、コシトローラＬＳ’
Ｉの外付は回路が複雑となるという不都合があった。
ＬＳＩｌ０の外部で使用したい場合には、第４図に示す
ように、所望のデータや信号をラッチしたり、ラッチし
た内容に基づいて制御装置１５に対する制御信号を形成
するサブコントロール回路１３′の他に、ＬＳＩの入出
力状態を監視して上記サブコントロール回路１３′での
ラッチタイミングやマイクロプロセッサその他のデバイ
スへのデータ出力タイミングを作るタイミング発□生回
路１４が必要セあった。そ窃ため、コシトローラＬＳ’
Ｉの外付は回路が複雑となるという不都合があった。
なお、ＣＲＴコントーラについては、日経マグロウヒル
社発行「日経エレクトロニクス」 １９８４年５月２１
日号、Ｎｏ、３４３、第２２２頁〜２５４頁に、またＤ
ＭＡコントローラについては、日経マグロウヒル社発行
［日経エレクトロニクス」１９８２年８月２日号、Ｎｏ
、２９６、第１２９頁〜１５８頁等に詳しい。
社発行「日経エレクトロニクス」 １９８４年５月２１
日号、Ｎｏ、３４３、第２２２頁〜２５４頁に、またＤ
ＭＡコントローラについては、日経マグロウヒル社発行
［日経エレクトロニクス」１９８２年８月２日号、Ｎｏ
、２９６、第１２９頁〜１５８頁等に詳しい。
［発明の目的］
この発明の目的は、マイクロコンピュータシステムのバ
ス効率を向上させ得るようなコントローラＬＳＩを提供
することにある。
ス効率を向上させ得るようなコントローラＬＳＩを提供
することにある。
この発明の他の目的は、複雑な外付は回路を設けたり、
ソフトウェアに頼ることなくコントローラＬＳＩ内のレ
ジスタの内容や内部状態を知ることができるようにする
ことにある。
ソフトウェアに頼ることなくコントローラＬＳＩ内のレ
ジスタの内容や内部状態を知ることができるようにする
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要コ
“ 本願において開示される発明のうち代表的なものの
概要を説明すれば、下記のとおりである。
概要を説明すれば、下記のとおりである。
すなわち、コントローラＬＳＩ内に、内容を参照したい
レジスタを指定するためのレジスタと、参照するレジス
タの内容もしくは内部信号を取り込んで保持するバッフ
ァとを新たに設け、外部システムの制御に影響のない期
間すなわちコントロ一うＬＳＩがバスを使っていない期
間に対応している内部の適当な信号を用いて、指定され
たレジスタの内容をバッファ回路に取り込んで外部へ出
力させるとともに、その信号をＬＳ’Ｉ外部へロードタ
イミングを示す信号として出力させるようにすることに
よって、マイクロプロセッサは、コントローラＬＳＩ内
のレジスタをアクセスすることなくその内容を知ること
ができるとともに、従来外部からは知ることができなか
った内部状態を知ることができ、また、それを可能にす
る外付は回路も簡略化できるようにするものである。
レジスタを指定するためのレジスタと、参照するレジス
タの内容もしくは内部信号を取り込んで保持するバッフ
ァとを新たに設け、外部システムの制御に影響のない期
間すなわちコントロ一うＬＳＩがバスを使っていない期
間に対応している内部の適当な信号を用いて、指定され
たレジスタの内容をバッファ回路に取り込んで外部へ出
力させるとともに、その信号をＬＳ’Ｉ外部へロードタ
イミングを示す信号として出力させるようにすることに
よって、マイクロプロセッサは、コントローラＬＳＩ内
のレジスタをアクセスすることなくその内容を知ること
ができるとともに、従来外部からは知ることができなか
った内部状態を知ることができ、また、それを可能にす
る外付は回路も簡略化できるようにするものである。
［実施例］
第１図は、本発明を適用したコン１−ローラＬＳＩの一
実施例を示す概略構成図である。図中鎖線Ａで囲まれた
各回路ブロックは、単結晶シリ′コン基板のような一個
の半導体基板上において形成される。
実施例を示す概略構成図である。図中鎖線Ａで囲まれた
各回路ブロックは、単結晶シリ′コン基板のような一個
の半導体基板上において形成される。
同図において、１はシステムバス１１を介゛シてチップ
外部のマイクロプロセッサ１２から供給きれるコマンド
を解読してそのコマンドに対応したシーケンスに従って
演算論理ユニット（図示省略）やレジスタＲＥＧＩ 、
ＲＥＧ２ 、 ・・＝ＲＥＧｎからなる実行部をコント
ロールする制御部である。
外部のマイクロプロセッサ１２から供給きれるコマンド
を解読してそのコマンドに対応したシーケンスに従って
演算論理ユニット（図示省略）やレジスタＲＥＧＩ 、
ＲＥＧ２ 、 ・・＝ＲＥＧｎからなる実行部をコント
ロールする制御部である。
制御部１は、例えば所定のコマンドを解読し実行するマ
イクロブ自グラムが格納されたマイクロＲＯＭとマイク
ロプログラム・シーケンサとから構成される。
イクロブ自グラムが格納されたマイクロＲＯＭとマイク
ロプログラム・シーケンサとから構成される。
上記制御部ｌと作業用レジスタＲＥ Ｇ １〜ＲＥＧｎ
とは内部データバス２によって接続されており、外部の
マイクロプロセッサ１２が上記作業用レジスタＲＥＧ１
〜ＲＥ Ｇ ｎを直接アクセスして上記内部データバス
２を介してデータを書き込んだり読み出したりすること
ができるようになっている。３は、システムクロックＣ
ＬＫに基づいて内部のタイミング信号を形成するタイミ
ング発生回路である。
とは内部データバス２によって接続されており、外部の
マイクロプロセッサ１２が上記作業用レジスタＲＥＧ１
〜ＲＥ Ｇ ｎを直接アクセスして上記内部データバス
２を介してデータを書き込んだり読み出したりすること
ができるようになっている。３は、システムクロックＣ
ＬＫに基づいて内部のタイミング信号を形成するタイミ
ング発生回路である。
ここまでの構成は、従来のコントローラＬＳＩの構成と
同様である。しかして、この実施例では、上記作業用レ
ジスタＲＥＧｉ〜ＲＥ Ｇ ｎのそれぞれ内容がマルチ
プレクサ４を介して選択的にバッファ回路５ヘロード可
能にされている。また、」−記作業用レジスタＲＥ Ｇ
１〜ＲＥ Ｇ ｎのうちその内容を知りたいものを指
定する指定用レジスタＡＣ８Ｌ−ＲＥＧが新たに設けら
れ、内部データバス２に接続されている。
同様である。しかして、この実施例では、上記作業用レ
ジスタＲＥＧｉ〜ＲＥ Ｇ ｎのそれぞれ内容がマルチ
プレクサ４を介して選択的にバッファ回路５ヘロード可
能にされている。また、」−記作業用レジスタＲＥ Ｇ
１〜ＲＥ Ｇ ｎのうちその内容を知りたいものを指
定する指定用レジスタＡＣ８Ｌ−ＲＥＧが新たに設けら
れ、内部データバス２に接続されている。
特に制限されないが、ここではこの指定用レジスタＡＣ
ＳＬ−ＲＥＧの内容もマルチプレクサ４を介して、バッ
ファ回路５ヘロード可能にされている。ただし、指定用
レジスタＡＣ３Ｌ−ＲＥＧの内容は、予めマイクロプロ
セッサ１２が内部データバス２を介して書き込んでやる
必要がある。
ＳＬ−ＲＥＧの内容もマルチプレクサ４を介して、バッ
ファ回路５ヘロード可能にされている。ただし、指定用
レジスタＡＣ３Ｌ−ＲＥＧの内容は、予めマイクロプロ
セッサ１２が内部データバス２を介して書き込んでやる
必要がある。
さらに、この実施例では、上記タイミング発生回路３か
ら供給される適当なタイミング信号ＬＴに基づいて、上
記指定用レジスタＡＣ８Ｌ−ＲＥＧの内容を取り込んで
選択信号ＳＥＬを形成し、マルチプレクサ４を駆動させ
る選択回路６が設けられている。この選択回路６によっ
て指定用レジスタＡＣ８Ｌ−ＲＥＧの指定するレジスタ
（ＲＥＧｌ−ＲＥＧｎ、ＡＣ８Ｌ−ＲＥＧ）の内容が、
選択的にバッファ回路５ヘロードできるようにされる。
ら供給される適当なタイミング信号ＬＴに基づいて、上
記指定用レジスタＡＣ８Ｌ−ＲＥＧの内容を取り込んで
選択信号ＳＥＬを形成し、マルチプレクサ４を駆動させ
る選択回路６が設けられている。この選択回路６によっ
て指定用レジスタＡＣ８Ｌ−ＲＥＧの指定するレジスタ
（ＲＥＧｌ−ＲＥＧｎ、ＡＣ８Ｌ−ＲＥＧ）の内容が、
選択的にバッファ回路５ヘロードできるようにされる。
バッファ回路５は、指定されたレジスタの内容を取り込
んで保持し、上記タイミング信号ＬＴに同期して保持し
ているデータを出力ピン７へ出力するようにされている
。この出力ピン７は、特に制限されないが、外部データ
バス８が接続され、通常はデータ出力ピンとして使用さ
れているものである。
んで保持し、上記タイミング信号ＬＴに同期して保持し
ているデータを出力ピン７へ出力するようにされている
。この出力ピン７は、特に制限されないが、外部データ
バス８が接続され、通常はデータ出力ピンとして使用さ
れているものである。
また、バッファ回路５の出力タイミングを示す上記タイ
ミング信号ＬＴは、適当な出力ピン９よリロードタイミ
ングを示す信号として外部へ出力されるようになってい
る。タイミング信号Ｌ Ｔは、バッファ回路５が接続さ
れた出力ピン７が上述のごとく外部データバス８に接続
されているものである場合、コントローラがこの外部デ
ータバス８を使用していない期間を示すような信号であ
る。
ミング信号ＬＴは、適当な出力ピン９よリロードタイミ
ングを示す信号として外部へ出力されるようになってい
る。タイミング信号Ｌ Ｔは、バッファ回路５が接続さ
れた出力ピン７が上述のごとく外部データバス８に接続
されているものである場合、コントローラがこの外部デ
ータバス８を使用していない期間を示すような信号であ
る。
このような信号は、コントローラ自身が常に内部状態を
把握しているので、タイミング発生回路３において容易
に形成してやることができる。ただし、ＣＲＴコントロ
ーラのようなＬＳＩでは、水＝７− 平同期信号がバスの使用／非使用状態シ；対応して変化
するので、この水平同期信号を上記タイミング信号ＬＴ
として使用することができる。
把握しているので、タイミング発生回路３において容易
に形成してやることができる。ただし、ＣＲＴコントロ
ーラのようなＬＳＩでは、水＝７− 平同期信号がバスの使用／非使用状態シ；対応して変化
するので、この水平同期信号を上記タイミング信号ＬＴ
として使用することができる。
なお、特に制限されないが、この実施例では外部データ
バス８の空き時間を利用して、内部データバス２上の信
号も選択回路６によってマルチプレクサ４を介して出力
ピン７へ出力できるようにされている。
バス８の空き時間を利用して、内部データバス２上の信
号も選択回路６によってマルチプレクサ４を介して出力
ピン７へ出力できるようにされている。
第２図には、上記実施例の回路によるレジスタの内容を
出力させる場合のタイミングが示されている。
出力させる場合のタイミングが示されている。
水平同期信号のような外部バスの状態に対応して変化す
るタイミング信号ＬＴが例えばロウレベルの期間中は、
外部バス８が使用されていないものとする。すると、上
記実施例の回路は、タイミング信号ＬＴの立上がりに同
期して指定用レジスタＡＣ８Ｌ−ＲＥＧの内容（レジス
タのコード番号）を選択回路６へ取り込む。
るタイミング信号ＬＴが例えばロウレベルの期間中は、
外部バス８が使用されていないものとする。すると、上
記実施例の回路は、タイミング信号ＬＴの立上がりに同
期して指定用レジスタＡＣ８Ｌ−ＲＥＧの内容（レジス
タのコード番号）を選択回路６へ取り込む。
選択回路６は、レジスタＡＣ８Ｌ−ＲＥＧ（７）内容を
デコードして選択信号ＳＥＬを形成し、マルチプレクサ
４へ供給する。これを受けてマルチプレクサ４は、指定
されたレジスタの内容のみをバッファ回路５へ送る。バ
ッファ回路５は、マルチプレクサ４より送られて来たデ
ータを保持し、次にタイミング信号ＬＴがハイレベルか
らロウレベルへ変化するタイミングで保持データを一定
時間出力ピン７へ出力する。
デコードして選択信号ＳＥＬを形成し、マルチプレクサ
４へ供給する。これを受けてマルチプレクサ４は、指定
されたレジスタの内容のみをバッファ回路５へ送る。バ
ッファ回路５は、マルチプレクサ４より送られて来たデ
ータを保持し、次にタイミング信号ＬＴがハイレベルか
らロウレベルへ変化するタイミングで保持データを一定
時間出力ピン７へ出力する。
一方、上記タイミング信号ＬＴは、ロードタイミングを
示す信号としてピン９より外部へ出力されているので、
外部に設けられたラッチ回路１３は、このタイミング信
号ＬＴの立下がりに同期して外部データバス８」二のデ
ータを取り込めば、指定されたレジスタの内容をロード
することができる。従って、マイクロプロセッサを含む
外部制御回路は、必要なときにラッチ回路１３の中身を
見ればすぐに所望のレジスタの内容を知ることができる
。
示す信号としてピン９より外部へ出力されているので、
外部に設けられたラッチ回路１３は、このタイミング信
号ＬＴの立下がりに同期して外部データバス８」二のデ
ータを取り込めば、指定されたレジスタの内容をロード
することができる。従って、マイクロプロセッサを含む
外部制御回路は、必要なときにラッチ回路１３の中身を
見ればすぐに所望のレジスタの内容を知ることができる
。
上記実施例によれば、簡単な外付は回路（ラッチ回路１
３）のみで内部レジスタの内容を読み出すことができる
。しかも、レジスタの内容は、マイクロプロセッサが直
接レジスタをアクセスしないでも読み出すことができる
ので、高速でかつソフトウェアの負担が軽くなるととも
に、バスの空き時間を利用して外部へ取り出しているの
でシステムのスループットも向上される。
３）のみで内部レジスタの内容を読み出すことができる
。しかも、レジスタの内容は、マイクロプロセッサが直
接レジスタをアクセスしないでも読み出すことができる
ので、高速でかつソフトウェアの負担が軽くなるととも
に、バスの空き時間を利用して外部へ取り出しているの
でシステムのスループットも向上される。
さらに、ＣＲＴコントローラにおける水平同期信号のよ
うに外部バスの状態に対応し、かつ外部へ出力される信
号を、ロードタイミング信号ＬＴとして使用すれば、そ
のような信号はもともと外部へ出力されるようになって
いるので、新たにタイミング信号ＬＴの出力ピン９を設
けてやる必要がなく、全くピン数を増加させることなく
実現することができる。
うに外部バスの状態に対応し、かつ外部へ出力される信
号を、ロードタイミング信号ＬＴとして使用すれば、そ
のような信号はもともと外部へ出力されるようになって
いるので、新たにタイミング信号ＬＴの出力ピン９を設
けてやる必要がなく、全くピン数を増加させることなく
実現することができる。
上記実施例では、指定用レジスタＡＣ８Ｌ−ＲＥＧ内に
一つのレジスタのコード番号を設定して、指定された一
つのレジスタの内容を外部データバス８上へ出力させる
ようにされているが、指定用レジスタＡＣ８Ｌ−ＲＥＧ
内に複数個のレジスタコード番号を設定できるようにし
、選択回路６でそれらを順番にデコードして対応する選
択信号を形成して出力させることにより、複数のレジス
タの内容を順番に外部へ出方させるようにすることもで
きる。
一つのレジスタのコード番号を設定して、指定された一
つのレジスタの内容を外部データバス８上へ出力させる
ようにされているが、指定用レジスタＡＣ８Ｌ−ＲＥＧ
内に複数個のレジスタコード番号を設定できるようにし
、選択回路６でそれらを順番にデコードして対応する選
択信号を形成して出力させることにより、複数のレジス
タの内容を順番に外部へ出方させるようにすることもで
きる。
第３図には、−例として任意の４つのレジスタの内容を
読み出させるようにした場合のタイミングが示されてい
る。
読み出させるようにした場合のタイミングが示されてい
る。
この場合、選択回路６は２ビツトの順序制御信号ＳＣＳ
を指定用レジスタＡＣ８Ｌ−ＲＥＧに供給して、タイミ
ング信号Ｌ Ｔの立下がりに同期して内部の４つのコー
ドｃｏＤＥＯ〜ｃｏＤＥ３を順番にロードする。
を指定用レジスタＡＣ８Ｌ−ＲＥＧに供給して、タイミ
ング信号Ｌ Ｔの立下がりに同期して内部の４つのコー
ドｃｏＤＥＯ〜ｃｏＤＥ３を順番にロードする。
ソシテ、コノコードＣＯＤ ’Ｅ ｏ 〜ＣＯＤ Ｅ
３ニ基づいて、選択信号Ｓ’ＥＬを形成し、タイミング
信号ＬＴの立上がりに同期して出方する。選択信号ＳＥ
Ｌが変わるとマルチプレクサ４が切り換えられてバッフ
ァ回路５の内容が変化する。また、選択信号ＳＥＬの変
化に同期して、指定用レジスタＡＣ８Ｌ−ＲＥＧに供給
される順序制御信号ＳＣ８が変化され次のコードのロー
ドが行なわれる。
３ニ基づいて、選択信号Ｓ’ＥＬを形成し、タイミング
信号ＬＴの立上がりに同期して出方する。選択信号ＳＥ
Ｌが変わるとマルチプレクサ４が切り換えられてバッフ
ァ回路５の内容が変化する。また、選択信号ＳＥＬの変
化に同期して、指定用レジスタＡＣ８Ｌ−ＲＥＧに供給
される順序制御信号ＳＣ８が変化され次のコードのロー
ドが行なわれる。
上記の場合、指定用レジスタＡＣ８Ｌ−’ＲＥＧ内のコ
ードの読出し順序が最初から順番に行なわれるようにな
っていれば、バッファ回路５がら出力されるレジスタの
内容は所定の順序に従っているので、マイクロプロセッ
サはどのレジスタの内容が出力されているか予め知るこ
とができる。外部から何番目のコードのレジスタの内容
が読み出されているか分かりにくいような場合には、順
序制御信号ＳＣ８も外部へ出力させるようにすればよい
。
ードの読出し順序が最初から順番に行なわれるようにな
っていれば、バッファ回路５がら出力されるレジスタの
内容は所定の順序に従っているので、マイクロプロセッ
サはどのレジスタの内容が出力されているか予め知るこ
とができる。外部から何番目のコードのレジスタの内容
が読み出されているか分かりにくいような場合には、順
序制御信号ＳＣ８も外部へ出力させるようにすればよい
。
上記のように順序制御信号ＳＯ８を指定用レジスタＡＣ
８Ｌ−ＲＥＧに供給して内部のコードを順番に選択回路
６にロードする代わりに、順序制御信号ＳＯ８を内部に
持っていて指定用レジスタＡＣ８Ｌ−ＲＥＧの内容を一
旦選択回路６にロードし、４つのコニドを順番にデコー
ドして選択信号Ｓ Ｅ Ｌを形成するようにしてもよい
。
８Ｌ−ＲＥＧに供給して内部のコードを順番に選択回路
６にロードする代わりに、順序制御信号ＳＯ８を内部に
持っていて指定用レジスタＡＣ８Ｌ−ＲＥＧの内容を一
旦選択回路６にロードし、４つのコニドを順番にデコー
ドして選択信号Ｓ Ｅ Ｌを形成するようにしてもよい
。
なお、上記実施例では、コントローラＬＳＩ内部のレジ
スタの内容を読み出せるよ□・うにしたものについて説
明したが、同様の方法により内部信号を指定するレジス
タと選択回路およびその信号を保持するバッファ回路を
設け、外部データバスの空き時間に、データ出力ピンか
ら所望の内部信号を外部へ出力させるように構成するこ
ともできる。
スタの内容を読み出せるよ□・うにしたものについて説
明したが、同様の方法により内部信号を指定するレジス
タと選択回路およびその信号を保持するバッファ回路を
設け、外部データバスの空き時間に、データ出力ピンか
ら所望の内部信号を外部へ出力させるように構成するこ
ともできる。
また、ＣＲＴコントローラのようなＬＳＩでは、内部レ
ジスタのビット数よりも外部データバスのビット数の方
が大きくされることがあるので、その場合にはレジスタ
の内容の読出しと同時に余ったデータ出力ピンを用いて
、所望の内部信号を出力させるようにすることもできる
。
ジスタのビット数よりも外部データバスのビット数の方
が大きくされることがあるので、その場合にはレジスタ
の内容の読出しと同時に余ったデータ出力ピンを用いて
、所望の内部信号を出力させるようにすることもできる
。
さらに、上記順序制御信号ＳＣ８も余ったデータ出力ピ
ンを使って外部へ出力させるようにすることができる。
ンを使って外部へ出力させるようにすることができる。
このようにすれば、新たにピンを設けてやる必要が全く
ない。
ない。
第５図には、本発明に係るＣＲＴコントローラのような
コントローラＬＳＩｌ０を用いたマイクロコンピュータ
・システムの構成例が示されている。システムバス１１
を介して、マイクロプロセッサ１２に接続されたコント
ローラＬＳＩｌ０の制御下に、ＣＲＴ表示装置等の制御
装置１５が配置されている。そして、上記コントローラ
ＬＳＩ１０の外付は回路として、ラッチ回路を主体とす
るサブコン１〜ロール回路１３′が外部バス８に接続さ
れている。
コントローラＬＳＩｌ０を用いたマイクロコンピュータ
・システムの構成例が示されている。システムバス１１
を介して、マイクロプロセッサ１２に接続されたコント
ローラＬＳＩｌ０の制御下に、ＣＲＴ表示装置等の制御
装置１５が配置されている。そして、上記コントローラ
ＬＳＩ１０の外付は回路として、ラッチ回路を主体とす
るサブコン１〜ロール回路１３′が外部バス８に接続さ
れている。
サブコントロール回路１３′は、」上記ラッチ回路１３
にラッチされた内容等に基づいて制御装置１５に対する
制御信号を形成する回路が付加されたものである。
にラッチされた内容等に基づいて制御装置１５に対する
制御信号を形成する回路が付加されたものである。
従来のコントローラＬＳＩを用いたシステムでは、内部
レジスタの内容や内部の信号をコントローラＬ Ｓ Ｉ
１０の外部で使用したい場合には、第４図に示すよう
に、所望のデータや信号をラッチするサブコントロール
回路１３′の他に、ＬＳＩの入出力状態を監視して上記
外付は回路１３′でのラッチタイミングやマイクロプロ
セッサその他のデバイスへのデータ出力タイミングを作
るタイミング発生回路１４が必要であった。
レジスタの内容や内部の信号をコントローラＬ Ｓ Ｉ
１０の外部で使用したい場合には、第４図に示すよう
に、所望のデータや信号をラッチするサブコントロール
回路１３′の他に、ＬＳＩの入出力状態を監視して上記
外付は回路１３′でのラッチタイミングやマイクロプロ
セッサその他のデバイスへのデータ出力タイミングを作
るタイミング発生回路１４が必要であった。
これに対し、本発明に係るコントローラＬＳＩを用いた
システムでは、第５図に示すように、ラッチ回路を主体
とするサブコントロール回路１３′のみをコントローラ
Ｌ Ｓ Ｉ １０に外付けするだけで、内部レジスタの
内容を読み出すことができる。
システムでは、第５図に示すように、ラッチ回路を主体
とするサブコントロール回路１３′のみをコントローラ
Ｌ Ｓ Ｉ １０に外付けするだけで、内部レジスタの
内容を読み出すことができる。
そのため、外付は回路が従来に比べて簡単になる。
しかも、レジスタの内容は、マイクロプロセッサが直接
レジスタをアクセスしないでも読み出すことができるの
で、高速でかつソフトウェアの負担が軽くなるとともに
、バスの空き時間を利用して外部へ取り出しているので
システムのスループットも向上される。
レジスタをアクセスしないでも読み出すことができるの
で、高速でかつソフトウェアの負担が軽くなるとともに
、バスの空き時間を利用して外部へ取り出しているので
システムのスループットも向上される。
なお、第５図に示すように、サブコントロール回路１３
′（ラッチ回路１３）と制御装置１５とをバス１６で接
続して、制御装置１５内の信号を直接ラッチ回路にラッ
チできるように構成してもよい。
′（ラッチ回路１３）と制御装置１５とをバス１６で接
続して、制御装置１５内の信号を直接ラッチ回路にラッ
チできるように構成してもよい。
［効果］
（１）コントローラＬＳＩ内に内容を参照したいレジス
タを指定するためのレジスタと、参照するレジスタの内
容もしくは内部信号を取り込んで保持するバッファとを
新たに設け、外部システムの制御に影響のない期間すな
わちコントローラＬＳＩがバスを使っていない期間に対
応している内部の適当な信号を用いて、指定されたレジ
スタの内容をバッファ回路に取り込んで外部へ出力させ
るとともに、その信号をＬＳＩ外部へロードタイミング
を示す信号として出力させるようにしたので、マイクロ
プロセッサは、コントローラＬＳＩ内のレジスタをアク
セスすることなくその内容を知ることができるという作
用により、バス効率が向上され、システムのスループッ
トが向上されるとともに、ソフトウェアの負担が軽減さ
れ、かつ従来外部からは知ることができなかった内部状
態を知ることができるという効果がある。
タを指定するためのレジスタと、参照するレジスタの内
容もしくは内部信号を取り込んで保持するバッファとを
新たに設け、外部システムの制御に影響のない期間すな
わちコントローラＬＳＩがバスを使っていない期間に対
応している内部の適当な信号を用いて、指定されたレジ
スタの内容をバッファ回路に取り込んで外部へ出力させ
るとともに、その信号をＬＳＩ外部へロードタイミング
を示す信号として出力させるようにしたので、マイクロ
プロセッサは、コントローラＬＳＩ内のレジスタをアク
セスすることなくその内容を知ることができるという作
用により、バス効率が向上され、システムのスループッ
トが向上されるとともに、ソフトウェアの負担が軽減さ
れ、かつ従来外部からは知ることができなかった内部状
態を知ることができるという効果がある。
（２）コントローラＬＳＩ内に内容を参照したいレジス
タを指定するためのレジスタと、参照するレジスタの内
容もしくは内部信号を取り込んで保持するバッファとを
新たに設け、外部システムの制御に影響のない期間すな
わちコントローラＬＳＩがバスを使っていない期間に対
応している内部の適当な信号を用いて、指定されたレジ
スタの内容をバッファ回路に取り込んで外部へ出力させ
るとともに、その信号をＬＳＩ外部へロードタイミ＝１
６＝ ングを示す信号として出力させるようにしたので、ＬＳ
Ｔ外部では上記ロードタイミング信号に基づいて所定の
出力ピンのデータをラッチするだけでよいという作用に
より、レジスタの内容を読み出すのに必要な外付は回路
を簡略化できるという効果がある。
タを指定するためのレジスタと、参照するレジスタの内
容もしくは内部信号を取り込んで保持するバッファとを
新たに設け、外部システムの制御に影響のない期間すな
わちコントローラＬＳＩがバスを使っていない期間に対
応している内部の適当な信号を用いて、指定されたレジ
スタの内容をバッファ回路に取り込んで外部へ出力させ
るとともに、その信号をＬＳＩ外部へロードタイミ＝１
６＝ ングを示す信号として出力させるようにしたので、ＬＳ
Ｔ外部では上記ロードタイミング信号に基づいて所定の
出力ピンのデータをラッチするだけでよいという作用に
より、レジスタの内容を読み出すのに必要な外付は回路
を簡略化できるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、指定用レジスタ
ＡＣ８Ｌ−ＲＥＧは一本だけでなく２本以上設けるよう
にしてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、指定用レジスタ
ＡＣ８Ｌ−ＲＥＧは一本だけでなく２本以上設けるよう
にしてもよい。
また、参照するレジスタを指定するコード番号を予め定
める代わりにレジスタに割り当てられたアドレスを用い
て選択するようにすることも可能である。
める代わりにレジスタに割り当てられたアドレスを用い
て選択するようにすることも可能である。
［利用分野］
この発明は、ＣＲＴコントローラやＤＭＡコントローラ
、ディスクコントローラ等のマイクロコンピュータ周辺
の制御用ＬＳＩに限定されるものでなく、マイクロプロ
誉ツサもしくはマイクロコンピュータを含む制御用ＬＳ
Ｉ一般に利用することができる。
、ディスクコントローラ等のマイクロコンピュータ周辺
の制御用ＬＳＩに限定されるものでなく、マイクロプロ
誉ツサもしくはマイクロコンピュータを含む制御用ＬＳ
Ｉ一般に利用することができる。
第１図は、本発明を適用した制御用ＬＳＩの一実施例を
示すブロック構成図、 第２図は、その実施例のタイミングチャート、第３図は
、指定用レジスタに複数個のレジスタコードを設定でき
るようにした場合のタイミングチャート、 第４図は、従来のコントローラＬＳＩを用いたシステム
の一例を示すブロック図、 第５図は、本発明に係るコントローラＬＳＩを用いたシ
ステムの一例を示すブロック図である。 １・・・・制御部、２・・・・内部データバス、３・・
・・タイミング発生回路、４・・・・マルチプレクサ、
５・・・・バッファ回路、６・・・・選択回路、７，９
・・・・出力ピン、８・・・・外部データバス、１０・
・・・コントローラＬＳＩ、１１・・・・システムバス
、１２・・・・マイクロプロセッサ、ＲＥＧ１〜ＲＥＧ
ｎ・・・・作業用レジスタ、ＡＣ８Ｌ−ＲＥＧ・・・・
指定用レジスタ。
示すブロック構成図、 第２図は、その実施例のタイミングチャート、第３図は
、指定用レジスタに複数個のレジスタコードを設定でき
るようにした場合のタイミングチャート、 第４図は、従来のコントローラＬＳＩを用いたシステム
の一例を示すブロック図、 第５図は、本発明に係るコントローラＬＳＩを用いたシ
ステムの一例を示すブロック図である。 １・・・・制御部、２・・・・内部データバス、３・・
・・タイミング発生回路、４・・・・マルチプレクサ、
５・・・・バッファ回路、６・・・・選択回路、７，９
・・・・出力ピン、８・・・・外部データバス、１０・
・・・コントローラＬＳＩ、１１・・・・システムバス
、１２・・・・マイクロプロセッサ、ＲＥＧ１〜ＲＥＧ
ｎ・・・・作業用レジスタ、ＡＣ８Ｌ−ＲＥＧ・・・・
指定用レジスタ。
Claims (1)
- 【特許請求の範囲】 １、内部に複数個の作業用レジスタを備え、マイクロコ
ンピュータシステムを構成する周辺装置を制御する制御
用ＬＳＩであって、上記レジスタのうち参照したいもの
もしくは参照したい内部信号を指定するための指定用レ
ジスタと、該レジスタにより指定された作業用レジスタ
の内容もしくは内部信号を取り込み、外部システムの制
御に影響を与えないタイミングで出力するバッファ回路
とを有するとともに、上記バッファ回路の出力タイミン
グを示す信号が外部へ出力されるようにされてなること
を特徴とする制御用ＬＳＩ。 ２、上記指定用レジスタは、複数個の作業用レジスタも
しくは内部信号を指定できるようにされているとともに
、指定されたもののうち一つを特定して順次上記バッフ
ァ回路に選択的に供給し、出力させるようにされてなる
ことを特徴とする特許請求の範囲第１項記載の制御用Ｌ
ＳＩ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034346A JPS61194557A (ja) | 1985-02-25 | 1985-02-25 | 制御用ｌｓｉ |
| US06/832,691 US4845657A (en) | 1985-02-25 | 1986-02-25 | Controller integrated circuit |
| US07/318,254 US5034913A (en) | 1985-02-25 | 1989-03-03 | Controller integrated circuit |
| US07/660,877 US5313583A (en) | 1985-02-25 | 1991-02-26 | Controller integrated circuit device for controlling a control unit by providing control data thereto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034346A JPS61194557A (ja) | 1985-02-25 | 1985-02-25 | 制御用ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194557A true JPS61194557A (ja) | 1986-08-28 |
| JPH0574862B2 JPH0574862B2 (ja) | 1993-10-19 |
Family
ID=12411573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60034346A Granted JPS61194557A (ja) | 1985-02-25 | 1985-02-25 | 制御用ｌｓｉ |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US4845657A (ja) |
| JP (1) | JPS61194557A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194557A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 制御用ｌｓｉ |
| US5263141A (en) * | 1989-01-31 | 1993-11-16 | Brother Kogyo Kabushiki Kaisha | Microprocessor with an exclusive address terminal for selecting at least one part of a peripheral device |
| US5113398A (en) * | 1989-06-01 | 1992-05-12 | Shackleton System Drives Corporation | Self-healing data network and network node controller |
| US5298921A (en) * | 1990-09-27 | 1994-03-29 | Advanced Micro Devices, Inc. | System for communicating with external device registers via two-byte data packets over a serial bus |
| JPH04309128A (ja) * | 1991-04-08 | 1992-10-30 | Toshiba Corp | プログラマブルコントローラ |
| US5465340A (en) * | 1992-01-30 | 1995-11-07 | Digital Equipment Corporation | Direct memory access controller handling exceptions during transferring multiple bytes in parallel |
| JPH05334459A (ja) * | 1992-05-28 | 1993-12-17 | Nec Corp | マイクロコンピュータ |
| US5274770A (en) * | 1992-07-29 | 1993-12-28 | Tritech Microelectronics International Pte Ltd. | Flexible register-based I/O microcontroller with single cycle instruction execution |
| US5408612A (en) * | 1992-09-09 | 1995-04-18 | Digital Equipment Corporation | Microprocessor system for selectively accessing a processor internal register when the processor has control of the bus and partial address identifying the register |
| JPH06150024A (ja) * | 1992-11-10 | 1994-05-31 | Nec Corp | マイクロコンピュータ |
| JPH088845A (ja) * | 1994-02-04 | 1996-01-12 | Advanced Micro Devices Inc | 集積回路外部のデジタル信号の中間データ処理を選択的に可能化するためのシステム |
| US5809293A (en) * | 1994-07-29 | 1998-09-15 | International Business Machines Corporation | System and method for program execution tracing within an integrated processor |
| US5826058A (en) * | 1995-06-02 | 1998-10-20 | Motorola, Inc. | Method and apparatus for providing an external indication of internal cycles in a data processing system |
| US5938746A (en) * | 1996-02-29 | 1999-08-17 | Sanyo Electric Co., Ltd. | System for prioritizing slave input register to receive data transmission via bi-directional data line from master |
| US5913923A (en) * | 1996-12-06 | 1999-06-22 | National Semiconductor Corporation | Multiple bus master computer system employing a shared address translation unit |
| JP4743570B2 (ja) | 2001-04-10 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 電源回路を内蔵した半導体集積回路および液晶表示制御装置並びに携帯用電子機器 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219029A (en) * | 1975-08-06 | 1977-01-14 | Hitachi Ltd | Figure display |
| US4494196A (en) * | 1981-05-19 | 1985-01-15 | Wang Laboratories, Inc. | Controller for peripheral data storage units |
| US4495594A (en) * | 1981-07-01 | 1985-01-22 | International Business Machines Corporation | Synchronization of CRT controller chips |
| US4583194A (en) * | 1981-12-23 | 1986-04-15 | Pitney Bowes Inc. | Fixed disk controller for use in a word processing system |
| EP0130246B1 (en) * | 1983-06-30 | 1987-09-09 | International Business Machines Corporation | Cathode ray tube controller |
| US4586129A (en) * | 1983-07-05 | 1986-04-29 | Honeywell Information Systems Inc. | Apparatus and method for testing and verifying the timing logic of a cathode ray tube display |
| US4626839A (en) * | 1983-11-15 | 1986-12-02 | Motorola Inc. | Programmable video display generator |
| US4646077A (en) * | 1984-01-16 | 1987-02-24 | Texas Instruments Incorporated | Video display controller system with attribute latch |
| US4633415A (en) * | 1984-06-11 | 1986-12-30 | Northern Telecom Limited | Windowing and scrolling for a cathode-ray tube display |
| US4660155A (en) * | 1984-07-23 | 1987-04-21 | Texas Instruments Incorported | Single chip video system with separate clocks for memory controller, CRT controller |
| JPH0614273B2 (ja) * | 1984-07-24 | 1994-02-23 | 三菱電機株式会社 | 映像表示制御装置 |
| US4631692A (en) * | 1984-09-21 | 1986-12-23 | Video-7 Incorporated | RGB interface |
| GB2169176B (en) * | 1984-12-28 | 1988-09-21 | Hitachi Ltd | Display control device |
| US4673930A (en) * | 1985-02-08 | 1987-06-16 | Motorola, Inc. | Improved memory control for a scanning CRT visual display system |
| JPS61194557A (ja) * | 1985-02-25 | 1986-08-28 | Hitachi Ltd | 制御用ｌｓｉ |
| JP2580558B2 (ja) * | 1985-04-26 | 1997-02-12 | 株式会社日立製作所 | インタフェース装置 |
-
1985
- 1985-02-25 JP JP60034346A patent/JPS61194557A/ja active Granted
-
1986
- 1986-02-25 US US06/832,691 patent/US4845657A/en not_active Expired - Lifetime
-
1989
- 1989-03-03 US US07/318,254 patent/US5034913A/en not_active Expired - Lifetime
-
1991
- 1991-02-26 US US07/660,877 patent/US5313583A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5034913A (en) | 1991-07-23 |
| US5313583A (en) | 1994-05-17 |
| US4845657A (en) | 1989-07-04 |
| JPH0574862B2 (ja) | 1993-10-19 |
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