JP2713724B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JP2713724B2 JP63096083A JP9608388A JP2713724B2 JP 2713724 B2 JP2713724 B2 JP 2713724B2 JP 63096083 A JP63096083 A JP 63096083A JP 9608388 A JP9608388 A JP 9608388A JP 2713724 B2 JP2713724 B2 JP 2713724B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはそれに含まれる機能
モジュール相互間でやりとりされる個別信号に関するデ
バイステストやデバッグの容易化技術に係り、例えばア
プリケーション・スペシフィック方式で構成されるマイ
クロコンピュータに適用して有効な技術に関するもので
ある。
〔従来技術〕
１つの半導体基板に複数の機能モジュールを形成して
成る所謂シングルチップマイクロコンピュータのような
半導体集積回路は、例えば第３図に示されるように、CP
U（セントラル・プロセッシング・ユニット）１を中心
に、DMA（ダイレクト・メモリ・アクセス）コントロー
ラ２やタイマ３さらには図示しないシリアルインタフェ
ースコントローラなどその他の周辺回路が搭載されてい
る。これら機能モジュールは、アドレスバス、データバ
ス、及びコントロールバスを含むような共通内部バス４
に結合されて、各機能モジュール相互間特にCPUとの間
でデータやアドレス信号さらには制御信号のような共通
信号をやりとり可能になっている。
ところで、そのような機能モジュールの動作に必要な
信号は上記共通信号だけではなく、所定の機能モジュー
ル相互間で個別的にやりとりしなければならない個別信
号がある。例えば、DMAコントローラ２がCPU1に共通内
部バス４の解放を要求するためのDMA要求信号DREQ、こ
のDMA要求に対する応答信号としてのDMAアクノリッジ信
号DACK、DMAコントローラ２やタイマ３がCPU1に対して
割込みを指示するための割込み信号INT2，INT3などであ
る。斯る個別信号は所定の機能モジュール相互間のハン
ドシェーク制御に専ら必要とされる信号であるから、上
記共通内部バス４が入出力回路５を介して外部とインタ
フェース可能にされているのに対し、個別信号は一切外
部に開放されず、また、あえて外部に開放する必要性も
ないとされていた。
尚、内蔵機能モジュール相互間で個別信号をやりとり
するシングルチップマイクロコンピュータについて記載
された文献の例としては昭和60年３月に日立製作所発行
の「HD64180ユーザーズマニュアル」がある。
〔発明が解決しようとする課題〕
内蔵機能モジュール相互間で個別信号をやりとりする
シングルチップマイクロコンピュータのような半導体集
積回路のデバイステストにおいて、共通信号に関して
は、これを外部から共通内部バス４経由で所望の機能モ
ジュールに供給することによつて、当該機能モジュール
を独立に制御しながらテストするとができるが、割込み
信号などの個別信号は一切外部に開放されていないた
め、これを外部から直接供給したり、また、その出力状
態を外部で直接確認することはできない。このため、個
別信号に関するテストでは所定の個別信号を相互にやり
とりする複数の機能モジュールの双方を動作させてテス
トすることが必要になる。
この点について本発明者らが検討したところ、所定の
個別信号の出力状態やこれを受ける機能モジュールの動
作状態を確認するには、当該個別信号を出力する機能モ
ジュールに対してその個別信号の所要の出力状態を得る
に必要な動作をさせ、さらに、これを受ける機能モジュ
ールにその個別信号の状態を反映可能とするような動作
をさせることが必要になる。これによって、個別信号に
関するテスト時間が長くなると共に、テストパターンの
作成にも手間がかかるという問題点が明らかにされた。
特に、コアとなるCPUを中心に所望の周辺機能モジュー
ルを任意に組合せ可能として個別仕様要求に対応するア
プリケーション・スペシフック・マイクロコンピュータ
のような半導体集積回路にあっては、その要求仕様に応
じて採用される周辺機能モジュールの組合せが異なる毎
に個別信号用テストパターンを作り直さなければならな
くなって、上記問題が一層顕著になることが見出され
た。
本発明の目的は、内蔵機能モジュール相互間でやりと
りされる個別信号に関するデバイステトなどを容易化す
ることができる半導体集積回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
すなわち、外部とインタフェースされる共通内部にバ
スに結合された複数の機能モジュル相互間でやりとりさ
れる個別信号を所定の機能モジュールからその他所定の
機能モジュールに供給する状態と、所定の機能モジュー
ルから出力される上記個別信号を共通内部バスに出力す
る状態と、外部から共通内部バスに供給される信号を個
別信号に代えて上記その他所定の機能モジュールに供給
する状態とを、択一的に採り得る信号分離手段を設ける
ものである。前記信号分離手段は、前記共通内部バスの
信号と前記所定の機能モジュールから個別信号線に出力
される個別信号との何れかを選択して前記他の機能モジ
ュールに伝達するマルチプレクサと、前記マルチプレク
サの選択動作を制御する制御情報が共通内部バスを介し
て供給されるコントロールレジスタと、前記所定の機能
モジュールが前記個別信号線に出力する前記個別信号を
選択的に共通内部バスに伝達する出力ゲート手段とを備
える。
別の観点によれば、外部とインタフェースされる共通
内部バスに複数個の機能モジュールが結合されると共
に、所定の機能モジュールは他の機能モジュールに個別
信号を個別信号線を介して伝達可能にされて成る半導体
集積回路において、前記所定の機能モジュールから前記
個別信号線に出力される個別信号を前記他の機能モジュ
ールに伝達する第１の伝達状態と、前記所定の機能モジ
ュールから前記個別信号線に出力される個別信号を前記
共通内部バスに伝達する第２の伝達状態と、前記個別信
号の代りに前記共通内部バスの信号を前記個別信号線を
介して前記他の機能モジュールに選択的に伝達する第３
の伝達状態とを選択する信号分離手段と、前記信号分離
手段による前記第１乃至第３の伝達状態を択一的に選択
させる選択回路とを設け、前記信号分離手段は半導体集
積回路のリセットに呼応して前記第１の伝達状態を選択
するように初期化され、前記選択回路は、外部から供給
されるモード信号によって半導体集積回路にテストモー
ドが設定されることにより、外部から供給されるアドレ
ス信号、リード・ライト信号及びモード信号に基づいて
前記第１乃至第３の伝達状態を選択可能にされるものと
する。
更に別の観点によれば、１個の半導体基板に形成さ
れ、テストモードを有する半導体集積回路は、CPUと、
割込み信号を選択的に発生する機能モジュールと、前記
CPUと機能モジュールに結合された内部バスと、前記テ
ストモードにおいて外部からテスト用の割込み信号とし
て供給されるテスト信号を前記内部バスに伝達可能にす
る入出力手段と、前記CPU、機能モジュール及び内部バ
スに結合された信号分離手段とを有し、前記信号分離手
段は、前記半導体集積回路のリセットにより、前記機能
モジュールが出力する割込み信号を前記CPUに供給可能
に初期化され、また、前記半導体集積回路に前記テスト
モードが指定されているとき、外部から前記入出力手段
を介して前記内部バスに供給された前記テスト信号を割
込み信号として前記CPUに供給して当該CPUを応答させる
ものである。
〔作用〕
上記した手段によれば、個別信号に関するデバイステ
ストなどにおいて、所定の機能モジュールから出力され
る個別信号は上記信号分離手段を介して共通内部バスに
供給され得ることにより、その個別信号の出力状態は外
部とインタフェースされている共通内部バスを介して直
接外部で確認可能になる。これにより、当該個別信号を
受ける機能モジュールにその個別信号の状態を反映可能
とするような動作をさせることなく簡単に所望の個別信
号の出力状態を確認することができる。
また、個別信号に関するデバイステストなどにおい
て、外部から直接共通内部バスに供給される信号が個別
信号に代えて上記信号分離手段から所望の機能モジュー
ルに供給され得ることにより、当該個別信号を本来出力
する機能モジュールに対してその個別信号の所要の出力
状態を得るに必要な動作をさせることなく、所望の個別
信号に基づく当該機能モジュールの動作状態を簡単に確
認可能になる。
上記信号分離手段は、所定の機能モジュールから出力
される個別信号の流れを共通内部バス又は当該個別信号
を受けるその他の機能モジュールの一方に選択すると共
に、所定の機能モジュールから出力される個別信号と外
部から個別信号に代えて供給される信号との競合を回避
する。これにより、動作の要求信号やこれに対する応答
信号のような所定の動作を起動するトリガとされる個別
信号に関しては、その個別信号の出力状態を外部で直接
確認するに際して、それを本来受ける機能モジュールが
この個別信号によってそれ固有の動作を起動することを
自動的に抑止し、また、所定の個別信号を受ける機能モ
ジュールの動作状態を外部から供給される個別信号代替
用信号に基づいて確認するに際して、本来的な個別信号
による動作の起動を抑止し、もって、個別信号に関する
所望機能モジュールの単独テストを容易化するものであ
る。前記マルチプレクサによる選択状態は、内部バスを
介するコントロールレジスタに対する設定次第でプログ
ラマブルになる。
また、CPUと、CPUに割込み信号を発生する機能モジュ
ールに着目した手段においては、信号分離手段は、半導
体集積回路のリセットに呼応して機能モジュールからの
割込み信号をCPUに供給可能とし、テストモードが指定
されているとき外部からのテスト信号を割込み信号とし
てCPUに供給可能にするから、CPUの割込み応答動作をCP
Uの単独動作によってテストすることができる。
〔実施例〕
第１図には本発明の一実施例であるシングルチップマ
イクロコンピュータが示される。同図に示されるシング
ルチップマイクロコンピュータは、公知の半導体集積回
路製造技術によって１個の単結晶シリコン基板のような
半導体基板に形成されている。
第１図に示されるシングルチップマイクロコンピュー
タ10は、特に制限されないが、CPU11を中心に、DMAコン
トローラ12やタイマ13さらには図示しないシリアルイン
タフェースコントローラなどその他の周辺回路が所謂ア
プリケーション・スペシフィック方式で搭載されてい
る。これら機能モジュールは、アドレスバスAB、データ
バスDB、及びコントロールバスCBを含む共通内部バス14
に結合されて、相互間でデータやアドレス信号さらには
制御信号のような共通信号をやりとり可能になってい
る。上記共通内部バス14は、入出力回路15を介して外部
とインタフェース可能にされている。
第１図に代表的に示された機能モジュール相互間でや
りとりされる個別信号としては割込み信号INT12，INT13
が一例として示されている。これら割込み信号INT12，I
NT13は夫々信号分離回路16,17を介してCPU11に供給可能
にされている。
信号分離回路16は、DMAコントローラ12から出力され
る割込み信号INT12をCPU11に供給する状態と、この割込
み信号INT12を共通内部バス11例えばこれに含まれるデ
ータバスDBの所定信号線に出力する状態と、外部から共
通内部バス14に供給される信号をCPU11の割込み信号INT
12入力端子に供給する状態とを、択一的に選択するもの
である。また、同様に、信号分離回路17は、タイマ13か
ら出力される割込み信号INT13を4PU11に供給する状態
と、この割込み信号INT13を共通内部バス11例えばこれ
に含まれるデータバスDBの所定信号線に出力する状態
と、外部から共通内部バス14に供給される信号をCPU11
の割込み信号INT13入力端子に供給する状態とを、択一
的に選択するものである。
第２図には上記信号分離回路16の詳細な一例が示され
ている。
この信号分離回路16は、DMAコントローラ12から出力
される割込み信号INT12をデータバスDBの所定の信号線
に与えるための出力ゲート20と、デバイステストなどに
おいてこの割込み信号INT12を代替するためにデータバ
スDBの所定信号線を介して外部から供給されるテスト信
号TEST12をラッチするフリップフロップ21と、フリップ
フロップ21から出力されるテスト信号TEST12又は割込み
信号INT12を選択的にCPU11に供給するためのマルチプレ
クサ22と、データバスDBの所定信号線を介して外部から
供給される切り換え制御信号CONT12をラッチして上記マ
ルチプレクサ22の出力選択制御を行うためのフリップフ
ロップ23と、このフリップフロップ23のラッチデータを
データバスDBに読み出して外部で確認可能とするための
読み出しゲート24とによって構成される。
尚、上記出力ゲート20とフリップフロップ21、そして
フリップフロップ23と読み出しゲート24は、夫々レジス
タRa,Rbとみなすことができる。
上記夫々のレジスタRa,Rbにはアドレスが割り当てら
れ、更に詳しくはレジスタRa,Rbを構成する出力ゲート2
0、フリップフロップ21、フリップフロップ23、及び読
み出しゲート24の夫々に広義のアドレスが割り当てられ
ている。このようにして割り当てられるアドレスは、CP
U11などの各種機能モジュールに含まれるレジスタなど
と同じアドレス空間にマッピングすることもできるが、
本実施例においては、外部から供給されるモード信号MO
DEの全て又は一部のビットを併用して固有のアドレス空
間にマッピングされている。尚、モード信号MODEによっ
てシングルチップマイクロコンピュータ10にテスト動作
が指示されると、上記入出力回路15はアドレス信号や制
御信号をも外部から共通内部バス14に供給可能にされ
る。
このようにしてマッピングされているレジスタRa,Rb
の選択制御は、特に制限されないが、１つの機能モジュ
ールを構成する選択回路25が行う。この選択回路25は、
アドレスバスABを介して外部から供給されるアドレス信
号、コントロールバスCBを介して外部から供給されるリ
ード・ライト信号、及びモード信号MODEを受ける。
これらの信号が供給される選択回路25は、外部から供
給されるモード信号MODEによって所定のテスト動作が指
示されているとき、レジスタRaに対応するアドレス信号
が外部から供給され、且つリード・ライト信号によって
リード動作が指示されると、選択制御信号φarをアサー
トして出力ゲート20をオン状態に制御することにより、
割込み信号INT12を外部に読み出し可能とする。このと
き、リード・ライト信号によってライト動作が指示され
ているときには、フリップフロップ21の制御端子に与え
られる選択制御信号φawをアサートしてテスト信号TEST
12を当該フリップフロップ21にラッチさせる。
一方、外部から供給されるモード信号MODEによって所
定のテスト動作が指示されているとき、レジスタRbに対
応するアドレス信号が外部から供給され、且つ上記リー
ド・ライト信号によってライト動作が指示されると、フ
リップフロップ23の制御端子に与えられる選択制御信号
φbwをアサートして切り換え制御信号CONT12を当該フリ
ップフロップ21にラッチさせる。この切り換え制御信号
CONT12がローレベルのとき、マルチプレクサ22は割込み
信号INT12を出力選択し、またそれがハイレベルのとき
にはフリップフロップ21にラッチ信号を出力選択する。
尚、このときリード・ライト信号によってリード動作が
指示されているときには、選択制御信号φbrをアサート
してフリップフロップ23のラッチ信号を読み出しゲート
24を介してデータバスDBに出力制御する。
上記フリップフロップ23は、シングルチップマイクロ
コンピュータ10のイニシャライズリセットに呼応てリセ
ット信号RESETでそのラッチ信号がローレベルの状態を
採って初期化されるようになっている。
次に上記実施例の動作を第２図に基づいて説明する。
先ず、デバイステストにおいて割込み信号INT12の出
力状態を確認する場合には、出力ゲート20をオン状態に
制御する。この状態でDMAコントローラ12から出力され
る割込み信号INT12はオン状態の出力ゲート20を介して
データバスDBに供給され得ることにより、その割込み信
号INT12の出力状態は外部とインタフェースされている
共通内部バス14を介して直接外部で確認可能になる。こ
れにより、当該割込み信号INT12を受けるCPU11にその割
込み信号INT12の状態を反映可能とするような動作をさ
せることなく簡単に割込み信号INT12の出力状態を確認
することができる。
このとき、フリップフロップ23にハイレベルの切り換
え制御信号CONT12をラッチしてマルチプレクサ22から割
込み信号INT12が出力されないようにしておくことによ
り、その割込み信号INT12を外部で直接確認するに際し
て、CPU11がこの割込み信号INT12によってそれ固有の動
作を起動することを自動的に抑止することができ、割込
み信号INT12の状態確認に際してその発生元とされるDMA
コントローラ12の単独テストを容易化することができ
る。
次に、デバイステストにおいて、割込み信号INT12に
よって割込みが指示されたときのCPUの動作状態を確認
する場合には、フリップフロップ23にハイレベルの切り
換え制御信号CONT12をラッチしてマルチプレクサ22にフ
リップフロップ21のラッチデータを出力選択させる。こ
の状態で外部から直接データバスDBに供給されるテスト
信号TEST12をフリップフロップ21にラッチさせると、こ
のラッチデータが上記割込み信号INT12の代わりにCPU11
に供給されることにより、当該割込み信号INT12を本来
出力するDMAコントローラ12に対してその割込み信号INT
12の所要の出力状態を得るに必要な動作をさせることな
く、所定の割込みが指示されたときのCPUの動作状態を
簡単に確認することができる。
このとき、フリップフロップ23にはハイレベルの切り
換え制御信号CONT12がラッチされてマルチプレクサ22か
らは割込み信号INT12が出力されないようになっている
から、テスト時にDMAコントローラ12から実際に割込み
を指示するための割込み信号INT12が出力されても、こ
の割込み信号ITN12の代わりに外部から供給されるテス
ト信号TEST12はその割込み信号INT12との競合が回避さ
れることにより、割込みが指示されたときのCPU11の動
作状態を外部から供給されるテスト信号TEST12に基づい
て確認するに際して、本来的な割込み信号INT12によるC
PU11の割込みシーケンスの起動が抑止され、これによっ
て、CPU11の割込みシーケンスに対する外部からの単独
テストが容易化される。
尚、他方の信号分離回路17を利用するテストも同様に
行うことができる。
上記実施例によれば以下の作用効果を得るものであ
る。
（１）割込み信号などの個別信号に関するデバイステス
トにおいて、所定の機能モジュールから出力される個別
信号は上記出力ゲート20を介して共通内部バス14に供給
され得ることにより、その個別信号の出力状態は外部と
インタフェースされている共通内部バス14を介して直接
外部で確認可能になり、これによって、当該個別信号を
受ける機能モジュールにその個別信号の状態を反映可能
とするような動作をさせることなく簡単に所望の個別信
号の出力状態を確認することができる。
（２）個別信号に関するデバイステストにおいて、外部
から直接共通内部バス14に供給されるテスト信号TEST12
のような信号がフリップフロップ21及びマルチプレクサ
22を介して所望の機能モジュールに個別信号に代えて供
給され得ることにより、当該個別信号を本来出力する機
能モジュールに対してその個別信号の所要の出力状態を
得るに必要な動作をさせることなく、所望の個別信号に
基づく当該機能モジュールの動作状態を簡単に確認する
ことができる。
（３）信号分離回路16,17は、所定の機能モジュールか
ら出力される個別信号の流れを共通内部バス又は当該個
別信号を受けるその他の機能モジュールの一方に選択す
ると共に、所定の機能モジュールから出力される個別信
号と外部から別信号に代えて供給される信号との競合を
回避する。これにより、DMA要求信号や割込み信号さら
にはこれに対する応答信号のような所定の動作を起動す
るトリガとされるうな個別信号に関しては、その個別信
号の出力状態を外部で直接確認するに際して、それを本
来受ける機能モジュールがこの個別信号によってそれ固
有の動作を起動することを自動的に抑止し、また、所定
の個別信号を受ける機能モジュールの動作状態を外部か
ら供給される個別信号代替用信号に基づいて確認するに
際しても、本来的な個別信号による動作の起動を抑止す
ることができ、もって、個別信号に関する所望機能モジ
ュールの単独テストを容易化することができる。
（４）上記作用効果（１）〜（３）より、個別信号に関
するデバイステスト時間の短縮、さらにはテストパター
ン作成の容易化を達成することができる。特に、アプリ
ケーション・スペシフック方式の半導体集積回路に対し
ては、その要求仕様に応じて採用される周辺機能モジュ
ールの組合せが異なる毎に個別信号のテストパターンを
作り直す手間が大幅に削減される。
（５）個別信号に代えて外部から供給される信号は、フ
リップフロップ21のようなデータラッチ回路に一旦ラッ
チされて所定の機能モジュールに供給されることによ
り、タイミング上その個別信号に要求される所要の長さ
もしくは波形を持って代替信号を所定の機能モジュール
に供給することができる。したがって、波形の異なる各
種個別信号に対して同一のハードウェア構成を持つ信号
分離回路を共通に利用することができるという汎用性を
得ることができる。
（６）信号分離回路16,17に含まれるレジスタRa,Rbにア
ドレスを割り当てるとき、これらを、外部から供給され
るモード信号MODEを併用して固有のアドレス空間にマッ
ピングすることにより、専らデバイステストに利用され
る各種レジスタは、デバイステスト以外の通常動作で利
用されるアドレス空間の一部を占有しなくても済むよう
になり、アドレス空間の利用効率を高めることができ
る。
（７）必要に応じて個別信号を外部に開放する機能を、
ターゲットマシンのシステムデバッグもしくはソフトウ
ェアデバッグに利用することにより、デバッグ処理の容
易化に寄与することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
ずその要旨を逸脱しない範囲において種々変更可能であ
ることは言うまでもない。
例えば、上記実施例では出力ゲート20、フリップフロ
ップ21、マルチプレクサ22、フリップフロップ23、及び
読み出しゲート24によって信号分離回路を構成したが、
読み出しゲート24を省いたり、さらにはフリップフロッ
プ21を介さずに直接テスト信号をマルチプレクサ22に供
給するようにしてもよい。また、マルチプレクサ22に対
する出力選択制御はモード信号によって直接行うように
してもよい。
信号分離回路に含まれるレジスタRa,Rbに割り当てら
れるアドレスはモード信号を併用したアドレス空間にマ
ッピングすることに限定されず、各種機能モジュールに
含まれるレジスタなどと同一のアドレス空間にマッピン
グしてもよい。
信号分離回路は個別信号の発生元となる機能モジュー
ルなどに含めるようにしてもよい。このとき、信号分離
回路に含まれる各種レジスタは当該機能モジュールに含
まれるレジスタと同一のアドレス空間に配置しておくこ
とができ、これに呼応してそれらレジスタを選択する回
路も当該機能モジュールに含まれるその他のレジスタを
選択する回路と同一回路によって構成することができ
る。
上記実施例では個別信号に関するデバイステストを容
易化する手段として信号分離回路を採用したが、上記実
施例の出力ゲートと同様に個別信号を共通内部バスに選
択的に出力可能な出力ゲート手段を設けるだけでも、個
別信号を受ける機能モジュールにその個別信号の状態を
反映可能とするような動作をさせることなく簡単に所望
の個別信号の出力状態を確認可能にすることができる。
更にこの場合には、共通内部バスに供給される信号を個
別信号に代えて選択的に所定の機能モジュールに供給可
能な入力ゲート手段を追加することができる。この入力
ゲート手段は単なるスイッチであってもよいし、また、
上記実施例のフリップフロップ21のようなデータラッチ
回路であってもよい。
個別信号は、割込み信号、DMA要求信号、及びDMA応答
信号に限定されず、コプロセッサイネーブル信号やメモ
リアクノリッジ信号など各種ハンドシェーク信号などを
広く意味するものである。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるアプリケーション
・スペシフィック形式のシングルチップマイクロコンピ
ュータに適用した場合について説明したが、本発明はこ
れに限定されず、各種マイクロコンピュータLSIやその
他の半導体集積回路に広く適用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
すなわち、個別信号に関するデバイステストなどにお
いて、その個別信号の出力状態は外部とインタフェース
されている共通内部バスを介して直接外部で確認可能に
なったり、また、外部から直接共通内部バスに供給され
る信号が個別信号に代えて所望の機能モジュールに供給
可能になり、更には、個別信号に関する所望機能モジュ
ールの単独テストの容易化が図られ、これによって、個
別信号に関するデバイステスト時間の短縮やそのための
テストパターン作成の容易化を図ることができ、もっ
て、内蔵機能モジュール相互間でやりとりされる個別信
号に関するデバイステストなどを極めて容易化すること
ができるという効果を得るものである。
【図面の簡単な説明】
第１図は本発明の一実施例であるシグナルチップマイク
ロコンピュータの概略ブロック図、 第２図は信号分離回路の詳細な一例を示すブロック図、 第３図は従来のシングルチップマイクロコンピュータの
概略ブロック図である。 10……シングルチップマイクロコンピュータ、11……CP
U、12……DMAコントローラ、13……タイマ、14……共通
内部バス、15……入出力回路、16,17……信号分離回
路、INT12，INT13……割込み信号、20……出力ゲート、
21……フリップフロップ、22……マルチプレクサ、23…
…フリップフロップ、24……読み出しゲート、Ra,Rb…
…レジスタ、TEST12……テスト信号、CONT12……切り換
え制御信号、MODE……モード信号、25……選択回路、φ
ar,φaw,φbr,φbw……選択制御信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 慶田 治夫 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 中田 邦彦 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 安田 元 東京都千代田区丸の内１丁目５番１号 株式会社日立製作所内 (56)参考文献 特開 昭62−224836（ＪＰ，Ａ) 特開 昭63−293646（ＪＰ，Ａ) 特開 平２−310635（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】外部とインタフェースされる共通内部バス
    に複数個の機能モジュールが結合されると共に、所定の
    機能モジュールは他の機能モジュールに個別信号を個別
    信号線を介して伝達可能にされて成る半導体集積回路に
    おいて、 前記所定の機能モジュールから前記個別信号線に出力さ
    れる個別信号を前記他の機能モジュールに伝達する状態
    と、前記所定の機能モジュールから前記個別信号線に出
    力される個別信号を前記共通内部バスに伝達する状態
    と、前記個別信号の代りに前記共通内部バスの信号を前
    記個別信号線を介して前記他の機能モジュールに選択的
    に伝達する状態とを選択する信号分離手段と、前記信号
    分離手段による前記伝達状態を択一的に選択させる選択
    回路とを設け、 前記信号分離手段は、前記共通内部バスの信号と前記所
    定の機能モジュールから個別信号線に出力される個別信
    号との何れかを選択して前記他の機能モジュールに伝達
    するマルチプレクサと、前記マルチプレクサの選択動作
    を制御する制御情報が共通内部バスを介して供給される
    コントロールレジスタと、前記所定の機能モジュールが
    前記個別信号線に出力する前記個別信号を選択的に共通
    内部バスに伝達する出力ゲート手段とを備えて成るもの
    であることを特徴とする半導体集積回路。
  2. 【請求項２】前記共通内部バスに与えられる信号を前記
    マルチプレクサの入力端子に伝達する信号伝達経路にデ
    ータラッチ回路を設けて成るものであることを特徴とす
    る請求項１記載の半導体集積回路。
  3. 【請求項３】前記選択回路は、アドレス信号、リード・
    ライト信号、及びモード信号が供給され、モード信号に
    よって所定のテストモードが指定されたとき、前記アド
    レス信号で指定される前記出力ゲート手段に対しては前
    記リード・ライト信号によるリード動作の指定で出力動
    作させ、前記アドレス信号で指定されるデータラッチ回
    路に対しては前記リード・ライト信号によるライト動作
    の指定でラッチ動作させ、前記アドレス信号で指定され
    るコントロールレジスタに対しては前記リード・ライト
    信号によるライト動作の指定で書き込み動作させるもの
    であることを特徴とする請求項２記載の半導体集積回
    路。
  4. 【請求項４】外部とインタフェースされる共通内部バス
    に複数個の機能モジュールが結合されると共に、所定の
    機能モジュールは他の機能モジュールに個別信号を個別
    信号線を介して伝達可能にされて成る半導体集積回路に
    おいて、 前記所定の機能モジュールから前記個別信号線に出力さ
    れる個別信号を前記他の機能モジュールに伝達する第１
    の伝達状態と、前記所定の機能モジュールから前記個別
    信号線に出力される個別信号を前記共通内部バスに伝達
    する第２の伝達状態と、前記個別信号の代りに前記共通
    内部バスの信号を前記個別信号線を介して前記他の機能
    モジュールに選択的に伝達する第３の伝達状態とを選択
    する信号分離手段と、前記信号分離手段による前記第１
    乃至第３の伝達状態を択一的に選択させる選択回路とを
    設け、 前記信号分離手段は半導体集積回路のリセットに呼応し
    て前記第１の伝達状態を選択するように初期化され、 前記選択回路は、外部から供給されるモード信号によっ
    て半導体集積回路にテストモードが設定されることによ
    り、外部から供給されるアドレス信号、リード・ライト
    信号及びモード信号に基づいて前記第１乃至第３の伝達
    状態を選択可能にされるものであることを特徴とする半
    導体集積回路。
  5. 【請求項５】前記所定の機能モジュールはDMAC又はタイ
    マであり、前記他の機能モジュールはCPUであることを
    特徴とする請求項４記載の半導体集積回路。
  6. 【請求項６】１個の半導体基板に形成され、テストモー
    ドを有する半導体集積回路であって、 CPUと、割込み信号を選択的に発生する機能モジュール
    と、前記CPUと機能モジュールに結合された内部バス
    と、前記テストモードにおいて外部からテスト用の割込
    み信号として供給されるテスト信号を前記内部バスに伝
    達可能にする入出力手段と、前記CPU、機能モジュール
    及び内部バスに結合された信号分離手段とを有し、 前記信号分離手段は、前記半導体集積回路のリセットに
    より、前記機能モジュールが出力する割込み信号を前記
    CPUに供給可能に初期化され、また、前記半導体集積回
    路に前記テストモードが設定されているとき、外部から
    前記入出力手段を介して前記内部バスに供給された前記
    テスト信号を割込み信号として前記CPUに供給して当該C
    PUを応答させるものであることを特徴とする半導体集積
    回路。
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