JPH05173824A - エミュレータ及びマイクロコンピュータチップ - Google Patents

Abstract

(57)【要約】 【目的】 同一の中央処理装置を中心に周辺回路を所望
に変更して行われるようなマイクロコンピュータの品種
展開に際して、展開された品種毎の評価チップを必要と
しないエミュレータを提供することである。 【構成】 品種展開された特定実チップ２２に対応する
評価チップを、その実チップ２２と、それに含まれるＣ
ＰＵコア２４と同一のＣＰＵコア２３を含む評価チップ
２１とを、配線基板２０に搭載した評価用モジュール１
０によって代替させる。実チップ２２及び評価チップ２
１は配線基板上で接続され、エミュレーションに際して
実チップ２２は、動作上若しくは物理的に内蔵ＣＰＵコ
ア２４を周辺モジュール２５から切離すアーキテクチャ
を有し、その周辺モジュール２５は評価チップ２１のア
クセス制御を受ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
システム開発支援装置（エミュレータ）、更には評価対
象システムを代行制御するための評価用モジュール、並
びにそのモジュールに適用されるマイクロコンピュータ
チップに関する。

【０００２】

【従来の技術】マイクロコンピュータシステムの開発に
おいて、そのシステムデバッグやシステムの詳細な評価
を行うためにエミュレータが使用されている。エミュレ
ータは、ソフトウェア開発用の親計算機（ホストコンピ
ュータ）と、開発中のマイクロコンピュータシステム
（ターゲットシステム）との間に接続され、そのターゲ
ットシステムに含まれるマイクロコンピュータ（ターゲ
ットマイクロコンピュータ）の機能を代行する一方でデ
バッガとしての機能を持ち、詳細なシステムデバッグを
支援する。このエミュレータにおいて、実際にターゲッ
トシステムの代行制御を行う評価用マイクロコンピュー
タは、ターゲットシステムのために開発され若しくは開
発途上のターゲットプログラムを実行してターゲットシ
ステムを代行制御する。斯る代行制御途上においてター
ゲットシステムとの間でやりとりされるアドレス並びに
データなどの各種バス情報や制御信号などはエミュレー
タインタフェースを介してエミュレータ本体に与えら
れ、例えばエミュレーションマイクロコンピュータのバ
スサイクルに従ってその情報がトレースメモリにトレー
スされ、また、その情報がエミュレータ本体の制御部に
与えられてエミュレーション制御などに供される。この
ようにエミュレーション用マイクロコンピュータはター
ゲットマイクロコンピュータと同等の制御機能を有する
ほかに、マイクロコンピュータの内部だけでやりとりさ
れるようなアドレス信号やデータなどもエミュレーショ
ンのために外部に出力したり、エミュレーションのため
の制御情報を入力したりするというデバッグサポート機
能も必要とされる。このため、そのようなデバッグサポ
ート機能を有する評価専用マイクロコンピュータチップ
（以下評価チップとも記す）を利用することができる。
尚、エミュレータについて記載された文献の例として
は、昭和６３年１０月１日に日立マイクロコンピュータ
エンジニアリング株式会社より発行された「日立マイコ
ン技報（第２巻、第２号）」がある。

【０００３】

【発明が解決しようとする課題】しかしながら、少なく
とも評価チップはターゲットマイクロコンピュータとさ
れるべきマイクロコンピュータと同等の機能が要求され
るから、ＡＳＩＣ（アプレケーション・スペシフィック
・インテグレーテッド・サーキッツ）形式などによって
品種展開されて周辺回路の相違する各種マイクロコンピ
ュータを提供する場合に、各品種毎に評価チップを製造
していたのでは設計効率上該当品種の評価チップを提供
できるまでに時間がかかり、評価チップのコスト上昇並
びにユーザのシステムデバッグの要求に早期に答えるこ
とができない。

【０００４】本発明の目的は、同一の中央処理装置を中
心に周辺回路を所望に変更して行われるようなマイクロ
コンピュータの品種展開が行われる場合に、展開された
品種毎の評価チップを必要としないエミュレータを提供
すること、換言すれば展開されたマイクロコンピュータ
の品種に対応するエミュレータを容易に開発することが
できるようにすることである。本発明の別の目的は、そ
のようなエミュレータに好適なマイクロコンピュータチ
ップを提供することである。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、品種展開された特定の第２マイ
クロコンピュータチップに対応する評価チップを、その
第２マイクロコンピュータチップ、及びそれに含まれる
中央処理装置と同一の第１中央処理装置を含む評価専用
の第１マイクロコンピュータチップによって構成した評
価用モジュールで代替する。換言すれば、既存の評価専
用マイクロコンピュータチップと特定の実チップとを組
合せることによって、その特定実チップに対応する評価
チップを評価用モジュールで実現する。第１及び第２マ
イクロコンピュータチップは配線基板上で接続される。
このとき、第２マイクロコンピュータチップは、エミュ
レーションに際しては、動作上若しくは物理的に内蔵中
央処理装置と周辺回路とを切離すアーキテクチャを有
し、その周辺回路は第１マイクロコンピュータチップの
制御を受ける。

【０００８】配線基板上のバスで相互に接続される第２
マイクロコンピュータチップの周辺回路を第１マイクロ
コンピュータチップと同期動作させるために、当該第２
マイクロコンピュータチップには、外部から供給される
リセット信号を受け、内部のリセット解除タイミングよ
りも早い所定のタイミングを以って、前記第１マイクロ
コンピュータチップをリセット解除するためのリセット
信号を出力するリセット制御手段を設けることができ
る。また、双方のマイクロコンピュータチップの内部動
作クロック信号周波数が相違する場合を考慮すると、第
２マイクロコンピュータチップには、第１マイクロコン
ピュータチップと同一の内部動作クロック信号を生成す
るための内部クロック生成手段をあらかじめ設けておい
て、エミュレーションに際してはその内部クロック生成
手段を利用させるとよい。

【０００９】

【作用】上記した手段によれば、評価専用の第１マイク
ロコンピュータチップの中央処理装置と第２マイクロコ
ンピュータチップの周辺回路とによって構成される評価
用モジュールが、第２マイクロコンピュータチップのた
めの評価チップとして機能される。第１マイクロコンピ
ュータがターゲットマイクロコンピュータシステムのた
めの動作プログラムを実行しながら、ターゲットマイク
ロコンピュータシステムを代行制御することによって、
そのシステム又はそのシステムのための動作プログラム
の評価が可能にされる。既存の評価専用マイクロコンピ
ュータチップと特定の実チップとを組合せることによっ
て形成される評価用モジュールは、その特定実チップに
対応する評価チップを代替し、このことが、中央処理装
置のコア部分に対応される評価チップとしての第１マイ
クロコンピュータチップの有効活用、品種展開されたマ
イクロコンピュータのための専用エミュレータの早期開
発、並びに、評価チップの設計効率向上と製造コストの
低減を達成するように働く。

【００１０】

【実施例】図５には本発明の一実施例であるエミュレー
タを含むシステム開発用装置が示される。

【００１１】図５に示されるエミュレータ１は、ホスト
システムとしての親計算機２と、評価対象マイクロコン
ピュータシステムとしてのターゲットシステム３との間
に接続され、そのターゲットシステム３に含まれるター
ゲットマイクロコンピュータの機能を代行する一方でデ
バッガとしての機能を持ち、詳細なシステム評価やプロ
グラムデバッグを支援する。親計算機２とエミュレータ
１とは例えばシリアル回線バスライン４よって結合さ
れ、このバスライン４及びシリアルインタフェース５に
よって両者間でのデータのやりとりが可能とされる。ま
た、エミュレータ１からはインタフェースケーブル６が
引き出され、このケーブル６の先端に設けられたプラグ
６ａが、ターゲットシステム３のターゲットマイクロコ
ンピュータ用ソケット７に結合されることにより、エミ
ュレータ１において所定のエミュレーション動作が可能
とされる。ここで、親計算機２とエミュレータ１とから
システム開発装置が形成される。

【００１２】前記エミュレータ１には、ターゲットシス
テム３に含まれるターゲットマイクロコンピュータの機
能を代行して制御するための評価用モジュール１０と、
エミュレーションのための条件設定などのエミュレータ
１全体の制御を司るためのコントロールプロセッサ１１
が設けられる。前記評価用モジュール１０はエミュレー
ションバス１３に結合され、コントロールプロセッサ１
１はコントロールバス１４に結合され、双方のバス１
３，１４には、エミュレーション制御部１５、ブレーク
制御部１６、トレースメモリ部１７、代行メモリ部１８
が夫々接続可能にされる。評価用モジュール１０は、タ
ーゲットシステム３のために開発され若しくは開発途上
のターゲットプログラムを実行してターゲットシステム
３を代行制御する。斯る代行制御途上においてターゲッ
トシステム３との間でやりとりされるアドレス並びにデ
ータなどの各種バス情報や制御信号などはエミュレーシ
ョンバス１３にも与えられる。このようにして与えられ
た情報は、例えば評価用モジュール１０のバスサイクル
に従ってトレースメモリ部１７にトレースされ、また、
その状態をブレーク制御部１６が監視して、予め設定さ
れている状態に達したときにエミュレーション動作を停
止させる。エミュレーション動作中においてターゲット
システム３に未だ用意されていないメモリを補うための
記憶領域や、ターゲットプログラムの格納領域として前
記代行メモリ部１８が利用される。ブレーク制御部１６
に対するブレーク条件の設定や、トレースメモリ部１７
に対するトレース開始アドレスの設定などの各種条件設
定や初期設定はコントロールバス１４を介してコントロ
ールプロセッサ１１が親計算機２からの指示に基づいて
行う。トレースメモリ部１７にトレースされた情報は、
ブレーク後にコントロールプロセッサ１１の制御で読出
されて親計算機２側に転送されてデバッグに供される。
なお、トレースメモリ部１７はターゲットシステム３の
所望の配線などに必要に応じて接続されたプローブ１９
からの情報も逐次トレースして蓄えることができる。

【００１３】図４にはエミュレータ２及びターゲットシ
ステム３の外観の一例が前記評価用モジュール１０を露
出させた状態で示される。同図に示されるように評価用
モジュール１０は配線基板２０上に第１マイクロコンピ
ュータチップ２１と第２マイクロコンピュータチップ２
２とを搭載して構成される。前記第１マイクロコンピュ
ータチップ２１及び第２マイクロコンピュータチップ２
２は、夫々公知の半導体集積回路製造技術によってシリ
コン基板のような１個の半導体基板に形成されている。

【００１４】図１には評価用モジュール１０の一例ブロ
ック図が示される。第１マイクロコンピュータチップ２
１は第１中央処理装置２３（以下単にＣＰＵコア２３と
も記す）を含む評価専用のマイクロコンピュータチップ
（以下単に評価チップとも記す）である。図において評
価チップ２１には前記ＣＰＵコア２３以外に例えばエミ
ュレーション専用の信号を入出力したりするための回路
部分が含まれる。前記第２マイクロコンピュータチップ
２２は、前記第１中央処理装置２３と同一の第２中央処
理装置２４（以下単にＣＰＵコア２４とも記す）と、こ
のＣＰＵコア２４の制御を受けて動作する周辺回路（以
下単に周辺モジュールとも記す）２５とを含むマイクロ
コンピュータチップ（以下単に実チップとも記す）とさ
れる。周辺モジュール２５は、例えばランダム・アクセ
ス・メモリ、シリアル・コミュニケーション・インタフ
ェース、タイマ・カウンタなどを含む。実チップ２２は
ターゲットシステム３に搭載されるべきターゲットマイ
クロコンピュータチップと同種の物であり、評価用モジ
ュール１０に専用のマイクロコンピュータではなく、む
しろ実チップを評価用モジュール１０に流用したもので
あると位置付けられる。前記評価チップ２１と実チップ
２２とは配線基板２０上の配線２６を介して相互に接続
される。配線基板２０上の前記配線２６並びに図示しな
い信号線はインタフェースケーブル６及び前記エミュレ
ーションバス１３に結合されるようになっている。前記
実チップ２２にエミュレータモードが設定されると、周
辺モジュール２５はＣＰＵコア２４から切離されて、評
価チップ２１のＣＰＵコア２３でアクセスされるように
なっている。したがって、実チップ２２にエミュレータ
モードが設定された評価用モジュール１０は、図１の破
線で囲まれた回路ブロックにより、実チップ２２に対応
する評価チップと同一の回路が構成される。これによ
り、実チップ２２を用いたマイクロコンピュータシステ
ムのエミュレーションに当り、当該実チップ２２に対応
される評価チップの開発を待たなくても、さらにはその
様な専用評価チップを新たに開発しなくても済む。

【００１５】図２には前記評価チップ２１と実チップ２
２の一例ブロック図が示される。

【００１６】実チップ２２において、前記ＣＰＵコア２
４、周辺モジュール２５、及び外部インタフェース回路
３１にはバス切換え回路３０が結合される。このバス切
換え回路３０は、外部から供給されるエミュレータモー
ド信号ＥＭＯＤＥがアクティブにされると、ＣＰＵコア
２４と周辺モジュール２５との接続を断って、周辺モジ
ュール２５を外部インタフェース回路３１介して外部か
らアクセス可能にインタフェースさせる。このとき外部
インタフェース回路３１の各ポートにはアドレス入力、
データ入出力、アクセス制御信号の入出力機能などが設
定されることになる。エミュレータモード信号ＥＭＯＤ
Ｅがインアクティブにされると、周辺モジュール２５は
ＣＰＵコア２４によってアクセスされ、外部インタフェ
ース回路３１の各ポートは実チップとしての制御動作に
必要な入出力機能が割りあてられることになる。実チッ
プ２２の外部インタフェース回路３１は前記配線２６を
利用して評価チップ２１の外部インタフェース回路３２
に接続される。

【００１７】図２において３３は実チップ２２に内蔵さ
れるリセット制御回路である。このリセット制御回路３
３は、外部から供給されるリセット信号ＲＥＳＥＴに基
づいて実チップ２２のための内部リセット信号ｒｅｓｅ
ｔ２と評価チップ２１のためのリセット信号ｒｅｓｅｔ
１を生成し、実チップ２２の内部リセット解除タイミン
グよりも早い所定のタイミングを以って、評価チップ２
１のリセットを解除する。このリセットタイミングの一
例は図３のタイミングチャートに示される。本実施例の
評価用モジュール１０は、２個のチップから１個の評価
チップと同等の回路を実現する性質上、本来的にチップ
内部のバスで結合されているＣＰＵコアと周辺モジュー
ルとを外部の信号配線２６で接続されるため、その信号
配線上では信号伝播遅延を生ずる。このとき、評価チッ
プ２１は実チップ２２よりも早いタイミングを以ってリ
セット解除されて、先に動作開始される。したがって、
このリセット解除タイミングの相違により、前記遅延時
間を実質的に無視し得るように吸収して、ＣＰＵコア２
３による周辺モジュール２５のアクセスをタイミング上
あたかも１チップのマイクロコンピュータと同等に若し
くは近づけることができる。

【００１８】図２において３６は外部クロック信号ＣＬ
Ｋを受けて評価チップ２１のための内部クロック信号ｃ
ｌｋ１を生成するためのクロック生成回路である。この
クロック生成回路３６には所定の分周比を持つ分周回路
が含まれる。実チップ２２には前記外部クロック信号Ｃ
ＬＫと同じクロック信号が共通の経路から与えられ、評
価チップ２１と同一の内部動作クロック信号ｃｌｋ１を
生成するための第１クロック生成回路３５と、実チップ
２２に固有の内部クロック信号ｃｌｋ２を生成するため
の第２クロック生成回路３４とを有する。何れのクロッ
ク生成回路３４，３５の動作を選択するかはクロック切
換え回路３７が制御する。クロック切換え回路３７は、
外部クロック信号ＣＬＫとエミュレータモード信号ＥＭ
ＯＤＥとを受け、この信号ＥＭＯＤＥによってエミュレ
ータモードが指示されるときは第１クロック生成回路３
５を動作させ、非エミュレータモードの場合には第２ク
ロック生成回路３４を動作させる。したがって、実チッ
プ２２及び評価チップ２１の夫々における本来の内部動
作クロック信号周波数が違う場合にも、エミュレータモ
ード時には双方のチップ２１，２２を同一周波数の内部
クロック信号で動作させることができる。

【００１９】このように構成されたエミュレータにおい
て、実チップ２２はターゲットシステム３のターゲット
マイクロコンピュータと同一のマイクロコンピュータと
され、エミュレータモード信号ＥＭＯＤＥがアクティブ
にされると、図１の破線で囲まれた回路部分によって、
当該ターゲットマイクロコンピュータと同一の実チップ
のための評価チップと同等の回路が実現される。コント
ロールプロセッサ１１の制御によってエミュレーション
制御部１５，ブレーク制御部１６，トレースメモリ部１
７などに対する条件設定後に、エミュレーションが開始
される。そうすると、評価チップ２１のＣＰＵコア２３
がターゲットシステム３のために開発されあるいは開発
途上のターゲットプログラムを実行しながら、ターゲッ
トシステム３を代行制御し、ターゲットプログラムの内
容に応じて実チップ２２の周辺モジュール２５をアクセ
スしたりする。この評価用モジュール１０による代行制
御の内容に基づいて、ターゲットシステムやターゲット
プログラムの評価が行われる。品種展開された別の実チ
ップを利用したマイクロコンピュータ応用システムをタ
ーゲットシステムとする場合には、評価用モジュール１
０の実チップ２２を、そのターゲットシステムに用いら
れるターゲットマイクロコンピュータとしての実チップ
に交換して同じ様にエミュレーションを行えばよい。

【００２０】上記実施例によれば以下の作用効果があ
る。

【００２１】（１）ＡＳＩＣ形式などで品種展開された
特定の実チップ２２に対応する評価用モジュール１０
を、その実チップ２２、及びそれに含まれるＣＰＵコア
２４と同一のＣＰＵコア２３を含む評価チップ２１によ
って構成することにより、既存の評価専用マイクロコン
ピュータチップと特定の実チップとを組合せることによ
ってその特定実チップに対応する評価用モジュールを簡
単に得ることができる。したがって、実チップ２２を用
いたマイクロコンピュータシステムのエミュレーション
に当り、当該実チップ２２に対応される評価チップの開
発を待たなくても、さらにはその様な専用評価チップを
新たに開発しなくても済む。

【００２２】（２）上記作用効果により、中央処理装置
のコア部分に対応される評価チップとしての第１マイク
ロコンピュータチップを有効活用して、品種展開された
マイクロコンピュータのための専用エミュレータの早期
開発、並びに、評価チップの設計効率向上と製造コスト
の低減を達成することができる。

【００２３】（３）実チップ２２は、内部リセット解除
タイミングよりも早い所定のタイミングを以って、評価
チップ２１のリセットを解除するリセット信号ｒｅｓｅ
ｔ１を出力するリセット制御回路３３を有するから、評
価チップ２１を実チップ２２よりも早いタイミングを以
ってリセット解除して先に動作開始させることができ、
これにより、ＣＰＵコア２３による周辺モジュール２５
のアクセスを、タイミング上あたかも１チップのマイク
ロコンピュータと同等にすることができる。換言すれ
ば、実チップ２２と評価チップ２１とを接続する配線基
板の信号配線上での信号伝播遅延の影響を極力抑えて、
ＣＰＵコア２３と周辺モジュール２５とを同期的に動作
させることができるようになる。

【００２４】（４）実チップ２２は評価チップ２１と同
一の内部動作クロック信号を生成するためのクロック生
成回路３５をあらかじめ有するから、エミュレーション
に際してそのクロック生成回路３５を利用することによ
り、実チップ２２と評価チップ２１の内部動作クロック
信号周波数が相違する場合にも簡単に対処することがで
きる。

【００２５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２６】例えば上記実施例ではリセット解除のタイ
ミングを相違させることによって評価チップと実チップ
との間での信号伝播遅延を吸収するようにしたが、ウェ
イト信号などのハンドシェーク信号をやり取してＣＰＵ
コアが周辺モジュールをアクセスするようにしてもよ
い。但しこの場合にはリアルタイム的なエミュレーショ
ンはある程度犠牲にされる。

【００２７】また、評価用モジュールに対する実チップ
のインタフェースが同一である限り、特定の評価モジュ
ール上で実チップを交換することにより、一種類のエミ
ュレータを各種実チップに適用させることができる。評
価用モジュールとエミュレータとのインタフェースをプ
ログラマブルに設定可能なプログラマブルインタフェー
スを評価モジュールに採用すれば、実チップの相違に応
じて評価用モジュールとエミュレータとのインタフェー
スが相違される事態が発生しても、その相違に応じてプ
ログラマブルインタフェースの設定変更によって容易に
対応することができるようになる。

【００２８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡＳＩ
Ｃ形式で展開されるマイクロコンピュータのためのエミ
ュレーションに適用した場合について説明したが、本発
明はそれに限定されるものではなく、各種マイクロコン
ピュータチップ（本明細書においては中央処理装置を含
むデータ処理ＬＳＩとして広く把握する）を利用するエ
ミュレーション技術に広く適用することができる。

【００２９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３０】すなわち、中央処理装置としてのＣＰＵコ
アを含む一つの評価チップを用意すれば、他の品種展開
された評価チップと同等の機能を、実チップと組合せる
ことによって得ることができるから、マイクロコンピュ
ータの品種展開毎に評価チップを開発設計する必要がな
くなり、マイクロコンピュータ応用システムの評価を考
慮したときの半導体集積回路の設計効率を大幅に向上さ
せることができるという効果がある。更に、評価対象シ
ステムの実チップとしてのターゲットマイクロコンピュ
ータを評価用モジュール上で交換するだけで各種実チッ
プに対応するエミュレータの展開が可能になり、展開さ
れたマイクロコンピュータに対応するエミュレータの早
期開発、並びにエミュレータの設計効率を大幅に向上さ
せることができるという効果がある。

【図面の簡単な説明】

【図１】評価用モジュールの一例ブロック図である。

【図２】評価チップと実チップの一例ブロック図であ
る。

【図３】評価用モジュールに対するリセットタイミング
の一例を示すタイミングチャートである。

【図４】エミュレータ及びターゲットシステムの外観を
評価用モジュールを露出させた状態で示す一例説明図で
ある。

【図５】本発明の一実施例であるエミュレータを含むシ
ステム開発用装置の全体ブロック図である。

【符号の説明】

１ エミュレータ ３ ターゲットシステム １０ 評価用モジュール ２０ 配線基板 ２１ 評価チップ（第１マイクロコンピュータチップ） ２２ 実チップ（第２マイクロコンピュータチップ） ２３ ＣＰＵコア ２４ ＣＰＵコア ２５ 周辺モジュール ２６ 信号配線 ３０ バス切換え回路 ３１，３２ 外部インタフェース回路 ３３ リセット制御回路 ３４ 第２クロック生成回路 ３５ 第１クロック生成回路 ３６ クロック生成回路 ３７ クロック切換え回路 ＥＭＯＤＥ エミュレータモード信号 ＲＥＳＥＴ 外部リセット信号 ｒｅｓｅｔ１，ｒｅｓｅｔ２ リセット信号 ＣＬＫ 外部クロック信号

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ターゲットマイクロコンピュータシステ
   ムを代行制御することによって、そのシステム又はその
   システムのための動作プログラムを評価するエミュレー
   タにおいて、 第１中央処理装置を含む評価専用の第１マイクロコンピ
   ュータチップと、前記第１中央処理装置と同一の第２中
   央処理装置とこの第２中央処理装置の制御を受けて動作
   する周辺回路とを含む第２マイクロコンピュータチップ
   とが、配線基板上で接続され、第２中央処理装置の動作
   に基づいて評価対象システムを代行制御するための評価
   用モジュールを設け、 前記第２マイクロコンピュータチップは、第２中央処理
   装置の実質的な動作を選択的に無効にして、周辺回路を
   外部からアクセス可能にインタフェースさせる切換え手
   段と、切換え手段の動作状態を決定するための手段と、
   を含んで、 成るものであることを特徴とするエミュレータ
2. 【請求項２】 前記切換え手段は、第２中央処理装置と
   周辺回路との接続を選択的に断って、周辺回路を外部か
   らアクセス可能にインタフェースさせるバス接続切換え
   手段である、請求項１記載のエミュレータ。
3. 【請求項３】 前記第２マイクロコンピュータチップは
   更に、外部から供給されるリセット信号を受け、内部の
   リセット解除タイミングよりも早い所定のタイミングを
   以って、前記第１マイクロコンピュータチップのリセッ
   ト状態を解除するためのリセット信号を出力するリセッ
   ト制御手段を有する請求項１又は２記載のエミュレー
   タ。
4. 【請求項４】 前記第１及び第２マイクロコンピュータ
   チップの夫々の内部動作クロック信号を得るための外部
   クロック信号の供給経路が共通化され、前記第２マイク
   ロコンピュータチップは、第１マイクロコンピュータチ
   ップと同一の内部動作クロック信号を生成するための第
   １の内部クロック生成手段と、第２マイクロコンピュー
   タ固有の内部クロックを生成するための第２の内部クロ
   ック生成手段と、前記第１又は第２のクロック生成手段
   の動作を選択させる選択手段と、を有するものである請
   求項１乃至３の何れか１項記載のエミュレータ。
5. 【請求項５】 中央処理装置と、この中央処理装置の制
   御を受けて動作する周辺回路と、前記中央処理装置の実
   質的な動作を選択的に無効にして、周辺回路を外部から
   アクセス可能にインタフェースさせる切換え手段と、切
   換え手段の動作状態を決定するための手段と、生成すべ
   き内部クロック信号周波数を選択可能な内部クロック生
   成手段と、外部から供給されるリセット信号を受けて内
   部のリセット解除タイミングよりも早い所定のタイミン
   グを以って外部にリセットの解除動作を指示するための
   リセット制御手段と、を含んで成るものであることを特
   徴とするマイクロコンピュータチップ。