JPH08212100A - シングルチップマイクロコンピュータのエミュレーションチップ - Google Patents

シングルチップマイクロコンピュータのエミュレーションチップ

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JPH08212100A
JPH08212100A JP7042516A JP4251695A JPH08212100A JP H08212100 A JPH08212100 A JP H08212100A JP 7042516 A JP7042516 A JP 7042516A JP 4251695 A JP4251695 A JP 4251695A JP H08212100 A JPH08212100 A JP H08212100A
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Abstract

(57)【要約】 【目的】周辺回路が内蔵するステータスフラグを外部端
子を介して出力することにより、プログラム処理と非同
期で変化する該フラグのリアルタイムエミュレーション
を可能とする。 【構成】ＣＰＵ20と、辺回路130、140と、外部端子16
0、170と、エミュレーション制御回路150を備え、周辺
回路130、140のステータスフラグを外部端子170を介し
て出力すると共に、どの周辺回路のステータスフラグを
外部端子170から出力中であるかを示す信号をエミュレ
ーション制御回路150で生成し外部端子160を介して出力
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はシングルチップマイクロ
コンピュータのエミュレーションチップに関し、特に周
辺回路の内部ステータス情報をリアルタイムに出力する
シングルチップマイクロコンピュータのエミュレーショ
ンチップに関する。
【０００２】
【従来の技術】近年シングルチップマイクロコンピュー
タ（以下「シングルチップマイコン」という）の応用製
品の高機能化及び高性能化に伴い、シングルチップマイ
コンに対しても高機能／高性能化が強く要望されてい
る。その結果、シングルチップマイコンは制御対象の増
加と複雑化の傾向をたどり、ソフトウェア量の増大が顕
著になっている。一方、近時、応用製品のライフサイク
ルの短期化も著しく、大量のソフトウェアをいかに短期
間で開発するかが応用製品の開発において増々重要とな
るに至っている。
【０００３】図６は、シングルチップマイコンに内蔵す
るソフトウェアを開発するために一般に用いられる従来
のデバッグ装置の概観を示す図である。デバッグ装置
は、ターゲットシステムに接続し、本チップのエミュレ
ーション機能を行ないながら、各種デバッグ情報を出力
するためのインサーキットエミュレータとパソコンで構
成されている。
【０００４】ソフトウェアの開発をより短期間で行なう
ためには、インサーキットエミュレータの高機能化／高
性能化が不可欠とされ、特にリアルタイム方式のアプリ
ケーションにおいてはプログラム処理と非同期で動作す
る各種ステータス等の各種デバッグ情報を収集し、モニ
タ画面に出力し、プログラマにソフトウェアの実行状況
を知らせることにより開発効率を一層高めることが可能
となる。
【０００５】図７は、インサーキットエミュレータの内
部ブロックを示す図である。図７を参照して、インサー
キットエミュレータは、スーパバイザＣＰＵ101と、エ
ミュレータチップ１で構成されている。
【０００６】エミュレーションチップ（「エミュレータ
チップ」ともいう）１は、エミュレーションの対象とす
る製品の実動作を代替するチップである。スーパバイザ
ＣＰＵ101は、エミュレーション動作全体の制御を行な
うチップであり、アドレスバス102、データバス103、リ
ード信号104、ライト信号105の各信号をモニタすること
によりエミュレーションチップ１の動作を管理し、デバ
ッグ情報を外部バス108を介してモニタ画面へ出力す
る。
【０００７】また、エミュレーション動作を中断してエ
ミュレータチップ100の内部情報をリードする際は、ス
ーパバイザ割込み信号107をアクティブにしてエミュレ
ータ１のユーザプログラム実行を一時中断させ、スーパ
バイザＣＰＵ101がリード命令を実行することにより、
エミュレータチップ１に内蔵したレジスタ等のデータを
リードすることができる。
【０００８】図８は、従来例のエミュレータチップ１の
内部ブロックを示す図である。
【０００９】図８を参照して、エミュレータチップ１に
内蔵した周辺回路のステータスフラグをリードする動作
について以下に説明する。
【００１０】図８に示すように、エミュレータチップ１
は、中央処理装置（以下「ＣＰＵ」という）20と、メモ
リ10と、周辺回路30、40と、アドレスバス８と、データ
バス９と、リード信号13と、ライト信号14と、クロック
11と、スーパバイザ割込み信号12と、外部端子２、３、
４、５、６、７と、から構成されている。
【００１１】周辺回路30は、周辺機能としての動作を司
どる周辺制御回路31と周辺制御回路31の動作の結果を情
報として記憶する周辺ステータスフラグ32とから構成さ
れている。
【００１２】周辺ステータスフラグ32は、例えばタイマ
のオーバフローフラグやシリアルのエラーフラグ等のよ
うに周辺動作の結果を受けて変化するフラグである。周
辺ステータスフラグ32は、通常メモリマッピングされて
おり、アドレスバス８とデータバス９とリード信号13を
使用してＣＰＵ20がリード命令を実行することにより、
データをリードすることが可能である。
【００１３】同様にして、周辺回路40は、周辺制御回路
41と、周辺ステータスフラグ42とから構成されている。
周辺ステータスフラグ42も周辺ステータスフラグ32と同
様、周辺動作の結果を受けて変化するフラグであり、メ
モリマッピングされている。
【００１４】リード信号13はＣＰＵ20から出力され、メ
モリ10と、周辺回路30、40と、外部端子５に供給され
る。ライト信号14はＣＰＵ20から出力され、メモリ10
と、周辺回路30、40と、外部端子４に供給される。そし
て、クロック11は外部端子２を介してＣＰＵ20と、周辺
回路30、40に供給され、スーバイザ割込み信号12は外部
端子３を介してＣＰＵ20に供給される。
【００１５】次に、エミュレーション動作中にユーザプ
ログラムを一時中断させてスーパバイザＣＰＵ101が周
辺ステータスフラグ42のデータをリードする場合につい
て、図７と図８を参照して説明する。
【００１６】スーパバイザＣＰＵ101は、スーパバイザ
割込み信号107を“１”にする。
【００１７】エミュレータチップ１は、スーパバイザ割
込み信号107が“１”であることを検出して実行中のユ
ーザプログラムを中断する。
【００１８】スーパバイザＣＰＵ101は、エミュレータ
チップ１に周辺ステータスフラグ42をリードする命令を
データバス103を介して供給する。
【００１９】ＣＰＵ20はリード信号13を“１”にしてア
ドレスバス８とデータバス９を介して周辺ステータスフ
ラグ42をリードする。
【００２０】その際、リードデータを外部端子７を介し
てエミュレータチップ１の外部に出力する。
【００２１】スーパバイザＣＰＵ101はデータバス103を
介してリードデータ９を入手し、外部バス108を介して
モニタ画面に出力する。
【００２２】以上では、周辺ステータスフラグ42をリー
ドする方法としてスーパバイザ割込みによりユーザプロ
グラムを中断して行なう方法を説明したが、ユーザプロ
グラムにて周辺ステータスフラグ42をリードする場合
も、同様にして周辺ステータスフラグ42のデータをモニ
タ画面に出力することは可能である。
【００２３】また、周辺ステータスフラグ32のデータを
リードする場合も同様にして行うことができる。
【００２４】
【発明が解決しようとする課題】この従来のエミュレー
タチップでは、ユーザプログラムに周辺ステータスフラ
グをリードする命令を予め組み込んだうえでその命令を
実行するか、またはスーパバイザ割込み信号を入力し、
ユーザプログラムの実行を一時中断後、スーパバイザＣ
ＰＵから供給された周辺ステータスフラグをリードする
命令を実行した場合にのみ、周辺ステータスフラグのデ
ータを知ることが可能とされており、このため、ユーザ
プログラムの実行を中断することなく、時々刻々変化す
る周辺ステータスフラグのデータをリアルタイムにエミ
ュレーションすることはできなかった。
【００２５】従って、本発明は前記問題点を解消し、周
辺回路が内蔵するステータスフラグを外部端子を介して
出力することにより、プログラム処理と非同期で変化す
る該フラグのリアルタイムエミュレーションを可能とす
るエミュレーションチップを提供することを目的とす
る。
【００２６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のシングルチップマイクロコンピュータのエ
ミュレーションチップは、単一半導体基板上に周辺動作
の結果を記憶する第１の記憶手段を有する第１の周辺回
路と、周辺動作の結果を記憶する第２の記憶手段を有す
る第２の周辺回路と、を少なくとも有するシングルチッ
プマイクロコンピュータのエミュレーションチップにお
いて、第１の外部端子と、第２の外部端子と、を備え、
前記第１の外部端子を介して前記第１の記憶手段のデー
タと前記第２の記憶手段のデータを外部に出力し、前記
第２の外部端子を介して前記第１の記憶手段のデータを
出力中であるか又は前記第２の記憶手段のデータを出力
中であるかを示す信号を出力する手段、を有することを
特徴とする。
【００２７】本発明においては、好ましい態様として、
ステータスフラグを有する第１、第２の周辺回路を少な
くとも備え、前記第１の周辺回路の前記ステータスフラ
グのデータをラッチする第１のラッチ回路と、前記第１
のラッチ回路の出力と前記第２の周辺回路の前記ステー
タスレジスタのデータを入力し選択信号に基づきいずれ
か一を出力するセレクタ回路と、前記選択信号を生成す
る回路と、前記セレクタの出力をラッチする第２のラッ
チ回路と、前記選択信号と前記第２のラッチ回路をそれ
ぞれ出力する第１、第２の外部端子と、を備え、前記選
択信号に同期して前記第２の外部端子から前記第１及び
第２の周辺回路のステータスフラグのデータを時分割し
て出力することを特徴とする。
【００２８】また、本発明は、好ましい態様として、ス
テータスフラグをそれぞれ備えた複数の周辺回路を有す
るシングルチップマイクロコンピュータのエミュレーシ
ョンチップにおいて、前記複数の周辺回路の前記ステー
タスフラグを入力して選択出力するセレクタと、前記セ
レクタ回路の選択信号を生成する手段と、前記セレクタ
の前記選択信号と、前記セレクタの出力と、を外部にそ
れぞれ出力する外部端子と、を備えたことを特徴とする
シングルチップマイクロコンピュータのエミュレーショ
ンチップを提供する。
【００２９】
【作用】本発明によれば、セレクタと、周辺ステータス
フラグの判別信号を生成する制御手段を備え、複数個の
周辺ステータスフラグ情報を時分割した信号と、どの周
辺ステータスフラグの情報を出力中であるかを示す信号
を外部端子を介して出力することにより、インサーキッ
トエミュレータが時々刻々変化する周辺ステータスフラ
グの情報をリアルタイムでトレース等のエミュレーショ
ンを行なうことが可能となる。
【００３０】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
【００３１】
【実施例１】図１は本発明の第１の実施例に係るエミュ
レーションチップ100の構成を示すブロック図である。
【００３２】図１のエミュレーションチップ100におい
て、ＣＰＵ20と、メモリ10と、アドレスバス８と、デー
タバス９と、リード信号13と、ライト信号14と、クロッ
ク11と、スーパバイザ割込み信号12と、外部端子２、
３、４、５、６、７は、図８の前記従来例と同様である
ためその説明は省略する。
【００３３】図１を参照して、本実施例は、エミュレー
ション制御回路150から供給されるステータスクロック
信号152に基づいて、周辺ステータスフラグ42と32と外
部端子を介して外部に出力する点が前記従来例と相違す
る。
【００３４】すなわち、本実施例のエミュレーションチ
ップ100は、前記従来例と周辺回路130、140が相違して
おり、図８に示す前記従来例に、エミュレーション制御
回路150と、外部端子160と170と、ステータスクロック
信号152とステータス信号151、153を追加したものであ
る。
【００３５】エミュレーション制御回路150は、周辺ス
テータスフラグ情報を外部に出力する際にどの周辺ステ
ータスフラグであるかを識別するための信号であるステ
ータスクロック信号152を作成するユニットであり、ク
ロック11を入力してステータスクロック信号152を周辺
回路140と外部端子160を介して外部に供給する。
【００３６】図２は、図１の周辺回路130と140の詳細ブ
ロック図である。
【００３７】図２を参照して、周辺回路130は、周辺制
御回路31と周辺ステータスフラグ32と、シフトフラグ3
4、35と、インバータ48と、から構成されている。
【００３８】クロック11をシフトフラグ34にラッチクロ
ックとして供給すると共に、クロック11をインバータ48
を介して反転した信号をシフトフラグ35にラッチクロッ
クとして供給する。
【００３９】そして、周辺ステータスフラグ32の出力を
シフトフラグ34の入力に供給し、シフトフラグ34の出力
をシフトフラグ35の入力に供給している。
【００４０】周辺回路140は、周辺制御回路41、と周辺
ステータスフラグ42と、セレクタ46と、シフトフラグ4
4、45と、インバータ47と、から構成されている。
【００４１】周辺ステータスフラグ42の出力と、周辺回
路130のシフトフラグ35の出力とステータスクロック信
号152をセレクタ46に供給し、セレクタ46はステータス
クロック信号152が“０”の時、周辺ステータスフラグ4
2の出力を選択し、ステータスクロック信号152が“１”
の時、シフトフラグ35の出力を選択し、シフトフラグ44
に供給する。
【００４２】シフトフラグ44の出力はシフトフラグ45に
入力され、シフトフラグ45の出力はステータス信号153
として出力される。
【００４３】クロック11をシフトフラグ44にラッチクロ
ックとして供給すると共に、クロック11をインバータ47
を介して反転した信号をシフトフラグ45にラッチクロッ
クとして供給する。
【００４４】図３は、クロック11と、ステータスクロッ
ク信号152と、ステータス信号153の動作波形を示すタイ
ミングチャートである。以下図１、図２及び図３を参照
して、周辺ステータスフラグ32と42を外部端子170を介
してエミュレータチップ100の外部に出力する動作につ
いて説明する。
【００４５】クロック信号11の立ち上がりに同期して周
辺ステータスフラグ32のデータがシフトフラグ34にラッ
チされ、つづいてクロック信号11の立ち下がりに同期し
て、シフトフラグ34のデータがシフトフラグ35にラッチ
される。
【００４６】同様にして、クロック信号11の立ち上がり
に同期してセレクタ46の出力をシフトフラグ44がラッチ
し、つづいてクロック信号11の立ち下がりに同期してシ
フトフラグ44のデータをシフトフラグ45がラッチする。
【００４７】このため、シフトフラグ45のデータは常に
ステータス信号153として出力することが可能である。
【００４８】ステータスクロック信号152が“０”の
時、セレクタ46は周辺ステータスフラグ42のデータを選
択して出力する。よって周辺ステータスフラグ42のデー
タはクロック11の立ち上がりに同期してシフトフラグ44
にラッチされ、さらにクロック11の立ち下がりに同期し
てシフトフラグ45にラッチされる。
【００４９】ステータスクロック信号152が“０”の状
態であれば、周辺ステータスフラグ42のデータが外部端
子170を介して出力される。
【００５０】また、ステータスクロック信号152が
“１”の時、セレクタ46はシフトフラグ35を選択して出
力する。よってシフトフラグ35のデータがクロック11の
立ち上がりに同期してシフトフラグ44にラッチされ、さ
らにクロック11の立ち下がりに同期してシフトフラグ45
にラッチされる。
【００５１】ステータスクロック信号152が“１”の状
態であれば、周辺ステータスフラグ32のデータを外部端
子170を介して出力される。
【００５２】そこで、図３のタイミングチャートに示す
ように、ステータスクロック信号152をクロック11の立
ち下がりに同期させて１／２分周信号として生成する
と、同図のステータス信号153のタイミングにて、周辺
ステータスフラグ42と32のデータを交互に出力すること
ができる。
【００５３】エミュレーションチップ100の動作を管理
するスーパバイザＣＰＵは、外部端子160と170を介して
出力される信号をモニタすることにより、時々刻々変化
する周辺ステータスフラグ32と42のデータをリアルタイ
ムで検出することができる。
【００５４】すなわち、本実施例によれば、複数の周辺
ステータスフラグ32、42のデータを時分割したステータ
ス信号153と、どの周辺ステータスフラグのデータを出
力中かを示すステータスクロック信号152をそれぞれ外
部端子170、160を介して出力することにより、インサー
キットエミュレータが時々刻々変化する周辺ステータス
フラグのデータをリアルタイムにてトレース等のエミュ
レーションを可能としている。
【００５５】そして、本実施例においては、特定の周辺
ステータスフラグのデータをモニタして周辺ステータス
フラグ変化に基づきスーパバイザ割込み信号12をアクテ
ィブとすることにより、周辺ステータスフラグの変化し
た直後でユーザプログラムの実行を中断して内部デバッ
グ情報を取り出せる。
【００５６】なお、本実施例では、周辺ステータスフラ
グの数が２個の場合を述べたが、２個に限ったことでは
なく、任意の数でも対応可能である。
【００５７】また、本実施例では、動作の説明上エミュ
レーションチップ100内にＣＰＵ20とデータメモリ10を
内蔵した構成について説明したが、このような構成とす
ることは必ずしも必要ない。さらに、本実施例では、周
辺回路130、140がエミュレーションチップ100内に内蔵
されている構成を説明したが、本発明はこれに限定され
るものでない。
【００５８】
【実施例２】図４は本発明の第２の実施例に係るエミュ
レーションチップ200の構成を示すブロック図である。
【００５９】図４を参照して、エミュレーション制御回
路220から供給されるステータスクロック信号252に基づ
いて、周辺ステータスフラグ42と32を外部端子170を介
して外部に出力する点においては前記第１の実施例のエ
ミュレーションチップ100と同様であるが、本実施例は
以下に説明するように、前記第１の実施例と出力の仕方
が相違している。
【００６０】図４を参照して、本実施例に係るエミュレ
ーションチップ200は、ＣＰＵ20と、メモリ10と、アド
レスバス８と、データバス９と、リード信号13と、ライ
ト信号14と、クロック11と、スーパバイザ割込み信号12
と、外部端子２、３、４、５、６、７を備え、更に、エ
ミュレーション回路220と、周辺回路230、240と、セレ
クタ210と、ステータス信号253と、ステータスクロック
信号252と、ステータスクロック信号252及びステータス
信号253をそれぞれ出力する外部端子160、170と、を備
えている。
【００６１】周辺ステータスフラグ32と42の出力をセレ
クタ210の入力に供給し、セレクタ210の出力をステータ
ス信号253として外部端子170を介して出力する。
【００６２】エミュレーション制御回路220は、前記第
１の実施例１のエミュレーションチップ100と同様にス
テータスクロック信号252を出力し、セレクタ210と、外
部端子160を介して外部に供給する。セレクタ210はステ
ータスクロック信号252が“０”の時周辺ステータスフ
ラグ42を選択し、“１”の時周辺ステータスフラグ32を
選択し出力する。
【００６３】図５を参照して、周辺ステータスフラグ32
を外部端子170を介してエミュレータチップ200の外部に
出力する動作について以下に説明する。
【００６４】ステータスクロック信号252が“０”の
時、セレクタ210は周辺ステータスフラグ42のデータを
選択して出力する。このため、ステータス信号253は周
辺ステータスフラグ42のデータと同一となり、外部端子
170を介して出力する。
【００６５】ステータスクロック信号252が“１”の
時、セレクタ210は周辺ステータスフラグ32のデータを
選択して出力する。このためステータス信号253は周辺
ステータスフラグ32のデータと同一となり、外部端子17
0を介して出力する。
【００６６】図５のタイミングチャートに示すように、
ステータスクロック信号252をクロック11の立ち上がり
に同期させて１／２分周信号として生成すると、同図の
ステータス信号253のタイミングで周辺ステータスフラ
グ42と32のデータを交互に出力することができる。
【００６７】本実施例は、周辺回路230と240の周辺ステ
ータスフラグ32、42の出力をセレクタ210に入力し、エ
ミュレーション制御回路220から出力されるステータス
クロック信号252を選択信号としてセレクタ210の出力を
切替え制御することにより、本実施例は、前記第１の実
施例に比べて回路規模が縮小して同じ効果を奏すること
が可能となる。
【００６８】なお、本実施例においても、ＣＰＵ20とデ
ータメモリ10は必ずしもエミュレータチップ200に内蔵
されている必要はない。
【００６９】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【００７０】
【発明の効果】以上説明したように本発明は、セレクタ
と周辺ステータスフラグの判別信号を作成するエミュレ
ーション制御回路を備え、複数個の周辺ステータスフラ
グデータを時分割にした信号と、またどの周辺ステータ
スフラグデータを出力中かを示す信号を外部端子を介し
て出力することにより、インサーキットエミュレータが
時々刻々変化する周辺ステータスフラグのデータをリア
ルタイムにてトレース等のエミュレーションを可能にす
るとい効果を有する。
【００７１】また、本発明によれば、特定の周辺ステー
タスフラグのデータをモニタして周辺ステータスフラグ
変化に基づきスーパバイザ割込みを入力することによ
り、周辺ステータスフラグの変化した直後でユーザプロ
グラムの実行を中断して内部ディバグ情報を取り出せる
という効果を有する。
【００７２】さらに、本発明によれば、複数の周辺回路
から周辺ステータスフラグのデータを入力してこれを選
択するセレクタと、セレクタの選択信号を生成する回路
とを備え、選択信号とセレクタの出力をそれぞれ外部端
子から出力するという簡易な構成により、外部端子数の
増大を抑止しながら、複数の周辺ステータスフラグのデ
ータをリアルタイムにてトレース等のエミュレーション
を可能とするものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るエミュレーション
チップの構成を示すブロック図である。
【図２】本発明の第１の実施例に係るエミュレーション
チップにおける周辺回路の構成を示すブロック図であ
る。
【図３】本発明の第１の実施例のエミュレーションチッ
プの動作を説明するタイミングチャートである。
【図４】本発明の第２の実施例のエミュレーションチッ
プの構成を示すブロック図である。
【図５】本発明の第２の実施例のエミュレーションチッ
プの動作を説明するタイミングチャートである。
【図６】デバッグ装置の外観を示す図である。
【図７】従来のインサーキットエミュレータの構成を示
すブロック図である。
【図８】従来例のエミュレーションチップの構成を示す
ブロック図である。
【符号の説明】
１、100、200 エミュレータチップ ２、３、４、５、６、７、160、170 外部端子 ８、102 アドレスバス ９、103 データバス 10 メモリ 11、106 クロック 12、107 スーパバイザ割込み信号 13、104 リード信号 14、105 ライト信号 20 ＣＰＵ 30、40、130、140、230、240 周辺回路 31、41 周辺制御回路 32、42 周辺ステータスフラグ 34、35、44、45 シフトフラグ 46、210 セレクタ 47、48 インバータ 108 外部バス 150、220 エミュレーション制御回路 151、153、253 ステータス信号 152、252 ステータスクロック信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】単一半導体基板上に周辺動作の結果を記憶
    する第１の記憶手段を有する第１の周辺回路と、 周辺動作の結果を記憶する第２の記憶手段を有する第２
    の周辺回路と、を少なくとも有するシングルチップマイ
    クロコンピュータのエミュレーションチップにおいて、 第１の外部端子と、第２の外部端子と、を備え、 前記第１の外部端子を介して前記第１の記憶手段のデー
    タと前記第２の記憶手段のデータを外部に出力し、前記
    第２の外部端子を介して前記第１の記憶手段のデータを
    出力中であるか又は前記第２の記憶手段のデータを出力
    中であるかを示す信号を出力する手段、 を有することを特徴とするシングルチップマイクロコン
    ピュータのエミュレーションチップ。
  2. 【請求項２】命令を解読し実行する中央処理装置を有す
    ることを特徴とする請求項１記載のシングルチップマイ
    クロコンピュータのエミュレーションチップ。
  3. 【請求項３】ステータスフラグを有する第１、第２の周
    辺回路を少なくとも備え、 前記第１の周辺回路の前記ステータスフラグのデータを
    ラッチする第１のラッチ回路と、 前記第１のラッチ回路の出力と前記第２の周辺回路の前
    記ステータスレジスタのデータを入力し選択信号に基づ
    きいずれか一を出力するセレクタ回路と、 前記選択信号を生成する回路と、 前記セレクタの出力をラッチする第２のラッチ回路と、 前記選択信号と前記第２のラッチ回路をそれぞれ出力す
    る第１、第２の外部端子と、を備え、 前記選択信号に同期して前記第２の外部端子から前記第
    １及び第２の周辺回路の前記ステータスフラグのデータ
    を時分割して出力することを特徴とするシングルチップ
    マイクロコンピュータのエミュレーションチップ。
  4. 【請求項４】ステータスフラグをそれぞれ備えた複数の
    周辺回路を有するシングルチップマイクロコンピュータ
    のエミュレーションチップにおいて、 前記複数の周辺回路の前記ステータスフラグを入力して
    選択出力するセレクタと、 前記セレクタ回路の選択信号を生成する手段と、 前記セレクタの前記選択信号と、前記セレクタの出力
    と、を外部にそれぞれ出力する外部端子と、 を備えたことを特徴とするシングルチップマイクロコン
    ピュータのエミュレーションチップ。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6006343A (en) * 1993-07-30 1999-12-21 Texas Instruments Incorporated Method and apparatus for streamlined testing of electrical circuits
JP3129397B2 (ja) * 1996-12-27 2001-01-29 日本電気株式会社 マイクロコンピュータ用エミュレーション装置
JPH10254738A (ja) * 1997-03-12 1998-09-25 Mitsubishi Electric Corp エミュレータ装置及びエミュレーション方法
DE19901193A1 (de) * 1999-01-14 2000-07-20 Siemens Ag Verfahren und Einrichtung zur Sendesignalüberwachung
US6370660B1 (en) * 1999-04-21 2002-04-09 Advanced Micro Devices, Inc. Apparatus and method for providing a wait for status change capability for a host computer system
US6654816B1 (en) * 2000-05-31 2003-11-25 Hewlett-Packard Development Company, L.P. Communication interface systems for locally analyzing computers
DE10030988A1 (de) * 2000-06-30 2002-01-10 Bosch Gmbh Robert Elektronisches System zur Entwicklung von Software und ein Verfahren zum Eingriff auf interne Daten der Software
GB0121990D0 (en) * 2001-09-11 2001-10-31 Beach Solutions Ltd Emulation system & method
US6691181B2 (en) * 2001-10-09 2004-02-10 Phillip M. Adams Programmatic time-gap defect detection apparatus and method
US7472207B2 (en) * 2001-10-09 2008-12-30 Aftg-Tg, L.L.C. Optimized-incrementing, time-gap defect detection apparatus and method
JP2004199334A (ja) * 2002-12-18 2004-07-15 Sanyo Electric Co Ltd マイクロコンピュータおよびその評価装置
JP2004199333A (ja) * 2002-12-18 2004-07-15 Sanyo Electric Co Ltd マイクロコンピュータおよびその評価装置
US7149933B2 (en) * 2003-08-07 2006-12-12 Arm Limited Data processing system trace bus
JP2005070949A (ja) * 2003-08-21 2005-03-17 Sanyo Electric Co Ltd プログラム処理装置
US7900065B2 (en) * 2004-06-04 2011-03-01 Broadcom Corporation Method and system for monitoring module power status in a communication device
US7346788B2 (en) * 2004-06-04 2008-03-18 Broadcom Corporation Method and system for monitoring module power information in a communication device
DE102005012715A1 (de) * 2005-03-19 2006-05-04 Audi Ag Steuereinrichtung für ein Personenbeförderungsmittel
CN103714190B (zh) * 2013-05-07 2015-03-25 深圳市汇春科技有限公司 简单高效的在线仿真方法及接口电路
CN110018965B (zh) * 2019-04-12 2022-05-10 广东虹勤通讯技术有限公司 一种bios单步调试控制方法、装置及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61126350U (ja) * 1985-01-21 1986-08-08
JPH04107746A (ja) * 1990-08-29 1992-04-09 Nec Ic Microcomput Syst Ltd マイクロコンピュータ

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4326266A (en) * 1979-10-16 1982-04-20 Burroughs Corporation Monitoring system for a modular digital data processor
US4539682A (en) * 1983-04-11 1985-09-03 The United States Of America As Represented By The Secretary Of The Army Method and apparatus for signaling on-line failure detection
JPS6120145A (ja) * 1984-07-07 1986-01-28 Iwatsu Electric Co Ltd マイクロプロセツサ動作解析装置
US4674089A (en) * 1985-04-16 1987-06-16 Intel Corporation In-circuit emulator
JPS63121934A (ja) * 1986-11-10 1988-05-26 Oki Electric Ind Co Ltd 評価用ワンチツプマイクロコンピユ−タ
US5280626A (en) * 1987-12-02 1994-01-18 Hitachi, Ltd. Multi-process emulator suitable for testing software under multi-process environments
JPH0731613B2 (ja) * 1988-07-16 1995-04-10 日本電気株式会社 診断制御装置
US4996688A (en) * 1988-09-19 1991-02-26 Unisys Corporation Fault capture/fault injection system
US5193177A (en) * 1988-11-26 1993-03-09 Motorola, Inc. Fault indicating microcomputer interface units
US5416919A (en) * 1989-07-19 1995-05-16 Sharp Kabushiki Kaisha Semiconductor integrated circuit with functional blocks capable of being individually tested externally
US5479649A (en) * 1992-05-01 1995-12-26 Advanced Micro Devices, Inc. Method and apparatus for forming a logical combination of signals from diagnostic nodes in an IC chip for passive observation at a dedicated diagnostic pin
US5313618A (en) * 1992-09-03 1994-05-17 Metalink Corp. Shared bus in-circuit emulator system and method
US5539901A (en) * 1993-09-30 1996-07-23 Intel Corporation Method and apparatus for system management mode support for in-circuit emulators
US5488688A (en) * 1994-03-30 1996-01-30 Motorola, Inc. Data processor with real-time diagnostic capability
US5537536A (en) * 1994-06-21 1996-07-16 Intel Corporation Apparatus and method for debugging electronic components through an in-circuit emulator
US5596716A (en) * 1995-03-01 1997-01-21 Unisys Corporation Method and apparatus for indicating the severity of a fault within a computer system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61126350U (ja) * 1985-01-21 1986-08-08
JPH04107746A (ja) * 1990-08-29 1992-04-09 Nec Ic Microcomput Syst Ltd マイクロコンピュータ

Also Published As

Publication number Publication date
US5870541A (en) 1999-02-09
DE19604251C2 (de) 1999-04-29
KR100233188B1 (ko) 1999-12-01
JP2845155B2 (ja) 1999-01-13
DE19604251A1 (de) 1996-08-08
KR960032186A (ko) 1996-09-17
TW332886B (en) 1998-06-01

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