JPH04107746A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04107746A JPH04107746A JP2227726A JP22772690A JPH04107746A JP H04107746 A JPH04107746 A JP H04107746A JP 2227726 A JP2227726 A JP 2227726A JP 22772690 A JP22772690 A JP 22772690A JP H04107746 A JPH04107746 A JP H04107746A
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 149
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 238000011156 evaluation Methods 0.000 description 10
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータに係り、特に各種の周辺
ハードウェアを内蔵したシングルチップ・マイクロコン
ピュータ上で実行されるプログラムを開発するためのプ
ログラム開発用チップに閃する。
ハードウェアを内蔵したシングルチップ・マイクロコン
ピュータ上で実行されるプログラムを開発するためのプ
ログラム開発用チップに閃する。
シングルチップ・マイクロコンピュータは、プログラム
の制御に基づいてデータ処理を行なうＣＰＵと周辺装置
とから構成されている。シングルチップ・マイクロコン
ピュータの応用分野は、シングルチップ・マイクロコン
ピュータが内蔵する周辺装置の種類と機能とにより、決
定される。このため、同一のＣＰＵを用い、周辺装置は
各応用分野に合ったものを組み合わせて、シングルチッ
プ・マイクロコンピュータの開発を行なうことが多い。
の制御に基づいてデータ処理を行なうＣＰＵと周辺装置
とから構成されている。シングルチップ・マイクロコン
ピュータの応用分野は、シングルチップ・マイクロコン
ピュータが内蔵する周辺装置の種類と機能とにより、決
定される。このため、同一のＣＰＵを用い、周辺装置は
各応用分野に合ったものを組み合わせて、シングルチッ
プ・マイクロコンピュータの開発を行なうことが多い。
−ｆｆｉに、シングルチップ・マイクロコンピュータ上
で動作するプログラムの開発は、シングルチップ・マイ
クロコンピュータと同一にプログラムが実行され、プロ
グラムのデバッグを容易に行なえるような機能をもつプ
ログラム開発支援ツール（以下ＩＥと記す）が用いられ
る。このＩＥ上で前記の機能を実現するために、シング
ルチップ・マイクロコンピュータの全機能と、１Ｅ用に
内部状態と出力する機能を合わせ持ったプログラム開発
用のシングルチップ・マイクロコンピュータく以下エバ
チップと記す）が用いられる。
で動作するプログラムの開発は、シングルチップ・マイ
クロコンピュータと同一にプログラムが実行され、プロ
グラムのデバッグを容易に行なえるような機能をもつプ
ログラム開発支援ツール（以下ＩＥと記す）が用いられ
る。このＩＥ上で前記の機能を実現するために、シング
ルチップ・マイクロコンピュータの全機能と、１Ｅ用に
内部状態と出力する機能を合わせ持ったプログラム開発
用のシングルチップ・マイクロコンピュータく以下エバ
チップと記す）が用いられる。
しかし、前述のようなシングルチップ・マイクロコンピ
ュータの開発は、同−ＣＰＵと各応用分野に合った周辺
装置とを組み合わせることが多く、シングルチップ・マ
イクロコンピュータを開発する度に、エバチップの開発
も行なうのは人的、経済的に負担が大きく、効率が悪い
。そのため、ＣＰＵと基本となる複数の周辺装置と、周
辺装置を１択する手段とを内蔵したエバチー／ブを開発
し、その他に各応用分野に合った周辺装置を組み合わせ
た外部周辺装置エバチ・・Ｉブを開発する。
ュータの開発は、同−ＣＰＵと各応用分野に合った周辺
装置とを組み合わせることが多く、シングルチップ・マ
イクロコンピュータを開発する度に、エバチップの開発
も行なうのは人的、経済的に負担が大きく、効率が悪い
。そのため、ＣＰＵと基本となる複数の周辺装置と、周
辺装置を１択する手段とを内蔵したエバチー／ブを開発
し、その他に各応用分野に合った周辺装置を組み合わせ
た外部周辺装置エバチ・・Ｉブを開発する。
そして、これら２つのエバチップに、それぞれＣＰＵと
外部周辺装置との間の転送を行なうための入出力手段を
設けることにより、各応用分野にあったシングルチップ
・マイクロコンピュータのエバチップの開発を行なって
いる。
外部周辺装置との間の転送を行なうための入出力手段を
設けることにより、各応用分野にあったシングルチップ
・マイクロコンピュータのエバチップの開発を行なって
いる。
従来の各応用分野に適するようにＣＰＵを内蔵したエバ
チップに外部に周辺装置を拡張したエバチップを接続し
たブロック図を、第４図に示す。
チップに外部に周辺装置を拡張したエバチップを接続し
たブロック図を、第４図に示す。
また、このブロック図で、ＣＰＵと周辺装置間のデータ
転送を動作させた時のＣＰＵを内蔵したエバチップ１８
と、外部周辺装置エバチップ間のデータ転送バスにタイ
ミング図を第５図に示す。
転送を動作させた時のＣＰＵを内蔵したエバチップ１８
と、外部周辺装置エバチップ間のデータ転送バスにタイ
ミング図を第５図に示す。
第４図において、本マイクロコンピュータは、ＣＰＵ内
蔵エバチップ１８と、周辺装置の拡張エバチップ（外部
周辺エバチップ）１７と、両者間に接続されたＣＰＵ−
外部周辺装置データ転送用バス（ＦＡＤ）１３と、外部
周辺装置用読み出し制御信号（ＦＲＤ）１４のラインと
、外部周辺装置用書き込み信号（ＦＷＲ，）１５のライ
ンと、外部周辺装置アドレスラッチタイミング信号（Ｆ
ＡＳＴＶ）１６のラインとを備えている。ここで、エバ
チップ１８は、ＣＰＵＩと、第１の周辺装置（ＳＦＲＡ
）２と、第２の周辺装置（ＳＦＲＢ）３と、外部周辺エ
バチップとのインターフェイス回路（ＳＦＷＩＦ）４と
、ＣＰＵ−周辺装置間データ転送用バスＳＦＲバスラと
、周辺装置読み出し制御信号（ＳＦＲＲＤ）６のライン
と、周辺装置書き込み制御信号（ＳＦＲＷＲ）７のライ
ンと、周辺装置アドレスラッチタイミング（ＳＦＲＡＳ
ＴＶ）８のラインと、周辺選択信号９，１０のラインと
、周辺装置選択判別信号１１．１２のラインとを備えて
いる。
蔵エバチップ１８と、周辺装置の拡張エバチップ（外部
周辺エバチップ）１７と、両者間に接続されたＣＰＵ−
外部周辺装置データ転送用バス（ＦＡＤ）１３と、外部
周辺装置用読み出し制御信号（ＦＲＤ）１４のラインと
、外部周辺装置用書き込み信号（ＦＷＲ，）１５のライ
ンと、外部周辺装置アドレスラッチタイミング信号（Ｆ
ＡＳＴＶ）１６のラインとを備えている。ここで、エバ
チップ１８は、ＣＰＵＩと、第１の周辺装置（ＳＦＲＡ
）２と、第２の周辺装置（ＳＦＲＢ）３と、外部周辺エ
バチップとのインターフェイス回路（ＳＦＷＩＦ）４と
、ＣＰＵ−周辺装置間データ転送用バスＳＦＲバスラと
、周辺装置読み出し制御信号（ＳＦＲＲＤ）６のライン
と、周辺装置書き込み制御信号（ＳＦＲＷＲ）７のライ
ンと、周辺装置アドレスラッチタイミング（ＳＦＲＡＳ
ＴＶ）８のラインと、周辺選択信号９，１０のラインと
、周辺装置選択判別信号１１．１２のラインとを備えて
いる。
ＣＰＵと外部周辺装置間のデータ転送用バスは、第４図
のインターフェイス回路４で、外部周辺装置を選択した
時は外部周辺装置のアドレス及びデータの転送用に使用
される（第５回動作■の状態）。しかし、周辺選択装置
で外部周辺装置を選択しない時は、使用されていない（
第５図動乍■、■の状態）。また、ＣＰＵを内蔵したエ
バチップ１８単木で用いられる時は、ＣＰＵ外謬外辺周
辺装置間−タ転送用バスは、全く使用されていない０以
上により、ＣＰ［Ｊを内蔵したエバチップ１８において
、ＣＰＵと外部周辺装置間のデータ転送用入出力端子は
効率よく用いられていないという欠点がある。
のインターフェイス回路４で、外部周辺装置を選択した
時は外部周辺装置のアドレス及びデータの転送用に使用
される（第５回動作■の状態）。しかし、周辺選択装置
で外部周辺装置を選択しない時は、使用されていない（
第５図動乍■、■の状態）。また、ＣＰＵを内蔵したエ
バチップ１８単木で用いられる時は、ＣＰＵ外謬外辺周
辺装置間−タ転送用バスは、全く使用されていない０以
上により、ＣＰ［Ｊを内蔵したエバチップ１８において
、ＣＰＵと外部周辺装置間のデータ転送用入出力端子は
効率よく用いられていないという欠点がある。
本発明の目的は、前記欠点を解決し、ＣＰＵと外部周辺
装置との間のデータ転送用入出力を効率よく使用するよ
うにしたマイクロコンピュータを提供することにある。
装置との間のデータ転送用入出力を効率よく使用するよ
うにしたマイクロコンピュータを提供することにある。
本発明の構成は、ＣＰＵと複数の周辺装置とを単一半導
体基板上に集積したシングルチップのマイクロコンピュ
ータにおいて、前記ＣＰＵによる周辺装置へのデータの
書き込み読み出しを、周辺装置選択判別信号の値に応じ
て、前記複数の周辺装置かまたは前記シングルチップの
マイクロコンピュータ外部の周辺装置かを選択判断する
周辺装置選択手段と、前記ＣＰＵと前記複数の周辺装置
との間でデータ転送を行なう手段と、前記周辺装置選択
手段より出力される選択判別信号により前記ＣＰＵ内ま
たは前記複数の周辺装置内の機能の動作状態を示すデー
タかまたは前記データ転送を行なう手段の転送データか
を選択するデータ選択手段と、前記データ選択手段によ
り選択されたデータの外部へのデータ転送及び前記シン
グルチップ・マイクロコンピュータ外部の周辺装置から
前記ＣＰＵへのデータ転送を行なう入出力手段とを備え
たことを特徴とする 〔実施例〕 次に図面を参照しながら本発明を説明する。
体基板上に集積したシングルチップのマイクロコンピュ
ータにおいて、前記ＣＰＵによる周辺装置へのデータの
書き込み読み出しを、周辺装置選択判別信号の値に応じ
て、前記複数の周辺装置かまたは前記シングルチップの
マイクロコンピュータ外部の周辺装置かを選択判断する
周辺装置選択手段と、前記ＣＰＵと前記複数の周辺装置
との間でデータ転送を行なう手段と、前記周辺装置選択
手段より出力される選択判別信号により前記ＣＰＵ内ま
たは前記複数の周辺装置内の機能の動作状態を示すデー
タかまたは前記データ転送を行なう手段の転送データか
を選択するデータ選択手段と、前記データ選択手段によ
り選択されたデータの外部へのデータ転送及び前記シン
グルチップ・マイクロコンピュータ外部の周辺装置から
前記ＣＰＵへのデータ転送を行なう入出力手段とを備え
たことを特徴とする 〔実施例〕 次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例のマイクロコンピュータを示
すブロック図である。
すブロック図である。
第１図において、本実施例のマイクロコンピュータは、
ＣＰＵを内蔵したエバチップ３６と、周辺装置の拡張用
エバチップ（外部周辺エバチップ）３７と、ハス内容を
表示するモニタ４２と、ＣＰＵ−外部周辺装置間データ
転送及びエバチ・７ブ内機能のｅ生状態データモニタ用
バス（ＦＡＤバス）４１と、外部周辺装置読み出し制御
信号（Ｆ ＲＤ ） ４．３のラインと、外部周辺装置
書き込み制御信号（ＦＷＲ）４４のラインと、外部周辺
装置アドレスラッチタイミング信号（ＦＡＳＴＶ）４５
のラインとを備えている。ここで、エバチップ３６は、
ＣＰＵ２０と、第１の周辺装置（ＳＦＲＡ＞２１と、第
２の周辺装置５ＦＲＢ２２と、周辺装置選択判別装置（
ＳＦＲＪＤＧ）２３と、出力データ選択回路（ＤＡＴＡ
ＳＥＬ）２４と、外部周辺エバチップとのインターフェ
イス回路（ＳＦＲＩＦ）２５と、ＣＰＵ−周辺装置間デ
ータ転送バス２６とを備えている。さらに、周辺選択信
号２７．２８と、５ＦＲＢ内カウンタ値２９と、周辺装
置読み出しｖＩ街倍信号ＳＦＲＲＤ）３０と、周辺装置
書き込み制御信号（ＳＦＲＷＲ）３１と、周辺装置アド
レスラッチタイミング信号（ＳＦＲＡＳＴＶ）３２と、
周辺装置選択判別信号３３．３４と、出力Ｍｇｉ信号３
５と、外部５ＦＲＲＷコントロ一ル信号３８と、外部Ｓ
ＦＲアクセス信号３つと、出力データ４０とを、それぞ
れ送受するラインが設けられている。
ＣＰＵを内蔵したエバチップ３６と、周辺装置の拡張用
エバチップ（外部周辺エバチップ）３７と、ハス内容を
表示するモニタ４２と、ＣＰＵ−外部周辺装置間データ
転送及びエバチ・７ブ内機能のｅ生状態データモニタ用
バス（ＦＡＤバス）４１と、外部周辺装置読み出し制御
信号（Ｆ ＲＤ ） ４．３のラインと、外部周辺装置
書き込み制御信号（ＦＷＲ）４４のラインと、外部周辺
装置アドレスラッチタイミング信号（ＦＡＳＴＶ）４５
のラインとを備えている。ここで、エバチップ３６は、
ＣＰＵ２０と、第１の周辺装置（ＳＦＲＡ＞２１と、第
２の周辺装置５ＦＲＢ２２と、周辺装置選択判別装置（
ＳＦＲＪＤＧ）２３と、出力データ選択回路（ＤＡＴＡ
ＳＥＬ）２４と、外部周辺エバチップとのインターフェ
イス回路（ＳＦＲＩＦ）２５と、ＣＰＵ−周辺装置間デ
ータ転送バス２６とを備えている。さらに、周辺選択信
号２７．２８と、５ＦＲＢ内カウンタ値２９と、周辺装
置読み出しｖＩ街倍信号ＳＦＲＲＤ）３０と、周辺装置
書き込み制御信号（ＳＦＲＷＲ）３１と、周辺装置アド
レスラッチタイミング信号（ＳＦＲＡＳＴＶ）３２と、
周辺装置選択判別信号３３．３４と、出力Ｍｇｉ信号３
５と、外部５ＦＲＲＷコントロ一ル信号３８と、外部Ｓ
ＦＲアクセス信号３つと、出力データ４０とを、それぞ
れ送受するラインが設けられている。
本実施例のマイクロコンピュータは、ＣＰＵと複数の周
辺装置とを単一半導体基板上に集積しており、複数の周
辺装置が出力する周辺装置選択判別信号の値に応じてＣ
ＰＵによる周辺装置への書き込み、読み出し先をシング
ルチップ・マイクロコンピュータ内部の周辺装置か外部
の周辺装置か選択判断し、選択判別信号を出力する周辺
装置選択手段を有し、ＣＰＵとシングルチッ・プ・マイ
クロコンピュータ内部の周辺装置間でデータ転送を行な
う手段を有し、前述の周辺装置選択手段より出力される
選択判別信号によって、ＣＰＵ内の又は、複数の周辺装
置内の機能の動作状態のデータと前述のデータ転送を行
なう手段の転送データを選択するデータ選択手段を有し
、そのデータ選択手段により選択されたデータの外部へ
のデータ転送と、シングルチップ・マイクロコンピュー
タ外部の周辺装置から前記ＣＰＵヘデータ転送を行なう
入出力手段を有している。
辺装置とを単一半導体基板上に集積しており、複数の周
辺装置が出力する周辺装置選択判別信号の値に応じてＣ
ＰＵによる周辺装置への書き込み、読み出し先をシング
ルチップ・マイクロコンピュータ内部の周辺装置か外部
の周辺装置か選択判断し、選択判別信号を出力する周辺
装置選択手段を有し、ＣＰＵとシングルチッ・プ・マイ
クロコンピュータ内部の周辺装置間でデータ転送を行な
う手段を有し、前述の周辺装置選択手段より出力される
選択判別信号によって、ＣＰＵ内の又は、複数の周辺装
置内の機能の動作状態のデータと前述のデータ転送を行
なう手段の転送データを選択するデータ選択手段を有し
、そのデータ選択手段により選択されたデータの外部へ
のデータ転送と、シングルチップ・マイクロコンピュー
タ外部の周辺装置から前記ＣＰＵヘデータ転送を行なう
入出力手段を有している。
第１図において、ＣＰＵ２０を内蔵したエバチップ３６
と外部に周辺装置を拡張したエバチップを接続した実施
例を示す、また、第２図に、第１図の構成でＣＰＵから
周辺装置をアクセスした時のＣＰＵから外部周辺装置を
アクセスした時のデータ転送バスのタイミング図を示す
。
と外部に周辺装置を拡張したエバチップを接続した実施
例を示す、また、第２図に、第１図の構成でＣＰＵから
周辺装置をアクセスした時のＣＰＵから外部周辺装置を
アクセスした時のデータ転送バスのタイミング図を示す
。
第１図に示すエバチップ３６は、ＣＰＵ２０゜複数の周
辺装置のうちの第１の周辺装置２１．第２の周辺装置２
２１周辺装置選択手段である周辺装置選択判別装置２３
．データ選択手段である出力データ選択装置２４．入出
力手段である外部５ＦＲＢとのインターフェース回路２
５．の６つでブロック構成されており、ＣＰＵ２０，５
ＦＲＡ２１．５ＦＲＢ２２．ＤＡＴＡＳＥＬ２４，５Ｆ
ＲＩＦ２５は、ＣＰＵと複数の周辺装置間のデータ転送
手段であるＳＦＲバス２６と接続されている。外部５Ｆ
Ｒ３１は、エバチップ３６の外部に拡張された周辺装置
のみのエバチップである。
辺装置のうちの第１の周辺装置２１．第２の周辺装置２
２１周辺装置選択手段である周辺装置選択判別装置２３
．データ選択手段である出力データ選択装置２４．入出
力手段である外部５ＦＲＢとのインターフェース回路２
５．の６つでブロック構成されており、ＣＰＵ２０，５
ＦＲＡ２１．５ＦＲＢ２２．ＤＡＴＡＳＥＬ２４，５Ｆ
ＲＩＦ２５は、ＣＰＵと複数の周辺装置間のデータ転送
手段であるＳＦＲバス２６と接続されている。外部５Ｆ
Ｒ３１は、エバチップ３６の外部に拡張された周辺装置
のみのエバチップである。
ＣＰ ＬＴ ２０は、プログラムに基づいて処理を行な
い ＣＰＵ２０から周辺装置をアクセスする時に、５Ｆ
ＲＡＳＴＶ３２，５ＦＲＲＤ３０．５ＦＲＷＲ３Ｌ、の
各信号を出力する。ＳＦＲ，ＡＳＴｙ３２は、周辺装置
がアドレス情報をう・ソチする時のラッチタイミングを
指定する信号であり、５ＦＲＲＤ３０，５ＦＲＷＲ３１
は、そｈぞれ周辺装置の読み出し１Ｍき込み制卿信号で
ある。５ＦＲＡ２１と５ＦＲＢ２２とは、Ａ／Ｄコンバ
ータやタイマカウンタ等の周辺装置である。５ＦＲＡ２
１と５ＦＲＢ２２とは、ＳＦＲバス２６につながるレジ
スタを持ち、それぞれに固有のアドレスを持っている。
い ＣＰＵ２０から周辺装置をアクセスする時に、５Ｆ
ＲＡＳＴＶ３２，５ＦＲＲＤ３０．５ＦＲＷＲ３Ｌ、の
各信号を出力する。ＳＦＲ，ＡＳＴｙ３２は、周辺装置
がアドレス情報をう・ソチする時のラッチタイミングを
指定する信号であり、５ＦＲＲＤ３０，５ＦＲＷＲ３１
は、そｈぞれ周辺装置の読み出し１Ｍき込み制卿信号で
ある。５ＦＲＡ２１と５ＦＲＢ２２とは、Ａ／Ｄコンバ
ータやタイマカウンタ等の周辺装置である。５ＦＲＡ２
１と５ＦＲＢ２２とは、ＳＦＲバス２６につながるレジ
スタを持ち、それぞれに固有のアドレスを持っている。
これらのレジスタはエバチップ３６の外部から入力の周
辺選択信号２７．２８によって、使用されるか否かが決
定される。周辺選択信号２７．２８で選択されている状
態の時、これらのレジスタは５ＦＲＡＳＴＶ３２信号が
アクティブになると、ＳＦＲバス２６の値と、自身のも
つ固有のアドレスを比較し、一致した時、５ＦＰＲＤ信
号３０又は５ＦＲＷＲ信号３１によって、ＳＦＲハス２
６ヘレジスタの値を読み出したり。
辺選択信号２７．２８によって、使用されるか否かが決
定される。周辺選択信号２７．２８で選択されている状
態の時、これらのレジスタは５ＦＲＡＳＴＶ３２信号が
アクティブになると、ＳＦＲバス２６の値と、自身のも
つ固有のアドレスを比較し、一致した時、５ＦＰＲＤ信
号３０又は５ＦＲＷＲ信号３１によって、ＳＦＲハス２
６ヘレジスタの値を読み出したり。
ＳＦＲバス２６の値を書き込んたりする。また同時に、
５ＦＲＡ２１，５ＦＲＢ２２は、その内にある選択判別
回路により、現在自身がＣＰＵがらの、又はＣＰＵへの
データ転送先に選択されたことを示す信号（周辺装置選
択判別をする信号）である。ＳＦＲセレクト信号３３．
３４を出力する。５ＦＲＪＤ０２３は、ＣＰＵ２０から
アクセスする周辺装置がエバチップ３６内の５ＦＲＡ２
１．５ＦＲＢ２２か、又は外部５ＦＲ３７なのか、また
はＣＰＵ２０から周辺装置はアクセスしないかを判断す
る回路である。第３図に、５ＦＲＪＤＧ２３の回路を示
す、５ＦＲＲＤ３０信号。
５ＦＲＡ２１，５ＦＲＢ２２は、その内にある選択判別
回路により、現在自身がＣＰＵがらの、又はＣＰＵへの
データ転送先に選択されたことを示す信号（周辺装置選
択判別をする信号）である。ＳＦＲセレクト信号３３．
３４を出力する。５ＦＲＪＤ０２３は、ＣＰＵ２０から
アクセスする周辺装置がエバチップ３６内の５ＦＲＡ２
１．５ＦＲＢ２２か、又は外部５ＦＲ３７なのか、また
はＣＰＵ２０から周辺装置はアクセスしないかを判断す
る回路である。第３図に、５ＦＲＪＤＧ２３の回路を示
す、５ＦＲＲＤ３０信号。
５ＦＲＷＲ３１信号、５ＦＲＡＳＴＶ３２信号をＯＲＬ
、ＣＰＵ２０から周辺装置アクセスする信号を作成する
。また同時に５ＦＲＡ２１，５ＦＲＢ２２から出力のＳ
ＦＲセレクト信号３３．３４をＮ０ＲＬ、エバチップ３
６内の周辺装置がＣＰＵ２０からアクセスされていない
信号外部５ＦＲＲＷコントロ一ル信号２６を作成する。
、ＣＰＵ２０から周辺装置アクセスする信号を作成する
。また同時に５ＦＲＡ２１，５ＦＲＢ２２から出力のＳ
ＦＲセレクト信号３３．３４をＮ０ＲＬ、エバチップ３
６内の周辺装置がＣＰＵ２０からアクセスされていない
信号外部５ＦＲＲＷコントロ一ル信号２６を作成する。
そして、前述の周辺装置アクセス信号とＡ Ｎ Ｄ Ｉ
、て、外部ＳＦＲアクセス信号３つを作成する。また、
エバチップ３６内の周辺装置がＣＰＵ２０からアクセス
されていない信号外部５ＦＲＲＷコントロ一ル信号２６
と５ＦＲＲＤ３０信号とをＮＡＮＤＬ、外部５ＦＲ３７
をリードする時のみ“０”となる出力υＩｆｌｆ信号３
５を作成する。第１図のＤＡＴＡＳＥＬ２４は、ＣＰＵ
２０からの周辺装置のアクセス状態よりＳＦＲバス２６
のデータか、５ＦＲＢ２２内の１つの機能であるカウン
タの動作状態を示すデータであるカウンタ値を選択する
装置である。５ＦＲＪＤＧ２３より出力される外部ＳＦ
Ｒアクセス信号３９が“１”の時、ＳＦＲバス２６を選
択し、“０”の時５ＦＲＢ２２のカウンタ値を選択する
。５ＦＲＩＦ２５は、エバチップ３６のＣＰＵ２０から
外部５ＦＲ３７をアクセスする時のインターフェイス回
路である。エバチ・ツブ３６の外部５ＦＲ３７どのデー
タ転送用バスの端子の状態は外部５ＦＲ３７からデータ
を読み出す時のみ入力モードになりそれ以外は出力モー
ドになる。Ｓ Ｐ ＲＪ Ｄ Ｇ ２３より出力の外部
ＳＦＲをリードする時のみ“０”となる出力制障信号３
５を用い、入出力の制障を行なう。また、５ＦＲＲＤ３
０信号、５ＦＲＷＲ３Ｌ信号、５ＦＲＡＳＴＶ３２信号
を５ＦＲＪＤＧ２３より出力の内部周辺装置をアクセス
しない時に“１”となる外部５ＦＲＲＷコントロ一ル信
号２６で制臀することにより、外部５ＦＲ３７用のアド
レス情報をラッチするタイミング指定信号、リード制御
用信号、ライト制御用信号、ＦＡＳＴＶ４５．ＦＲＤ４
３゜ＦＷＲ４４を出力する。
、て、外部ＳＦＲアクセス信号３つを作成する。また、
エバチップ３６内の周辺装置がＣＰＵ２０からアクセス
されていない信号外部５ＦＲＲＷコントロ一ル信号２６
と５ＦＲＲＤ３０信号とをＮＡＮＤＬ、外部５ＦＲ３７
をリードする時のみ“０”となる出力υＩｆｌｆ信号３
５を作成する。第１図のＤＡＴＡＳＥＬ２４は、ＣＰＵ
２０からの周辺装置のアクセス状態よりＳＦＲバス２６
のデータか、５ＦＲＢ２２内の１つの機能であるカウン
タの動作状態を示すデータであるカウンタ値を選択する
装置である。５ＦＲＪＤＧ２３より出力される外部ＳＦ
Ｒアクセス信号３９が“１”の時、ＳＦＲバス２６を選
択し、“０”の時５ＦＲＢ２２のカウンタ値を選択する
。５ＦＲＩＦ２５は、エバチップ３６のＣＰＵ２０から
外部５ＦＲ３７をアクセスする時のインターフェイス回
路である。エバチ・ツブ３６の外部５ＦＲ３７どのデー
タ転送用バスの端子の状態は外部５ＦＲ３７からデータ
を読み出す時のみ入力モードになりそれ以外は出力モー
ドになる。Ｓ Ｐ ＲＪ Ｄ Ｇ ２３より出力の外部
ＳＦＲをリードする時のみ“０”となる出力制障信号３
５を用い、入出力の制障を行なう。また、５ＦＲＲＤ３
０信号、５ＦＲＷＲ３Ｌ信号、５ＦＲＡＳＴＶ３２信号
を５ＦＲＪＤＧ２３より出力の内部周辺装置をアクセス
しない時に“１”となる外部５ＦＲＲＷコントロ一ル信
号２６で制臀することにより、外部５ＦＲ３７用のアド
レス情報をラッチするタイミング指定信号、リード制御
用信号、ライト制御用信号、ＦＡＳＴＶ４５．ＦＲＤ４
３゜ＦＷＲ４４を出力する。
第３図は第１図の周辺装置選択判別装置（ＳＦＲＪＤＧ
）２Ｂの具体的な論理回路図である。
）２Ｂの具体的な論理回路図である。
第３図において、２人力ＮＯＲゲート５０と、３人力Ｏ
Ｒゲート５１と、２人力ＮＡＮＤゲート５０．２人力Ａ
ＮＤゲート５３とを備えている。ここでＯＲゲート５１
の出力は、周辺装置アクセス信号となる。
Ｒゲート５１と、２人力ＮＡＮＤゲート５０．２人力Ａ
ＮＤゲート５３とを備えている。ここでＯＲゲート５１
の出力は、周辺装置アクセス信号となる。
以上述べてきたように、ＣＰＵを内蔵したエバチップに
おいて、ＣＰＵがエバチップ内部の周辺装置をアクセス
していることを示す信号（第１図のＳＦＲセレクト信号
３３．３４）及びＣＰＵが周辺装置をアクセスしている
ことを示す信号（第１図５ＦＲＲＤ３０信号、５ＦＲＷ
Ｒ３１信号５ＦＲＡＳＴＶ３２信号）により、ＣＰＵが
外部周辺装置をアクセスしていることを示す信号（第１
図の外部ＳＦＲアクセス信号３つ）を作成できる。この
信号によって、外部周辺装置転送データの他に、エバチ
ップ内部の装置動作状態のデータを選択可能となり（第
１図のＤＡＴＡＳＥＬ２５の機能）、今までＣＰＵと外
部周辺装置との閉のデータ転送のみに使用されていた入
出力端子を、エバチップ内部の装置の動作状態のデータ
を出力することに使用することをも可能にしく第２図の
動作状態■、■）、不透明のエバチップ内の動作状態を
ＣＰＵ−外部ＳＦＲデータ転送用バス（第１図のＦＡＤ
４１）に接続されたモニタ（第１図のモニター４２）を
通して知ることが可能となる。
おいて、ＣＰＵがエバチップ内部の周辺装置をアクセス
していることを示す信号（第１図のＳＦＲセレクト信号
３３．３４）及びＣＰＵが周辺装置をアクセスしている
ことを示す信号（第１図５ＦＲＲＤ３０信号、５ＦＲＷ
Ｒ３１信号５ＦＲＡＳＴＶ３２信号）により、ＣＰＵが
外部周辺装置をアクセスしていることを示す信号（第１
図の外部ＳＦＲアクセス信号３つ）を作成できる。この
信号によって、外部周辺装置転送データの他に、エバチ
ップ内部の装置動作状態のデータを選択可能となり（第
１図のＤＡＴＡＳＥＬ２５の機能）、今までＣＰＵと外
部周辺装置との閉のデータ転送のみに使用されていた入
出力端子を、エバチップ内部の装置の動作状態のデータ
を出力することに使用することをも可能にしく第２図の
動作状態■、■）、不透明のエバチップ内の動作状態を
ＣＰＵ−外部ＳＦＲデータ転送用バス（第１図のＦＡＤ
４１）に接続されたモニタ（第１図のモニター４２）を
通して知ることが可能となる。
以上、本実施例は、エバチップ内の装置の動作状態のデ
ータをカウンタの例をとって述べたが、ＡＤコンバータ
、シリアル・パラレル変換の動作状態、またはその制御
信号や、メモリ装置の保持データ等も出力することが可
能である。
ータをカウンタの例をとって述べたが、ＡＤコンバータ
、シリアル・パラレル変換の動作状態、またはその制御
信号や、メモリ装置の保持データ等も出力することが可
能である。
以上説明したように、本発明は、データ転送のみに使用
されていた入出力端子分、内部の動作状態のデータを出
力するのにも使用されるという効果がある。
されていた入出力端子分、内部の動作状態のデータを出
力するのにも使用されるという効果がある。
第１図は本発明の一実施例のＣＰＵ内蔵のエバチップと
外部に周辺装置を拡張させた周辺装置エバチップとを接
続したマイクロコンピュータのブロック図、第２図は第
１図の構成で周辺装置をアクセスした時のタイミング図
、第３図は第１図の判別装置の論理百路図、第４図は従
来のＣＰＵ内蔵のエバチップと外部に周辺装置を拡張さ
せた周辺装置エバチップとを接続したブロック図、第５
図は第４図の構成で周辺装置をアクセスした時のタイミ
ング図である。 ３６．１８・−・ｃｐｕｐ内蔵したエバチップ、３７１
７・・・周辺装置の拡張用エバチップ（外部周辺エバチ
ップ）、４２・−・バス内容を表示するモニター、２０
，１・・・ＣＰＵ、２１−第１の周辺装置（ＳＦＲＡ）
、２２・・−第２の周辺装置（ＳＦＲＢ）、２３・・・
周辺装置選択判別装置（ＳＦＲＪＤＧ）、２４・・・出
力データ選択回路（ＤＡＴＡＳＥＬ）、２５・・・外部
周辺エバチップとのインターフェイス回路（ＳＦＲＩＦ
）、２６・・・ＣＰＵ−周辺装置間データ転送バス、２
７．２８・・・周辺選択信号、２９・・−５ＦＲＢ内カ
ウンタ値、３０・・・周辺装置読み出し制御信号（ＳＰ
ＲＲＤ）＋ ３１・・・周辺装置書き込み制御信号（Ｓ
ＦＲＷＲ） 、３２・・・周辺装置アドレスラッチタイ
ミング信号（ＳＦＲＡＳＴＶ）、３３．３４・・・周辺
装置選択判別信号、３５・・・出力制御信号、３８・・
・外部５ＦＲＲＷコントロ一ル信号、３９・−外部ＳＦ
Ｒアクセス信号、４０・・−出力データ、４３・・−外
部周辺装置読み出し制御信号（ＦＲＤ）−４４・・・外
部周辺装置書き込み、ｖＩ御傷信号ＦＷＲ） 、４５・
・・外部周辺装置アドレスラッチタイミング信号（ＦＡ
ＳＴＶ） 、４ Ｌ・・・ＣＰＵ−外部周辺装置間デー
タ転送及びエバチップ内機能の動作状態データモニタ用
バス（ＦＡＤバス） ２・・・第１の周辺装置（ＳＦＲ
Ａ）、３・・・第２の周辺装置（ＳＦＲＢ）、４・−・
外部周辺エバチップとのインターフェイス回路（ＳＦＲ
ＩＦ）、５・−・ＣＰＵ−周辺装置間データ転送用バス
（ＳＦＲバス）、６・・・周辺装置読み出しｉｉｌＩｍ
信号（ＳＦＲＲＤ）、７・・・周辺装置書き込みｗ４御
信号（ＳＦＲＷＲ＞、８−・・周辺装置アドレスラッチ
タイミング（ＳＦＲＡＳＴＶ）−９，１０・−・周辺選
択信号、１１．１２・・・周辺装置選択判別信号、１３
・−・ＣＰＵ−外部周辺装置間データ転送用バス（ＦＡ
Ｄ）＝ １４・・−外部周辺装置用読み出し制御信号（
ＦＲＤ）、１５・・・外部周辺装置用書き込み信号（Ｆ
ＷＲＩ、１６・・・外部周辺装置アドレスラッチタイミ
ング信号（ＦＡＳＴＶ） 。
外部に周辺装置を拡張させた周辺装置エバチップとを接
続したマイクロコンピュータのブロック図、第２図は第
１図の構成で周辺装置をアクセスした時のタイミング図
、第３図は第１図の判別装置の論理百路図、第４図は従
来のＣＰＵ内蔵のエバチップと外部に周辺装置を拡張さ
せた周辺装置エバチップとを接続したブロック図、第５
図は第４図の構成で周辺装置をアクセスした時のタイミ
ング図である。 ３６．１８・−・ｃｐｕｐ内蔵したエバチップ、３７１
７・・・周辺装置の拡張用エバチップ（外部周辺エバチ
ップ）、４２・−・バス内容を表示するモニター、２０
，１・・・ＣＰＵ、２１−第１の周辺装置（ＳＦＲＡ）
、２２・・−第２の周辺装置（ＳＦＲＢ）、２３・・・
周辺装置選択判別装置（ＳＦＲＪＤＧ）、２４・・・出
力データ選択回路（ＤＡＴＡＳＥＬ）、２５・・・外部
周辺エバチップとのインターフェイス回路（ＳＦＲＩＦ
）、２６・・・ＣＰＵ−周辺装置間データ転送バス、２
７．２８・・・周辺選択信号、２９・・−５ＦＲＢ内カ
ウンタ値、３０・・・周辺装置読み出し制御信号（ＳＰ
ＲＲＤ）＋ ３１・・・周辺装置書き込み制御信号（Ｓ
ＦＲＷＲ） 、３２・・・周辺装置アドレスラッチタイ
ミング信号（ＳＦＲＡＳＴＶ）、３３．３４・・・周辺
装置選択判別信号、３５・・・出力制御信号、３８・・
・外部５ＦＲＲＷコントロ一ル信号、３９・−外部ＳＦ
Ｒアクセス信号、４０・・−出力データ、４３・・−外
部周辺装置読み出し制御信号（ＦＲＤ）−４４・・・外
部周辺装置書き込み、ｖＩ御傷信号ＦＷＲ） 、４５・
・・外部周辺装置アドレスラッチタイミング信号（ＦＡ
ＳＴＶ） 、４ Ｌ・・・ＣＰＵ−外部周辺装置間デー
タ転送及びエバチップ内機能の動作状態データモニタ用
バス（ＦＡＤバス） ２・・・第１の周辺装置（ＳＦＲ
Ａ）、３・・・第２の周辺装置（ＳＦＲＢ）、４・−・
外部周辺エバチップとのインターフェイス回路（ＳＦＲ
ＩＦ）、５・−・ＣＰＵ−周辺装置間データ転送用バス
（ＳＦＲバス）、６・・・周辺装置読み出しｉｉｌＩｍ
信号（ＳＦＲＲＤ）、７・・・周辺装置書き込みｗ４御
信号（ＳＦＲＷＲ＞、８−・・周辺装置アドレスラッチ
タイミング（ＳＦＲＡＳＴＶ）−９，１０・−・周辺選
択信号、１１．１２・・・周辺装置選択判別信号、１３
・−・ＣＰＵ−外部周辺装置間データ転送用バス（ＦＡ
Ｄ）＝ １４・・−外部周辺装置用読み出し制御信号（
ＦＲＤ）、１５・・・外部周辺装置用書き込み信号（Ｆ
ＷＲＩ、１６・・・外部周辺装置アドレスラッチタイミ
ング信号（ＦＡＳＴＶ） 。
Claims (1)
- ＣＰＵと複数の周辺装置とを単一半導体基板上に集積し
たシングルチップのマイクロコンピュータにおいて、前
記ＣＰＵによる周辺装置へのデータの書き込み読み出し
を、周辺装置選択判別信号の値に応じて、前記複数の周
辺装置かまたは前記シングルチップのマイクロコンピュ
ータ外部の周辺装置かを選択判断する周辺装置選択手段
と、前記ＣＰＵと前記複数の周辺装置との間でデータ転
送を行なう手段と、前記周辺装置選択手段より出力され
る選択判別信号により前記ＣＰＵ内または前記複数の周
辺装置内の機能の動作状態を示すデータかまたは前記デ
ータ転送を行なう手段の転送データかを選択するデータ
選択手段と、前記データ選択手段により選択されたデー
タの外部へのデータ転送及び前記シングルチップ・マイ
クロコンピュータ外部の周辺装置から前記ＣＰＵへのデ
ータ転送を行なう入出力手段とを備えたことを特徴とす
るマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227726A JPH04107746A (ja) | 1990-08-29 | 1990-08-29 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227726A JPH04107746A (ja) | 1990-08-29 | 1990-08-29 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04107746A true JPH04107746A (ja) | 1992-04-09 |
Family
ID=16865398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227726A Pending JPH04107746A (ja) | 1990-08-29 | 1990-08-29 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04107746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
| JPH08212100A (ja) * | 1995-02-07 | 1996-08-20 | Nec Corp | シングルチップマイクロコンピュータのエミュレーションチップ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583054A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | シングルチツプマイクロコンピユ−タ |
-
1990
- 1990-08-29 JP JP2227726A patent/JPH04107746A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583054A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | シングルチツプマイクロコンピユ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
| JPH08212100A (ja) * | 1995-02-07 | 1996-08-20 | Nec Corp | シングルチップマイクロコンピュータのエミュレーションチップ |
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