JPH0743429A - 物理アドレス変換回路 - Google Patents
物理アドレス変換回路Info
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- JPH0743429A JPH0743429A JP5205793A JP20579393A JPH0743429A JP H0743429 A JPH0743429 A JP H0743429A JP 5205793 A JP5205793 A JP 5205793A JP 20579393 A JP20579393 A JP 20579393A JP H0743429 A JPH0743429 A JP H0743429A
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Abstract
(57)【要約】
【目的】 変換メモリを使用せず、ハードウェアでカウ
ンタの発生するアドレスを変換して、不良解析メモリの
論理イメージを物理イメージに変換する変換回路を提供
する。 【構成】 アドレス変換回路１１は、カウンタ１の出力
を入力とし、不良解析メモリ７のセル配置をアドレスビ
ットで表す論理式により設定される任意のビットを選択
するセレクタ２と、セレクタ２の出力とレジスタ３の出
力を入力してセレクタ２のデータを反転するＥＯＲ回路
４と、カウンタ１の出力とＥＯＲ回路４の出力を入力と
してＥＯＲするＥＯＲ回路５と、ＥＯＲ回路５の出力を
入力とし、データＸ・Ｙ・Ｐを出力するセレクタ６を備
え、不良解析メモリ７はアドレス変換回路１１の出力の
データＸ・Ｙで特定されたアドレスの不良データを出力
し、セレクタ８は不良解析メモリ７の出力とアドレス変
換回路１１の出力のデータＰで特定されたデータを選択
してＣＰＵ９に出力し、不良データが論理イメージで格
納された不良解析メモリ７のデータを物理イメージに変
換してＣＰＵ９に出力する。
ンタの発生するアドレスを変換して、不良解析メモリの
論理イメージを物理イメージに変換する変換回路を提供
する。 【構成】 アドレス変換回路１１は、カウンタ１の出力
を入力とし、不良解析メモリ７のセル配置をアドレスビ
ットで表す論理式により設定される任意のビットを選択
するセレクタ２と、セレクタ２の出力とレジスタ３の出
力を入力してセレクタ２のデータを反転するＥＯＲ回路
４と、カウンタ１の出力とＥＯＲ回路４の出力を入力と
してＥＯＲするＥＯＲ回路５と、ＥＯＲ回路５の出力を
入力とし、データＸ・Ｙ・Ｐを出力するセレクタ６を備
え、不良解析メモリ７はアドレス変換回路１１の出力の
データＸ・Ｙで特定されたアドレスの不良データを出力
し、セレクタ８は不良解析メモリ７の出力とアドレス変
換回路１１の出力のデータＰで特定されたデータを選択
してＣＰＵ９に出力し、不良データが論理イメージで格
納された不良解析メモリ７のデータを物理イメージに変
換してＣＰＵ９に出力する。
Description
【０００１】
【産業上の利用分野】この発明は、メモリデバイスの不
良解析を行うメモリテスタについてのものであり、被測
定デバイスのＩ／Ｏビットごとに格納されている不良解
析メモリの不良データを、ウエハチップ上の物理的な位
置と対応するように高速に変換する回路についてのもの
である。
良解析を行うメモリテスタについてのものであり、被測
定デバイスのＩ／Ｏビットごとに格納されている不良解
析メモリの不良データを、ウエハチップ上の物理的な位
置と対応するように高速に変換する回路についてのもの
である。
【０００２】
【従来の技術】メモリデバイスの不良解析を行う場合に
は、メモリセルごとのデータを複数の不良解析メモリに
論理イメージで格納する。次に、論理イメージについ
て、図８を参照して説明する。図８の８Ａ〜８Ｄは不良
解析メモリであり、Ｘアドレスが０〜３、Ｙアドレスが
０・１のアドレス容量を持ち、それぞれ「Ｉ／Ｏ０〜
３」の４ビットがあるものとする。図８で、不良解析メ
モリ８Ａは（Ｘ＝０，Ｙ＝１）、不良解析メモリ８Ｂは
（Ｘ＝０，Ｙ＝１）、不良解析メモリ８Ｃは（Ｘ＝０，
Ｙ＝０）、不良解析メモリ８Ｄは（Ｘ＝０，Ｙ＝０）に
それぞれフェイルが格納されている。
は、メモリセルごとのデータを複数の不良解析メモリに
論理イメージで格納する。次に、論理イメージについ
て、図８を参照して説明する。図８の８Ａ〜８Ｄは不良
解析メモリであり、Ｘアドレスが０〜３、Ｙアドレスが
０・１のアドレス容量を持ち、それぞれ「Ｉ／Ｏ０〜
３」の４ビットがあるものとする。図８で、不良解析メ
モリ８Ａは（Ｘ＝０，Ｙ＝１）、不良解析メモリ８Ｂは
（Ｘ＝０，Ｙ＝１）、不良解析メモリ８Ｃは（Ｘ＝０，
Ｙ＝０）、不良解析メモリ８Ｄは（Ｘ＝０，Ｙ＝０）に
それぞれフェイルが格納されている。
【０００３】論理イメージとは、図７に示すように、不
良解析メモリすなわちＩ／ＯビットごとのＸアドレス・
Ｙアドレスによって表現されるものである。
良解析メモリすなわちＩ／ＯビットごとのＸアドレス・
Ｙアドレスによって表現されるものである。
【０００４】つぎに、不良解析メモリ８Ａ〜８Ｄに格納
されたフェイルの、実際のウエハチップ上での位置を図
９に示す。図９は、不良解析メモリ８Ａ〜８Ｄの実際の
配置であり、Ｉ／Ｏ０〜４の４つのフェイルはそれぞれ
並びあった４つのセルが不良であることがわかる。
されたフェイルの、実際のウエハチップ上での位置を図
９に示す。図９は、不良解析メモリ８Ａ〜８Ｄの実際の
配置であり、Ｉ／Ｏ０〜４の４つのフェイルはそれぞれ
並びあった４つのセルが不良であることがわかる。
【０００５】このように、実際のウエハチップ上でのフ
ェイルの位置がわかるように、論理イメージのデータを
変換して表示したものを物理イメージという。論理イメ
ージを物理イメージに変換することは、不良解析を行う
上で必要不可欠である。
ェイルの位置がわかるように、論理イメージのデータを
変換して表示したものを物理イメージという。論理イメ
ージを物理イメージに変換することは、不良解析を行う
上で必要不可欠である。
【０００６】従来、論理イメージを物理イメージに変換
するために、各不良解析メモリに格納されている論理イ
メージのデータをＣＰＵに取り込み、ソフトウェアによ
り物理イメージに変換したり、ＲＡＭを使用して物理イ
メージへ変換するものがある。
するために、各不良解析メモリに格納されている論理イ
メージのデータをＣＰＵに取り込み、ソフトウェアによ
り物理イメージに変換したり、ＲＡＭを使用して物理イ
メージへ変換するものがある。
【０００７】つぎに、ＲＡＭを使用して論理イメージを
物理イメージに変換する場合の変換回路の構成を図４に
示す。図４の１はカウンタ、７は不良解析メモリ、８は
セレクタ、９はＣＰＵ、１０は変換メモリである。図４
で、カウンタ１の出力は変換メモリ１０に入力する。変
換メモリ１０はＲＡＭを使用しており、アドレスごとに
変換メモリ出力データが格納されており、カウンタ１の
出力をアドレス入力としてカウンタ１のアドレスに対応
したデータをそれぞれ出力する。
物理イメージに変換する場合の変換回路の構成を図４に
示す。図４の１はカウンタ、７は不良解析メモリ、８は
セレクタ、９はＣＰＵ、１０は変換メモリである。図４
で、カウンタ１の出力は変換メモリ１０に入力する。変
換メモリ１０はＲＡＭを使用しており、アドレスごとに
変換メモリ出力データが格納されており、カウンタ１の
出力をアドレス入力としてカウンタ１のアドレスに対応
したデータをそれぞれ出力する。
【０００８】不良解析メモリ７は複数の不良解析メモリ
で構成されており、変換メモリ１０の出力のうち、Ｘ・
Ｙデータをそれぞれ入力とし、Ｘ・Ｙデータに対応した
データをそれぞれ出力する。セレクタ８は不良解析メモ
リ７の出力を入力とし、変換メモリ１０のデータＰ０・
Ｐ１により、不良解析メモリ７のいずれかのＩ／Ｏビッ
ト出力を１つ選択してＣＰＵ９に出力する。これによ
り、論理イメージで不良解析メモリ７に格納されたフェ
イルデータは、順次展開され、物理イメージに変換され
る。
で構成されており、変換メモリ１０の出力のうち、Ｘ・
Ｙデータをそれぞれ入力とし、Ｘ・Ｙデータに対応した
データをそれぞれ出力する。セレクタ８は不良解析メモ
リ７の出力を入力とし、変換メモリ１０のデータＰ０・
Ｐ１により、不良解析メモリ７のいずれかのＩ／Ｏビッ
ト出力を１つ選択してＣＰＵ９に出力する。これによ
り、論理イメージで不良解析メモリ７に格納されたフェ
イルデータは、順次展開され、物理イメージに変換され
る。
【０００９】つぎに、図４の動作を図５〜７を参照して
説明する。図５は、図４の不良解析メモリ７が４つのメ
モリで構成されている場合の、物理イメージでの各メモ
リセルの配置を示したものである。図５で、Ｉ／Ｏ０と
Ｉ／Ｏ２は物理イメージに変換されたときに、Ｘアドレ
スの順が逆になっている。
説明する。図５は、図４の不良解析メモリ７が４つのメ
モリで構成されている場合の、物理イメージでの各メモ
リセルの配置を示したものである。図５で、Ｉ／Ｏ０と
Ｉ／Ｏ２は物理イメージに変換されたときに、Ｘアドレ
スの順が逆になっている。
【００１０】次に、図５の配置で、図４のＣＰＵ９に出
力する物理イメージのセルの順番を図５に示す。図５
で、データは３２個あり、物理イメージでは１〜３２の
順に発生させる。
力する物理イメージのセルの順番を図５に示す。図５
で、データは３２個あり、物理イメージでは１〜３２の
順に発生させる。
【００１１】次に、変換メモリ１０の内容例を図７に示
す。図７で、アドレスはＡ０〜Ａ４の５ビットで構成さ
れており、各アドレスに対応して変換メモリ出力データ
が格納されている。図７では、変換メモリ出力データの
例として図５のＩ／Ｏ０〜Ｉ／Ｏ３のどのＩ／Ｏビット
かを識別するための２ビットのＰ１・Ｐ２データと、不
良解析メモリ７の各メモリのＹアドレス０・１を示す１
ビットのデータと、不良解析メモリの各メモリのＸアド
レス０〜３を示す２ビットのデータを出力する。
す。図７で、アドレスはＡ０〜Ａ４の５ビットで構成さ
れており、各アドレスに対応して変換メモリ出力データ
が格納されている。図７では、変換メモリ出力データの
例として図５のＩ／Ｏ０〜Ｉ／Ｏ３のどのＩ／Ｏビット
かを識別するための２ビットのＰ１・Ｐ２データと、不
良解析メモリ７の各メモリのＹアドレス０・１を示す１
ビットのデータと、不良解析メモリの各メモリのＸアド
レス０〜３を示す２ビットのデータを出力する。
【００１２】たとえば、変換メモリ１０にアドレス「０
００００」が入力された場合、変換メモリ１０は(X=3,Y
=0,I/O=0) をアクセスする。このように変換メモリ１０
のアドレスごとに変換データを格納し、カウンタ１によ
り発生するカウント値をアドレス入力として各データに
アクセスすることにより、図５の１〜３２のように物理
イメージの並びの順番に変換して不良解析メモリを読み
出すことができる。
００００」が入力された場合、変換メモリ１０は(X=3,Y
=0,I/O=0) をアクセスする。このように変換メモリ１０
のアドレスごとに変換データを格納し、カウンタ１によ
り発生するカウント値をアドレス入力として各データに
アクセスすることにより、図５の１〜３２のように物理
イメージの並びの順番に変換して不良解析メモリを読み
出すことができる。
【００１３】
【発明が解決しようとする課題】近年、メモリデバイス
は大容量化およびセル構造の複雑化の傾向にあり、メモ
リテスタは不良解析機能の高速化を要求されている。し
かし、ソフトウェアにより論理イメージを物理イメージ
に展開するには、非常に長い処理時間が必要である。ま
た、ＲＡＭを使用する場合、変換メモリに格納するデー
タを書き込む時間が必要であり、メモリデバイスの容量
が大きくなった場合、それに応じて変換メモリの容量を
大きくする必要がある。さらに、読み出し速度を早くす
る場合、変換メモリのアクセスの早いメモリデバイスを
使用する必要があるため、回路が高価になるという問題
がある。
は大容量化およびセル構造の複雑化の傾向にあり、メモ
リテスタは不良解析機能の高速化を要求されている。し
かし、ソフトウェアにより論理イメージを物理イメージ
に展開するには、非常に長い処理時間が必要である。ま
た、ＲＡＭを使用する場合、変換メモリに格納するデー
タを書き込む時間が必要であり、メモリデバイスの容量
が大きくなった場合、それに応じて変換メモリの容量を
大きくする必要がある。さらに、読み出し速度を早くす
る場合、変換メモリのアクセスの早いメモリデバイスを
使用する必要があるため、回路が高価になるという問題
がある。
【００１４】この発明は、変換メモリを使用せず、ハー
ドウェアでカウンタの発生するアドレスを変換して、不
良解析メモリの論理イメージを物理イメージに変換する
変換回路の提供を目的とする。
ドウェアでカウンタの発生するアドレスを変換して、不
良解析メモリの論理イメージを物理イメージに変換する
変換回路の提供を目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するた
め、この発明は、少なくとも不良解析メモリ７のメモリ
容量分のインクリメントアドレスを発生するカウンタ１
と、カウンタ１の出力を入力とし、不良解析メモリ７の
アドレスを特定するデータＸ・ＹとどのＩ／Ｏビットか
を特定するデータＰを出力するアドレス変換回路１１
と、あらかじめ被測定デバイスの不良データが格納され
ておりアドレス変換回路１１の出力を入力とし、データ
Ｘ・Ｙにより特定されたアドレスの不良データを出力す
る不良解析メモリ７と、不良解析メモリ７の出力を入力
とし、アドレス変換回路１１のデータＰにより特定され
たデータを選択し、ＣＰＵ９に出力するセレクタ８を備
え、被測定デバイスの不良データが論理イメージで格納
されている不良解析メモリ７のデータを物理イメージに
変換しながらＣＰＵ９に出力する物理アドレス変換回路
において、アドレス変換回路１１は、カウンタ１の出力
を入力とし、不良解析メモリ７のセル配置をアドレスビ
ットで表す論理式により設定される任意のビットを選択
するセレクタ２と、セレクタ２の出力を第１の入力と
し、不良解析メモリ７のセル配置をアドレスビットで表
す論理式により設定されたデータを格納するレジスタ３
の出力を第２の入力としてセレクタ２のデータを反転す
るＥＯＲ回路４と、カウンタ１の出力を第１の入力と
し、ＥＯＲ回路４の出力を第２の入力として、ＥＯＲす
るＥＯＲ回路５と、ＥＯＲ回路５の出力を入力とし、デ
ータＸ・Ｙ・Ｐを出力するセレクタ６を備える。
め、この発明は、少なくとも不良解析メモリ７のメモリ
容量分のインクリメントアドレスを発生するカウンタ１
と、カウンタ１の出力を入力とし、不良解析メモリ７の
アドレスを特定するデータＸ・ＹとどのＩ／Ｏビットか
を特定するデータＰを出力するアドレス変換回路１１
と、あらかじめ被測定デバイスの不良データが格納され
ておりアドレス変換回路１１の出力を入力とし、データ
Ｘ・Ｙにより特定されたアドレスの不良データを出力す
る不良解析メモリ７と、不良解析メモリ７の出力を入力
とし、アドレス変換回路１１のデータＰにより特定され
たデータを選択し、ＣＰＵ９に出力するセレクタ８を備
え、被測定デバイスの不良データが論理イメージで格納
されている不良解析メモリ７のデータを物理イメージに
変換しながらＣＰＵ９に出力する物理アドレス変換回路
において、アドレス変換回路１１は、カウンタ１の出力
を入力とし、不良解析メモリ７のセル配置をアドレスビ
ットで表す論理式により設定される任意のビットを選択
するセレクタ２と、セレクタ２の出力を第１の入力と
し、不良解析メモリ７のセル配置をアドレスビットで表
す論理式により設定されたデータを格納するレジスタ３
の出力を第２の入力としてセレクタ２のデータを反転す
るＥＯＲ回路４と、カウンタ１の出力を第１の入力と
し、ＥＯＲ回路４の出力を第２の入力として、ＥＯＲす
るＥＯＲ回路５と、ＥＯＲ回路５の出力を入力とし、デ
ータＸ・Ｙ・Ｐを出力するセレクタ６を備える。
【００１６】
【作用】つぎに、不良解析メモリ７の物理イメージでの
配置が図５に示すとおりの場合の、この発明による物理
アドレス変換回路の構成を図１に示す。図１の２はセレ
クタ、３はレジスタ、４と５はＥＯＲ回路、６はセレク
タであり、他は図４と同じである。図１は図４の変換メ
モリ１０のかわりに、２〜６を備えたものである。
配置が図５に示すとおりの場合の、この発明による物理
アドレス変換回路の構成を図１に示す。図１の２はセレ
クタ、３はレジスタ、４と５はＥＯＲ回路、６はセレク
タであり、他は図４と同じである。図１は図４の変換メ
モリ１０のかわりに、２〜６を備えたものである。
【００１７】図１は、カウンタ１はＥＯＲ回路５の第１
の入力に接続するとともに、セレクタ２に入力する。セ
レクタ２はカウンタ１の発生するビットの任意のビット
をセレクトし、ＥＯＲ回路４の第１の入力に接続する。
レジスタ３はＥＯＲ回路４の第２の入力に接続し、レジ
スタ４はレジスタ３のデータによりセレクタ２の出力を
ＥＯＲしてＥＯＲ回路５の第２の入力に接続する。ＥＯ
Ｒ回路５はＥＯＲ回路４の出力により、カウンタ１の出
力をＥＯＲし、セレクタ６に入力する。
の入力に接続するとともに、セレクタ２に入力する。セ
レクタ２はカウンタ１の発生するビットの任意のビット
をセレクトし、ＥＯＲ回路４の第１の入力に接続する。
レジスタ３はＥＯＲ回路４の第２の入力に接続し、レジ
スタ４はレジスタ３のデータによりセレクタ２の出力を
ＥＯＲしてＥＯＲ回路５の第２の入力に接続する。ＥＯ
Ｒ回路５はＥＯＲ回路４の出力により、カウンタ１の出
力をＥＯＲし、セレクタ６に入力する。
【００１８】被測定デバイスの物理配置が図５のような
場合、カウンタ１の発生するＡ０〜Ａ４の５ビットとＸ
・ＹアドレスおよびＩ／Ｏ０〜Ｉ／Ｏ３の関係は式１の
とおりに表される。
場合、カウンタ１の発生するＡ０〜Ａ４の５ビットとＸ
・ＹアドレスおよびＩ／Ｏ０〜Ｉ／Ｏ３の関係は式１の
とおりに表される。
【００１９】
【式１】
【００２０】すなわち、不良解析メモリ７のＩ／Ｏ０〜
Ｉ／Ｏ３はカウンタ１出力のＡ２とＡ４の２ビットで表
され、不良解析メモリの各メモリのＹアドレスはＡ３で
表され、ＸアドレスはＡ０とＡ１の２ビットをＡ２の負
論理信号によりインバートして表される。
Ｉ／Ｏ３はカウンタ１出力のＡ２とＡ４の２ビットで表
され、不良解析メモリの各メモリのＹアドレスはＡ３で
表され、ＸアドレスはＡ０とＡ１の２ビットをＡ２の負
論理信号によりインバートして表される。
【００２１】セレクタ２で選択されるカウンタ１のビッ
トおよびレジスタ３に設定するデータは、式１の関係に
より設定されるものである。
トおよびレジスタ３に設定するデータは、式１の関係に
より設定されるものである。
【００２２】
【実施例】つぎに、図１各部の動作を図２と図３を参照
して説明する。図２のアはカウンタ１の出力であり、５
ビットのインクリメントアドレス（A0〜A4）を示す。図
２のイはセレクタ２の出力であり、カウンタ１の５ビッ
トのうちＡ２を選択し、Ｓ０〜Ｓ４の５ビットのうちＳ
０・Ｓ１に格納した状態を示す。図２のウはレジスタ３
の出力であり、Ｒ０〜Ｒ４の５ビットのうちＲ０とＲ１
に「１」を格納した状態図である。
して説明する。図２のアはカウンタ１の出力であり、５
ビットのインクリメントアドレス（A0〜A4）を示す。図
２のイはセレクタ２の出力であり、カウンタ１の５ビッ
トのうちＡ２を選択し、Ｓ０〜Ｓ４の５ビットのうちＳ
０・Ｓ１に格納した状態を示す。図２のウはレジスタ３
の出力であり、Ｒ０〜Ｒ４の５ビットのうちＲ０とＲ１
に「１」を格納した状態図である。
【００２３】図３のアはＥＯＲ回路４の出力であり、図
２イと図２ウのデータを入力とし、ＥＯＲしたデータを
Ｎ０〜Ｎ４の５ビットに格納した状態図である。図３の
イはＥＯＲ回路５の出力であり、図２アと図３アのデー
タを入力とし、ＥＯＲしたデータをＤ０〜Ｄ４に格納し
た状態図である。図３イで、Ｄ０〜Ｄ４はそれぞれD0→
X0，D1→X1，D2→P0，D3→Y0，D4→P1に対応しており、
図４の不良解析メモリのセルを特定することができる。
図３のウはセレクタ６の出力であり、Ｘ・Ｙアドレスと
不良解析メモリのＩ／Ｏビットを特定するデータＰを示
したものである。
２イと図２ウのデータを入力とし、ＥＯＲしたデータを
Ｎ０〜Ｎ４の５ビットに格納した状態図である。図３の
イはＥＯＲ回路５の出力であり、図２アと図３アのデー
タを入力とし、ＥＯＲしたデータをＤ０〜Ｄ４に格納し
た状態図である。図３イで、Ｄ０〜Ｄ４はそれぞれD0→
X0，D1→X1，D2→P0，D3→Y0，D4→P1に対応しており、
図４の不良解析メモリのセルを特定することができる。
図３のウはセレクタ６の出力であり、Ｘ・Ｙアドレスと
不良解析メモリのＩ／Ｏビットを特定するデータＰを示
したものである。
【００２４】図１で、セレクタ６の出力のうち不良解析
メモリ７にＸ・Ｙアドレスを入力して、不良解析メモリ
Ｉ／Ｏ０〜Ｉ／Ｏ３の各データをセレクタ８に入力す
る。セレクタ８は、不良解析メモリ７から出力される信
号から、セレクタ６のデータＰ０・Ｐ１の選択信号によ
り１ビットを選択して、図４の変換メモリ１０にアドレ
スごとに格納した図７のデータと同様に、ＣＰＵ９へ出
力する。
メモリ７にＸ・Ｙアドレスを入力して、不良解析メモリ
Ｉ／Ｏ０〜Ｉ／Ｏ３の各データをセレクタ８に入力す
る。セレクタ８は、不良解析メモリ７から出力される信
号から、セレクタ６のデータＰ０・Ｐ１の選択信号によ
り１ビットを選択して、図４の変換メモリ１０にアドレ
スごとに格納した図７のデータと同様に、ＣＰＵ９へ出
力する。
【００２５】
【発明の効果】この発明によれば、メモリデバイスの不
良解析を行う時に、変換メモリを使用せず、論理イメー
ジのデータを容易に物理イメージに変換することがで
き、フェイル情報を容易にリードできるようになり、不
良解析の処理が早くなる。
良解析を行う時に、変換メモリを使用せず、論理イメー
ジのデータを容易に物理イメージに変換することがで
き、フェイル情報を容易にリードできるようになり、不
良解析の処理が早くなる。
【図１】この発明による実施例の構成図である。
【図２】図１の動作を示す状態図である。
【図３】図１の動作を示す状態図である。
【図４】従来技術によるＲＡＭを使用した物理イメージ
変換回路の構成図である。
変換回路の構成図である。
【図５】図４の不良解析メモリ７が４つの不良解析メモ
リで構成されている場合の、物理イメージでの各メモリ
セルの配置を示す図である。
リで構成されている場合の、物理イメージでの各メモリ
セルの配置を示す図である。
【図６】図５の配置で、図４のＣＰＵ９に出力する物理
イメージのセルの順番を示す図である。
イメージのセルの順番を示す図である。
【図７】変換メモリ１０の内容例である。
【図８】論理イメージの説明図である。
【図９】不良解析メモリ７Ａ〜７Ｄに格納されたフェイ
ルの、実際のウエハチップ上での位置を示す図である。
ルの、実際のウエハチップ上での位置を示す図である。
１ カウンタ ２ セレクタ ３ レジスタ ４・５ ＥＯＲ回路 ６ セレクタ ７ 不良解析メモリ ８ セレクタ ９ ＣＰＵ １０ 変換メモリ １１ アドレス変換回路
【数１】
Claims (1)
- 【請求項１】 少なくとも不良解析メモリ(7) のメモリ
容量分のインクリメントアドレスを発生するカウンタ
(1) と、カウンタ(1) の出力を入力とし、不良解析メモ
リ(7) のアドレスを特定するデータＸ・ＹとどのＩ／Ｏ
ビットかを特定するデータＰを出力するアドレス変換回
路(11)と、あらかじめ被測定デバイスの不良データが格
納されておりアドレス変換回路(11)の出力を入力とし、
データＸ・Ｙにより特定されたアドレスの不良データを
出力する不良解析メモリ(7) と、不良解析メモリ(7) の
出力を入力とし、アドレス変換回路(11)のデータＰによ
り特定されたデータを選択し、ＣＰＵ(9) に出力するセ
レクタ(8) を備え、被測定デバイスの不良データが論理
イメージで格納されている不良解析メモリ(7) のデータ
を物理イメージに変換しながらＣＰＵ(9) に出力する物
理アドレス変換回路において、 アドレス変換回路(11)は、カウンタ(1) の出力を入力と
し、不良解析メモリ(7)のセル配置をアドレスビットで
表す論理式により設定される任意のビットを選択するセ
レクタ(2) と、 セレクタ(2) の出力を第１の入力とし、不良解析メモリ
(7) のセル配置をアドレスビットで表す論理式により設
定されたデータを格納するレジスタ(3) の出力を第２の
入力としてセレクタ(2) のデータを反転する第１のＥＯ
Ｒ回路(4) と、 カウンタ(1) の出力を第１の入力とし、第１のＥＯＲ回
路(4) の出力を第２の入力として、ＥＯＲする第２のＥ
ＯＲ回路(5) と、 第２のＥＯＲ回路(5) の出力を入力とし、データＸ・Ｙ
・Ｐを出力するセレクタ(6) を備えることを特徴とする
物理アドレス変換回路。
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| US20060027235A1 (en) * | 2004-08-03 | 2006-02-09 | Orwig Steven J | Compensating venturi vacuum system |
| EP1624464A1 (en) * | 2004-08-05 | 2006-02-08 | STMicroelectronics S.r.l. | Built-in self diagnosis device for a random access memory and method of diagnosing a random access memory |
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| JPH0821537B2 (ja) * | 1989-12-13 | 1996-03-04 | 安藤電気株式会社 | 図形データの分割変換に対する誤差処理回路 |
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Cited By (1)
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