JP2613411B2 - メモリ試験装置 - Google Patents
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- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 8
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 8
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- VFNUTEMVQGLDAG-NKVSQWTQSA-N 2-methoxy-4-[(Z)-(5,6,7,8-tetrahydro-[1]benzothiolo[2,3-d]pyrimidin-4-ylhydrazinylidene)methyl]phenol Chemical compound COC1=CC(\C=N/NC2=NC=NC3=C2C2=C(CCCC2)S3)=CC=C1O VFNUTEMVQGLDAG-NKVSQWTQSA-N 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えば画像用等として用いられるメモリの
試験装置に関する。
試験装置に関する。
「従来の技術」 一般に半導体メモリ試験装置は例えば第15図に示すよ
うに構成されている。パターン発生器100のアドレス端
子101からアドレス信号を被試験メモリ200に与える。被
試験メモリ200のそのアドレスに、そのときのパターン
発生器100で発生したデータをデータ端子102より与えて
書込む。その後パターン発生器100から被試験メモリ200
にアドレスを印加して読出し、そのとき読出されたデー
タと、パターン発生器100から出力されたデータ、つま
り期待値データとの比較を論理比較器300にて行い、被
試験メモリ200の良否判定を行う。
うに構成されている。パターン発生器100のアドレス端
子101からアドレス信号を被試験メモリ200に与える。被
試験メモリ200のそのアドレスに、そのときのパターン
発生器100で発生したデータをデータ端子102より与えて
書込む。その後パターン発生器100から被試験メモリ200
にアドレスを印加して読出し、そのとき読出されたデー
タと、パターン発生器100から出力されたデータ、つま
り期待値データとの比較を論理比較器300にて行い、被
試験メモリ200の良否判定を行う。
パターン発生器100はアドレス発生部103,データ発生
部104,データメモリ105,クロック制御信号発生部106,シ
ーケンス制御部107により構成される。
部104,データメモリ105,クロック制御信号発生部106,シ
ーケンス制御部107により構成される。
シーケンス制御部107はアドレス発生部103,データ発
生部104,クロック制御信号発生部106の制御を行う。
生部104,クロック制御信号発生部106の制御を行う。
アドレス発生部103は被試験メモリ200に印加するアド
レス信号の発生を行う。
レス信号の発生を行う。
データ発生部104は被試験メモリ200に印加するデー
タ、つまり書込みデータ及び論理比較器300に出力する
期待値データの発生を行う。
タ、つまり書込みデータ及び論理比較器300に出力する
期待値データの発生を行う。
データメモリ105はデータ発生部104と同じく被試験メ
モリ200に印加するデータ及び論理比較器300に出力する
期待値データの発生を行う。
モリ200に印加するデータ及び論理比較器300に出力する
期待値データの発生を行う。
データメモリ105はあらかじめ書込んでおいたデータ
を読出すことによりデータ発生を行う。
を読出すことによりデータ発生を行う。
データ発生部104は規則性のあるデータ発生に用いら
れ、データメモリ105は規則性のないランダムなデータ
発生に用いられている。データ発生部104よりデータを
データ端子102に出力するか、データメモリ105よりデー
タをデータ端子102へ出力するかはマルチプレクサ108に
より切換える。
れ、データメモリ105は規則性のないランダムなデータ
発生に用いられている。データ発生部104よりデータを
データ端子102に出力するか、データメモリ105よりデー
タをデータ端子102へ出力するかはマルチプレクサ108に
より切換える。
クロック制御信号発生部106は被試験メモリ200に印加
するクロックの制御信号を発生する。
するクロックの制御信号を発生する。
「発明が解決しようとする問題点」 この第15図に示した従来の半導体メモリ試験装置は新
らしく開発された画像用メモリを試験することができな
い欠点がある。
らしく開発された画像用メモリを試験することができな
い欠点がある。
画像用メモリはランダムアクセスポートとシリアルア
クセスポートを具備し、ランダムアクセスポートからラ
ンダムアクセスし、シリアルポートは初期アドレスを設
定した後にクロックを供給することによりアドレスを＋
１ずつ高速歩進させ各アドレスを順次アスセスする。こ
のようなデアルポート型メモリを試験する装置は「特願
昭61−114381号、名称：半導体メモリ試験装置」で提案
している。
クセスポートを具備し、ランダムアクセスポートからラ
ンダムアクセスし、シリアルポートは初期アドレスを設
定した後にクロックを供給することによりアドレスを＋
１ずつ高速歩進させ各アドレスを順次アスセスする。こ
のようなデアルポート型メモリを試験する装置は「特願
昭61−114381号、名称：半導体メモリ試験装置」で提案
している。
画像用メモリの更に新しいものはピクセルモード、プ
レーンモード、ブロックモードの三つのモードで動作す
るメモリが提案されている。
レーンモード、ブロックモードの三つのモードで動作す
るメモリが提案されている。
画像用メモリはカラー表示の場合、第16図に示すよう
にR.G.Bの三色情報と、コントロール情報Ｃとの合計４
ビットが最小の一画素情報（以下ピクセル情報と称す）
PIXとして利用される。色の表現を多色化するにはピク
セル情報PIXを８ビットとする場合もある。
にR.G.Bの三色情報と、コントロール情報Ｃとの合計４
ビットが最小の一画素情報（以下ピクセル情報と称す）
PIXとして利用される。色の表現を多色化するにはピク
セル情報PIXを８ビットとする場合もある。
ピクセル情報PIXは第16図に示すようにアドレス信号A
0〜ANによって任意のアドレスのピクセル情報がアクセ
スされ、アドレスの深さ方向に配列されてメモリに格納
される。従って、アドレスを深さ方向に順次又はランダ
ムに読出すことによってピクセル情報PIXが読出され、
またピクセル情報を書込むことができる。この読出、書
込モードをピクセルモードと呼んでいる。
0〜ANによって任意のアドレスのピクセル情報がアクセ
スされ、アドレスの深さ方向に配列されてメモリに格納
される。従って、アドレスを深さ方向に順次又はランダ
ムに読出すことによってピクセル情報PIXが読出され、
またピクセル情報を書込むことができる。この読出、書
込モードをピクセルモードと呼んでいる。
これに対し各単色情報ラインだけをピクセル情報PIX
と同じビット数分ずつアクセスするモードが付加された
メモリがある。このモードをプレーンモードと称してい
る。
と同じビット数分ずつアクセスするモードが付加された
メモリがある。このモードをプレーンモードと称してい
る。
このプレーンモードによれば単色について４ビット分
ずつ書替え及び読出すことができ、画面の塗りつぶしを
高速に実行できる。このとき一度に書込、読出を行う４
ビットの信号をプレーン情報PLNと称することにする。
ずつ書替え及び読出すことができ、画面の塗りつぶしを
高速に実行できる。このとき一度に書込、読出を行う４
ビットの信号をプレーン情報PLNと称することにする。
更に例えば４×４ビットの面状メモリ空間を一度に読
み、書きするモードが考えられている。このモードはブ
ロックモードと呼ばれ画面内の限られた部分、例えばマ
ルチウィンド内を高速度でクリヤするような用途に利用
される。
み、書きするモードが考えられている。このモードはブ
ロックモードと呼ばれ画面内の限られた部分、例えばマ
ルチウィンド内を高速度でクリヤするような用途に利用
される。
このように各種の機能を持つメモリであるため、試験
装置としては機能試験を行なうために必要な期待値デー
タを発生させるためのプログラムを作成することは難し
い欠点がある。
装置としては機能試験を行なうために必要な期待値デー
タを発生させるためのプログラムを作成することは難し
い欠点がある。
特にピクセルモードで書込んだデータをプレーンモー
ドまたはブロックモードで読出したり、或いはプレーン
モードで書込んだデータをピクセルモードまたはブロッ
クモードで読出したりすることを行うため、これに必要
な期待値データを発生させるためのプログラムを作成す
ることは困難である。
ドまたはブロックモードで読出したり、或いはプレーン
モードで書込んだデータをピクセルモードまたはブロッ
クモードで読出したりすることを行うため、これに必要
な期待値データを発生させるためのプログラムを作成す
ることは困難である。
またデータのビットごとに書込みの禁止を行えるメモ
リを試験する場合、被試験メモリへのデータの書込時
に、禁止の掛かっていないビットには印加されたデータ
が書き込まれるが、禁止が掛かっているビットには元の
データが保持される。このため期待値データは書込前の
データと、印加データと、禁止ビットを決めるマスクデ
ータとによって決定され、その組合せが多くなり、期待
値データを発生させるプログラムの作成は益々困難とな
る。
リを試験する場合、被試験メモリへのデータの書込時
に、禁止の掛かっていないビットには印加されたデータ
が書き込まれるが、禁止が掛かっているビットには元の
データが保持される。このため期待値データは書込前の
データと、印加データと、禁止ビットを決めるマスクデ
ータとによって決定され、その組合せが多くなり、期待
値データを発生させるプログラムの作成は益々困難とな
る。
「問題点を解決するための手段」 この発明では、 ピクセルモード、プレーンモード、ブロックモードの
各モードによって書込、読出を実行することができる被
試験メモリに、試験のために書込んで読出すためのデー
タと、このデータを書き込むアドレス及び書込んだデー
タを読出すアドレスを規定するアドレス信号を与えるパ
ターン発生器と、 被試験メモリに書込み、読出すデータのビット数ｎを
自乗したｎ×ｎと同数のメモリチップをマトリックス状
に配列し、このマトリックスの行方向に配列したｎ個の
メモリチップの各１組に書込むデータをピクセル情報、
マトリックスの列方向に配列したｎ個のメモリチップの
各１組に書込むデータをプレーン情報、上記マトリック
スのｎ×ｎ個のメモリチップに書込むデータをブロック
情報として記憶し読出すバッファメモリと、 パターン発生器が出力したデータを、被試験メモリの
動作モードに対応して、バッファメモリに書込むべきピ
クセル情報、プレーン情報、ブロック情報の何れかに変
換するライトフォーマッタと、 パターン発生器が出力するアドレス信号が与えられ、
被試験メモリの動作モードに対応して、バッファメモリ
を構成する複数のメモリチップをピクセルモード、プレ
ーンモード及びブロックモードのそれぞれでアクセスす
るためのチップセレクト信号を生成するチップセレクタ
と、 バッファメモリを構成する各メモリチップの書込指令
入力端子に接続された複数のゲートに対して、マスクデ
ータと各モードを表わすデータとから生成した開閉制御
信号を与え、バッファメモリの所望のメモリチップの書
込指令入力端子に接続したゲートを閉の状態に制御する
ことにより、そのメモリチップに記憶したデータが書換
えられることを禁止するマスクフォーマッタと、 バッファメモリから読出されるデータを被試験メモリ
の動作モードに対応したビットの配列で取出し、被試験
メモリから読出されるデータの期待値データを得るリー
ドフォーマッタと、 ライトフォーマッタ、チップセレクタ及びリードフォ
ーマッタのそれぞれを被試験メモリの動作モードに対応
する各モードで動作するように制御するモード制御器
と、 被試験メモリから読出されるデータと、リードフォー
マッタから取出される期待値データとを論理比較し、被
試験メモリが正常に動作しているか否かを判定する論理
比較器と、によってメモリ試験装置を構成したものであ
る。
各モードによって書込、読出を実行することができる被
試験メモリに、試験のために書込んで読出すためのデー
タと、このデータを書き込むアドレス及び書込んだデー
タを読出すアドレスを規定するアドレス信号を与えるパ
ターン発生器と、 被試験メモリに書込み、読出すデータのビット数ｎを
自乗したｎ×ｎと同数のメモリチップをマトリックス状
に配列し、このマトリックスの行方向に配列したｎ個の
メモリチップの各１組に書込むデータをピクセル情報、
マトリックスの列方向に配列したｎ個のメモリチップの
各１組に書込むデータをプレーン情報、上記マトリック
スのｎ×ｎ個のメモリチップに書込むデータをブロック
情報として記憶し読出すバッファメモリと、 パターン発生器が出力したデータを、被試験メモリの
動作モードに対応して、バッファメモリに書込むべきピ
クセル情報、プレーン情報、ブロック情報の何れかに変
換するライトフォーマッタと、 パターン発生器が出力するアドレス信号が与えられ、
被試験メモリの動作モードに対応して、バッファメモリ
を構成する複数のメモリチップをピクセルモード、プレ
ーンモード及びブロックモードのそれぞれでアクセスす
るためのチップセレクト信号を生成するチップセレクタ
と、 バッファメモリを構成する各メモリチップの書込指令
入力端子に接続された複数のゲートに対して、マスクデ
ータと各モードを表わすデータとから生成した開閉制御
信号を与え、バッファメモリの所望のメモリチップの書
込指令入力端子に接続したゲートを閉の状態に制御する
ことにより、そのメモリチップに記憶したデータが書換
えられることを禁止するマスクフォーマッタと、 バッファメモリから読出されるデータを被試験メモリ
の動作モードに対応したビットの配列で取出し、被試験
メモリから読出されるデータの期待値データを得るリー
ドフォーマッタと、 ライトフォーマッタ、チップセレクタ及びリードフォ
ーマッタのそれぞれを被試験メモリの動作モードに対応
する各モードで動作するように制御するモード制御器
と、 被試験メモリから読出されるデータと、リードフォー
マッタから取出される期待値データとを論理比較し、被
試験メモリが正常に動作しているか否かを判定する論理
比較器と、によってメモリ試験装置を構成したものであ
る。
この発明の構成によれば、被試験メモリと同等に動作
するバッファメモリを具備し、被試験メモリがピクセル
モード、プレーンモード、ブロックモードの各種のモー
ドで動作した場合にはバッファメモリも被試験メモリに
追従して各モードで動作し、被試験メモリからデータを
読出すときは、バッファメモリも同一のモードで読出さ
れる。
するバッファメモリを具備し、被試験メモリがピクセル
モード、プレーンモード、ブロックモードの各種のモー
ドで動作した場合にはバッファメモリも被試験メモリに
追従して各モードで動作し、被試験メモリからデータを
読出すときは、バッファメモリも同一のモードで読出さ
れる。
よってバッファメモリから読出されるデータを期待値
データとして利用することができ、比較的簡単な構成に
よって複雑な動作を行なうメモリの試験を行うことがで
きる。
データとして利用することができ、比較的簡単な構成に
よって複雑な動作を行なうメモリの試験を行うことがで
きる。
しかも、バッファメモリにマスク手段を設けたから被
試験メモリのマスクと同じデータビットをマスクして新
たな書込みを禁止することができる。
試験メモリのマスクと同じデータビットをマスクして新
たな書込みを禁止することができる。
よって、被試験メモリにマスクを掛けても、バッファ
メモリ側でも被試験メモリと同じビットにマスクを掛け
ることができる。
メモリ側でも被試験メモリと同じビットにマスクを掛け
ることができる。
従ってマスクを掛けた場合でも、各モードにおいて被
試験メモリから読出されるデータを期待値データとして
利用することができる。
試験メモリから読出されるデータを期待値データとして
利用することができる。
「実施例」 第１図にこの発明の全体の概要を示す。第１図におい
て第15図と対応する部分には同一符号を付して示す。即
ち100はパターン発生器、200は被試験メモリ、300は論
理比較器をそれぞれ示す。
て第15図と対応する部分には同一符号を付して示す。即
ち100はパターン発生器、200は被試験メモリ、300は論
理比較器をそれぞれ示す。
この発明の基本的な構成は論理比較器300に与える期
待値データをバッファメモリ400から読出す構造とした
ものである。バッファメモリ400に被試験メモリ200の動
作モードに対応してピクセル情報、プレーン情報、ブロ
ック情報を書込み、読出すために、この発明ではライト
フォーマッタ501と、チップセレクタ502,リードフォー
マッタ504及びこれらの動作モードを切換制御するモー
ド制御器503と、更にマスクフォーマッタ508を設けた構
成を特徴とするものである。
待値データをバッファメモリ400から読出す構造とした
ものである。バッファメモリ400に被試験メモリ200の動
作モードに対応してピクセル情報、プレーン情報、ブロ
ック情報を書込み、読出すために、この発明ではライト
フォーマッタ501と、チップセレクタ502,リードフォー
マッタ504及びこれらの動作モードを切換制御するモー
ド制御器503と、更にマスクフォーマッタ508を設けた構
成を特徴とするものである。
バッファメモリ400は被試験メモリ200に書込み、読出
すビット数と同じ数を自乗した数のメモリチップによっ
て構成し、このメモリチップをチップセレクタ502によ
って選択することによって被試験メモリ200と等価なピ
クセルモード、プレーンモード、ブロックモードで読出
及び書込を実行できる構造としたものである。
すビット数と同じ数を自乗した数のメモリチップによっ
て構成し、このメモリチップをチップセレクタ502によ
って選択することによって被試験メモリ200と等価なピ
クセルモード、プレーンモード、ブロックモードで読出
及び書込を実行できる構造としたものである。
つまり、バッファメモリ400は第２図に示すように、
この例では16個のメモリチップ401〜416によって構成し
た場合を示す。各メモリチップ401〜416は例えば64k×
１ビット或は256k×１ビット等のメモリチップを用いる
ことができ、被試験メモリ200より応答速度が充分速い
メモリチップを用いる。
この例では16個のメモリチップ401〜416によって構成し
た場合を示す。各メモリチップ401〜416は例えば64k×
１ビット或は256k×１ビット等のメモリチップを用いる
ことができ、被試験メモリ200より応答速度が充分速い
メモリチップを用いる。
この16個のメモリチップ401〜416のアドレス入力端子
は下位２ビットを除いて全て被試験メモリ200のアドレ
ス入力端子と共通接続し、被試験メモリ200に与えるア
ドレス信号と同一のアドレス信号を与える。
は下位２ビットを除いて全て被試験メモリ200のアドレ
ス入力端子と共通接続し、被試験メモリ200に与えるア
ドレス信号と同一のアドレス信号を与える。
アドレス信号の中の下位２ビットのアドレス信号A0と
A1をチップセレクタ502に入力し、このチップセレクタ5
02でチップセレクト信号を生成する。
A1をチップセレクタ502に入力し、このチップセレクタ5
02でチップセレクト信号を生成する。
チップセレクタ502の内部は例えば第３図に示すよう
に三つのデコーダ502A,502B,502Cと、４組のオアゲート
群502D,502E,502F,502Gとによって構成することができ
る。各オアゲート群502D,502E,502F,502Gはそれぞれ４
個のオアゲートOR1,OR2,OR3,OR4によって構成され、各
オアゲートOR1〜OR4の出力端子はバッファメモリ400を
構成するメモリチップ401〜416のチップセレクト端子CS
1,CS2,CS3…CS16に接続される。
に三つのデコーダ502A,502B,502Cと、４組のオアゲート
群502D,502E,502F,502Gとによって構成することができ
る。各オアゲート群502D,502E,502F,502Gはそれぞれ４
個のオアゲートOR1,OR2,OR3,OR4によって構成され、各
オアゲートOR1〜OR4の出力端子はバッファメモリ400を
構成するメモリチップ401〜416のチップセレクト端子CS
1,CS2,CS3…CS16に接続される。
デコーダ502Aはモード制御器503から与えられるモー
ド切替信号の値に応じて出力端子Q0,Q1,Q2のいずれか一
つにＨ論理信号を出力する。出力端子Q0とQ1に出力され
るＨ論理信号はデコーダ502Bと502Cの各イネーブル信号
端子ENに与える。
ド切替信号の値に応じて出力端子Q0,Q1,Q2のいずれか一
つにＨ論理信号を出力する。出力端子Q0とQ1に出力され
るＨ論理信号はデコーダ502Bと502Cの各イネーブル信号
端子ENに与える。
デコーダ502Bと502Cは入力端子にアドレス信号の下位
２ビットの信号A0とA1が与えられ、イネーブル端子ENに
イネーブル信号が与えられると、この２ビットの信号
A0,A1の値に対応して出力端子Q0,Q1,Q2,Q3に順次Ｈ論理
の信号を出力する。
２ビットの信号A0とA1が与えられ、イネーブル端子ENに
イネーブル信号が与えられると、この２ビットの信号
A0,A1の値に対応して出力端子Q0,Q1,Q2,Q3に順次Ｈ論理
の信号を出力する。
つまり、デコーダ502Bはピクセルモードのときデコー
ダ502Aの出力端子Q0からイネーブル端子ENにイネーブル
信号が与えられ、この状態でアドレス信号A0とA1の値に
対応した出力端子Q0〜Q3にＨ論理信号を出力する。従っ
てこのデコーダ502Bをピクセルデコーダと称することに
する。ピクセルデコーダ502Bから出力されるＨ論理信号
はオアゲート群502D,502E,502F,502Gの各群毎に与えら
れる。つまり、各オアゲート群502D〜502Gの各オアゲー
トOR1〜OR4の一つの入力端子が共通接続され、この共通
接続された入力端子にピクセルデコーダ502Bの各出力端
子Q0〜Q3を接続する。
ダ502Aの出力端子Q0からイネーブル端子ENにイネーブル
信号が与えられ、この状態でアドレス信号A0とA1の値に
対応した出力端子Q0〜Q3にＨ論理信号を出力する。従っ
てこのデコーダ502Bをピクセルデコーダと称することに
する。ピクセルデコーダ502Bから出力されるＨ論理信号
はオアゲート群502D,502E,502F,502Gの各群毎に与えら
れる。つまり、各オアゲート群502D〜502Gの各オアゲー
トOR1〜OR4の一つの入力端子が共通接続され、この共通
接続された入力端子にピクセルデコーダ502Bの各出力端
子Q0〜Q3を接続する。
一方、デコーダ502Cはプレーンモード時にイネーブル
端子ENにデコーダ502Aの出力端子Q1からＨ論理のイネー
ブル信号が与えられ、この状態でアドレス信号A0とA1の
値に対応した出力端子Q0〜Q3に順次Ｈ論理信号を出力す
る。
端子ENにデコーダ502Aの出力端子Q1からＨ論理のイネー
ブル信号が与えられ、この状態でアドレス信号A0とA1の
値に対応した出力端子Q0〜Q3に順次Ｈ論理信号を出力す
る。
従って、このデコーダ502Cをプレーンデコーダ502Cと
称することにする。プレーンデコーダ502Cの出力端子
Q0,Q1,Q2,Q3は各オアゲート群502D〜502Gの対応する同
士のオアゲートの一つの入力端子を共通接続し、この共
通接続端子にプレーンデコーダ502Cの出力端子Q0,Q1,
Q2,Q3を接続する。
称することにする。プレーンデコーダ502Cの出力端子
Q0,Q1,Q2,Q3は各オアゲート群502D〜502Gの対応する同
士のオアゲートの一つの入力端子を共通接続し、この共
通接続端子にプレーンデコーダ502Cの出力端子Q0,Q1,
Q2,Q3を接続する。
オアゲート群502D〜502Gの全てのオアゲートの一つの
入力端子は共通接続され、この共通接続した入力端子を
デコーダ502Aの出力端子Q2に接続する。
入力端子は共通接続され、この共通接続した入力端子を
デコーダ502Aの出力端子Q2に接続する。
このように構成することによってピクセルモードのと
きは、デコーダ502Aが出力端子Q0にＨ論理を出力し、ピ
クセルデコーダ502Bを選択する。従って、ピクセルデコ
ーダ502Bは入力端子に与えられるアドレス信号の下位２
ビットの信号A0とA1の値に応じて出力端子Q1〜Q3にＨ論
理信号を出力する。アドレス信号A0とA1が「0,0」「1,
0」「0,1」「1,1」「0,0」「1,0」…のように歩進する
ものとすると、A0,A1が「0,0」のときピクセルデコーダ
502Bは出力端子Q0にＨ論理を出力し、このＨ論理をオア
ゲート群502Dの全てのオアゲートOR1〜OR4に与えるか
ら、オアゲート群502Dの全てのオアゲートOR1〜OR4はＨ
論理を出力し、メモリチップ401〜404をチップセレクト
する。
きは、デコーダ502Aが出力端子Q0にＨ論理を出力し、ピ
クセルデコーダ502Bを選択する。従って、ピクセルデコ
ーダ502Bは入力端子に与えられるアドレス信号の下位２
ビットの信号A0とA1の値に応じて出力端子Q1〜Q3にＨ論
理信号を出力する。アドレス信号A0とA1が「0,0」「1,
0」「0,1」「1,1」「0,0」「1,0」…のように歩進する
ものとすると、A0,A1が「0,0」のときピクセルデコーダ
502Bは出力端子Q0にＨ論理を出力し、このＨ論理をオア
ゲート群502Dの全てのオアゲートOR1〜OR4に与えるか
ら、オアゲート群502Dの全てのオアゲートOR1〜OR4はＨ
論理を出力し、メモリチップ401〜404をチップセレクト
する。
A0とA1が「1,0」に歩進するとピクセルデコーダ502B
は出力端子Q1にＨ論理を出力し、このＨ論理信号はオア
ゲート群502Eの各オアゲートOR1〜OR4に与えられる。こ
の結果，メモリチップ405〜408がチップセレクトされ
る。
は出力端子Q1にＨ論理を出力し、このＨ論理信号はオア
ゲート群502Eの各オアゲートOR1〜OR4に与えられる。こ
の結果，メモリチップ405〜408がチップセレクトされ
る。
A0とA1が「0,1」に歩進するとピクセルデコーダ502B
は出力端子Q2にＨ論理を出力し、このＨ論理がオアゲー
ト群502Fの各オアゲートOR1〜OR4に与えられ、メモリチ
ップ409〜412の各チップセレクト端子にＨ論理信号が与
えられる。よって、このときはメモリチップ409〜412が
チップセレクトされる。
は出力端子Q2にＨ論理を出力し、このＨ論理がオアゲー
ト群502Fの各オアゲートOR1〜OR4に与えられ、メモリチ
ップ409〜412の各チップセレクト端子にＨ論理信号が与
えられる。よって、このときはメモリチップ409〜412が
チップセレクトされる。
A0,A1が「1,1」に歩進するとピクセルデコーダ502Bは
出力端子Q3にＨ論理を出力し、このＨ論理がオアゲート
群502Gの各オアゲートOR1〜OR4に与えられる。よって、
このときはメモリチップ412〜416がチップセレクトされ
る。
出力端子Q3にＨ論理を出力し、このＨ論理がオアゲート
群502Gの各オアゲートOR1〜OR4に与えられる。よって、
このときはメモリチップ412〜416がチップセレクトされ
る。
このようにピクセルモードではアドレス信号の上位ビ
ットの信号によって４×４ビットの面状メモリ空間が選
択され、この面状メモリ空間の内はアドレス信号の下位
２ビットの信号A0とA1によって一つのピクセル情報PIX
（第15図）が選択され、ブロック内にピクセル情報を書
込むこと及びピクセル情報を読出す動作を実行する。
ットの信号によって４×４ビットの面状メモリ空間が選
択され、この面状メモリ空間の内はアドレス信号の下位
２ビットの信号A0とA1によって一つのピクセル情報PIX
（第15図）が選択され、ブロック内にピクセル情報を書
込むこと及びピクセル情報を読出す動作を実行する。
プレーンモードでは下位２ビットのアドレス信号A0,A
1が「0,0」「1,0」「0,1」「1,1」と歩進するとメモリ
チップ401〜416が４個ずつプレーン方向に選択される。
つまりA0,A1が「0,0」のときはプレーンデコーダ502Cは
出力端子Q0にＨ論理信号を出力する。このＨ論理信号は
各オアゲート群502D,502E,502F,502Gの各一番目オアゲ
ートOR1に与えられる。この結果、各オアゲート502D〜5
02Gの一番目のオアゲートOR1からメモリチップ401,405,
409,413のチップセレクト端子CSにＨ論理信号のチップ
セレクト信号が与えられ、メモリチップ401,405,409,41
3がアクセスされる。
1が「0,0」「1,0」「0,1」「1,1」と歩進するとメモリ
チップ401〜416が４個ずつプレーン方向に選択される。
つまりA0,A1が「0,0」のときはプレーンデコーダ502Cは
出力端子Q0にＨ論理信号を出力する。このＨ論理信号は
各オアゲート群502D,502E,502F,502Gの各一番目オアゲ
ートOR1に与えられる。この結果、各オアゲート502D〜5
02Gの一番目のオアゲートOR1からメモリチップ401,405,
409,413のチップセレクト端子CSにＨ論理信号のチップ
セレクト信号が与えられ、メモリチップ401,405,409,41
3がアクセスされる。
A0,A1が「1,0」に歩進すると、プレーンデコーダ502C
は出力端子Q1からＨ論理信号を出力する。このＨ論理信
号は各オアゲート群502D,502E,502F,502Gの二番目のオ
アゲートOR2に与えられ、これによりメモリチップ402,4
06,410,414の各チップセレクト端子CSにＨ論理のチップ
セレクト信号が与えられ、これらメモリチップ402,406,
410,414がアクセスされる。
は出力端子Q1からＨ論理信号を出力する。このＨ論理信
号は各オアゲート群502D,502E,502F,502Gの二番目のオ
アゲートOR2に与えられ、これによりメモリチップ402,4
06,410,414の各チップセレクト端子CSにＨ論理のチップ
セレクト信号が与えられ、これらメモリチップ402,406,
410,414がアクセスされる。
A0,A1が「0,1」に歩進すると、プレーンデコーダ502C
は出力端子Q2からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの三番目のオアゲートOR3に
与えられ、これによってメモリチップ403,407,411,415
の各チップセレクト端子CS1〜CS16にＨ論理のチップセ
レクト信号が与えられ、メモリチップ403,407,411,415
が選択されてアクセスされる。
は出力端子Q2からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの三番目のオアゲートOR3に
与えられ、これによってメモリチップ403,407,411,415
の各チップセレクト端子CS1〜CS16にＨ論理のチップセ
レクト信号が与えられ、メモリチップ403,407,411,415
が選択されてアクセスされる。
A0,A1が「1,1」に歩進すると、プレーンデコーダ502C
は出力端子Q3からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの四番目のオアゲートOR4に
与えられ、このオアゲートOR4を通じてメモリチップ40
4,408,412,416のチップセレクト端子CS4〜CS8に与えら
れ、これらメモリチップ404,408,412,416が選択されて
アクセスされる。このようにしてプレーンモードではメ
モリチップが（401,405,409,413），（402,406,410,41
4），（403,407,411,415），（404,408,412,416）の組
合わせでアクセスされ、プレーン情報PLN（第16図）を
４ビットずつ書込及び読出すことができる。
は出力端子Q3からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの四番目のオアゲートOR4に
与えられ、このオアゲートOR4を通じてメモリチップ40
4,408,412,416のチップセレクト端子CS4〜CS8に与えら
れ、これらメモリチップ404,408,412,416が選択されて
アクセスされる。このようにしてプレーンモードではメ
モリチップが（401,405,409,413），（402,406,410,41
4），（403,407,411,415），（404,408,412,416）の組
合わせでアクセスされ、プレーン情報PLN（第16図）を
４ビットずつ書込及び読出すことができる。
デコーダ502Aにブロックモードの信号がモード制御器
503から与えられると出力端子Q2にＨ論理を出力する。
このＨ論理信号は全てのオアゲートに与えられ、このと
きはメモリチップ401〜416の全てが一度にアクセスされ
る。
503から与えられると出力端子Q2にＨ論理を出力する。
このＨ論理信号は全てのオアゲートに与えられ、このと
きはメモリチップ401〜416の全てが一度にアクセスされ
る。
以上の説明によってチップセレクタ502の構成及び、
このチップセレクタ502によって実行されるモード切替
動作について理解されよう。
このチップセレクタ502によって実行されるモード切替
動作について理解されよう。
次に、ライトフォーマッタ501について説明する。第
４図にライトフォーマッタ501の構造を示す。この例で
はピクセルモードとプレーンモードで必要となる部分を
示す。ライトフォーマッタ501もチップセレクタ502と同
様に４つのオアゲート群501D,504E,501F,501Gを有し、
このオアゲート群501D〜501Gにアンドゲート群501Aと50
1BからデータD0〜D3を与える。
４図にライトフォーマッタ501の構造を示す。この例で
はピクセルモードとプレーンモードで必要となる部分を
示す。ライトフォーマッタ501もチップセレクタ502と同
様に４つのオアゲート群501D,504E,501F,501Gを有し、
このオアゲート群501D〜501Gにアンドゲート群501Aと50
1BからデータD0〜D3を与える。
アンドゲート群501Aはピクセルモード時に制御され、
データD0,D1,D2,D3をオアゲート群501D〜501Gの各オア
ゲートOR1〜OR4に与える。つまり、各オアゲート群501D
〜501Gの各一番目のオアゲートOR1にデータD0を与え、
二番目のオアゲートOR2にデータD1を与え、三番目のオ
アゲートOR3にデータD2を与え、四番目のオアゲートOR4
にデータD3を与える。
データD0,D1,D2,D3をオアゲート群501D〜501Gの各オア
ゲートOR1〜OR4に与える。つまり、各オアゲート群501D
〜501Gの各一番目のオアゲートOR1にデータD0を与え、
二番目のオアゲートOR2にデータD1を与え、三番目のオ
アゲートOR3にデータD2を与え、四番目のオアゲートOR4
にデータD3を与える。
このようにしてチップセレクタ502でセレクトされた
メモリチップにデータD0〜D3が書込まれる。このデータ
の書込方向がピクセル方向となる。
メモリチップにデータD0〜D3が書込まれる。このデータ
の書込方向がピクセル方向となる。
一方、プレーンモード時にはアンドゲート群501Bが開
に制御され、データD0を第１オアゲート群501Dの各オア
ゲートOR1〜OR4に与える。またデータD1は第２オアゲー
ト群501Eの各オアゲートOR1〜OR4に与える。またデータ
D2は第３オアゲート群501Fの各オアゲートOR1〜OR4に与
える。更にデータD3は第４オアゲート群501Gの各オアゲ
ートOR1〜OR4に与える。このようにしてチップセレクタ
502によってセレクトされた一組のメモリチップ、例え
ば401〜404及び405〜408,409〜412,413〜416のいずれか
一つの組に単色データD0またはD1,D2,D3のいずれかが書
き込まれる。この書込方向がプレーン方向となる。
に制御され、データD0を第１オアゲート群501Dの各オア
ゲートOR1〜OR4に与える。またデータD1は第２オアゲー
ト群501Eの各オアゲートOR1〜OR4に与える。またデータ
D2は第３オアゲート群501Fの各オアゲートOR1〜OR4に与
える。更にデータD3は第４オアゲート群501Gの各オアゲ
ートOR1〜OR4に与える。このようにしてチップセレクタ
502によってセレクトされた一組のメモリチップ、例え
ば401〜404及び405〜408,409〜412,413〜416のいずれか
一つの組に単色データD0またはD1,D2,D3のいずれかが書
き込まれる。この書込方向がプレーン方向となる。
以上の説明によりピクセルモードと、プレーンモード
のアクセス動作が理解できよう。
のアクセス動作が理解できよう。
次にブロックモードにおけるライトフォーマッタ501
の構造について説明する。
の構造について説明する。
ブロックモードでは第５図に示すように、オアゲート
群501D〜501Gに対して二つのレジスタ501Lと501M及び４
つのマルチプレクサ501H,501I,501J,501Kとを設ける。
マルチプレクサ501H〜501Kの各制御端子Ｓにはデータ
D0,D1,D2,D3を与える。各マルチプレクサ501H〜501Kは
制御端子Ｓに与えられるデータD0,D1,D2,D3がＨ論理の
ときはレジスタ501Lにストアされたデータを選んで出力
する。またデータD0〜D3がそれぞれＬ論理のときはマル
チプレクサ501H〜501Kはレジスタ501Mにストアされてい
るデータを選択して出力する。
群501D〜501Gに対して二つのレジスタ501Lと501M及び４
つのマルチプレクサ501H,501I,501J,501Kとを設ける。
マルチプレクサ501H〜501Kの各制御端子Ｓにはデータ
D0,D1,D2,D3を与える。各マルチプレクサ501H〜501Kは
制御端子Ｓに与えられるデータD0,D1,D2,D3がＨ論理の
ときはレジスタ501Lにストアされたデータを選んで出力
する。またデータD0〜D3がそれぞれＬ論理のときはマル
チプレクサ501H〜501Kはレジスタ501Mにストアされてい
るデータを選択して出力する。
マルチプレクサ501Hから出力される４ビットのデータ
は各オアゲート群501DのオアゲートOR1〜OR4に与えら
れ、メモリチップ401,402,403,404の各データ入力端子D
S1,DS2,DS3,DS4に与えられる。
は各オアゲート群501DのオアゲートOR1〜OR4に与えら
れ、メモリチップ401,402,403,404の各データ入力端子D
S1,DS2,DS3,DS4に与えられる。
マルチプレクサ501Iから出力される４ビットのデータ
は、各オアゲート群501EのオアゲートOR1〜OR4に与えら
れ、メモリチップ405,406,407,408のデータ入力端子D
S5,DS6,DS7,DS8に与えられる。
は、各オアゲート群501EのオアゲートOR1〜OR4に与えら
れ、メモリチップ405,406,407,408のデータ入力端子D
S5,DS6,DS7,DS8に与えられる。
マルチプレクサ501Jから出力される４ビットのデータ
はオアゲート群501FのオアゲートOR1〜OR4に与えられ、
メモリチップ409,410,411,412の各データ入力端子DS9,D
S10,DS11,DS12に与えられる。
はオアゲート群501FのオアゲートOR1〜OR4に与えられ、
メモリチップ409,410,411,412の各データ入力端子DS9,D
S10,DS11,DS12に与えられる。
マルチプレクサ501Kから出力される４ビットのデータ
は各オアゲート群501GのオアゲートOR1〜OR4に与えら
れ、メモリチップ413,414,415,416の各データ入力端子D
S13,DS14,DS15,DS16にそれぞれ与えられる。
は各オアゲート群501GのオアゲートOR1〜OR4に与えら
れ、メモリチップ413,414,415,416の各データ入力端子D
S13,DS14,DS15,DS16にそれぞれ与えられる。
レジスタ501Lと501Mにストアされるデータは第１図に
示したパターン発生器100からデータバスライン505を通
じて送られてくる。
示したパターン発生器100からデータバスライン505を通
じて送られてくる。
つまり、被試験メモリ200の内部にもレジスタ501Lと5
01Mに相当する部分と、マルチプレクサ501H〜501Kに対
応する機能が設けられ、ブロックモードのときはデータ
D0,D1,D2,D3の論理値に応じて二つのレジスタにストア
されたいずれか一方のデータをメモリチップに書込む動
作を行っている。従ってバッファメモリ400においても
二つのレジスタ501L,501MをデータD0,D1,D2,D3の各論理
値に応じていずれか一方を選択して書込むことによって
被試験メモリ200と同じデータを16個のメモリセル401〜
416の全てに書込むことができ、これを読出すことによ
ってブロックモードにおける期待値データを得ることが
できる。
01Mに相当する部分と、マルチプレクサ501H〜501Kに対
応する機能が設けられ、ブロックモードのときはデータ
D0,D1,D2,D3の論理値に応じて二つのレジスタにストア
されたいずれか一方のデータをメモリチップに書込む動
作を行っている。従ってバッファメモリ400においても
二つのレジスタ501L,501MをデータD0,D1,D2,D3の各論理
値に応じていずれか一方を選択して書込むことによって
被試験メモリ200と同じデータを16個のメモリセル401〜
416の全てに書込むことができ、これを読出すことによ
ってブロックモードにおける期待値データを得ることが
できる。
次に、リードフォーマッタ504について説明する。第
６図はリードフォーマッタ504の構成を示す。リードフ
ォーマッタ504は例えばピクセル情報取出手段504Aとプ
レーン情報取出手段504Bと、ブロック情報取出手段504C
と、設定器504Dと、マルチプレクサ504Eとによって構成
することができる。
６図はリードフォーマッタ504の構成を示す。リードフ
ォーマッタ504は例えばピクセル情報取出手段504Aとプ
レーン情報取出手段504Bと、ブロック情報取出手段504C
と、設定器504Dと、マルチプレクサ504Eとによって構成
することができる。
ピクセル情報取出手段504Aは例えば４つのオアゲート
OR1〜OR4によって構成することができる。オアゲートOR
1はメモリチップ401,405,409,413の各読出信号を取出
す。オアゲートOR2はメモリチップ402,406,410,414の各
読出信号を取出す。オアゲートOR3はメモリチップ403,4
07,411,415の各読出信号を取出す。オアゲートOR4はメ
モリチップ404,408,412,416の各読出信号を取出す。
OR1〜OR4によって構成することができる。オアゲートOR
1はメモリチップ401,405,409,413の各読出信号を取出
す。オアゲートOR2はメモリチップ402,406,410,414の各
読出信号を取出す。オアゲートOR3はメモリチップ403,4
07,411,415の各読出信号を取出す。オアゲートOR4はメ
モリチップ404,408,412,416の各読出信号を取出す。
このように構成することによってピクセルモードでメ
モリチップ401,402,403,414と、405,406,407,408と、40
9,410,411,412と、413,414,415,416が順次読出される
と、ピクセル情報取出手段504Aからピクセル情報PIXが
出力される。このピクセル情報PIXはマルチプレクサ504
Eの一つの入力端子Ａに供給される。
モリチップ401,402,403,414と、405,406,407,408と、40
9,410,411,412と、413,414,415,416が順次読出される
と、ピクセル情報取出手段504Aからピクセル情報PIXが
出力される。このピクセル情報PIXはマルチプレクサ504
Eの一つの入力端子Ａに供給される。
プレーン情報取出手段504Bも４つのオアゲートOR1〜O
R4によって構成することができる。オアゲートOR1はメ
モリチップ401,402,403,404の読出出力を取出す。オア
ゲートOR2はメモリチップ405,406,407,408の読出出力を
取出す。オアゲートOR3はメモリチップ409,410,411,412
の読出出力を取出す。オアゲートOR4はメモリチップ41
3,414,415,416の読出出力を取出す。
R4によって構成することができる。オアゲートOR1はメ
モリチップ401,402,403,404の読出出力を取出す。オア
ゲートOR2はメモリチップ405,406,407,408の読出出力を
取出す。オアゲートOR3はメモリチップ409,410,411,412
の読出出力を取出す。オアゲートOR4はメモリチップ41
3,414,415,416の読出出力を取出す。
この構成によればプレーンモードでメモリチップ401,
405,409,413と、402,406,410,414と、403,407,411,415
と404,408,412,416が順次読出されると、プレーン情報
取出手段504Bからプレーン情報PLNが出力される。この
プレーン情報PLNはマルチプレクサ504Eの入力端子Ｂに
供給される。
405,409,413と、402,406,410,414と、403,407,411,415
と404,408,412,416が順次読出されると、プレーン情報
取出手段504Bからプレーン情報PLNが出力される。この
プレーン情報PLNはマルチプレクサ504Eの入力端子Ｂに
供給される。
ブロック情報取出手段504Cの構成及び動作は第７図で
説明するが、その概要は各メモリチップ401〜416の各読
出出力と、設定器504Dに設定された設定値とを比較し、
その比較の結果が一致または不一致に応じてデータD0,D
1,D2,D3の論理値が決定され、この論理出力がブロック
モード情報としてマルチプレクサ504Eの入力端子Ｃに与
えられる。
説明するが、その概要は各メモリチップ401〜416の各読
出出力と、設定器504Dに設定された設定値とを比較し、
その比較の結果が一致または不一致に応じてデータD0,D
1,D2,D3の論理値が決定され、この論理出力がブロック
モード情報としてマルチプレクサ504Eの入力端子Ｃに与
えられる。
ブロック情報取出手段504Cの構造と動作を第７図を用
いて説明する。ブロック情報取出手段504Cは被試験メモ
リ200のブロックモードの動作と同等の動きをするよう
に４つの排他的理論和回路群EOR1,EOR2,EOR3,EOR4を設
ける。
いて説明する。ブロック情報取出手段504Cは被試験メモ
リ200のブロックモードの動作と同等の動きをするよう
に４つの排他的理論和回路群EOR1,EOR2,EOR3,EOR4を設
ける。
各排他的論理和回路群EOR1,EOR2,EOR3,EOR4はそれぞ
れ各メモリチップ401〜416の各読出出力D00〜D33と設定
用レジスタ504Dにストアされた設定値C0,C1,C2,C3とを
比較する４つの排他的論理和回路EXO1,EXO2,EXO3,EXO4
と、これら４つの排他的論理和回路EXO1,EXO2,EXO3,EXO
4の各出力のNOR論理を取るノアゲートNORとによって構
成することができる。
れ各メモリチップ401〜416の各読出出力D00〜D33と設定
用レジスタ504Dにストアされた設定値C0,C1,C2,C3とを
比較する４つの排他的論理和回路EXO1,EXO2,EXO3,EXO4
と、これら４つの排他的論理和回路EXO1,EXO2,EXO3,EXO
4の各出力のNOR論理を取るノアゲートNORとによって構
成することができる。
つまり、メモリチップ401〜404から読出されるデータ
D00〜D33と設定用レジスタ504Dにストアされた設定値C0
〜C3とが一致した場合に第１の排他的論理和回路群EOR1
の出力信号R0は「１」論理となり、１つでも不一致があ
ると「０」論理となる。
D00〜D33と設定用レジスタ504Dにストアされた設定値C0
〜C3とが一致した場合に第１の排他的論理和回路群EOR1
の出力信号R0は「１」論理となり、１つでも不一致があ
ると「０」論理となる。
その他の排他的論理和回路群EOR2,EOR3,EOR4も同様に
動作し、出力信号R1,R2,R3をそれぞれ出力する。この出
力信号R0〜R3はマルチプレクサ504Eの入力端子Ｃに与え
られ、ブロックモードではこの出力信号R0〜R3が選択さ
れて期待値データとして論理比較器300に与えられる。
動作し、出力信号R1,R2,R3をそれぞれ出力する。この出
力信号R0〜R3はマルチプレクサ504Eの入力端子Ｃに与え
られ、ブロックモードではこの出力信号R0〜R3が選択さ
れて期待値データとして論理比較器300に与えられる。
この発明では以上説明した構成に加えてバッファメモ
リ400にマスク機能を持った構成を提案するものであ
る。第８図はその実施例を示す。
リ400にマスク機能を持った構成を提案するものであ
る。第８図はその実施例を示す。
第８図において505はマルチプレクサを示す。このマ
ルチプレクサ505はアドレスバスまたはデータバスのい
ずれか一方を通じて送られて来るマスクデータをマスク
レジスタ506に導くために設けたマルチプレクサを示
す。つまりマスクデータはアドレスバスまたはデータバ
スを通じて送られてくる。この違いは被試験メモリ200
の規格に準ずる。アドレスバスまたはデータバスを利用
して送られてくるマスクデータはマスクレジスタ506に
取込まれる。
ルチプレクサ505はアドレスバスまたはデータバスのい
ずれか一方を通じて送られて来るマスクデータをマスク
レジスタ506に導くために設けたマルチプレクサを示
す。つまりマスクデータはアドレスバスまたはデータバ
スを通じて送られてくる。この違いは被試験メモリ200
の規格に準ずる。アドレスバスまたはデータバスを利用
して送られてくるマスクデータはマスクレジスタ506に
取込まれる。
一方、被試験メモリ200の規格によってアドレスバス
を通じて送られてくるマスクデータを使うか、またはマ
スクレジスタ506にストアしたマスクデータを使うかが
決められる。この選択のためにマルチプレクサ507が設
けられる。
を通じて送られてくるマスクデータを使うか、またはマ
スクレジスタ506にストアしたマスクデータを使うかが
決められる。この選択のためにマルチプレクサ507が設
けられる。
マルチプレクサ507で選択されたマスクデータとマス
クレジスタ506にストアされたマスクデータはマスクフ
ォーマッタ508に与えられる。このマスクフォーマッタ5
08で各モード別にマスクするビット位置を規定し、アン
ドゲート509A〜509Pに開閉制御信号を与えて任意のアン
ドゲート509A〜509Pを開または閉の状態に制御し、マス
ク及び非マスクの状態に制御する。つまり、アンドゲー
ト509A〜509Pの全てが開のときパターン発生器100から
送られてくる書込指定信号は自由に通過してバッファメ
モリ400の各チップの書込指令端子WEに与えられ非マス
ク状態となる。アンドゲート509A〜509Pの中の任意のア
ンドゲートを閉にすると、閉の状態に制御したゲートが
接続されたメモリチップには書込指令信号が与えられな
くなり、マスク状態となる。
クレジスタ506にストアされたマスクデータはマスクフ
ォーマッタ508に与えられる。このマスクフォーマッタ5
08で各モード別にマスクするビット位置を規定し、アン
ドゲート509A〜509Pに開閉制御信号を与えて任意のアン
ドゲート509A〜509Pを開または閉の状態に制御し、マス
ク及び非マスクの状態に制御する。つまり、アンドゲー
ト509A〜509Pの全てが開のときパターン発生器100から
送られてくる書込指定信号は自由に通過してバッファメ
モリ400の各チップの書込指令端子WEに与えられ非マス
ク状態となる。アンドゲート509A〜509Pの中の任意のア
ンドゲートを閉にすると、閉の状態に制御したゲートが
接続されたメモリチップには書込指令信号が与えられな
くなり、マスク状態となる。
マスクフォーマッタ508の内部構造を第９図に示す。
入力端子508Aにはマルチプレクサ507で選択した入力マ
スクデータM0〜M3を与える。入力端子508Bにはマスクレ
ジスタ506にストアしたマスクデータMR0〜MR3を与え
る。入力端子508Aに与えられた入力マスクデータM0〜M3
はアンドゲート群508Iに入力される。入力端子508Bに入
力されたマスクデータMR0〜MR3は入力端子508Aに入力さ
れたマスクデータM0〜M3と共にオアゲート508Dで論理和
を採ってマルチプレクサ508Cの入力端子Ｂに入力され
る。マルチプレクサ508Cはピクセルモードのとき入力端
子Ｂを選択し、入力端子508Aと508Bに与えられたマスク
データM0〜M3及びMR0〜MR3を論理和したデータをノアゲ
ート群508E,508F,508G,508Hの各ノアゲートNOR1〜NOR4
に与える。つまり４ビットのデータD0,D1,D2,D3の中の
データD0をノアゲート群508E〜508Hの一番目のノアゲー
トNOR1に与え、データD1をノアゲート群508E〜508Hの二
番目のノアゲートNOR2に与え、データD2をノアゲート群
508E〜508Hの三番目のノアゲートNOR3に与え、データD3
をノアゲート群508E〜508Hの四番目のノアゲートNOR4に
与える。
入力端子508Aにはマルチプレクサ507で選択した入力マ
スクデータM0〜M3を与える。入力端子508Bにはマスクレ
ジスタ506にストアしたマスクデータMR0〜MR3を与え
る。入力端子508Aに与えられた入力マスクデータM0〜M3
はアンドゲート群508Iに入力される。入力端子508Bに入
力されたマスクデータMR0〜MR3は入力端子508Aに入力さ
れたマスクデータM0〜M3と共にオアゲート508Dで論理和
を採ってマルチプレクサ508Cの入力端子Ｂに入力され
る。マルチプレクサ508Cはピクセルモードのとき入力端
子Ｂを選択し、入力端子508Aと508Bに与えられたマスク
データM0〜M3及びMR0〜MR3を論理和したデータをノアゲ
ート群508E,508F,508G,508Hの各ノアゲートNOR1〜NOR4
に与える。つまり４ビットのデータD0,D1,D2,D3の中の
データD0をノアゲート群508E〜508Hの一番目のノアゲー
トNOR1に与え、データD1をノアゲート群508E〜508Hの二
番目のノアゲートNOR2に与え、データD2をノアゲート群
508E〜508Hの三番目のノアゲートNOR3に与え、データD3
をノアゲート群508E〜508Hの四番目のノアゲートNOR4に
与える。
これに対し、プレーンモードとブロックモードに対し
てはマルチプレクサ508Cが入力端子Ａを選択して入力端
子508Bに入力されたマスクデータMR0〜MR3を各ノアゲー
ト群508E〜508Hに与えると共に、アンドゲート群508Iを
設け、このアンドゲート群508Iを構成する４つのアンド
ゲートAN1,AN2,AN3,AN4に入力マスクデータM0〜M3を与
える。このアンドゲートAN1〜AN4はプレーンモード及び
ブロックモードにおいて開に制御され、マスクデータM0
〜M3を通過させる。
てはマルチプレクサ508Cが入力端子Ａを選択して入力端
子508Bに入力されたマスクデータMR0〜MR3を各ノアゲー
ト群508E〜508Hに与えると共に、アンドゲート群508Iを
設け、このアンドゲート群508Iを構成する４つのアンド
ゲートAN1,AN2,AN3,AN4に入力マスクデータM0〜M3を与
える。このアンドゲートAN1〜AN4はプレーンモード及び
ブロックモードにおいて開に制御され、マスクデータM0
〜M3を通過させる。
アンドゲートAN1の出力はノアゲート群508Eの全ての
ノアゲートNOR1〜NOR4に与えられ、アンドゲートAN2の
出力はノアゲート群508Fの全てのノアゲートNOR1〜NOR4
に与えられ、アンドゲートAN3の出力はノアゲート群508
Gの全てのノアゲートNOR1〜NOR4に与えられ、アンドゲ
ート群AN4の出力はノアゲート群508Hの全てのノアゲー
トNOR1〜NOR4に与えられる。
ノアゲートNOR1〜NOR4に与えられ、アンドゲートAN2の
出力はノアゲート群508Fの全てのノアゲートNOR1〜NOR4
に与えられ、アンドゲートAN3の出力はノアゲート群508
Gの全てのノアゲートNOR1〜NOR4に与えられ、アンドゲ
ート群AN4の出力はノアゲート群508Hの全てのノアゲー
トNOR1〜NOR4に与えられる。
このようにしてプレーンモード及びブロックモードに
おいては各ノアゲーノNOR1〜NOR4において、アンドゲー
ト群508Iから与えられる入力マスクデータM0〜M3と、マ
ルチプレクサ508Cから出力されるマスクレジスタ506に
ストアされたマスクデータMR0〜MR3のノア論理が採ら
れ、プレーンモード時とブロックモード時のマスクを正
規に行わせるように構成している。
おいては各ノアゲーノNOR1〜NOR4において、アンドゲー
ト群508Iから与えられる入力マスクデータM0〜M3と、マ
ルチプレクサ508Cから出力されるマスクレジスタ506に
ストアされたマスクデータMR0〜MR3のノア論理が採ら
れ、プレーンモード時とブロックモード時のマスクを正
規に行わせるように構成している。
つまり、ピクセルモードでは第10図に示すように入力
マスクデータM0〜M3と、マスクレジスタ506のマスクデ
ータMR0〜MR3の中の例えばデータM0とMR2をＨ論理に設
定しマスク指定したとすると、オアゲート群508Dで論理
和を採り、マルチプレクサ508Cの出力D0,D2がＨ論理と
なり、ノアゲート群508E〜508Hの各ノアゲートNOR1,NOR
3がＬ論理データを出力し、これによってアンドゲート5
09A,509C,509E,509G,509I,509K,509M,509Oが閉に制御さ
れ、第11図に斜線を付して示すようにメモリチップ401,
405,409,413と、403,407,411,415がマスクされ、データ
の書替えが禁止される。
マスクデータM0〜M3と、マスクレジスタ506のマスクデ
ータMR0〜MR3の中の例えばデータM0とMR2をＨ論理に設
定しマスク指定したとすると、オアゲート群508Dで論理
和を採り、マルチプレクサ508Cの出力D0,D2がＨ論理と
なり、ノアゲート群508E〜508Hの各ノアゲートNOR1,NOR
3がＬ論理データを出力し、これによってアンドゲート5
09A,509C,509E,509G,509I,509K,509M,509Oが閉に制御さ
れ、第11図に斜線を付して示すようにメモリチップ401,
405,409,413と、403,407,411,415がマスクされ、データ
の書替えが禁止される。
一方、プレーンモード及びブロックモードではマルチ
プレクサ508CからマスクデータMR0〜MR3が与えられ、更
に入力マスクデータM0〜M3がアンドゲート群508Iから与
えられる。これらのマスクデータM0〜M3とMR0〜MR3は各
ノアゲート群508E〜508Hでノア論理が採られる。
プレクサ508CからマスクデータMR0〜MR3が与えられ、更
に入力マスクデータM0〜M3がアンドゲート群508Iから与
えられる。これらのマスクデータM0〜M3とMR0〜MR3は各
ノアゲート群508E〜508Hでノア論理が採られる。
ここで第12図に示すように入力マスクデータM0〜M3の
中のデータM0とマスクデータMR0〜MR3の中のデータMR2
にＬ論理を設定しマスク指定したとすると、ノアゲート
群508Eの全てのノアゲートNOR1〜NOR4と、ノアゲート群
508E〜508Hの各ノアゲートNOR3からＬ論理信号が出力さ
れる。このＬ論理信号によってアンドゲート509A〜509D
が閉に制御され、またアンドゲート509G,509K,509Oが閉
に制御されて第13図に斜線を付して示すようにメモリチ
ップ401,402,403,404と、407,411,415がマスクされ、デ
ータの書替えが禁止される。第12図と第13図から明らか
なように、プレーンモードとブロックモードのマスクは
共通の回路構造で行うことができる。
中のデータM0とマスクデータMR0〜MR3の中のデータMR2
にＬ論理を設定しマスク指定したとすると、ノアゲート
群508Eの全てのノアゲートNOR1〜NOR4と、ノアゲート群
508E〜508Hの各ノアゲートNOR3からＬ論理信号が出力さ
れる。このＬ論理信号によってアンドゲート509A〜509D
が閉に制御され、またアンドゲート509G,509K,509Oが閉
に制御されて第13図に斜線を付して示すようにメモリチ
ップ401,402,403,404と、407,411,415がマスクされ、デ
ータの書替えが禁止される。第12図と第13図から明らか
なように、プレーンモードとブロックモードのマスクは
共通の回路構造で行うことができる。
次にランダムアクセスポートとシリアルアクセスポー
トとを持つメモリを試験する場合の例を第14図を参照し
て説明する。
トとを持つメモリを試験する場合の例を第14図を参照し
て説明する。
第14図においては、バッファメモリ400のアドレス入
力端子と直列に２入力マルチプレクサ700が設けられ、
そのマルチプレクサ700の一方の１入力側にカウンタ701
を接続する。カウンタ701はパターン発生器100で発生し
たアドレスをロードする機能、カウンタ701の値をイン
クリメント（１加算）、デクリメント（１減算）及び保
持する機能を有する。マルチプレクサ700はバッファメ
モリ400に印加するアドレスをパターン発生器100で発生
したアドレスにするか、カウンタ701の計数値にするか
の選択を行う。
力端子と直列に２入力マルチプレクサ700が設けられ、
そのマルチプレクサ700の一方の１入力側にカウンタ701
を接続する。カウンタ701はパターン発生器100で発生し
たアドレスをロードする機能、カウンタ701の値をイン
クリメント（１加算）、デクリメント（１減算）及び保
持する機能を有する。マルチプレクサ700はバッファメ
モリ400に印加するアドレスをパターン発生器100で発生
したアドレスにするか、カウンタ701の計数値にするか
の選択を行う。
カウンタ701の制御はパターン発生器100の制御信号発
生部106より出力されるカウンタ制御信号により行う。
マルチプレクサ700の切り換えもパターン発生器100の制
御信号発生部106より出力されるマルチプレクサ制御信
号により行う。
生部106より出力されるカウンタ制御信号により行う。
マルチプレクサ700の切り換えもパターン発生器100の制
御信号発生部106より出力されるマルチプレクサ制御信
号により行う。
ランダムアクセスポートとシリアクアクセスポートを
持つメモリにおいてはSAM部はポインタによりアスセス
される。そのポインタの初期設定は外部から与えるアド
レスによって行われるが、その初期値がカウンタ701に
設定される。
持つメモリにおいてはSAM部はポインタによりアスセス
される。そのポインタの初期設定は外部から与えるアド
レスによって行われるが、その初期値がカウンタ701に
設定される。
被試験メモリ200のRAM部に対し、パターン発生器100
からアドレス及びデータを与え、これと同時にそのアド
レスをマルチプレクサ700を通じてバッファメモリ400に
与えてアクセスし、また前記データをバッファメモリ40
0に与えて同時に書込み、その後、被試験メモリ200のRA
M部内のデータをSAM部に転送し、パターン発生器100か
ら与えられるアドレス信号により被試験メモリ200のSAM
部のポインタを初期設定し、同時にそのアドレスにより
カウンタ701を初期設定し、そのカウンタ701によりバッ
ファメモリ400をアクセスして読出し、これと同期して
被試験メモリ200のSAM部からの読出しデータと、バッフ
ァメモリ400の読出しデータとを論理比較することによ
り被試験メモリ200を試験することができる。
からアドレス及びデータを与え、これと同時にそのアド
レスをマルチプレクサ700を通じてバッファメモリ400に
与えてアクセスし、また前記データをバッファメモリ40
0に与えて同時に書込み、その後、被試験メモリ200のRA
M部内のデータをSAM部に転送し、パターン発生器100か
ら与えられるアドレス信号により被試験メモリ200のSAM
部のポインタを初期設定し、同時にそのアドレスにより
カウンタ701を初期設定し、そのカウンタ701によりバッ
ファメモリ400をアクセスして読出し、これと同期して
被試験メモリ200のSAM部からの読出しデータと、バッフ
ァメモリ400の読出しデータとを論理比較することによ
り被試験メモリ200を試験することができる。
「発明の効果」 以上説明したように、この発明によれば複数のメモリ
チップ401〜416によってバッファメモリ400を構成する
と共に、この複数のメモリチップ401〜416をチップセレ
クタ502によってピクセルモードとプレーンモード及び
ブロックモードに従ってアクセスし、書込、読出を行う
ことができる。
チップ401〜416によってバッファメモリ400を構成する
と共に、この複数のメモリチップ401〜416をチップセレ
クタ502によってピクセルモードとプレーンモード及び
ブロックモードに従ってアクセスし、書込、読出を行う
ことができる。
この結果、被試験メモリ200の動作と等価な書込、読
出動作を行うことができる。特に、例えばピクセルモー
ドで書込を行い、書込まれたデータを被試験メモリ200
のモード切替えに合わせてプレーンモードまたはブロッ
クモードで読出すことができる。またプレーンモードで
書込んだデータをピクセルモードまたはブロックモード
で読出すことができる。更にブロックモードで書込及び
読出を行うことができる。よって、被試験メモリ200と
等価な動作を行わせることができ、被試験メモリ200の
期待値データを得ることができる。従ってメモリチップ
401〜416に使用するメモリチップを被試験メモリ200の
動作速度より速いチップで不良のないチップを用いるこ
とによって、被試験メモリ200に書込んだデータをバッ
ファメモリ400から被試験メモリ200の読出出力より早く
得ることができる。よってバッファメモリ400から読出
されるデータを期待値データとすることができ、被試験
メモリ200がどのようなモードで動作しても誤りのない
期待値データを容易に得ることができる。
出動作を行うことができる。特に、例えばピクセルモー
ドで書込を行い、書込まれたデータを被試験メモリ200
のモード切替えに合わせてプレーンモードまたはブロッ
クモードで読出すことができる。またプレーンモードで
書込んだデータをピクセルモードまたはブロックモード
で読出すことができる。更にブロックモードで書込及び
読出を行うことができる。よって、被試験メモリ200と
等価な動作を行わせることができ、被試験メモリ200の
期待値データを得ることができる。従ってメモリチップ
401〜416に使用するメモリチップを被試験メモリ200の
動作速度より速いチップで不良のないチップを用いるこ
とによって、被試験メモリ200に書込んだデータをバッ
ファメモリ400から被試験メモリ200の読出出力より早く
得ることができる。よってバッファメモリ400から読出
されるデータを期待値データとすることができ、被試験
メモリ200がどのようなモードで動作しても誤りのない
期待値データを容易に得ることができる。
しかも、この発明によれば被試験メモリ200に与えら
れるマスクデータを用いてバッファメモリ400の書込み
を各モードに対応してマスクする構造としたから、マス
クした場合の期待値データも簡単に得ることができる。
れるマスクデータを用いてバッファメモリ400の書込み
を各モードに対応してマスクする構造としたから、マス
クした場合の期待値データも簡単に得ることができる。
よって試験装置本体の特に期待値パターン発生部のプ
ログラムを容易に作成して多機能メモリを試験すること
ができる利点が得られる。
ログラムを容易に作成して多機能メモリを試験すること
ができる利点が得られる。
なお、上述ではピクセルモード及びプレーンモード時
のデータのビット数を４ビットにして説明したが、この
ビット数に限られるものでないことは容易に理解できよ
う。
のデータのビット数を４ビットにして説明したが、この
ビット数に限られるものでないことは容易に理解できよ
う。
第１図はこの発明の概要を説明するためのブロック図、
第２図はこの発明に用いるバッファメモリの内部構造の
一例を説明するための仮想的な立体図、第３図はこの発
明に用いるチップセレクタの一例を説明するための接続
図、第４図はこの発明に用いるライトフォーマッタの一
例を説明するための接続図、第５図はブロックモード時
に動作するライトフォーマッタの一例を説明するための
接続図、第６図はこの発明に用いるリードフォーマッタ
の一例を説明するための接続図、第７図はこの発明に用
いるブロックモードにおける期待値データ取出手段の一
例を説明するための接続図、第８図はこの発明の実施例
を説明するためのブロック図、第９図はこの発明の要部
となるマスクフォーマッタの具体的な回路構造を説明す
るための接続図、第10図乃至第13図は第９図に示したマ
スクフォーマッタの動作を説明するための図、第14図は
この発明の他の実施例を説明するためのブロック図、第
15図は従来の技術を説明するためのブロック図、第16図
は画像用メモリの内部構造を説明するための図である。
第２図はこの発明に用いるバッファメモリの内部構造の
一例を説明するための仮想的な立体図、第３図はこの発
明に用いるチップセレクタの一例を説明するための接続
図、第４図はこの発明に用いるライトフォーマッタの一
例を説明するための接続図、第５図はブロックモード時
に動作するライトフォーマッタの一例を説明するための
接続図、第６図はこの発明に用いるリードフォーマッタ
の一例を説明するための接続図、第７図はこの発明に用
いるブロックモードにおける期待値データ取出手段の一
例を説明するための接続図、第８図はこの発明の実施例
を説明するためのブロック図、第９図はこの発明の要部
となるマスクフォーマッタの具体的な回路構造を説明す
るための接続図、第10図乃至第13図は第９図に示したマ
スクフォーマッタの動作を説明するための図、第14図は
この発明の他の実施例を説明するためのブロック図、第
15図は従来の技術を説明するためのブロック図、第16図
は画像用メモリの内部構造を説明するための図である。
Claims (1)
- 【請求項１】A.ピクセルモード、プレーンモード、ブロ
ックモードの各モードによって書込、読出を実行するこ
とができる被試験メモリに、試験のために書込んで読出
すためのデータと、このデータを書き込むアドレス及び
書込んだデータを読出すアドレスを規定するアドレス信
号を与えるパターン発生器と、 B.上記被試験メモリに書込み、読出すデータのビット数
ｎを自乗したｎ×ｎと同数のメモリチップをマトリック
ス状に配列し、このマトリックスの行方向に配列したｎ
個のメモリチップの各１組に書込むデータをピクセル情
報、上記マトリックスの列方向に配列したｎ個のメモリ
チップの各１組に書込むデータをプレーン情報、上記マ
トリックスのｎ×ｎ個のメモリチップに書込むデータを
ブロック情報として記憶し読出すバッファメモリと、 C.上記パターン発生器が出力したデータを、上記被試験
メモリの動作モードに対応して、上記バッファメモリに
書込むべきピクセル情報、プレーン情報、ブロック情報
の何れかに変換するライトフォーマッタと、 D.上記パターン発生器が出力するアドレス信号が与えら
れ、上記被試験メモリの動作モードに対応して、上記バ
ッファメモリを構成する複数のメモリチップをピクセル
モード、プレーンモード及びブロックモードのそれぞれ
でアクセスするためのチップセレクト信号を生成するチ
ップセレクタと、 E.上記バッファメモリを構成する各メモリチップの書込
指令入力端子に接続された複数のゲートに対して、マス
クデータと上記各モードを表わすデータとから生成した
開閉制御信号を与え、上記バッファメモリの所望のメモ
リチップの書込指令入力端子に接続したゲートを閉の状
態に制御することにより、そのメモリチップに記憶した
データが書換えられることを禁止するマスクフォーマッ
タと、 F.上記バッファメモリから読出されるデータを上記被試
験メモリの動作モードに対応したビットの配列で取出
し、上記被試験メモリから読出されるデータの期待値デ
ータを得るリードフォーマッタと、 G.上記ライトフォーマッタ、チップセレクタ及びリード
フォーマッタのそれぞれを上記被試験メモリの動作モー
ドに対応する各モードで動作するように制御するモード
制御器と、 H.上記被試験メモリから読出されるデータと、上記リー
ドフォーマッタから取出される期待値データとを論理比
較し、上記被試験メモリが正常に動作しているか否かを
判定する論理比較器と、 によって構成したことを特徴とするメモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335812A JP2613411B2 (ja) | 1987-12-29 | 1987-12-29 | メモリ試験装置 |
| US07/287,139 US4958345A (en) | 1987-12-29 | 1988-12-21 | Memory testing device |
| DE88121730T DE3885594T2 (de) | 1987-12-29 | 1988-12-27 | Speicherprüfgerät. |
| EP88121730A EP0322865B1 (en) | 1987-12-29 | 1988-12-27 | Memory testing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335812A JP2613411B2 (ja) | 1987-12-29 | 1987-12-29 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154399A JPH02154399A (ja) | 1990-06-13 |
| JP2613411B2 true JP2613411B2 (ja) | 1997-05-28 |
Family
ID=18292695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62335812A Expired - Lifetime JP2613411B2 (ja) | 1987-12-29 | 1987-12-29 | メモリ試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4958345A (ja) |
| EP (1) | EP0322865B1 (ja) |
| JP (1) | JP2613411B2 (ja) |
| DE (1) | DE3885594T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2694993B2 (ja) * | 1989-02-22 | 1997-12-24 | 株式会社日立製作所 | 電力用信号処理システムおよびディジタル保護リレー装置 |
| US5113399A (en) * | 1989-10-16 | 1992-05-12 | Rockwell International Corporation | Memory test methodology |
| EP0427114A3 (en) * | 1989-11-07 | 1992-07-15 | Micron Technology, Inc. | High speed bit mask register architecture |
| US5357521A (en) * | 1990-02-14 | 1994-10-18 | International Business Machines Corporation | Address sensitive memory testing |
| US5159599A (en) * | 1990-07-31 | 1992-10-27 | Sgs-Thomson Microelectronics, Inc. | High speed testing for programmable logic devices |
| US5511185A (en) * | 1990-11-27 | 1996-04-23 | Mercury Interactive Corporation | System for automatic testing of computer software having output synchronization and capable of responding to asynchronous events |
| US5377148A (en) * | 1990-11-29 | 1994-12-27 | Case Western Reserve University | Apparatus and method to test random access memories for a plurality of possible types of faults |
| US5231605A (en) * | 1991-01-31 | 1993-07-27 | Micron Technology, Inc. | DRAM compressed data test mode with expected data |
| JP3186359B2 (ja) * | 1993-07-28 | 2001-07-11 | 安藤電気株式会社 | 物理アドレス変換回路 |
| JPH0774749A (ja) * | 1993-09-01 | 1995-03-17 | Hitachi Ltd | スイッチングシステム |
| KR100191143B1 (ko) * | 1994-08-19 | 1999-06-15 | 오우라 히로시 | 고속패턴 발생기 |
| JP3605150B2 (ja) * | 1994-08-22 | 2004-12-22 | 株式会社アドバンテスト | アドレスパターン発生器 |
| US5925142A (en) | 1995-10-06 | 1999-07-20 | Micron Technology, Inc. | Self-test RAM using external synchronous clock |
| KR100208043B1 (ko) * | 1996-01-12 | 1999-07-15 | 오우라 히로시 | 시험 패턴 발생기 |
| US6032281A (en) * | 1996-01-12 | 2000-02-29 | Advantest Corp. | Test pattern generator for memories having a block write function |
| JP3106947B2 (ja) * | 1996-02-28 | 2000-11-06 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3919847B2 (ja) * | 1996-05-29 | 2007-05-30 | 三菱電機株式会社 | 半導体記憶装置 |
| US5812470A (en) * | 1996-09-10 | 1998-09-22 | Micron Technology, Inc. | Apparatus, system and method for identifying semiconductor memory access modes |
| US5966388A (en) | 1997-01-06 | 1999-10-12 | Micron Technology, Inc. | High-speed test system for a memory device |
| US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| US6311299B1 (en) * | 1999-03-01 | 2001-10-30 | Micron Technology, Inc. | Data compression circuit and method for testing embedded memory devices |
| US6571365B1 (en) * | 1999-11-03 | 2003-05-27 | Unisys Corporation | Initial stage of a multi-stage algorithmic pattern generator for testing IC chips |
| US6701472B2 (en) * | 2001-02-09 | 2004-03-02 | Adc Telecommunications Israel, Ltd. | Methods for tracing faults in memory components |
| JP2003059298A (ja) * | 2001-08-09 | 2003-02-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4889357B2 (ja) * | 2006-04-14 | 2012-03-07 | 株式会社アドバンテスト | 試験装置、プログラムおよび試験方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| US4370746A (en) * | 1980-12-24 | 1983-01-25 | International Business Machines Corporation | Memory address selector |
| US4742474A (en) * | 1985-04-05 | 1988-05-03 | Tektronix, Inc. | Variable access frame buffer memory |
| US4775857A (en) * | 1985-05-17 | 1988-10-04 | Honeywell Inc. | On-line verification of video display generator |
| EP0218830B1 (en) * | 1985-09-09 | 1992-04-29 | Hitachi, Ltd. | A memory test apparatus |
| US4745407A (en) * | 1985-10-30 | 1988-05-17 | Sun Microsystems, Inc. | Memory organization apparatus and method |
| JPS62236076A (ja) * | 1986-04-07 | 1987-10-16 | Mitsubishi Electric Corp | フレ−ムバツフアメモリアクセス方式 |
| JP2527935B2 (ja) * | 1986-05-19 | 1996-08-28 | 株式会社 アドバンテスト | 半導体メモリ試験装置 |
| JPH0746127B2 (ja) * | 1986-05-20 | 1995-05-17 | 三菱電機株式会社 | 半導体試験装置 |
-
1987
- 1987-12-29 JP JP62335812A patent/JP2613411B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-21 US US07/287,139 patent/US4958345A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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