JP2613410B2

JP2613410B2 - メモリ試験装置

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Publication number: JP2613410B2
Application number: JP62335811A
Authority: JP
Inventors: 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-12-29
Filing date: 1987-12-29
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: JPH01176397A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は例えば画像用等として用いられるメモリの
試験装置に関する。

「従来の技術」一般に半導体メモリ試験装置は例えば第８図に示すよ
うに構成されている。パターン発生器100のアドレス端
子101からアドレス信号を被試験メモリ200に与える。被
試験メモリ200のそのアドレスにそのときのパターン発
生器100で発生したデータをデータ端子102より与えて書
込む。その後パターン発生器100から被試験メモリ200に
アドレスを印加して読出し、その時読出されたデータ
と、パターン発生器100から出力されたデータ、つまり
期待値データとの比較を論理比較器300にて行い、被試
験メモリ200の良否判定を行う。

パターン発生器100はアドレス発生部103、データ発生
部104、データメモリ105、クロック制御信号発生部10
6、シーケンス制御部107により構成される。

シーケンス制御部107はアドレス発生部103、データ発
生部104、クロック制御信号発生部106の制御を行う。

アドレス発生部103は被試験メモリ200に印加するアド
レス信号の発生を行う。

データ発生部104は被試験メモリ200に印加するデー
タ、つまり書込みデータ及び論理比較器300に出力する
期待値データの発生を行う。

データメモリ105はデータ発生部104と同じく被試験メ
モリ200に印加するデータ及び論理比較器300に出力する
期待値データの発生を行う。

データメモリ105はあらかじめ書込んでおいたデータ
を読出すことによりデータ発生を行う。

データ発生部104は規則性のあるデータ発生に用いら
れ、データメモリ105は規則性のないランダムなデータ
発生に用いられている。データ発生部104よりデータを
データ端子102に出力するか、データメモリ105よりデー
タをデータ端子102へ出力するかはマルチプレクサ108に
より切換える。

クロック制御信号発生部106は被試験メモリ200に印加
するクロックの制御信号を発生する。

「発明が解決しようとする問題点」この第８図に示した従来の半導体メモリ試験装置は新
しく開発された画像用メモリを試験することができない
欠点がある。

画像用メモリはランダムアクセスポートとシリアルア
クセスポートを具備し、ランダムアクセスポートからラ
ンダムアクセスし、シリアルポートは初期アドレスを設
定した後にクロックを供給することによりアドレスを＋
１ずつ高速歩進させ各アドレスを順次アスセスする。こ
のようなディアルポート型メモリを試験する装置は「特
願昭61−114381号、名称：半導体メモリ試験装置」で提
案している。

画像用メモリの更に新しいものはピクセルモード、プ
レーンモード、ブロックモードの三つのモードで動作す
るメモリが提案されている。

画像用メモリはカラー表示の場合、第９図に示すよう
にR.G.Bの三色情報と、コントロール情報Ｃとの合計４
ビットが最小の一画素情報（以下ピクセル情報と称す）
PIXとして利用される。色の表現を多色化するにはピク
セル情報PIXを８ビットとする場合もある。

ピクセル情報PIXは第９図に示すようにアドレス信号A
₀〜A_Nによって任意のアドレスのピクセル情報がアクセ
スされ、アドレスの深さ方向に配列されてメモリに格納
される。従ってアドレスを深さ方向に順次又はランダム
に読出すことによってピクセル情報PIXが読出され、ま
たピクセル情報を書込むことができる。この読出、書込
モードをピクセルモードと呼んでいる。

これに対し各単色情報ラインだけをピクセル情報PIX
と同じビット数分ずつアクセスするモードが付加された
メモリがある。このモードをプレーンモードと称してい
る。

このプレーンモードによれば単色について４ビット分
ずつ書込及び読出すことができ、画面の塗りつぶしを高
速に実行できる。このとき一度に書込、読出を行なう４
ビットの信号をプレーン情報PLNと称することにする。

更に例えば４×４ビットの面状メモリ空間を一度に読
み、書きするモードが考えられている。このモードはブ
ロックモードと呼ばれ画面内の限られた部分、例えばマ
ルチウィンド内を高速度でクリヤするような用途に利用
される。

このように各種の機能を持つメモリであるため試験装
置としては機能試験を行なうために必要な期待値データ
を発生させるためのプログラムを作成することは難しい
欠点がある。

特にピクセルモードで書込んだデータをプレーンモー
ド又はブロックモードで読出したり、或はプレーンモー
ドで書込んだデータをピクセルモード又はブロックモー
ドで読出したりすることを行なうため、これに必要な期
待値データを発生させるためのプログラムの作成は極め
て困難である。

「問題点を解決するための手段」この発明では、ピクセルモード、プレーンモード、ブ
ロックモードの各モードによって書込、読出を実行する
ことができる被試験メモリに、試験のために書込んで読
出すためのデータと、このデータを書き込むアドレス及
び書込んだデータを読出すアドレスを規定するアドレス
信号を与えるパターン発生器と、被試験メモリに書込
み、読出すデータのビット数ｎを自乗したｎ×ｎと同数
のメモリチップをマトリックス状に配列し、このマトリ
ックスの行方向に配列したｎ個のメモリチップの各１組
に書込むデータをピクセル情報、マトリックスの列方向
に配列したｎ個のメモリチップの各１組に書込むデータ
をプレーン情報、上記マトリックスのｎ×ｎ個のメモリ
チップに書込むデータをブロック情報として記憶し読出
すバッファメモリと、パターン発生器が出力したデータ
を、被試験メモリの動作モードに対応して、バッファメ
モリに書込むべきピクセル情報、プレーン情報、ブロッ
ク情報の何れかに変換するライトフォーマッタと、パタ
ーン発生器が出力するアドレス信号の下位ビットの信号
が与えられ、被試験メモリの動作モードに対応してバッ
ファメモリを構成する複数のメモリチップをピクセルモ
ード、プレーンモード及びブロックモードのそれぞれで
アクセスするためのチップセレクト信号を生成するチッ
プセレクタと、バッファメモリから読出されるデータを
被試験メモリの動作モードに対応したビットの配列で取
出し、上記被試験メモリから読出されるデータの期待値
データを得るリードフォーマッタと、ライトフォーマッ
タ、チップセレクタ及びリードフォーマッタのそれぞれ
を被試験メモリの動作モードに対応する各モードで動作
するように制御するモード制御器と、被試験メモリから
読出されるデータと、リードフォーマッタから取出され
る期待値データとを論理比較し、試験メモリが正常に動
作しているか否かを判定する論理比較器とによってメモ
リ試験装置を構成したものである。

この発明の構成によれば被試験メモリと同等に動作す
るバッファメモリを具備し、被試験メモリがピクセルモ
ード、プレーンモード、ブロックモードの各種のモード
で動作した場合にはバッファメモリも被試験メモリに追
従して各モードで動作し、被試験メモリからデータを読
出すときは、バッファメモリも同一のモードで読出され
る。

よってバッファメモリから読出されるデータを期待値
データとして利用することができ、比較的簡単な構成に
よって複雑な動作を行なうメモリの試験を行なうことが
できる。

「実施例」第１図にこの発明の全体の概要を示す。第１図におい
て第８図と対応する部分には同一符号を付して示す。即
ち100はパターン発生器、200は被試験メモリ、300は論
理比較器をそれぞれ示す。

この発明においては論理比較器300に与える期待値デ
ータをバッファメモリ400から読出す構造としたもので
ある。バッファメモリ400に被試験メモリ200の動作モー
ドに対応してピクセル情報、プレーン情報、ブロック情
報を書込み、読出すために、この発明ではライトフォー
マッタ501と、チップセレクタ502、リードフォーマッタ
504及びこれらの動作モードを切換制御するモード制御
器503を設けた構成を特徴とするものである。

バッファメモリ400は被試験メモリ200に書込み、読出
すビット数と同じ数を自乗した数のメモリチップによっ
て構成し、このメモリチップをチップセレクタ502によ
って選択することによって被試験メモリ200と等価なピ
クセルモード、プレーンモード、ブロックモードで読出
及び書込を実行する構造としたものである。

バッファメモリ400は第２図に示すようにこの例では1
6個のメモリチップ401〜416によって構成した場合を示
す。各メモリチップ401〜416は例えば１×64kビット或
は１×256kビット等のメモリチップを用いることがで
き、被試験メモリ200より応答速度が充分速いメモリチ
ップを用いる。

この16個のメモリチップ401〜416のアドレス入力端子
は下位２ビットを除いて全て被試験メモリ200のアドレ
ス入力端子と共通接続し、被試験メモリ200に与えるア
ドレス信号と同一のアドレス信号を与える。

アドレス信号の中の下位２ビットのアドレス信号A₀,A
₁をチップセレクタ502に入力し、このチップセレクタ50
2でチップセレクタ信号を生成する。

チップセレクタ502の内部は例えば第３図に示すよう
に三つのデコーダ502A,502B,502Cと、４組のオアゲート
群502D,502E,502F,502Gとによって構成することができ
る。各オアゲート群502D,502E,502F,502Gはそれぞれ４
個のオアゲートOR₁,OR₂,OR₃,OR₄によって構成され、各
オアゲートOR₁〜OR₄の出力端子はバッファメモリ400を
構成するメモリチップ401〜416のチップセレクト端子CS
₁,CS₂,CS₃…CS₁₆に接続される。

デコーダ502Aはモードレジスタ503から与えられるモ
ード切替信号の値に応じて出力端子Q₀,Q₁,Q₂の何れか一
つにＨ論理信号を出力する。出力端子Q₀とQ₁に出力され
るＨ論理信号はデコーダ502Bと502Cの各イネーブル信号
端子ENに与える。

デコーダ502Bと502Cは入力端子にアドレス信号の下位
２ビットの信号A₀とA₁が与えられ、イネーブル端子ENに
イネーブル信号が与えられると、この２ビットの信号
A₀,A₁の値に対応して出力端子Q₀,Q₁,Q₂,Q₃に順次Ｈ論理
の信号を出力する。

つまりデコーダ502Bはピクセルモードのときデコーダ
502Aの出力端子Q₀からイネーブル端子ENにイネーブル信
号が与えられ、この状態でアドレス信号A₀とA₁の値に対
応した出力端子Q₀〜Q₃にＨ論理信号を出力する。従って
このデコーダ502Bをピクセルデコーダと称することにす
る。ピクセルデコーダ502Bから出力されるＨ論理信号は
オアゲート群502D,502E,502F,502Gの各群毎に与えられ
る。つまり各オアゲート群502D〜502Gの各オアゲートOR
₁〜OR₄の一つの入力端子が共通接続され、この共通接続
された入力端子にピクセルデコーダ502Bの各出力端子Q₀
〜Q₃を接続する。

一方デコーダ502Cはプレーンモード時にイネーブル端
子ENにデコーダ502Aの出力端子Q₁からＨ論理のイネーブ
ル信号が与えられ、この状態でアドレス信号A₀とA₁の値
に対応した出力端子Q₀〜Q₃に順次Ｈ論理信号を出力す
る。

従ってこのデコーダ502Cをプレーンデコーダ502Cと称
することにする。プレーンデコーダ502Cの出力端子Q₀,Q
₁,Q₂,Q₃は各オアゲート群502D〜502Gの対応する同士の
オアゲートの一つの入力端子を共通接続し、この共通接
続端子にプレーンデコーダ502Cの出力端子Q₀,Q₁,Q₂,Q₃
を接続する。

オアゲート群502D〜502Gの全てのオアゲートの一つの
入力端子は共通接続され、この共通接続した入力端子を
デコーダ502Aの出力端子Q₂に接続する。

このように構成することによってピクセルモードのと
きはデコーダ502Aが出力端子Q₀にＨ論理を出力し、ピク
セルデコーダ502Bを選択する。従ってピクセルデコーダ
502Bは入力端子に与えられるアドレス信号の下位２ビッ
トの信号A₀とA₁の値に応じて出力端子Q₁〜Q₃にＨ論理信
号を出力する。アドレス信号A₀とA₁が「0,0」「1,0」
「0,1」「1,1」「0,0」「1,0」…のように進歩するもの
とすると、A₀,A₁が「0,0」のときピクセルデコーダ502B
は出力端子Q₀にＨ論理を出力し、このＨ論理をオアゲー
ト群502Dの全てのオアゲートOR₁〜OR₄に与えるからオア
ゲート群502Dの全てのオアゲートOR₁〜OR₄はＨ論理を出
力し、メモリチップ401〜404をチップセレクトする。

A₀,A₁が「1,0」に歩進するとピクセルデコーダ502Bは
出力端子Q₁にＨ論理を出力し、このＨ論理信号はオアゲ
ート群502Eの各オアゲートOR₁〜OR₄に与えられる。この
結果メモリチップ405〜408がチップセレクトされる。

A₀,A₁が「0,1」に歩進するとピクセルデコーダ502Bは
出力端子Q₂にＨ論理を出力し、このＨ論理がオアゲート
群502Fの各オアゲートOR₁〜OR₄に与えられ、メモリチッ
プ409〜412の各チップセレクト端子にＨ論理信号が与え
られる。よってこのときはメモリチップ409〜412がチッ
プセレクトされる。

A₀,A₁が「1,1」に歩進するとピクセルデコーダ502Bは
出力端子Q₃にＨ論理を出力し、このＨ論理がオアゲート
群502Gの各オアゲートOR₁〜OR₄に与えられる。よってこ
のときはメモリチップ412〜416がチップセレクトされ
る。

このようにピクセルモードではアドレス信号の上位ビ
ットの信号によって４×４ビットの面状メモリ空間が選
択され、この面状メモリ空間の内はアドレス信号の下位
２ビットの信号A₀とA₁によって一つのピクセル情報PIX
（第９図）が選択され、ブロック内にピクセル情報を書
込むこと及びピクセル情報を読出す動作を実行する。

プレーンモードでは下位２ビットのアドレス信号A₀,A
₁が「0,0」「1,0」「0,1」「1,1」と歩進するとメモリ
チップ401〜416が４個ずつプレーン方向に選択される。
つまりA₀,A₁が「0,0」のときはプレーンデコーダ502Cは
出力端子Q₀にＨ論理を出力する。このＨ論理は各オアゲ
ート群502D,502E,502F,502Gの各一番目オアゲートOR₁に
与えられる。この結果各オアゲート502D〜502Gの一番目
のオアゲートOR₁からメモリセル401,405,409,413のチッ
プセレクト端子CSにＨ論理のチップセレクト信号が与え
られ、メモリチップ401,405,409,413がアクセスされ
る。

A₀,A₁が「1,0」に歩進すると、プレーンデコーダ502C
は出力端子Q₁からＨ論理信号を出力する。このＨ論理信
号は各オアゲート群502D,502E,502F,502Gの二番目のオ
アゲートOR₂に与えられ、これによりメモリチップ402,4
06,410,414の各チップセレクト端子CSにＨ論理のチップ
セレクト信号が与えられ、これらメモリチップ402,406,
410,414がアクセスされる。

A₀,A₁が「0,1」に歩進すると、プレーンデコーダ502C
は出力端子Q₂からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの三番目のオアゲートOR₃に
与えられ、これによってメモリチップ403,407,411,415
の各チップセレクト端子CS₁〜CS₁₆にＨ論理のチップセ
レクト信号が与えられ、メモリチップ403,407,411,415
が選択されてアクセスされる。

A₀,A₁が「1,1」に歩進すると、プレーンデコーダ502C
は出力端子Q₃からＨ論理を出力する。このＨ論理信号は
各オアゲート群502D〜502Gの四番目のオアゲートOR₄に
与えられ、このオアゲートOR₄を通じてメモリチップ40
4,408,412,416のチップセレクト端子CS₄〜CS₈に与えら
れ、これらメモリチップ404,408,412,416が選択されて
アクセスされる。このようにしてプレーンモードではメ
モリチップ（401,405,409,413），（402,406,410,41
4），（403,407,411,415），（404,408,412,416）の組
合せでアクセスされプレーン情報PLN（第９図）を４ビ
ットずつ書込及び読出すことができる。

デコーダ502Aにブロックモードの信号がモード制御器
503から与えられると出力端子Q₂にＨ論理を出力する。
このＨ論理信号は全てのオアゲートに与えられ、このと
きはメモリチップ401〜416の全てが一度にアクセスされ
る。

以上の説明によってチップセレクタ502の構成及びこ
のチップセレクタ502によって実行されるモード切替動
作について理解されよう。

次にライトフォーマッタ501について説明する。第４
図にライトフォーマッタ501の構造を示す。この例では
ピクセルモードとプレーンモードで必要となる部分を示
す。ライトフォーマッタ501もチップセレクタ502と同様
に４つのオアゲート群501D,501E,501F,501Gを有し、こ
のオアゲート群501D〜501Gにアンドゲート群501Aと501B
からデータD₀〜D₃を与える。

アンドゲート群501Aはピクセルモード時に制御され、
データD₀,D₁,D₂,D₃をオアゲート群501D〜501Gの各オア
ゲートOR₁〜OR₄に与える。つまり各オアゲート群501D〜
501Gの各１番目のオアゲートOR₁にデータD₀を与え、２
番目のオアゲートOR₂にデータD₁を与え、３番目のオア
ゲートOR₃にデータD₂を与え、４番目のオアゲートOR₄に
データD₃を与える。

このようにしてチップセレクタ502でセレクトされた
メモリチップにデータD₀〜D₃が書込まれる。このデータ
の書込方向がピクセル方向となる。

一方プレーンモード時にはアンドゲート群501Bが開に
制御され、データD₀を第１オアゲート群501Dの各オアゲ
ートOR₁〜OR₄に与える。またデータD₁は第２オアゲート
群501Eの各オアゲートOR₁〜OR₄に与える。またデータD₂
は第３オアゲート群501Fの各オアゲートOR₁〜OR₄に与え
る。更にデータD₃は第４オアゲート群501Gの各オアゲー
トOR₁〜OR₄に与える。このようにしてチップセレクタ50
2によってセレクトされた一組のメモリチップ、例えば4
01〜404及び405〜408,409〜412,413〜416の何れか一つ
の組に単色データD₀又はD₁,D₂,D₃の何れかが書き込まれ
る。この書込方向がプレーン方向となる。

以上の説明によりピクセルモードと、プレーンモード
のアクセス動作が理解できよう。

次にブロックモードにおけるライトフォーマッタ501
の構造について説明する。

ブロックモードでは第５図に示すようにオアゲート群
501D〜501Gに対して二つのレジスタ501Lと501M及び４つ
のマルチプレクサ501H,501I,501J,501Kとを設ける。マ
ルチプレクサ501H〜501Kの各制御端子ＳにはデータD₀,D
₁,D₂,D₃を与える。各マルチプレクサ501H〜501Kは制御
端子Ｓに与えられるデータD₀,D₁,D₂,D₃がＨ論理のとき
はレジスタ501Lにストアされたデータを選んで出力す
る。またデータD₀〜D₃がそれぞれＬ論理のときはマルチ
プレクサ501H〜501Kはレジスタ501Mにストアされている
データを選択して出力する。

マルチプレクサ501Hから出力される４ビットのデータ
は各オアゲート群501DのオアゲートOR₁〜OR₄に与えら
れ、メモリチップ401,402,403,404の各データ入力端子D
S₁,DS₅,DS₃,DS₄に与えられる。

マルチプレクサ501Iから出力される４ビットのデータ
は各オアゲート群501EのオアゲートOR₁〜OR₄に与えら
れ、メモリチップ405,406,407,408のデータ入力端子D
S₅,DS₆,DS₇,DS₈に与えられる。

マルチプレクサ501Jから出力される４ビットのデータ
はオアゲート群501FのオアゲートOR₁〜OR₄に与えられ、
メモリチップ409,410,411,412の各データ入力端子DS₉,D
S₁₀,DS₁₁,DS₁₂に与えられる。

マルチプレクサ501Kから出力される４ビットのデータ
は各オアゲート群501GのオアゲートOR₁〜OR₄に与えら
れ、メモリチップ413,414,415,416の各データ入力端子D
S₁₃,DS₁₄,DS₁₅,DS₁₆に与えられる。

レジスタ501Lと501Mにストアされるデータは第１図に
示したパターン発生器100からデータバスライン505を通
じて送られて来る。

つまり被試験メモリ200の内部にもレジスタ501Lと501
Mに相当する部分と、マルチプレクサ501H〜501Kに対応
する機能が設けられ、ブロックモードのときはデータ
D₀,D₁,D₂,D₃の論理値に応じて二つのレジスタにストア
された何れか一方のデータをメモリチップに書込む動作
を行なっている。従ってバッファメモリ400においても
二つのレジスタ501L,501MをデータD₀,D₁,D₂,D₃の各論理
値に応じて何れか一方を選択して書込むことによって被
試験メモリ200と同じデータを16個のメモリセル401〜41
6の全てに書込むことができ、これを読出すことによっ
てブロックモードにおける期待値データを得ることがで
きる。

次にリードフォーマッタ504について説明する。第６
図はリードフォーマッタ504の構成を示す。リードフォ
ーマッタ504は例えばピクセル情報取出手段504Aとプレ
ーン情報取出手段504Bと、ブロック情報取出手段504C
と、設定器504Dと、マルチプレクサ504Eとによって構成
することができる。

ピクセル情報取出手段504Aは例えば４つのオアゲート
OR₁〜OR₄によって構成することができる。オアゲートOR
₁はメモリチップ401,405,409,413の各読出信号を取出
す。オアゲートOR₂はメモリチップ402,406,410,414の各
読出信号を取出す。オアゲートOR₃はメモリチップ403,4
07,411,415の各読出信号を取出す。オアゲートOR₄はメ
モリチップ404,408,412,416の各読出信号を取出す。

このように構成することによってピクセルモードでメ
モリチープ401,402,403,414と、405,406,407,408と、40
9,410,411,412と、413,414,415,416が順次読出される
と、ピクセル情報取出手段504Aからピクセル情報PIXが
出力される。このピクセル情報PIXはマルチプレクサ504
Eの一つの入力端子Ａに供給される。

プレーン情報取出手段504Bも４つのオアゲートOR₁〜O
R₄によって構成することができる。オアゲートOR₁はメ
モリチップ401,402,403,404の読出出力を取出す。オア
ゲートOR₂はメモリチップ405,406,407,408の読出出力を
取出す。オアゲートOR₃はメモリチップ409,410,411,412
の読出出力を取出す。オアゲートOR₄はメモリチップ41
3,414,415,416の読出出力を取出す。

このように構成することによってプレーンモードでメ
モリチップ401,405,409,413と、402,406,410と、403,40
7,411,415と、404,408,412,416が順次読出されると、プ
レーン情報取出手段504Bからプレーン情報PLNが出力さ
れる。このプレーン情報PLNはマルチプレクサ504Eの入
力端子Ｂに供給される。

ブロック情報取出手段504Cの構成及び動作は第７図で
説明するが、その概要は各メモリチップ401〜416の各読
出出力と、設定器504Dに設定された設定値とを比較し、
その比較の結果が一致又は不一致に応じてデータD₀,D₁,
D₂,D₃の論理値が決定され、この論理出力がブロックモ
ード情報としてマルチプレクサ504Eの入力端子Ｃに与え
られる。

ブロックモード情報取出手段504Cの構造と動作を第７
図を用いて説明する。ブロックモード情報取出手段504C
は被試験メモリ200のブロックモードの動作と同等の動
きをするように４つの排他的論理和回路群EOR₁,EOR₂,EO
R₃,EOR₄を設ける。

各排他的論理和回路群EOR₁,EOR₂,EOR₃,EOR₄はそれぞ
れ各メモリセル401〜416の各読出出力D₀₀〜D₃₃と設定用
レジスタ504Dにストアされた設定値C₀,C₁,C₂,C₃とを比
較する４つの排他的論理和回路EXO₁,EXO₂,XOR₃,EXO
₄と、これら４つの排他的論理和回路EXO₁,EXO₂,EXO₃,EX
O₄の各出力のNOR論理を取るノアゲートNORとによって構
成することができる。

つまりメモリセル401〜404から読出されるデータD₀₀
〜D₃₃と設定用レジスタ504Dにストアされた設定値C₀〜C
₃とが一致した場合に第１の排他的論理和回路群EOR₁の
出力信号R₀は「１」論理となり、１つでも不一致が有る
と「０」論理となる。

その他の排他的論理和回路群EOR₂,EOR₃,EOR₄も同様に
動作し、出力信号R₁,R₂,R₃をそれぞれ出力する。この出
力信号R₀〜R₃はマルチプレクサ504Eの入力端子Ｃに与え
られ、ブロックモードではこの出力信号R₀〜R₃が選択さ
れて期待値データとして論理比較器300に与えられる。

「発明の効果」以上説明したようにこの発明によれば複数のメモリチ
ップ401〜416によってバッファメモリ400を構成すると
共にこの複数のメモリチップ401〜416をチップセレクタ
502によってピクセルモードとプレーンモード及びブロ
ックモードに従ってアクセスし、書込、読出を行なうこ
とができる。

この結果被試験メモリ200の動作と等価な書込、読出
動作を行なうことができる。特に例えばピクセルモード
で書込を行ない、書込まれたデータを被試験メモリ200
のモード切替に合わせてプレーンモード又はブロックモ
ードで読出すことができる。またプレーンモードで書込
んでピクセルモード又はブロックモードで読出すことも
できる。更にブロックモードで書込及び読出を行なうこ
とができ、画像用メモリと等価な動作を行なわせること
ができる。

従ってメモリチップ401〜416に使用するメモリチップ
を被試験メモリ200の動作速度より速いチップで、然も
不良のないチップを用いることによって被試験メモリ20
0に書込んだデータをバッファメモリ400から被試験メモ
リ200の読出出力より早く得ることができる。よってバ
ッファメモリ400から読出されるデータを期待値データ
とすることができ、被試験メモリ200がどのようなモー
ドで動作しても誤まりのない期待値データを容易に得る
ことができる。

尚上述ではピクセルモード及びプレーンモード時のデ
ータのビット数を４ビットとして説明したが、このビッ
ト数に限られるものでないことは容易に理解できよう。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図はこの発明に用いるバッファメモリの内部構
造の一例を説明するための仮想的な立体図、第３図はこ
の発明に用いるチップセレクタの一例を説明するための
接続図、第４図はこの発明に用いるライトフォーマッタ
の一例を説明するための接続図、第５図はブロックモー
ド時に動作するライトフォーマッタの一例を説明するた
めの接続図、第６図はこの発明に用いるリードフォーマ
ッタの一例を説明するための接続図、第７図はこの発明
に用いるブロックモードにおける期待値データ取出手段
の一例を説明するための接続図、第８図は従来の技術を
説明するための接続図、第９図はこの発明のメモリ試験
装置で試験しようとする被試験メモリの内部構造を説明
するための図である。

Claims

(57)【特許請求の範囲】

【請求項１】A.ピクセルモード、プレーンモード、ブロ
ックモードの各モードによって書込、読出を実行するこ
とができる被試験メモリに、試験のために書込んで読出
すためのデータと、このデータを書き込むアドレス及び
書込んだデータを読出すアドレスを規定するアドレス信
号を与えるパターン発生器と、 B.上記被試験メモリに書込み、読出すデータのビット数
ｎを自乗したｎ×ｎと同数のメモリチップをマトリック
ス状に配列し、このマトリックスの行方向に配列したｎ
個のメモリチップの各１組に書込むデータをピクセル情
報、上記マトリックスの列方向に配列したｎ個のメモリ
チップの各１組に書込むデータをプレーン情報、上記マ
トリックスのｎ×ｎ個のメモリチップに書込むデータを
ブロック情報として記憶し読出すバッファメモリと、 C.上記パターン発生器が出力したデータを、上記被試験
メモリの動作モードに対応して、上記バッファメモリに
書込むべきピクセル情報、プレーン情報、ブロック情報
の何れかに変換するライトフォーマッタと、 D.上記パターン発生器が出力するアドレス信号の下位ビ
ットの信号が与えられ、上記被試験メモリの動作モード
に対応して上記バッファメモリを構成する複数のメモリ
チップをピクセルモード、プレーンモード及びブロック
モードのそれぞれでアクセスするためのチップセレクト
信号を生成するチップセレクタと、 E.上記バッファメモリから読出されるデータを上記被試
験メモリの動作モードに対応したビットの配列で取出
し、上記被試験メモリから読出されるデータの期待値デ
ータを得るリードフォーマッタと、 F.上記ライトフォーマッタ、チップセレクタ及びリード
フォーマッタのそれぞれを上記被試験メモリの動作モー
ドに対応する各モードで動作するように制御するモード
制御器と、 G.上記被試験メモリから読出されるデータと、上記リー
ドフォーマッタから取出される期待値データとを論理比
較し、上記被試験メモリが正常に動作しているか否かを
判定する論理比較器と、によって構成したことを特徴とするメモリ試験装置。