JPH01176397A

JPH01176397A - メモリ試験装置

Info

Publication number: JPH01176397A
Application number: JP62335811A
Authority: JP
Inventors: Kenichi Fujisaki; 健一藤崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-12-29
Filing date: 1987-12-29
Publication date: 1989-07-12
Anticipated expiration: 2012-05-28
Also published as: JP2613410B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は例えば画像用等として用いられるメモリの試
験′！ｊｃ置に関する。

「従来の技術」一般に半導体メモリ試験装置は例えば第８図に示すよう
に構成されている。パターン発生器１００のアドレス端
子１０１からアドレス信号を被試験メモリ２００に与え
る。被試験メモリ２００のそのアドレスにそのときパタ
ーン発生器１００で発生したデータをデータ端子１０７
より与えて書込む。その後パターン発生器１００から被
試験メモリ２００にアドレスを印加して読出し、その時
読出されたデータと、パターン発生器１００から出力さ
れたデータ、つまり期待値データとの比較を論理比較器
３００にて行い、被試験メモリ２００の良否判定を行う
。

パターン発生器１００はアドレス発生部１０３、データ
発生部１０４、データメモリ１０５、クロック制御信号
発生部１０６、シーケンス制御部１０７により構成され
る。

シーケンス制御部１０７はアドレス発生部１０３、デー
タ発生部１０４、クロック制御信号発生部１０６の制御
を行う。

アドレス発生部１０３は被試験メモリ２００に印加する
アドレス信号の発生を行う。

データ発生部１０４は被試験メモリ２００に印加するデ
ータ、つまり書込みデータ及び論理比較器３００に出力
する期待値データの発生を行う。

データメモリ１０５はデータ発生部１０４と同しく被試
験メモリ２００に印加するデータ及び論理比較器３００
に出力する期待値データの発生を行う。

データメモリ１０５はあらかじめ書込んでおいたデータ
を読出すことによりデータ発生を行う。

データ発生部１０４は規則性のあるデータ発生に用いら
れ、データメモリ１０５は規則性のないランダムなデー
タ発生に用いられている。データ発生部１０４よりデー
タをデータ端子１０２に出力するか、データメモリ１０
５よりデータをデータ端子１０２へ出力するかはマルチ
プレクサ１０８により切換える。

クロック制御信号発生部１０６は被試験メモリ２００に
印加するクロックの制御信号を発生する。

「発明が解決しようとする問題点」この第８図に示した従来の半４体メモリ試験装置は新ら
しく開発された画像用メモリを試験することができない
欠点がある。

画像用メモリはランダムアクセスポートとシリアルアク
セスポートを具備し、ランダムアクセスポートからラン
ダムアクセス１、ンリアルポートは初期アドレスを設定
した後にクロックを供給することによりアドレスを＋１
ずつ高速歩進させ各アドレスを順次アクセスする。この
ようなデイアルポート型メモリを試験する装置は本出願
人により「特願昭６１−１１４３８１号、名称二半導体
メモリ試験装匠」で提案している。

画像用メモリの更に新しいものはピクセルモード、プレ
ーンモード、ブロックモードの三つのモードで動作する
メモリが提案されている。

画像用メモリはカラー表示の場合、第９図に示すように
Ｒ，Ｇ、Ｂの三色情報と、コントロール情報Ｃとの合計
４ビツトが最小の一画素情報（以下ビクセル情報と称す
）　ＰＩＸとして利用される。色の表現を多色化するに
はピクセル情報ＰＩＸを８ビツトとする場合もある。

ピクセル情報１’ｌＸは第９図に示すようにアドレス信
号Ａ。〜ＡＮによって任意のアドレスのピクセル情報が
アクセスされ、アドレスの深さ方向に配列されてメモリ
に収納される。従ってアドレスを潔さ方向に順次又はラ
ンダムに読出すことによってピクセル情報ＰＩＸが読出
され、またピクセル情報を書込むことができる。この読
出、書込モードをピクセルモードと呼んでいる。

これに対し各単色情報ラインだけをピクセル情＠ＰＩＸ
と同じビット数分ずつアクセスするモードが付加された
メモリがある。このモードをプレーンモードと称してい
る。

このプレーンモードによれば単色について４ビツト分ず
つ書替及び読出すことができ、画面の塗りつぶしを高速
に実行できる。このとき−度に書込、読出を行なう４ビ
ツトの信号をブレーン情報ＰＬＮと称することにする。

更に例えば４×４ビツトの面状メモリ空間を一度に読み
、３きするモードが考えられている。このモードはブロ
ックモードと呼ばれ画面内の限られた部分、例えばマル
チウィンド内を高速度でクリヤするような用途に利用さ
れる。

このように各種の機能を持つメモリであるため試験装置
としては機能試験を行なうために必要な期待値データを
発生させることが難しい欠点がある。

特にピクセルモードで書込んだデータをプレーンモード
又はブロックモードで読出したり、或はプレーンモード
で書込んだデータをピクセルモード又はブロックモード
で読出したりすることを行なうため。これに必要な期待
値データを発生させることは困難、である。

「問題点を解決するための手段」この発明では、ピクセルモード、プレーンモード、ブロックモードによ
って読出、書込を実行することができる被試験メモリと
、被試験メモリに書込み、読出すデータのビット数を自乗
した数と同数のメモリチップによって構成され、このメ
モリチップをチップセレクト信号によって選択してアク
セスすることによって、被試験メモリと等価なピクセル
モード、プレーンモード、ブロックモードで読出、書込
を実行できるようにしたバックアメモリと、このバッファメモリに被試験メモリに書込むデータと同
一のデータを同一のモードで書込み、このデータを被試
験メモリと同一のモードで読出す手段と、この読出信号を期待値信号とし、被試験メモリの読出出
力と比較して被試験メモリの良否を判定する論理比較器
とによってメモリ試験装置を構成したものである。

この発明の構成によれば被試験メモリと同等に動作する
バッファメモリを具備し、被試験メモリがピクセルモー
ド、プレーンモード、ブロックモードの各種のモードで
動作した場合にはバッファメモリも被試験メモリに追従
して各モードで動作し、被試験メモリからデータを読出
すときは、バッファメモリも同一のモードで読出される
。

よってバッフ７メモリから読出されるデータを期待値デ
ータとして利用することができ、比較的簡単な構成によ
って複雑な動作を行なうメモリの試験を行なうことがで
きる。

「実施例」第１図にこの発明の全体の概要を示す。第１図において
第８図と対応する部分には同一符号を付して示す。即ち
１００はパターン発生器、２００は被試験メモリ、３０
０は論理比較器をそれぞれ示す。

この発明においては論理比較器３００に与える期待値デ
ータをバックアメモリ４００から読出す構造としたもの
である。バッファメモリ４００は被試験メモリ２００に
書込み、読出すビット数と同じ数を自乗した数のメモリ
チップによって構成し、このメモリチップをチップセレ
クタ５０２によって選択することによって被試験メモリ
２００と等価なピクセルモード、プレーンモード、ブロ
ックモードで読出及び書込を実行できる構造としたもの
である。

つまりバッファメモリ４００は第２図に示すようにこの
例では１６個のメモリチップ４０１〜４１６によって構
成した場合を示す。各メモリチップ４０１〜４１６は例
えばｌＸ６４にビット或は１Ｘ２５６にビット等のメモ
リチップを用いることができ、被試験メモリ２００より
応答速度が充分速いメモリチップを用いる。

この１６個のメモリチップ４０１〜４１６のアドレス入
力端子は下位２ビツトを除いて全て被試験メモリ２００
のアドレス入力端子と共通接続し、被試験メモリ２００
に与えるアドレス信号と同一のアドレス信号を与える。

アドレス信号の中の下位２ビツトのアドレス信号へ〇〜
Δ１をチップセレクタ５０２に入力し、このチップセレ
クタ５０２でチップセレクト信号を生成する。

チップセレクタ５０２の内部は例えば第３図に示すよう
に三つのデコーダ５０２八、　５０２Ｂ、　５０２Ｃと
、４組のオアゲート群５０２Ｄ、　５０２Ｅ、　５０２
Ｆ、　５０２Ｇとによって構成することができる。各オ
アゲート群５０２０、５０２Ｅ、　５０２Ｆ、　５０２
Ｇはそれぞれ４個のオアゲ−）ＯＲ，、ＯＲＺ　、ＯＲ
ｓ　、ＯＲ４によって構成され、各オワゲートＯＲ，〜
ＯＲ４の出力端子はバッファメモリ４００を構成するメ
モリチップ４０１〜４１６のチップセレクト端子Ｃ３Ｉ
、Ｃ３ｚ、Ｃ３ｚ・・・Ｃ８＋ｂに接続される。

デコーダ５０２＾はモードレジスタ５０３から与えられ
るモード切替信号の値に応じて出力端子Ｑｏ。

Ｑ、、Ｑｚの何れか一つにＨ論理信号を出力する。

出力端子Ｑ０とＱｌに出力されるＨ論理信号はデコーダ
５０２Ｂと５０２０の各イネーブル端子ＥＮに与えスデコーダ５０２Ｂと５０２０は入力端子にアドレス信号
の下位２ビツトの信号Ａ０とＡ１が与えられ、イネーブ
ル端子ＥＮにイネーブル信号が与えられると、この２ビ
ツトの信号Ａｏ、Ａ＋　の値に対応して出力端子Ｑｏ、
Ｑ＋　、Ｑｚ、Ｑ、に順次Ｈ論理の信号を出力する。

つまりデコーダ５０２Ｂはピクセルモードのときデコー
ダ５０２Ａの出力端子Ｑ０からイネーブル端子ＥＮにイ
ネーブル信号が与えられ、この状態でアドレス信号Ａ０
とＡ、の値に対応した出力端子Ｑ０〜Ｑ３にＨ論理信号
を出力する。従ってこのデコーダ５０２Ｂをピクセルデ
コーダと称することにする。

ピクセルデコーダ５０２Ｂから出力されるＨ論理信号は
オアゲート群５０２０．５０２Ｅ、　５０２Ｆ、　５０
２Ｇの各群毎に与えられる。つまり各オアゲート群５０
２Ｄ〜５０２Ｇの各オアゲートＯＲ，〜ＯＲ，の一つの
入力端子が共通接続され、この共通接続された入力端子
にピクセルデコーダ５０２Ｂの各出力端子Ｑ０〜Ｑ、を
接続する。

一方デコーダ５０２Ｃはプレーンモード時にイネーブル
端子ＥＮにデコーダ５０２Δの出力端子Ｑ、からＨ論理
のイネーブル信号が与えられ、この状態でアドレス信号
へ〇とＡ、の値に対応した出力端子Ｑ０〜Ｑ３に順次Ｈ
論理信号を出力する。

従ってこのデコーダ５０２Ｃをプレーンデコーダ５０２
Ｃと称することにする。プレーンデコーダ５０２Ｃの出
力端子Ｑｏ　、Ｑ＋　、Ｑｚ　、　Ｑ３は各オアゲート
群５０２Ｄ〜５０２Ｇの対応する同士のオアゲートの一
つの入力端子を共通接続し、この共通接続端子にプレー
ンデコーダ５０２Ｃの出力端子Ｑｏ、Ｑ＋。

Ｑ２　、Ｑｚを接続する。

オアゲート群５０２Ｄ〜５０２Ｇの全てのオアゲートの
一つの入力端子は共通接続され、この共通接続した入力
端子をデコーダ５０２Ａの出力端子Ｑ２に接続する。

このように構成することによってピクセルモードのとき
はデコーダ５０２Ａが出力端子Ｑ０にＨ論理を出力し、
ピクセルデコーダ５０２Ｂを選択する。従ってピクセル
デコーダ５０２Ｂは入力端子に与えられるアドレス信号
の下位２ビツトの信号Ａ０とＡ。

の値に応じて出力端子Ｑ　ｌ””　Ｑ　ｓにＨ論理信号
を出力する。アドレス信号Ａ０とＡ１がｒｏ、０Ｊｒ１
．ＯＪ　　ｒＯ，ＩＪ　　ｒｌ、ＩＪ　　ｒｏ、Ｏｊ　
　ｒｌ。

０」・・・のように進歩するものとすると、Ａｏ、ＡＩ
がｒＯ，ＯＪのときピクセルデコーダ５０２Ｂは出力端
子Ｑ０にＨ論理を出力し、このＨＦＡ理をオアゲート群
５０２Ｄの全てのオアゲートＯＲ，〜ＯＲ４に与えるか
らオアゲート群５０２Ｄの全てのアオゲートＯＲ，〜Ｏ
Ｒ，はＨ論理を出力し、メモリチップ４０１〜４０４を
チップセレクトする。

Ａ０〜Ａ１がｒｌ、０」に歩進するとピクセルデコーダ
５０２Ｂは出力端子Ｑ１にＨ論理を出力し、このＨ論理
信号はオアゲート群５０２Ｅの各オアゲートＯＲ，〜Ｏ
Ｒ，に与えられる。この結果メモリチップ４０５〜４０
Ｂがチップセレクトされる。

Ａ　ｏ　””　Ａ　＋がｒＯ，ＩＪに歩進するとピクセ
ルデコーダ５０２Ｂは出力端子Ｑ２にＨ論理を出力し、
このＨ論理がオアゲート群５０２Ｆの各オアゲートＯＲ
，〜ＯＲａに与えられ、メモリチップ４０９〜４１２の
各チップセレクト端子にＨ論理信号が与えられる。よっ
てこのときはメモリチ、１４０９〜４１２がチップセレ
クトされる。

Ａｏ　、ＡＩがｒｌ、ｌｊに歩進するとピクセルデコー
ダ５０２Ｂは出力端子Ｑ３にＨ論理を出力し、このＨ論
理がオアゲート群５０２Ｇの各オアゲートＯＲ，〜ＯＲ
４に与えられる。よってこのときはメモリチップ４１２
〜４１６がチップセレクトされる。

このようにピクセルモードではアドレス信号の上位ビッ
トの信号によって４×４ビツトの面状メモリ空間が選択
され、この面状メモリ空間の内はアドレス信号の下位２
ビツトの信号Ａ０とＡ１によって一つのビクセル情１１
１１ＰＩＸ　　（第９図）が選択されブロック内にピク
セル情報を書込むこと及びピクセル情報を読出す動作を
実行する。

プレーンモードでは下位２ビツトのアドレス信号ＡＯ，
ＡＩがｒＯ，Ｏｊ　ｒｌ、　Ｏｊ　ｒＯ，ＩＪｒｌ、１
」と歩進するとメモリチップ４０１〜４１６が４個ずつ
プレーン方向に選択される。つまりＡｏ、Ａｔがｒｏ、
ＯＪのときはプレーンデコーグ５０２Ｃは出力端子Ｑｏ
にＨ論理を出力する。

このＨ論理は各オアゲート群５０２Ｄ、　５０２Ｅ、　
５０２Ｆ。

５０２Ｇの各一番目オアゲートＯＲ，に与えられる。

この結果各オアゲート５０２Ｄ〜５０２Ｇの一番目のオ
アゲートＯＲ，からメモリセル４０１，４０５゜４０９
．４１３のチップセレクト端子Ｃ３にＨ論理のチップセ
レクト信号が与えられ、メモリチ。

プ４０１．４０５，４０９．４１３がアクセスされる。

Ａ、、Ａ、がｒｌ、ＯＪに歩進すると、プレーンデコー
ダ５０２Ｃは出力端子Ｑ１からＨ論理信号を出力する。

このＨ論理信号は各オアゲート群５０２０゜５０２Ｅ、
　５０２Ｆ、　５０２Ｇの二番目のオアゲートＯＲ２に
与えられ、これによりメモリチップ４０２．４０６゜１
１０．４１４の各チップセレクト端子Ｃ８にＨ論理のチ
ップセレクト信号が与えられ、これらメモリチップ４０
２．４０６，４１０．４１４がアクセスされる。

Ａ、、Ａ、がｒＯ，ＩＪに歩進すると、プレーンデコー
ダ５０２Ｃは出力端子Ｑ！からＨ論理を出力する・この
Ｈ論理イε号は各オアゲート群５０２Ｄ〜５０２Ｇの三
番目のオアゲートＯＲ３に与えられ、これによってメモ
リチップ４０３．４０７，４１１゜４１５の各千ノブセ
レクト端子ＣＳ　ｌ”　ＣＳ　ＩｂにＨ論理のチップセ
レクト信号が与えられ、メモリチップ４０３，４０７．
ａｌｌ、４１５が選択されてアクセスされる。

Ａｏ　、ＡＩがｒｌ、ＩＪに歩進すると、プレーンデコ
ーダ５０２Ｃは出力端子Ｑ、からＨ論理を出力する。こ
のＨ論理信号は各オアゲート群５０２Ｄ〜５０２Ｇの四
番目のオアゲートＯＲ４に与えられ、このオアゲートＯ
Ｒ，を通じてメモリチップ４０４゜４０８．４１２，４
１６のチップセレクト端子Ｃ８４〜Ｃ８８に与えられ、
これらメモリチップ４０４．４０８．４１２，４１６が
選択されてアクセスされる。このようにしてプレーンモ
ードではメモリチップが（４０１，４０５，４０９゜４
１３）、　　（４０２，４０６，４１０，４１４）。

（４０３，４０７，４１１，４１５）、　　（４０４゜
４０８．４１２，４１６）の組合せでアクセスされプレ
ーン情報ＰＬＮ　（第９図）を４ビツトずつ書込及び読
出することができる。

デコーダ５０２Ａにブロックモードの信号がモード制御
２３５０３から与えられると出力端子Ｑ２にＨ論理を出
力する。このＨ論理信号は全てのオアゲートに与えられ
、このときはメモリチップ４０１〜４１６の全てが一度
にアクセスされる。

以上の説明によってチップセレクタ５０２の構成及びこ
のチップセレクタ５０２によって実行されるモード切替
動作について理解されよう。

次にライトフォーマツタ５０１について説明する。第４
図にライトフォーマツタ５０１の構造を示す。この例で
はビクセルモードとプレーンモードで必要となる部分を
示す。ライトフォーマツタ５０１もチップセレクタ５０
２と同様に４つのオアゲート群５０１０．５ＯＬＥ、　
５０１Ｆ、　５０１Ｇを有し、このオアゲート群５０１
１１１〜５０１Ｇにアンドゲート群５０１Ａと５０１８
からデータＤ０〜Ｄ３を与える。

アンドゲート群５０１Ａはビクセルモード時に制御され
、データＤｏ　、Ｄｒ　、Ｄｚ　、Ｄ３をオアゲート群
５０１Ｄ〜５０１Ｇの各オアゲート０ＲＩ−ＯＲ，に与
える。つまり各オアゲート群５０１Ｄ〜５０１Ｇの各１
番目のオアゲートＯＲＩにデータＤ０を与え、２番目の
オアゲー）ＯＲＺにデータＤＩを与え、３番目のオアゲ
ートＯＲ３にデータＤ２を与え、４番目のオアゲートＯ
Ｒ，にデータＤ、を与える。

このようにしてチップセレクタ５０２でセレクトされた
メモリデツプにデータＤ０〜Ｄ３が８込まれる。このデ
ータの：送方向がビクセル方向となる。

一方プレーンモード時にはアンドゲート群５０１Ｂが開
に制御され、データＤ０を第１オアゲート群５０１Ｄの
各オアゲートＯＲ＋　〜ＯＲ４に与える。またデータＤ
１は第２オアゲートｆｆ、５０１Ｅの各オアゲートＯＲ
，〜ＯＲａに与える。またデータＤ２は第３オアゲート
群５０１Ｆの各オアゲートＯＲＩ〜ＯＲ，に与える。更
にデータＤ、は第４オアゲート群５０１Ｇの各オアゲー
トＯＲ＋　〜ＯＲ，に与える。

このようにしてチップセレクタ５０２によってセレクト
された一組のメモリチップ、例えば４０１〜４０４及び
４０５〜４０８．４０９〜４１２゜４１３〜４１６の何
れか一つの組に単色データＤ０又はＤ＋　、ＤＺ　、Ｄ
３の何れかが書き込まれる。この書込方向がプレーン方
向となる。

以上の説明によりピクセルモードと、プレーンモードの
アクセス動作が理解できよう。

次にブロックモードにおけるライトフォーマフタ５０１
の構造について説明する。

ブロックモードでは第５図に示すようにオアゲート群５
０１Ｄ〜５０１Ｇに対して二つのレジスタ５０１Ｌと５
０１Ｍ及び４つのマルチプレクサ５０１Ｈ，５０１１，
５０１Ｊ。

５０１にとを設ける。マルチプレクサ５０１Ｈ〜５０１
にの各制御端子ＳにはデータＤｏ　、　　Ｄ＋　、　　
ＤＺ　、　　Ｄ：＋を与える。各マルチプレクサ５０１
Ｈ〜５０１には制御端子Ｓに与えられるデータＤｏ　、
Ｄ＋　、Ｄｘ　、ＤｓがＨ論理のときはレジスタ５０１
Ｌにストアされたデータを選んで出力する。またデータ
Ｄ０〜Ｄ、がそれぞれＬ論理のときはマルチプレクサ５
０１Ｈ〜５０１にはレジスタ５０１Ｍにストアされてい
るデータを選択して出力する。

マルチプレクサ５０１Ｈから出力されるデータは各オア
ゲート群５０１０〜５０１Ｇの各第１番目のオアゲート
ＯＲ，に与えられ、メモリチップ４０１４０５゜４０９
．４１３の各データ入力端子ＤＳ、、ＤＳ、。

ＤＳ９　、ＤＳ＋３に与えられる。

マルチプレクサ５０１１から出力されるデータは各オア
ゲート群５０１Ｄ〜５０１Ｇの第２′４目のオアゲート
ＯＲｚに与えられ、このオアゲートＯＲ，を通じてメモ
リチップ４０２．４０６．４１０，４１４のデータ入力
端子Ｄ　Ｓｚ　、　Ｄ　Ｓｂ、　　Ｄ　Ｓ＋。、ＤＳ、
。

に与えられる。

マルチプレクサ５０１Ｊから出力される４ビツトのデー
タは各オアゲート群５０１Ｄ〜５０１Ｇの第３番目のオ
アゲートＯＲ３に与えられ、各オアゲートＯＲ３を通じ
てメモリチップ４０３，４０７，４１１゜４１５の各デ
ータ入力端子Ｄ　Ｓ：＋　、　Ｄ　Ｓｌ、　　Ｄ　Ｓ＋
＋。

ＤＳ＋ｓに与えられる。

マルチプレクサ５０１Ｋから出力される４ビツトのデー
タは各オアゲート群５０１０〜５０１Ｇの第４番目のオ
アゲートＯＲ４に与えられ、このオアゲートＯＲ４を通
じてメモリチップ４０４，４０８゜４１２．４１６の各
データ入力端子ＤＳ、、ＤＳａ。

ＤＳ、□、ＤＳ、、にそれぞれ与えられる。

レジスタ５０１シと５０１Ｍにストアされるデータは第
１図に示したパターン発生器１００からデータバスライ
ン５０５を通じて送られて来る。

つまり被試験メモリ２００の内部にもレジスタ５０１Ｌ
と５０１？Ｉに相当する部分と、マルチプレクサ５０１
Ｈ〜５０１Ｋに対応する機能が設けられ、プ０７クモー
ドのときはデータＤｏ　、Ｄ＋　、Ｄｚ　、Ｄｓの論理
値に応じて二つのレジスタにストアされた何れか一方の
データをメモリチップに書込む動作を行なっている。従
ってバッファメモリ４００においても°二つのレジスタ
５０１Ｌ、　５０１？ＩをデータＤｏ＋Ｄ＋　、Ｄｚ　
、Ｄ３の各論理値に応じて何れか一方を選択して書込む
ことによって被試験メモリ２００と同じデータを１６個
のメモリセル４０１〜４１６の全てに書込むことができ
、これを読出すことによってブロックモードにおける期
待値データを得ることができる。

次にリードフォーマツタ５０４について説明する。第６
図はり−ドフォーマソタ５０４の構成を示す。リードフ
ォーマツタ５０４は例えばビクセル情報取出手段５０４
Ａとプレーン情報取出手段５０４Ｂと、ブロック情報取
出手段５０４Ｃと、設定器５０４Ｄと、マルチプレクサ
５０４Ｅとによって構成することができる。

ビクセル情報取出手段５０４Ａは例えば４つのオアゲー
トＯＲ，〜ＯＲ，によって構成することができる。オア
ゲートＯＲ，はメモリチップ４０１゜４０５．４０９．
４１３の各読出信号を取出す。

オアゲートＯＲＺはメモリチップ４０２．４０６゜４１
０．４１４の各読出信号を取出す。オアゲートＯＲ１は
メモリチップ４０３，４０７，４１１゜４１５の各読出
信号を取出す。オアゲートＯＲ。

はメモリチップ４０４，４０８，４１２，４１６の各読
出信号を取出す。

このように構成することによってピクセルモードでメモ
リチップ４０１，４０５，４０９，４１３と、４０２，
４０６，４１０，４１４と、４０３゜４０７．４１１　
４１５と、４０４，４０８゜４１２，４１６が順次読出
されると、ビクセル情報取出手段５０４Ａからピクセル
情ＩＰＩＸが出力される。このピクセル情報ＰＩＸはマ
ルチプレクサ５０４Ｂの一つの入力端子Ａに供給される
。

ブレーン情報取出手段５０４Ｂも４つのオアゲートＯＲ
，〜ＯＲ，によって構成することができる。

オアゲートＯＲｓはメモリチップ４０１　４０２゜４０
３．４０４の読出出力を取出す。オアゲートＯＲａはメ
モリチップ４０５，４０６．４０７゜４０８の読出出力
を取出す。オアゲートＯＲ７はメモリチップ４０９，４
１０，４１１，４１２の読出出力を取出す。オアゲー）
ＯＲ，はメモリチップ４１３，４１４，４１５，４１６
の読出出力を取出す。

このように構成することによってプレーンモードでメモ
リチップ４０１，４０５，４０９，４１３と、４０２，
４０６．４１０と、４０３，４０７゜４１１．４１５と
、４０４，４０８，４１２゜４１６が順次読出されると
、ブレーン情報取出手段５０４Ｂからプレーンｊｒｆ１
報ＰＬ、Ｎが出力される。このプレーン情９１ＰＬＮは
マルチプレクサ５０４Ｅの入力端子Ｂに供給される。

ブロック情報取出手段５０４Ｃの構成及び動作は第７図
で説明するが、その概要は各メモリチップ４０１〜４１
６の各読出出力と、設定器５０４Ｄに設定された設定値
とを比較し、その比較の結果が一致又は不一致に応じて
データＤｏ　、　ＤＩ、Ｄｉ　。

Ｄ、の論理値が決定され、この論理出力がブロックモー
ド情報としてマルチプレクサ５０４Ｅの入力端子Ｃに与
えられる。

ブロックモード情報取出手段５０４Ｃの構造と動作を第
７図を用いて説明する。ブロックモード情報取出手段５
０４Ｃは被試験メモリ２００のブロックモードの動作と
同等の動きをするように４つの排他的論理和回路群ＥＯ
Ｒ＋、　ＥＯＲＺ、ＥＯＲ３，ＥＯＲ４を設ける。

各排他的論理和回路群ＥＯＲ＋、　ＥＯＲｚ、　ＥＯＲ
３，ＥＯＲａはそれぞれ各メモリセル４０１〜４１６の
各読出出力Ｄ０゜〜、Ｄ１．と設定用レジスタ５０４Ｄ
にストアされた設定（ａｃｏ　、Ｃ＋　、Ｃｚ　、Ｃ３
とを比較する４つの排他的論理和回路ＥＸＯ＋、　ＥＸ
Ｏｚ、　ＥＸＯ３１ＥＸＯ＃と、これら４つの排他的論
理和回路ＥＸＯ＋、　ＥＸ（ｈ。

ＥＸＯｓ、　ＥＸＯ４の各出力の一致、不一致を見る排
他的論理和回路ＥＸＯ５とによって構成することができ
る。

つまりメモリセル４０１〜４０４から読出されるデータ
Ｄ０゜〜Ｄｏｓと設定用レジスタ５０４Ｄにストアされ
た設定値００〜Ｃ８とが一致し、更に各排他的論理和回
路ＥＸＯＩ−ＥＸＯａの出力が一致すると第１の排他的
論理和回路群ＥＯＲ＋の出力信号Ｒ０は「１」論理とな
る。

その他の排他的論理和回路群ＥＯＲｚ、　ＥＯＲ３，Ｅ
ＯＲ４も同様に動作し、出力信号Ｒ＋　、Ｒｚ　、Ｒ３
をそれぞれ出力する。この出カイ言号Ｒ０〜ＲＳはマル
チプレクサ５０４Ｅの入力端子Ｃに与えられ、ブロック
モードではこの出力信号Ｒ０〜Ｒ１が選択されて期待値
データとして論理比較器３００に与えられる。

「発明の効果」以上説明したようにこの発明によれば複数のメモリチッ
プ４０１〜４１６によってバッファメモリ４００を構成
すると共にこの複数のメモリチップ４０１〜４１６をチ
ップセレクタ５０２によってピクセルモードとプレーン
モード及びブロックモードに従ってアクセスし、書込、
読出を行なうことができる。

この結果被試験メモリ２００の動作と等価な書込、読出
動作を行なうことができる。特に例えばピクセルモード
で書込を行ない、書込まれたデータを被試験メモリ２０
０のモード切替に合わせてプレーンモード又はブロック
モードで読出すことができる。またプレーンモードで占
込んでピクセルモード又はブロックモードで読出すこと
もできる。更にブロックモードで書込及び読出を行なう
ことができ、画像用メモリと等価な動作を行なわせるこ
とができる。

従ってメモリチップ４０１〜４１６に使用するメモリチ
ップを被試験メモリ２００の動作速度より速いチップで
、然も不良のないチップを用いることによって被試験メ
モリ２００に書込んだデータをバッファメモリ４００か
ら被試験メモリ２００の読出出力より早く得ることがで
きる。よってバッファメモリ４００から読出されるデー
タを期待値データとすることができ、被試験メモリ２０
０がどのようなモードで動作しても誤まりのない期待値
データを容易に得ることができる。

尚上述ではピクセルモード及びプレーンモード時のデー
タのビット数を４ビツトとして説明したが、このビット
数に限られるものでないことは容易に理解できよう。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図はこの発明に用いるバッファメモリの内部構
造の一例を説明するための仮想的な立体図、第３図はこ
の発明に用いるチンプセレクタの一例を説明するための
接続図、第４図はこの発明に用いるライトフォ−−マッ
グの一例を説明するための接続図、第５図はブロックモ
ード時に動作するライトフォーマツタの一例を説明する
ための接続図、第６図はこの発明に用いるリードフォー
マフタの一例を説明するための接続図、第７図はこの発
明に用いるブロックモードにおける期待値データ取出手
段の一例を説明するための接続図、第８図は従来の技術
を説明するための接続図、第９図はこの発明のメモリ試
験装置で試験しようとする被試験メモリの内部構造を説
明するための図である。

Claims

【特許請求の範囲】Ａ、ピクセルモード、プレーンモード、ブロックモード
によって書込、読出を実行することができる被試験メモ
リと、Ｂ、上記被試験メモリに書込み、読出すデータのビット
数を自乗した数と同数のメモリチップを具備し、このメ
モリチップをチップセレクタによって選択することによ
って上記被試験メモリと等価なピクセルモード、プレー
ンモード、ブロックモードで書込、読出を実行できるバ
ッファメモリと、Ｃ、このバッファメモリに上記被試験メモリに書込むデ
ータと同一のデータを同一モードで書込み、このデータ
を被試験メモリと同一のモードで読出す手段と、Ｄ、被試験メモリから読出されたデータを期待値データ
として被試験メモリの読出出力と比較して被試験メモリ
の良否を判定する論理比較器と、を具備して成るメモリ試験装置。