KR970011222B1

KR970011222B1 - 비데오 랜덤 액세스 메모리(vram) 액서스 회로 및 방법

Info

Publication number: KR970011222B1
Application number: KR1019910023789D
Authority: KR
Inventors: 모패트 구이
Original assignee: 선 마이크로시스템즈 인코오퍼레이티드; 마이클 에이치.모리스
Priority date: 1990-12-21
Filing date: 1991-12-21
Publication date: 1997-07-08
Also published as: US5142276A; KR950010450B1; JPH06180685A; EP0492939B1; JP3309253B2; CA2058250C; EP0492939A2; KR920013133A; CA2058250A1; EP0492939A3; DE69122226T2; DE69122226D1

Abstract

요약없음

Description

비데오 랜덤 액세스 메모리(VRAM) 액서스 회로 및 방법

제1도는 출력 디스플레이에 관련된 프레임버퍼내 각 VRAM의 배열을 나타낸 도면,

제2도는 종래기술에 따른 전형적인 구성에서의 픽셀을 표현하기 위해 VRAM이 선택되는 패턴을 나타내는 도면.

제3도는 종래기술의 프레임버퍼내 VRAM에 대한 액세스를 제어하기 위한 회로를 나타내는 블럭도.

제4도는 본 발명에 따른 구성에서 픽셀을 표현하기 위해 VRAM이 선택되는 패턴을 나타내는 도면.

제5도는 본 발명에 따라 프레임버퍼내 VRAM에 대한 액세스를 제어하기 위한 회로를 나타내는 블럭도.

본 발명은 컴퓨터 시스템에 관한 것으로, 특히, 수직라인이 빠르게 그려지도록 출력 디스플레이에 출력신호를 제공하는데 사용도는 프레임버퍼를 액세스하기 위한 방법 및 장치에 관한 것이다.

컴퓨터 시스템은 출력디스플레이에 기록되어질 데이타를 기억시키기 위해 프레임버퍼라 불리우는 버퍼메모리를 사용한다. 프레임버퍼내의 정보는 디스플레이의 상측좌측코너에서 시작하여 하측우측코어로 계속되는 라인단위의 표시를 위해 쓰여진다. 한 프레임내의 영상이 다음 영상으로 변할 때 연속적인 움직임으로 나타나도록 한 프레임의 정보가 다음 프레임 정보에 이어진다.

전형적으로, 프레임버퍼는 프레임버퍼가 읽혀지거나 쓰여지는 제1랜덤 액세스 포트와 픽셀데이타가 출력 디스플레이를 제어하는 회로에 한번에 한라인씩 제공되도록 하는 제2직렬출력포트를 가짐으로써 종래의 랜덤 액세스 메모리와는 다른 비데오 랜덤 액세스 메모리로 구성된다. 그와 같은 구성은 프레임버퍼가 출력디스플레이에 정보를 연속적으로 제공하는 동안 정보가 프레임버퍼에 기록되도록 해준다.

프레임버퍼용으로 사용되는 실제적인 구성예를 살펴보면, 표시될 수평라인의 제1픽셀이 제1VRAM 뱅크(bank)에 저장되고, 라인상의 제2픽셀은 제2VRAM 뱅크에, 라인상의 제3픽셀은 제3VRAM 뱅크에, 그리고 이와 같은 방식으로 계속하여 마지막 픽셀이 마지막 뱅크에 저장되도록 다수의 VRAM 뱅크를 배열한다. 그후 픽셀저장은 VRAM 뱅크의 첫 번째에서 시작한다. 이와같은 구성은 다수의 픽셀이 프레임 버퍼에 함께 기록되기 때문에 단일수평라인을 그리는 매우 빠른 픽셀의 기록을 이룰 수 있게 된다. 또한, 전형적인 프레임버퍼의 랜덤 액세스보다 한 페이지의 메모리내에 더욱 빠른 어드레스 지정을 할 수 있도록 하는 페이지모드 어드레스 지정에 의하여 수평라인에 대해 이와 같은 효과가 향상된다.

그러나, 디스플레이상에 수직라인을 그린다는 것은 위에서 언급한 다수의 프레임버퍼 뱅크를 사용해야 하는 단점을 갖는다. 그 이유는 수직라인을 그리기 위해서는 동일한 VRAM 뱅크의 프레임버퍼가 각 라인의 픽셀에 대해 사용되어야 하기 때문이다. 결과적으로, 동일한 VRAM 뱅크내 픽셀 액세스는 라인을 그리기 위해 랜덤 엑세스 포트를 통해 순차적으로 어드레스 지정되어야만 한다. 동일한 뱅크가 프레임 뱅크에 대해 기록되도록 어드레스 지정되기 때문에, 액세스가 병렬로 처리되도록 하거나 또는 이들 액세스가 오버랩되도록 할 수 있는 방법이 없다. 페이지 모드 액세싱을 사용하더라도 페이지의 크기가 전형적으로 디스플레이의 한 라인이나 두 라인 정도밖에 안되므로 수직라인을 나타내는 픽셀의 어드레스 지정 속도를 증가시킬 수 없다.

수직라인을 그리는 것이 최근에 디스플레이상의 다수의 윈도우내에 다수의 다른 응용프로그램을 나타내는 여러가지 스크린 제어프로그램의 출현과 함께 더욱 중요하게 되었다. 이들 스크린 프로그램에 의해 사용된 수직라인의 수는 그들을 그리는데 요구되는 시간을 사소한 것으로 만든다. 그렇기 때문에, 컴퓨터 시스템의 출력디스플레이상에 수직라인을 그리는 동작을 가속화시키는데 유리할 것이다.

본 발명의 제1목적은 수평라인 작도속도를 희생시키지 않으면서도 컴퓨터 시스템의 출력 디스플레이상에 수직라인과 비수평라인을 그리는 동작을 빨리 수행하기 위한 것이다.

본 발명의 제2목적은 출력 디스플레이상에 수직라인이 더 빠르게 그려지도록 프레임버퍼를 액세스하기 위한 향상된 방법 및 장치를 제공하는 것이다.

즉, 본 발명은, 결합된 X 어드레스 및 Y 어드레스를 각각 갖는 다수의 픽셀을 저장하기 위한 프레임 버퍼를 갖는 그래픽 디스플레이 시스템에서의 비데오 랜덤 액세스 메모리(VRAM)이 액세스 회로로서, 상기 프레임버퍼는 다수의 VRAM 뱅크들로 배열되어 있고, 각 VRAM 뱅크는 제어입력 및 데이타출력을 가지며, 상기 프레임버퍼는 디스플레이용 상기 VRAM 뱅크로부터 데이타를 시퀀싱하기 위한 픽셀카운터 및 멀티플렉서를 구비하고 있는 VRAM 액세스회로에 있어서, 제1선택제어하에서 상기 VRAM 뱅크들에 대해 픽셀데이타를 선택적으로 매핑하기 위한 수단; 제2선택제어하에서 상기 VRAM 뱅크들의 상기 제어입력들에 대해 다수의 제어신호를 선택적으로 매핑하기 위한 수단; 및 상기 픽셀카운터로부터 다수의 픽셀번호신호를 수신하기 위해 그리고 상기 라인신호를 수신하기 위해, 연결된 논리수단;을 포함하되; 상기 논리수단은 다수의 멀티플렉서 선택 신호를 수신하며, 상기 멀티플렉서 선택신호는 디스플레이용 상기 픽셀데이타를 시퀀싱하기 위해 상기 멀키플렉서에 연결되어 있으며; 상기 픽셀데이타는 상기 VRAM 뱅크에 대해 선택적으로 매핑되는 것을 특징으로 하는 VRAM 액세스 회로; 또는 결합된 X 어드레스 및 Y 어드레스를 각각 갖는 다수의 픽셀을 저장하기 위한 프레임버퍼를 갖는 디스플레이 시스템에서의 비데오 랜덤 액세스 메모리(VRAM)의 액세스회로이고, 이때 상기 프레임버퍼는 다수의 VRAM 뱅크들로 배열되오 있고, 상기 프레임버퍼는 디스플레이용 상기 VRAM 뱅크로부터 데이타를 시퀀싱하기 위한 픽셀카운터 및 멀티플렉서를 갖는, 이상의 VRAM 액세스회로에 있어서, 네 개의 인접픽셀용 픽셀 데이타를 수신하기 위해, 그리고 상기 픽셀데이타를 상기 VRAM 뱅크로 전송하기 위해, 연결되어 있는 제1스와핑수단; 네 개의 제어신호를 수신하기 위해, 그리고 상기 제어신호를 상기 VRAM 뱅크의 제어입력으로 전송하기 위해 연결되어 있는 제2스와핑수단; 출력픽셀이 상기 프레임버퍼로부터 시퀀싱됨에 따라 상기 출력픽셀용 라인번호를 나타내는 한 쌍의 라인신호를 생성하는 카운터수단; 및 상기 라인신호를 수신하기 위해, 그리고 상기 픽셀카운터로부터 한 쌍의 픽셀번호신호를 수신하기 위해, 연결되어 있는 논리수단;을 포함하되; 상기 픽셀데이타는, 한 쌍의 제1선택신호에 따라 제1출력, 제2출력, 제3출력 및 제4출력에 매핑하는 제1입력, 제2입력, 제3입력 및 제4입력상에서 수신되며, 상기 제1출력은 제1VRAM 뱅크의 데이타입력에 연결되며, 상기 제2출력은 제2VRAM 뱅크의 데이타입력에 연결되며, 상기 제3출력은 제3VRAM 뱅크의 데이타입력에 연결되며, 상기 제4출력은 제4VRAM 뱅크이 데이타입력에 연결되며; 상기 제어신호는, 한 쌍의 제2선택신호에 따라 제5출력, 제6출력, 제7출력 및 제8출력에 매핑하는 제5입력, 제6입력, 제7입력 및 제8입력상에서 수신되며, 상기 제5입력은 제1VRAM 뱅크의 제어입력에 연결되며, 상기 제6입력은 제2VRAM 뱅크의 제어입력에 연결되며, 상기 제7입력은 제3VRAM 뱅크의 제어입력에 연결되며, 상기 제8입력은 제4VRAM 뱅크의 제어입력에 연결되며, 상기 논리수단은 상기 멀티플렉서로 부터 한 쌍의 멀티플렉서 선택신호를 생성하며; 상기 네 개의 인접픽셀에 대한 상기 픽셀데이타는 상기 네 개의 VRAM 뱅크에 매핑되는 것을 특징으로 하는 VRAM 액세스 회로; 또는 결합된 X 어드레스 및 Y 어드레스를 각각 갖는 다수의 픽셀을 저장하기 위한 그리고 네 개의 비데오 랜덤 액세스 메모리(VRAM) 뱅크로 배열된 프레임버퍼를 갖는 그래픽 디스플레이 디스템에서의, VRAM 액세스 방법에 있어서, 네 개의 인접픽셀에 대한, 제1픽셀, 제2픽셀, 제3픽셀 및 제4픽셀을 포함하는 픽셀데이타를 수신하는 단계; 제1선택신호 및 제2선택신호의 선택에 따라, 제1VRAM 뱅크, 제2VRAM 뱅크, 제3VRAM 뱅크 및 제4VRAM 뱅크에 대해 상기 픽셀데이타를 선택적으로 스와핑하는 단계; 제1제어신호, 제2제어신호, 제3제어신호 및 제4제어신호를 수신하는 단계: 상기 제2선택신호 및 상기 제2선택신호에 따라, 상기 제1VRAM 뱅크용 제어입력, 상기 제2선택신호에 따라, 상기 제1VRAM 뱅크용 제어입력, 상기 제2VRAM 뱅크용 제어입력, 상기 제3VRAM 뱅크용 제어입력, 상기 제4VRAM 뱅크용 제어입력에 대해, 상기 제1제어신호, 상기 제2제어신호, 상기 제3제어신호 및 상기 제4제어신호를 선택적으로 스와핑하는 단계; 출력픽셀이 상기 프레임버퍼로부터 시퀀싱됨에 따라, 상기 출력픽셀에 대한 라인번호를 나타내는 한 쌍의 라인신호를 생성하는 단계: 한 쌍의 픽셀번호신호를 생성하는 단계; 및 상기 라인신호 및 상기 픽셀번호 신호의 상태에 따라, 상기 제1VRAM 뱅크, 상기 제2VRAM 뱅크, 상기 제3VRAM 뱅크 및 상기 제4VRAM 뱅크로부터 상기 픽셀데이타를 판독하는 단계;를 포함하되; 상기 네 개의 인접픽셀에 대한 상기 픽셀데이타는 상기 네 개의 VRAM 뱅크에 대해 선택적으로 매핑되는 것을 특징으로 하는 VRAM 액세스 방법이다.

본 발명의 상기 목적 및 그외 다른 목적은 출력디스플레이상에 수직라인을 나타내기 위해 표현된 개개의 픽셀이 프레임버퍼에 대한 액세스가 오버랩될 수 있도록 프레임버퍼의 다른 뱅크내 상측에서 하측으로 순차적으로 배열하기 위해 프레임버퍼의 랜덤 액서스 포트로부터 기록하고 판독하기 위한 구성에 의해서 실현된다.

본 발명의 상기 목적 및 그외 다른 목적, 특징들은 동일한 구성요소에 대해서는 동일한 부재번호를 부여하여 도시한 여러 첨부도면과 그에 대한 상세한 설명을 통하여 더욱 명확하게 이해될 것이다.

설명되는 상세한 설명중 몇몇 부분은 컴퓨터 메모리내 데이타 비트에 관한 연산동작의 상징적인 표현으로 나타내어진다. 이들 설명 및 표현법은 본 기술분야에 숙련된 사람들에게 그들의 작업요지를 가장 효율적으로 전달시키도록 데이타 처리기술에 숙련된 사람들에 의해 사용되는 수단이다. 연산이란 물리적인 양에 대해 물리적인 조작을 요구하는 것이다. 보통, 반드시 필요한 것은 아니지만, 이들 양은 기억, 전달, 결합, 비교 또는 조작되어질 전기 또는 자기신호의 형태를 취한다. 일반적으로 이들 신호를 비트, 수치, 소자, 심볼, 문자, 항, 수 또는 이와 유사한 것으로 언급하고 있으므로 편의상 본 명세서에서도 그에 준하여 표현하였다. 그러나, 이들 표현 및 유사한 용어 모두가 적절한 물리적인 양에 관련된 것이며, 단순히 이들 양에 부가된 편리한 라벨이라는 점에 유의해야 한다.

또한, 수행된 조작은 가산 또는 비교와 같은 용어로 언급되는데, 이들은 사람에 의해 수행된 정신적인 동작에 관련된다. 본 발명의 일부를 형성하는 여기에 언급된 모든 경우의 임의의 연산에서 그와 같은 인간의 능력이 반드시 필요하거나 바람직한 것은 아니다. 왜냐하면 연산이 기계적인 연산일 수 있기 때문이다. 본 발명의 연산을 수행하기 위한 유용한 기계는 범용 디지털 컴퓨터나 다른 유사장치를 포함한다. 모든 경우에, 컴퓨터를 동작시키는데 있어서의 동작방법과 계산 자체의 방법 사이의 차이점이 기억되어야만 한다. 본 발명은 다른 소정의 물리적인 신호를 발생시키기 위해 전기 또는 다른(기계적, 화학적) 물리적 신호를 처리하는데 컴퓨터를 동작시키기 위한 장치 및 방법에 관한 것이다.

이하, 본 발명의 구체적인 실시예에 대하여 설명한다.

앞서 설명한 바와 같이, 프레임 버퍼 메모리용으로 사용되는 하나의 물리적인 설계에 따르면, 표시될 수평라인상의 제1픽셀이 비데오 랜덤 액세스 메모리(VRAM)의 제1뱅크에 기억되고, 제2픽셀이 제2VRAM 뱅크내에, 제3픽셀이 제3뱅크에, 등등으로 기억되도록 다수 뱅크의 비데오 랜덤 액세스 메모리를 배열한다. 이와 같은 구성은 출력 디스플레이상에 하나의 수평라인을 나타내는 픽셀을 매우 빠르게 기록할 수 있으나 디스플레이상에 수직라인을 그리는 데는 치명적인 된다. 왜냐하면, 수직라인을 그리기 위해서는 라인의 각 순차적인 픽셀에 대해 랜덤 액세스 어드레스 지정 방식을 사용하여 순차적으로 어드레스 지정되는 것이 필요하기 때문이다. 동일 뱅크가 프레임버퍼에 대한 순차적인 액세스를 통해 어드레서 지정되기 때문에, 여기에는 액세스가 오버랩될 수 있는 어떠한 방법도 존재하지 않게 된다.

제1도는 출력 디스플레이에 관련된 프레임버퍼내 개개의 VRAM의 구성을 나타내는 도면이다. 도시된 바와 같이, 4개의 각 VRAM(V0-V3)은 이들이 표시용 픽셀을 제공하도록 물리적으로 배열된다. VRAM 뱅크 각각은 하나의 수평라인내 4개의 픽셀순서 중 하나를 보유한다. 제1도에서, VRAM의 뱅크에 의해 제공된 각 픽셀은 디스플레이상에 나타날 생략된 수평라인상의 위치에 도시된다. 아래에서 상세히 언급될 종래기술의 전형적인 어드레스 지정 방식 때문에, VRAM의 액세스, 랜덤 액세스 포트를 사용한 수평라인의 판독 및 기록 모두는 병렬상태에서 커다란 양으로 그리고 매우 빠르게 발생될 것이다.

그러나 수직라인이 표시될 때, 프레임버퍼를 액세스하기 위한 시간은 상당히 증가하게 된다. 이는 제1도의 VRAM 뱅크의 좌측 열(V0)내 처음 4개의 픽셀위치를 관찰하므로써 이해될 것이다. 짧은 수직라인내 픽셀을 나타내는 표시 X로부터 볼 수 있듯이, 이들 처음의 4개 픽셀을 저장시키는 각 위치는 프레임 버퍼의 동일 뱅크(10)내에 기억된다. 결과적으로, 수직라인을 표시하기 위해, VRAM 뱅크 V0는 4개의 픽셀을 기록하기 위해 순서대로 4번 프레임버퍼의 랜덤 액세스 포트를 통해 액세스되어야 한다. 이들 픽셀이 프레임버퍼의 동일 VRAM 뱅크(10)내에 존재하기 때문에, 액세스는 오버랩될 수 없게 된다. 이와 같은 이유로, 수직라인을 그린다는 것은 수평라인을 표시하기 위해 프레임버퍼를 액세스하는데 걸리는 시간보다 훨씬 더 많은 시간을 요구한다.

제2도는 제1도에 언급된 바와 같이 배열된 4개의 각 비데오 랜덤 액세스 메모리 뱅크를 갖는 전형적인 프레임버퍼내 보유된 반복되는 픽셀의 패턴을 나타낸다. 도시된 바와 같이, 픽셀 패턴 0, 1, 2, 3은 VRAM 뱅크의 순서를 나타내는 것으로 상기 VRAM내 뱅크내에 표시될 라인내의 픽셀이 저장된다. 수평라인을 나타내는 순서적인 픽셀 각각은 반복적인 VRAM 뱅크의 순서내에 저장되는 것으로 보여진다. 한편, 임의의 수직라인을 나타내는 픽셀은 동일한 VRAM 뱅크내에 모두 저장된다. 이와 같은 관점에서, 임의의 대각선이 프레임버퍼의 상이한 VRAM 뱅크내에 저장된 일련의 픽셀에 의해 표시된다는 점에 주목할 가치가 있다. 그러나, 표현될 전형적인 대각선의 수는 수직라인의 수보다 상당히 적으며, 그러므로, 이는 그림을 디스플레이에 서서히 그리는 수직라인 표현법이 된다.

제3도는 수평라인의 왜 수직라인보다 더욱 빠르게 표시되는가를 더욱 이해하기 쉽게 설명해줄 종래기술의 프레임버퍼내 VRAM 뱅크에 대한 액세스를 제어하기 위한 회로(20)를 나타내는 블록도이다. 회로(20)는 V0 내지 V3으로 표현되는 4개의 VRAM 뱅크를 포함한다. X와 Y 어드레스는 멀티플렉서(22)(일반적으로, 프레임버퍼를 어드레스지정하기 위한 랜덤액세싱회로를 지시한다)를 통해 제공된다. 멀티플렉스된 어드레스는 VRAM의 각 뱅크 모드 V0 내지 V3에 제공된다. 이들 뱅크 모두는 수평라인내 4개의 각 픽셀에 대해 제2도에 도시한 0, 1, 2, 3의 순서로 동일 어드레스를 갖는다. 개개의 픽셀이 데이타라인(DATA 0 내지 DATA 3)상에 제공될 때, 제어신호(CNTRL 0 내지 CNTRL 3)는 픽셀이 기록될 VRAM의 특정뱅크를 선택한다. 픽셀정보가 모든 데이타라인상에서 동시에 유용한 경우, 픽셀정보는 수평라인상의 4개의 VRAM 위치에 대해 동시에 기록될 것이다. 이는 분명히 매우 빠른 동작이 된다. 유사한 방법으로, 수평라인을 나타내는 정보는 랜덤 액세스 포트로부터 판독되며, 이 또한 빠른 방법이된다.

표시용 픽셀을 제공하기 위해, 픽셀타운터(24)는 선택신호(P0, P1)를 멀티플렉서(26)에 제공한다. 멀티플렉스(26)는 상술된 하나의 라인의 4개 특정 픽셀수평세그먼트에 대해 4개의 VRAM 뱅크로부터 동시에 픽셀을 수신한다. 픽셀카운터(24)로부터의 신호(P1, P1)는 멀티플렉서(26)로 하여금 순차적으로 픽셀을 선택하여 디지탈-아날로그 변환회로(28)로 전달하도록 하며, 그후 최종적으로 표시되도록 하는데, 이 모든 방법은 종래기술에 잘 공지되어 있는 것이다.

한편, 수직라인을 그리기 위해 제3도의 프레임버퍼(20)에 기록할 때, 각 픽셀위치는 픽셀위치 모두가 동일한 VRAM 뱅크내에 존재하기 때문에 개별적으로 어드레스 지정되어야만 한다. 그러므로, 4개의 데이타라인(DATA 0 내지 3)상의 데이타의 유용도는 단지 하나의 VRAM 뱅크만이 기록되기 때문에 프레임버퍼에 수직라인의 기록을 재촉하지 않는다. 그와 같은 프레임버퍼(20)의 랜덤액세스포트를 통해 수직라인을 나타내는 정보를 판독하는 것은 동일한 설비가 사용되기 때문에 실제적으로 동일한 방법으로 발생하다. 결과적으로, 프레임버퍼(20)내의 랜덤 액세스 포트를 통해 수직라인을 나타내는 정보의 액세싱은 수평라인을 그리는데 걸리는 액세싱 시간보다 더욱 느리게 된다.

제4도는 본 발명에 따라 프레임버퍼를 형성하는 VRAM 뱅크내에 픽셀정보가 저장되는 패턴을 도시한 그림이다. 이와 같은 패턴을 사용하여, 수직라인을 나타내는 정보는 제3도의 구성에서 보다 더욱 빨리 VRAM 뱅크내에 저장될 수 있다. 도면에서, 문자 A는 제1VRAM 뱅크내에 저장된 픽셀을 지시하는데 사용되며, 문자 B는 제2VRAM 뱅크내에 저장된 픽셀을 지시하는데 사용되며, 문자 C는 제3VRAM뱅크 내에 저장된 픽셀을, 문자 D는 제4VRAM 뱅크내에 저장된 픽셀을 지시하는데 사용된다.

패턴으로부터 알 수 있는 바와 같이, 출력 디스플레이상에 표현될 수평라인내의 픽셀은 특정라인이 상이한 픽셀에서 시작된다는 것을 제외하고는 상술된 종래 구성에서와 동일한 순차순으로 저장된다. 그러나, 수직라인을 나타내는 픽셀은 종래구성에서 보다 완전하게 다른 패턴으로 높이게 된다. 실제적으로, 수직라인을 나타내는 픽셀은 4개의 픽셀순서내 각 픽셀이 서로 다른 VRAM 뱅크내에 놓인 순서로 놓이게 된다. 이는 제4도내 다수의 그와 같은 순서를 둘러싼 선으로부터 볼 수 있듯이 수직순서내의 임의의 4개의 픽셀에 대해서 사실이 된다.

수직순서의 4개의 픽셀내 어느 픽셀도 동일한 VRAM 뱅크내에 떨어지지 않기 때문에, 프레임버퍼로의 기록 또는 버퍼로부터의 판독을 위한 랜덤 액세스 포트를 통한 프레임버퍼의 액세스는 이들 동작과 디스플레이상에 수직라인을 표시하는 동작을 가속화시키도록 오버랩된다.

제4도에서 보아, 수직라인내 어떠한 픽셀도 동일한 VRAM 뱅크내에 저장된 라인내에 다른 픽셀을 인접시키지 않는 프레임버퍼 저장패턴을 제공하는 것은 픽셀이 저장되는 라인의 수를 참조하여 이들 픽셀을 라인수에 따라 재배치시키는 회로에 의해 수행된다. 제5도는 본 발명의 장점을 얻기 위해 프레임버퍼내 VRAM 뱅크로의 액세스를 제어하기 위한 회로(30)를 나타내는 블록도이다. 도시된 바와 같이, 제5도는 제3도에 포함된 것에 부가된 회로를 도시하고 있다. 이 회로는 제4도의 도면에 따라 픽셀정보를 저장하고, 프레임버퍼로부터 랜덤 액세스 포트를 통해 상기 픽셀정보를 판독하고, 이 정보를 디스플레이에 기록시키기 위해 프레임버퍼로의 정확한 어드레스를 액세스하기 위해 이용된다. 이와 같은 관점에서, 회로(30)가 제5도의 프레임버퍼회로(30)내 그리고 제4도의 패턴내 단지 4개의 개별적인 VRAM 뱅크(VA, VB, VC, VD로 언급됨)만을 나타내고 있다 해도, 별도의 다수의 VRAM 뱅크가 사용된다는 점에 주목해야 한다. 예로, 8개 뱅크의 VRAM이 프레임버퍼내에 사용되어 더욱 빠른 액세스를 제공한다. 그러나, 그와 같은 구성의 상세한 내용은 이해할 수 있는 범위를 넘어서기 때문에 단지 4개의 뱅크만이 간단히 언급되는 것이다. 본 기술분야에 숙련된 사람은 VRAM 뱅크의 수를 연장시키기 위해 어떻게 회로를 수정시켜야 하는가를 이해할 것이다.

제5도의 회로(30)는 제3도의 회로에서 설명된 것에 부가하여 특정픽셀을 나타내는 데이타가 프레임버퍼(30)의 VRAM 뱅크내에 저장될수록 적절한 VRAM 뱅크를 구동시키기 위해 정상제어신호(CNTRL 0 내지 CNTRL 3)을 교환시키기 위한 게이팅회로(32)를 포함한다. 회로(30)는 또한 제4도에서 언급된 기억 패턴을 제공하기 위해 적절한 VRAM 뱅크로 또는 뱅크로부터 데이타를 지시하기 위한 게이트의 양방향 교환기회로(34)를 포함한다. 회로(30)의 랜덤 액세스 포트에서 액세스를 제공하기 위해 사용되는 이들 회로에 부가하여, 제1한쌍의 XOR 게이트(35, 36) 및 라인 카운터회로(37)가 멀티플렉서(39)를 구동시키기 위해 사용되어 디스플레이에 전송될 픽셀을 나타내는 데이타가 그의 원 순서로 복원되도록 한다.

제4도에 도시된 팬턴에 따라 픽셀용 저장영역을 제공하는데 있어서의 회로(30)의 동작에 대해 지금 설명할 것이다. 프러임버퍼에 기록하기 위해, 픽셀의 X와 Y 어드레스는 X와 Y 어드레스 라인상에 공급된다. X 어드레스는 4개의 인접한 비트위치 각각에 대해 동일하지만 Y 어드레스는 각 라인에 따라 1씩 증가한다. 이는 양호한 실시예의 시스템에서 4갸 픽셀에 대한 8개 비트의 값이 32비트 워드로 전송되기 때문에 발생한다. 4개의 순차 8비트 픽셀은 그와 같은 워드로부터 형성되어 각각 동일한 X 어드레서를 갖는다. 제2도에 도시된 패턴을 형성하는 Y 어드레스중 두 개의 가장 낮은 순서의 디지트는 패턴의 좌측에 도시된다.

제공된 어드레스는 전형적인 시스템에 저장되는 어드레스이며, 본 발명의 회로(30)에서 X, Y 어드레스 라인상에 제공된 어드레스이다. 부가적으로, 각 위치에서의 픽셀을 나타내기 위해 제공되는 데이타는 종래회로(20)에서와 동일한 순서로 DATA 0 내지 DATA3의 데이타 라인에서 나타난다. 이들 4개의 픽셀 값은 단일 데이타워드로 나타나며, 인접 픽셀위치에 대해 어드레스 지정된다. 이를 수행하기 위해, 이들은 4개의 인접 데이타라인(DATA 0 내지 3)상에 위치하는 8비트 그룹으로 분리된다. 이와 같은 방법으로, 4개의 픽셀은 상술된 바와 같이 동시에 저장된다.

어드레스는 제2의 패턴에서 처럼 임의의 두 개의 어드레스가 교차되는 위치에 픽셀 데이타를 위치시킨다. 그러나, 제3도의 회로(20)와 달리, 회로(30)는 픽셀데이타를 어드레스의 예견된 교차점에 위치시키지 않으나 제4도내에 도시된 패턴으로 위치시킨다. 이를 수행하기 위해, Y 어드레스의 가장 낮은 두 개의 비트는 교환기회로(32, 34)를 활성화시키는데 사용된다. 도시된 Y 어드레스값을 사용하며, 첫 번째 라인에서 모든 Y 어드레스는 2진수 00에서 끝난다는 것을 알 수 있다. 결과적으로, 교환기회로(32, 34)의 선택단자(S0, S1)에서의 값은 제5도내 진리표에 도시된 값을 전달한다. 진리표를 읽는데 있어서, 각 수직 라인에 대한 Y0 및 Y1은 좌측에 도시되어 있다. 바로 우측에는 교환기회로(32, 34)의 선택단자에 제공된 선택값이 주어지며, 우측에는 입력신호가 나타나는 데이타 단자가 도시되며, 각 데이타 단자 위에는 발생될 구동신호, 따라서 데이타가 지정되는 뱅크가 도시된다.

그러므로, 어드레스 00,00에서 시작하여 4개의 픽셀수평라인에 대해, 제5도의 진리표는 선택된 제1픽셀이 DATA 0상에 나타나며, 제1제어신호 A는 제1픽셀을 VRAM 뱅크 A로 전송한다는 것을 나타낸다. 선택된 제2픽셀은 DATA1상에 나타나며, 제2제어신호 B는 제2픽셀을 VRAM 뱅크 B로 전송한다. 선택된 제3픽셀은 DATA2상에 나타나며, 제3제어신호 C는 제3픽셀을 VRAM 뱅크 C로 전송한다. 선택된 제4픽셀은 DATA3상에 나타나며, 제4제어신호 0는 제4픽셀을 VRAM 뱅크 D로 전송한다. 이들 픽셀 데이타 값이 동시에 단일 데이타워드로 나타나기 때문에, 이들은 모두 4개의 VRAM 뱅크에 동시에 저장된다. 그러므로, 수평라인의 4개의 픽셀은 이들의 표준순차순으로 위치된다.

그러나, 임의의 수평열에 대한 Y 어드레스값의 가장 낮은 순서의 비트는 수직라인이 어드레스 00,00로 부터 아래로 이동할 때 Y0에 대해 0101의 패턴으로 Y1에 대해 0011의 패턴으로 변하게 된다. 그러므로, 제1수직열내의 픽실에 대한 Y 어드레스중 두 개의 낮은 디지트에 의해 선택되어 생성된 값은 수직라인이 어드레스 00,00로부터 아래로 이동할 때 변하게 될 것이다. 그러므로, 어드레스 00,00에서 시작하는 4개의 픽셀수직라인에 대해, 제5도의 진리표는 선택된 제1픽셀이 DATA 0상에 나타나며, 제1제어신호 A가 제1픽셀을 VRAM 뱅크 VA로 전송한다는 것을 나타낸다. 선택된 제2픽셀은 DATA0상에 나타나며, 제2제어신호 C는 제2픽셀을 VRAM 뱅크 VC로 전송한다. 선택된 제3픽셀은 DATA0싱에 나타나며, 제3제어신호 B는 제3픽셀을 VRAM 뱅크 VB로 전송한다. 선택된 제4픽셀은 DATA0상에 나타나며, 제4제어신호 D는 제4픽셀을 VRAM 뱅크 VD로 전송한다. 그러므로, 4개의 픽셀 수직라인은 제5도내 제1열에 대해 도시한 위치내에 위치하게 된다.

부가적인 수직 및 수평라인은 제5도의 진리표를 사용하여 테스트되어지지만, 제4도의 패턴이 표준 입력 어드레스에 대해 발생될 것이라는 점이 명백하게 될 것이다.

유사한 방법으로, XOR 게이트(35, 36)에는 디스플레이 라인 카운터 및 픽셀 카운터로 부터의 값이 제공되어 멀티플렉서(41)를 제어하기 위한 출력값을 발생하게 되며 멀티플렉서(39)에 제4도의 패턴에 따라 일렬로 배열된 픽셀라인이 제공될 때 디스플레이에 순차적으로 제공된 값은 전형적인 프레임 버퍼 구성에서 처럼 정규 ABCD 순으로 될 것이다.

그러므로, 도시된 바와 같이, 본 발명의 회로는 제4도에 도시한 패턴으로 픽셀데이타를 위치시키는 기능을 하는데, 패턴은 프레임버퍼에 수직라인을 기록하는데 액세스의 오버랩을 허용하며 따라서 출력디스플레이상에 수직라인을 나타내는데 있어서 프레임버퍼의 빠른 액세스를 허용하게 된다. 제4도에서 언급된 더 많은 수의 대각선이 동일 VRAM 뱅크의 순차적인 액세스를 요구할 것이라고 보여진다 해도 어떠한 수직라인도 그렇게 하지는 않을 것이다. 윈도우 환경에서 디스플레이상에 통계적으로 나타나는 대각선보다 수직라인이 훨씬 더 많기 때문에, 표시되는 속도는 상당히 증가할 것이라고 기대된다. 대각선상에서 조차 4개의 픽셀의 어떠한 순서도 없으며, 상호보간도 전혀 존재하지 않는다. 결과적으로, 3과 4 사이에서 성능향상이 기대된다. 그러므로, 본 발명에 의해 제공된 칩선택라인의 재배치는 임의의 수평성능을 포기하지 않고 양호한 수직라인성능을 제공한다.

본 발명이 양호한 실시예에 대해 언급되었다 해도, 본 기술분야에 숙력된 사람들에 의해 본 발명의 취지 및 영역을 벗어나지 않는 범위에서 여러 변형 및 수정이 이루어질 수 있다는 점을 인지해야 할 것이다. 따라서, 발명의 권리범위는 첨부된 특허청구범위에 의해 정해져야 한다.

Claims

결합된 X 어드레스 및 Y 어드레스를 각각 갖는 다수의 픽셀을 저장하기 위한 프레임버퍼를 갖는 그래픽 디스플레이 시스템에서의 비데오 랜덥 액세스 메모리(VRAM)의 액세스 회로로서, 상기 프레임버퍼는 다수의 VRAM 뱅크들로 배열되어 있고, 각 VRAM 뱅크는 제어입력 및 데이타출력을 가지며, 상기 프레임 버퍼는 디스플레이용 상기 VRAM 뱅크로부터 데이타를 시퀀싱하기 위한 픽셀카운티 및 멀티플렉서를 갖는, VRAM 액세스회로에 있어서, 제1선택제어하에서 상기 VRAM 뱅크들에 대해 픽셀데이타를 선택적으로 매핑하기 위한 수단; 제2선택제어하에서 상기 VRAM 뱅크들의 상기 제어입력들에 대해 다수의 제어신호를 선택적으로 매핑하기 위한 수단; 출력픽셀이 상기 프레임버퍼로부터 시퀀싱됨에 따라 상기 출력픽셀을 라인번호를 나타내는 복수의 라인신호를 생성하는 카운터수단; 및 상기 픽셀카운터로부터 다수의 픽셀 번호신호를 수신하기 위해 그리고 상기 라인신호를 수신하기 위해, 연결된 논리수단;을 포함하되; 상기 논리수단은 다수의 멀티플렉서 선택신호를 생성하며, 상기 멀티플렉서 선택신호는 디스플레이용 상기 픽셀데이타를 시퀀싱하기 위해 상기 멀티플렉서에 연결되어 있으며; 상기 픽셀데이타는 상기 VRAM 뱅크에 대해 선택적으로 매핑되는 것을 특징으로 하는 VRAM 액세스 회로.
제1항에 있어서, 상기 제1선택 및 상기 제2선택은 상기 픽셀의 상기 Y 어드레스의 하위비트에 연결되어 있는 것을 특징으로 하는 회로.
결합된 X 어드레스 및 Y 어드레스를 각각 갖는 다수의 픽셀을 저장하기 위한 프레임버퍼를 갖는 디스플레이 시스템에서의 비데오 랜덤 액세스 메모리(VRAM)의 액세스 회로로서, 상기 프레임버퍼는 다수의 VRAM 뱅크들로 배열되어 있고, 상기 프레임버퍼는 디스플레이용 상기 VRAM 뱅크로부터 데이타를 시퀀싱하기 위한 픽셀카운터 및 멀티플렉서를 갖는, VRAM 액세스회로에 있어서, 네 개의 인접픽셀용 픽셀데이타를 수신하기 위해, 그리고 상기 픽셀데이타를 상기 VRAM 뱅크로 전송하기 위해, 연결되어 있는 제1스와핑수단; 네 개의 제어신호를 수신하기 위해, 그리고 상기 제어신호를 상기 VRAM 뱅크의 제어입력으로 전송하기 위해 연결되어 있는 제2스와핑수단; 출력픽셀이 상기 프레임버퍼로부터 시퀀싱됨에 따라 상기 출력픽셀용 라인번호를 나타내는 한 쌍의 라인번호를 생성하는 카운터수단; 및 상기 라인신호를 수신하기 위해, 그리고 상기 픽셀카운터로부터 한 쌍의 픽셀번호신호를 수신하기 위해, 연결되어 있는 논리수단;을 포함하며, 상기 픽셀데이타는, 한 쌍의 제1선택신호에 따라 제1출력, 제2출력, 제3출력 및 제4출력에 매칭하는 제1입력, 제2입력, 제3입력 및 제4입력상에서 수신되며, 상기 제1출력은 제1VRAM 뱅크의 데이타입력에 연결되며, 상기 제2출력은 제2VRAM 뱅크의 데이타입력에 연결되며, 상기 제3출력은 제3VRAM 뱅크의 데이타입력에 연결되며, 상기 제4출력은 제4VRAM 뱅크의 데이타입력에 연결되며; 상기 제어신호는 한 쌍의 제2선택신호에 따라 제5출력, 제6출력, 제7출력 및 제8출력에 매핑하는 제5 입력, 제6입력, 제7입력 및 제8입력상에서 수신되며, 상기 제5입력은 제1VRAM 뱅크의 제어입력에 연결되며, 상기 제6입력은 제2VRAM 뱅크의 제어입력에 연결되며, 상기 제7입력은 제3VRAM 뱅크의 제어입력에 연결되며, 상기 제8입력은 제4VRAM 뱅크의 제어입력에 연결되며; 상기 논리수단은 상기 멀티플렉서로부터 한 쌍의 멀티플렉서 선택신호를 생성하며; 상기 네 개의 인접픽셀에 대한 상기 픽셀데이타는 상기 네 개의 VRAM 뱅크에 배핑되는 것을 특징으로 하는 VRAM 액세스 회로,
제3항에 있어서, S0 신호 및 S1 신호가 둘다 제1상태에 있으면, 상기 제1입력이 상기 제1출력에 매핑되도록, 상기 제2입력이 상기 제2출력이 매핑되도록 상기 제3입력이 상기 제3출력에 매핑되도록, 그리고 상기 제4입력이 상기 제4출력에 매칭되도록; 상기 제1선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호가 제1상태에 있고 S1 신호가 제2상태에 있으면, 상기 제1입력이 상기 제3출력에 매핑되도록, 상기 제2입력이 상기 제4출력에 매핑되도록 상기 제3입력이 상기 제1출력에 매핑되도록, 그리고 상기 제4입력이 상기 제2출력에 매핑되도록; 상기 제1선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호가 제2상태에 있고 S1 신호가 제1상태에 있으면, 상기 제1입력이 상기 제2출력에 매핑되도록, 상기 제2입력이 상기 제1출력에 매핑되도록 상기 제3입력이 상기 제4출력에 매핑되도록, 그리고 상기 제3입력이 상기 제4출력에 매핑되도록; 상기 제1선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호 및 S1 신호가 둘다 제2상태에 있으면, 상기 제1입력이 상기 제4출력에 매핑되도록, 상기 제2입력이 상기 제3출력에 매핑되도록 상기 제3입력이 상기 제2출력에 매핑되도록, 그리고 상기 제4입력이 상기 제1출력에 매핑되도록; 상기 제1선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호 및 S1 신호가 둘다 제1상태에 있으면, 상기 제5입력이 상기 제5출력에 매핑되도록, 상기 제6입력이 상기 제6출력에 매핑되도록 상기 제7입력이 상기 제7출력에 매핑되도록, 그리고 상기 제8입력이 상기 제8출력에 매핑되도록; 상기 제2선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호가 제1상태에 있고 S1 신호가 제2상태에 있으면, 상기 제5입력이 상기 제7출력에 매핑되도록, 상기 제6입력이 상기 제8출력에 매핑되도록 상기 제7입력이 상기 제5출력에 매핑되도록, 그리고 상기 제8입력이 상기 제6출력에 매핑되도록; 상기 제2선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호가 제2상태에 있고 S1 신호가 제1상태에 있으면, 상기 제5입력이 상기 제6출력에 매핑되도록, 상기 제6입력이 상기 제5출력에 매핑되도록 상기 제7입력이 상기 제8출력에 매핑되도록, 그리고 상기 제8입력이 상기 제7출력에 매핑되도록; 상기 제2선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, S0 신호 및 S1 신호가 둘다 제2상태에 있으면, 상기 제5입력이 상기 제8출력에 매핑되도록, 상기 제6입력이 상기 제7출력에 매핑되도록 상기 제7입력이 상기 제6출력에 매핑되도록, 그리고 상기 제8입력이 상기 제5출력에 매핑되도록; 상기 제2선택신호는 상기 S0 신호 및 상기 S1 신호를 포함하는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, 상기 제1제어신호는 S0 신호 및 S1 신호를 포함하고, 상기 S1 신호는 상기 Y 어드레스의 가장 덜 중요한 비트에 연결되며, 상기 S0 신호는 상기 Y 어드레스의 다음으로 덜중요한 비트에 연결되는 것을 특징으로 하는 VRAM 액세스 회로.
제3항에 있어서, 상기 제2제어신호는 S0 신호 및 S1 신호를 포함하고, 상기 S1 신호는 상기 Y 어드레스의 가장 덜 중요한 비트에 연결되며, 상기 S0 신호는 상기 Y 어드레스의 다음으로 덜 중요한 비트에 연결되는 것을 특징으로 하는 VRAM 액세스 회로.
결합된 X 어드레스 및 Y 어드레스를 각각 갖는 다수의 픽셀을 저장하기 위한 그리고 네 개의 비데오 랜덤 액세스 메모리(VRAM) 뱅크로 배열된 프레임버퍼를 갖는 그래픽 디스플레이 시스템에서의, VRAM 액세스 방법에 있어서, 네 개의 인접픽셀에 대한, 제1픽셀, 제2픽셀, 제3픽셀 및 제4픽셀을 포함하는 픽셀데이타를 수신하는 단계; 제1선택신호 및 제2선택신호의 선택에 따라, 제1VRAM 뱅크, 제2VRAM 뱅크, 제3VRAM 뱅크 및 제4VRAM 뱅크에 대해 상기 픽셀데이타를 선택적으로 스와핑하는 단계; 제1제어신호, 제2제어신호, 제3제어신호 및 제4제어신호를 수신하는 단계; 상기 제1선택신호 및 상기 제2선택신호에 따라, 상기 제1VRAM 뱅크용 제어입력, 상기 제2선택신호에 따라 상기 제1VRAM 뱅크용 제어입력 상기 제2VRAM 뱅크용 제어입력, 상기 제3VRAM 뱅크용 제어입력, 상기 제4VRAM 뱅크용 제어입력에 대해, 상기 제1제어신호, 상기 제2제어신호, 상기 제3제어신호 및 상기 제4제어신호를 선택적으로 스와핑하는 단계; 출력픽셀이 상기 프레임버퍼로부터 시퀀싱됨에 따라, 상기 출력픽셀에 대한 라인번호를 나타내는 한 쌍의 라인신호를 생성하는 단계; 한 쌍의 픽셀번호신호를 생성하는 단계; 및 상기 라인신호 및 상기 픽셀 번호신호의 상태에 따라, 상기 제1VRAM 뱅크, 상기 제2VRAM 뱅크, 상기 제3VRAM 뱅크 및 상기 제4VRAM 뱅크로부터 상기 픽셀데이타를 판독하는 단계;를 포함하되; 상기 네 개의 인접픽셀에 대한 상시 픽셀데이타는 상기 네 개의 VRAM 뱅크에 대해 선택적으로 매핑되는 것을 특징으로 하는 VRAM 액세스 방법.
제14항에 있어서, 상기 픽셀데이타를 선택적으로 스와핑하는 상기 단계는; 상기 제1및 제2선택신호가 둘다 제1상태에 있으면, 상기 제1픽셀을 상기 제1VRAM 뱅크에 대해, 상기 제2픽셀을 상기 제2VRAM 뱅크에 대해, 상기 제3픽셀을 상기 제3VRAM 뱅크에 대해, 그리고 상기 제4픽셀을 상기 제4VRAM 뱅크에 대해 매핑하는 단계; 상기 제1선택신호가 상기 제1상태에 있고 상기 제2선택신호가 제2상태에 있으면, 상기 제1픽셀을 상기 제3VRAM 뱅크에 대해, 상기 제2픽셀을 상기 제3VRAM 뱅크에 대해, 상기 제3픽셀을 상기 제1VRAM 뱅크에 대해, 상기 제4픽셀을 상기 제2VRAM 뱅크에 대해 매핑하는 단계; 상기 제1선택신호가 상기 제2상태에 있고 상기 제2선택신호가 상기 제1상태에 있으면, 상기 제1픽셀을 상기 제2VRAM 뱅크에 대해, 상기 제2픽셀을 상기 제1VRAM 뱅크에 대해, 상기 제3픽셀을 상기 제4VRAM 뱅크에 대해, 그리고 상기 제4픽셀을 상기 제3VRAM 뱅크에 대해 매핑하는 단계; 상기 제1및 제2선택신호가 둘다 상기 제2상태에 있으면, 상기 제1픽셀을 상기 제4VRAM 뱅크에 대해, 상기 제2픽셀을 상기 제3VRAM 뱅크에 대해, 상기 제3픽셀을 상기 제2VRAM 뱅크에 대해, 상기 제4픽셀을 상기 제1VRAM 뱅크에 대해 매핑하는 단계;를 포함하는 것을 특징으로 하는 VRAM 액세스 방법.
제15항에 있어서, 상기 제1선택신호는 상기 Y 어드레스의 가장 덜 중요한 비트에 연결되며, 상기 제2선택신호는 상기 Y 어드레스의 다음으로 덜 중요한 비트에 연결되는 것을 특징으로 하는 VRAM 액세스 방법.
제14항에 있어서, 상기 제1제어신호, 상기 제2제어신호, 상기 제3제어신호 및 상기 제4제어신호를 선택적으로 스와핑하는 상기 단계는; 상기 제1및 제2선택신호가 둘다 제1상태에 있으면, 상기 제1제어신호를 상기 제1VRAM 뱅크용 제어입력용 제어입력에 대해, 상기 제2제어신호를 상기 제2VRAM 뱅크용 제어입력용 제어입력에 대해, 상기 제3제어신호를 상기 제3VRAM 뱅크용 제어입력용 제어입력에 대해, 그리고 상기 제4제어신호를 상기 제4VRAM 뱅크용 제어입력용 제어입력에 대해 매팽하는 단계; 상기 제1선택신호가 상기 제1상태에 있고 상기 제2선택신호가 제2상태에 있으면, 상기 제1제어신호를 상기 제3VRAM 뱅크용 제어입력에 대해, 상기 제2제어신호를 상기 제4VRAM 뱅크용 제어입력에 대해, 상기 제3제어신호를 상기 제1VRAM 뱅크용 제어입력에 대해, 상기 제4제어신호를 상기 제2VRAM 뱅크용 제어입력에 대해 매핑하는 단계; 상기 제1선택신호가 상기 제2상태에 있고 상기 제2선택신호가 상기 제1상태에 있으면, 상기 제1제어신호를 상기 제2VRAM 뱅크용 제어입력에 대해, 상기 제2제어신호를 상기 제1VRAM 뱅크용 제어입력에 대해, 상기 제3픽셀을 상기 제4VRAM 뱅크용 제어입력에 대해, 그리고 상기 제4제어신호를 상기 제3VRAM 뱅크용 제어입력에 대해 매핑하는 단계; 상기 제1및 제2선택신호가 둘다 상기 제2상태에 있으면, 상기 제1제어신호를 상기 제4VRAM 뱅크용 제어입력에 대해, 상기 제2제어신호를 상기 제3VRAM 뱅크용 제어입력에 대해, 상기 제3제어신호를 상기 제2VRAM 뱅크용 제어입력에 대해, 상기 제4제어신호를 상기 제1VRAM 뱅크용 제어입력에 대해 매핑하는 단계;를 포함하는 것을 특징으로 하는 VRAM 액세스 방법.
제17항에 있어서, 상기 제1선택신호는 상기 Y 어드레스의 가장 덜 중요한 비트에 연결되며, 상기 제2선택신호는 상기 Y 어드레스의 다음으로 덜 중요한 비트에 연결되는 것을 특징으로 하는 VRAM 액세스 방법.