JPH10505935A - 改善されたメモリアーキテクチャ、及びこれを利用するデバイス、システム及び方法 - Google Patents

Abstract

(57)【要約】 データを記憶するための複数の自己充足メモリユニット２０１を含むメモリ２００が備えられる。それぞれが、自己充足メモリユニット２０１の相当するもののデータポートに結合された第一のパラレルポートを含む複数のシフトレジスタ２１１が備えられる。相互接続回路２１２が、シフトレジスタのそれぞれのパラレルデータポートに結合されている。選択されたメモリユニット２０１に結合されたシフトレジスタ２１１を通してメモリユニットの選択されたものと相互接続回路２１２との間のデータの交換を制御するよう動作可能である制御回路２０８、２１３が備えられる。

Description

【発明の詳細な説明】 発明の名称 改善されたメモリアーキテクチャ、及びこれを利用する デバイス、システム及び方法 発明の技術分野 本発明は一般には電子的メモリに関し、特に改善されたメモリアーキテクチャ 、及びこれを利用するデバイス、システム及び方法に関する。 発明の背景 ビットブロック転送（ＢｉｔＢＬＴ）は、デジタルデータ処理、グラフィック ス及びビデオアプリケーション、特に”ウインドー”アプリケーションで使用さ れる重要な性能拡張技術である。一般的に、ビットブロック転送（”ブロック移 動”）において、データのブロック全体（また、ビットマップとして知られてい る）が、ディスプレイメモり内の記憶ロケーションの第一の（ソース）ブロック から、ディスプレイメモり内の記憶ロケーションの第二の（宛先）ブロックに転 送される。グラフィックスシステムにおいて、データ転送が典型的にはグラフィ ックスコントローラにより局部的に行われ、ＣＰＵにより実行する必要のあるタ スクを減少させるので、ＢｉｔＢＬＴは、オペレーション速度を改善することが できる。同様に、データのブロック全体が、ブロックコピーにより、メモリ内の 一組のソースロケーションからメモリ内の一組の宛先ロケーションにコピーする ことができる。 ビットブロック転送（コピー）を実施するための多数の公知の技術がある。例 えば、メモリ内の１ブロックのソースロケーションは、ブロックの１対の”コー ナー”（或いはもしブロックが矩形であるならば２対のコーナー）に相当するア ドレスによって識別することができる。一つの”コーナー”のアドレスは、開始 行及び開始列アドレスをを限定し、かつ第二のコーナーのアドレスは終端行及び 終端列アドレスを限定する。一旦このブロックの開始及び終端アドレスが規定さ れると、残りのソースアドレスは、カウンタ及び関連した回路を使ってそこから 得ることができる。宛先ブロックを同様に識別することができる。移動又はコピ ーされるブロックの１つの開始アドレス（”コーナー”）とそのサイズ（”ディ メンション”）を限定するような、記憶ロケーションのブロックを識別する他の 公知の技術があるということに注目されよう。実際の転送を実現するために、Ｂ ｉｔＢＬＴ回路及びソフトウエアシーケンスにより、ソースアドレスを通して識 別されたソースブロック内の各ワードは、そのソースアドレスから移動（又はコ ピー）されて、相当する宛先アドレスに送られる。本質的に、典型的ビットブロ ック転送技術はメモリロケーションのソースブロックから一度に１ワード又は１ バイトのデータを読み取り、それからそのデータをメモリの宛先ブロック内に一 度に１ワード又は１バイト書き込む。あるＢｉｔＢＬＴ実施技術は、１つのワー ド内で”バイト”境界を横断する洗練されたオペレーションを実行することがで きるということに注目されよう。 ウインドーディスプレイシステムにおいて、データウインドーがマウスにより スクリーンを横断してドラッグされるか、或いはスクリーン上の”ウインドー” がある特別のアプリケーションのために”処理”されるときのように、情報のブ ロック（”ウインドー”）が表示スクリーン上の一位置から表示スクリーン上の 別の位置に転送されるとき、ビットブロック転送はしばしば使用される。この場 合、ビットブロック転送回路及びソフトウエアは、フレームバッファ（ディスプ レイメモリ）内の相当するピクセルデータを、表示スクリーン上の最初の位置に 相当するアドレス空間から表示スクリーン上の新たな位置に相当するアドレス空 間に移動させる。ビットブロック転送は、予め存在するピクセルデータを使用し て、表示スクリーン上にデータを発生し、それにより、スクリーン上に同じ画像 を限定するために同じピクセルデータを再生するシステムＣＰＵの必要性を無く する。同様に、情報のブロックが表示スクリーン上にコピーされているとき、ビ ットブロック転送を使用することができる。この場合、相当するピクセルデータ がビットブロック転送回路及びソフトウエアによって複製され、そして元の表示 データがコピーされる表示スクリーンの新たなエリアに相当するフレームバッフ ァの１以上の付加アドレス空間に書き込まれる。 現在利用可能のビットブロック転送システムの速度は、このようなシステムが 、１バイト又は１ワードを基礎にしてメモリ内の１アドレス空間から別のアドレ ス空間にデータを移動し、或いはコピーするという事実により制限されている。 このように、ビットブロック転送を実現するための改善された回路、システム及 び方法の必要性が生じている。特に、このような方法、システム及び回路は、デ ィスプレイシステムのフレームバッファ内のピクセルデータの移動及び／又はコ ピーに適用可能であろう。 発明の概要 本発明の原理は、電子的メモリデバイス及びシステム、特に１つの集積回路と して構成されたメモリデバイス及びシステムの構成に適用可能である。一般的に 、本発明の原理を具体化するメモリデバイス及びシステムは、複数の自己充足メ モリユニットを包含している。各メモリユニットは、相当するシフトレジスタの １つのパラレルポートに結合されている。各シフトレジスタの第二のパラレルポ ートは、バスのような相互接続回路に結合されている。関連した制御回路の制御 の下で、データは所定のメモリユニットと１以上の他のこのようなメモリユニッ トの間で、相当するシフトレジスタ及び相互接続回路を通して交換することがで きる。各シフトレジスタはまた、シリアルポートを包含して、各メモリユニット が、相当するシフトレジスタを通して関連した入力／出力回路にシリアルフォー マットでデータを交換することができるようにしている。 本発明の一具体例によると、データを記憶するための複数の自己充足メモリユ ニットを包含するメモリが提供される。複数のシフトレジスタが備えられ、その それぞれが、自己充足メモリユニットの相当するもののデータポートに結合され た第一のパラレルデータポートを包含している。相互接続回路が備えられて、シ フトレジスタのそれぞれの第二のパラレルデータポートに結合される。制御回路 が、メモリユニットの選択されたものと相互接続回路の間で、選択されたメモリ ユニットに結合されたシフトレジスタを通してデータの交換を制御する。 本発明の別の具体例によると、複数のメモリサブシステムを含むメモリシステ ムが提供される。各サブシステムは、メモリセルの行及び列のアレイ、行アドレ スに応答してセルの所定の行を選択するための行デコーダ回路、及び選択された 行及び選択された列のセルに、かつそこからデータを読み取りかつ書き込むため のセンス増幅器回路を包含している。このシステムはまた、それぞれが個々のサ ブシステムとのデータの交換を制御するための複数のシフトレジスタを包含して いる。 本発明の別の具体例は、データを記憶するための複数の自己充足メモリユニッ トを包含するメモリデバイスである。各メモリユニットは、行及び列に配列され たダイナミックランダムアクセスメモリのアレイ、セルの選択されたものをアド レスするための回路、及び選択されたセルにデータを読み取りかつ書き込むため のセンス回路を包含している。このデバイスはまた複数のシフトレジスタを含み 、かつ各シフトレジスタは、自己充足メモリユニットの相当するもののデータポ ートに結合された第一のパラレルデータポート、及びデバイス入力／出力回路に 結合されたシリアルポートを包含している。相互接続回路は、シフトレジスタの それぞれの第二のパラレルデータポートに結合されている。このシステムは、メ モリユニットの選択されたものの選択されたセルと相互接続回路の間で相当する シフトレジスタのパラレルポートを通して、かつ選択されたセルとデバイス入力 ／出力回路の間で相当するシフトレジスタのシリアルポートを通してデータの交 換を制御するよう動作可能の制御回路によって制御される。 本発明の原理はまた、本発明の原理に従うメモリデバイス及びシステムを使う ための方法に具体化される。それぞれが行及び列に配列されたメモリセルのアレ イを有する自己充足メモリユニット及び関連したアドレス回路、及びそれぞれが 個々のメモリユニットを相互接続回路と結合する複数のシフトレジスタを含むメ モリにおいてデータ転送を実行するための第一の方法が提供される。この方法に よると、複数のビットがメモリユニットの第一のものにおけるセルの選択された 行から読み取られる。第一のメモリユニットからの複数のビットが、そのユニッ トに結合された相当するシフトレジスタを経て、相互接続回路に通される。それ から複数のビットが、メモリユニットの第二のものに結合されたシフトレジスタ に通されて、第二のメモリユニットの所定行の少なくともいくつかのセルに書き 込まれる。 本発明の原理はまた、それぞれが行及び列に配列されたメモリセルのアレイ及 び関連したアドレス回路、及びそれぞれがメモリユニットの個々のものに結合さ れたシリアルポート及びパラレルポートを有する複数のシフトレジスタを包含す る１つの集積回路メモリデバイスにデータを書き込む方法を提供する。この方法 によると、シリアルデータ流が、メモリユニットの第一の選択されたものに結合 されたシフトレジスタのシリアルポートに与えられる。データ流の第一の複数の ビットが、第一のメモリユニットに結合されたシフトレジスタにロードされる。 それから、この第一の複数のビットは、第一のメモリユニットに結合されたシフ トレジスタから、第一のメモリユニットのアレイの選択された行の少なくともい くつかのセルに書き込まれる。このデータ流はまた、メモリユニットの第二のも のに結合されたシフトレジスタのシリアルポートに与えられる。データ流の第二 の複数のビットは、第二のメモリユニットに結合されたシフトレジスタにロード され、それから第二のメモリユニットのアレイ内の選択された行の少なくともい くつかのセルに書き込まれる。 本発明の原理は、それぞれが行及び列に配列されたメモリセルのアレイ及び関 連したアドレス回路、及びそれぞれがメモリユニットの個々のものに結合された シリアルポート及びパラレルポートを有する複数のシフトレジスタを包含する１ つの集積回路メモリデバイスにデータを読み取る方法を付加的に提供する。この 方法によると、複数のビットが、メモリユニットの第一のもののアレイ内の選択 された行の少なくともいくつかのセルから読み取られる。それから、複数のビッ トがパラレルポートを通して第一のメモリユニットに結合されたシフトレジスタ にロードされ、それからシリアルポートからシフト出力される。第二の複数のビ ットがメモリユニットの第二のもののアレイ内の選択された行の少なくともいく つかのセルから読み取られる。第二の複数のビットがパラレルポートを通して第 二のメモリユニットに結合されたシフトレジスタにロードされ、それからシリア ルポートを通してシフト出力される。 本発明の原理を具体化するメモリ回路、システム、及び方法は、多数の異なる データ処理アプリケーションにおいて、データの柔軟性ある記憶及び読出しを可 能にする。とりわけ、本発明の原理は、ビットブロック転送中メモリ内の行全体 のデータの効率的な交換を可能にする。さらに、本発明の個々の自己充足メモリ ユニットは、ランダム又はシリアルフォーマットのいずれかでインターリーブさ れたデータのアクセスを可能にする。また、自己充足メモリユニットはそれぞれ 、異なるタイプのデータを独立して記憶しかつ読み出すために使用することがで きる。例えば、１以上のメモリユニットは、相当するグラフィックスプロセッサ により処理されるグラフィックスデータの専用にすることができる一方、１以上 の他のメモリユニットは、ビデオデータを処理するビデオプロセッサのために使 用することができる。また、個々のメモリユニットは、”ウインドー”システム の表示スクリーン上にウインドーを発生するために必要なデータを個々に記憶し かつ読み出すために使用することができる。 前述のことは、以下の本発明の詳細な説明をより良く理解することができるよ うにするために、本発明の特徴及び技術的利点をむしろ広く概観したものである 。本発明の特許請求の範囲の主題を形成する本発明の追加の特徴及び利点は、以 下に説明する。開示された概念及び特別の具体例は、本発明の同じ目的を達成す るために他の構成に変更し或いは設計するための基礎として容易に利用できると いうことが当業者には認められるであろう。又、このような等価な構成は、特許 請求の範囲に記載された本発明の精神及び範囲から離れるものではないというこ とが当業者には認識されるであろう。 図面の簡単な説明 本発明及びその利点をより完全に理解するために、添付図面と関連してなされ る以下の説明を参照する。 図１は、グラフィックス／ビデオ処理システムの機能ブロック図である。 図２は、図１のフレームバッファに適用するのに適した本発明の原理に従うメ モリの機能ブロック図である。 図３Ａは、図２に示されたシフトレジスタの選択されたものの別の構成の機能 ブロック図である。 図３Ｂは、図２に示されたシフトレジスタの選択されたものの別の構成の機能 ブロック図である。 発明の詳細な説明 本発明及びそれらの利点の原理は、同じ数字が同じ部分を示す図１〜図３に例 示された具体例を参照することによって最もよく理解されるであろう。本発明の 原理はグラフィックス／ビデオ処理システムの説明により例示するけれども、こ れらの原理に従うブロック転送回路、システム及び方法は、多数の処理アプリケ ーションのいずれかにおいて実施することができる。 図１は、グラフィックス及び／又はビデオデータのディスプレイを制御する処 理システム１００の一部の高レベル機能ブロック図である。システム１００は、 中央処理ユニット１０１、システムバス１０２、ディスプレイコントローラ１０ ３、フレームバッファ１０４、デジタル−アナログコンバータ（ＤＡＣ）１０５ 及びディスプレイ１０６を包含している。ディスプレイコントローラ１０３は、 一体構成のビデオ及びグラフィックスコントローラにすることができ、或いは別 個のグラフィックス及びビデオコントローラを用いることができる。同様に、フ レームバッファ１０４は共有した（統合した）ビデオ／グラフィックスフレーム バッファにすることができ、或いは別個のビデオ及びグラフィックスフレームバ ッファによって実現することができる。好適具体例において、フレームバッファ １０４、ディスプレイコントローラ１０３及びＤＡＣ１０５は、１つの集積回路 １０７として製造される。ＣＰＵ１０１は、システム１００の全体動作を制御し 、ユーザコマンドの下でディスプレイ１０６上に表示されるべきいずれかのグラ フィックスデータの内容を決定し、そして種々のデータ処理機能を実行する。Ｃ ＰＵ１０１は、例えば商用パーソナルコンピュータにおいて使用される一般用マ イクロプロセッサにすることができる。ＣＰＵ１０１は、例えば、ローカルバス 、ＩＳＡバス又はＰＣＩバスにすることのできるシステムバス１０２を通して、 システム１００の残りと通信する。ＤＡＣ１０５は、コントローラ１０３からデ ィジタルデータを受け取り、かつディスプレイ１０６を駆動するために必要とさ れるアナログデータを応答して出力する。システム１００の特別の構成に依存し て、ＤＡＣ１０５はまた、カラーパレット、ＹＵＶ−ＲＧＢフォーマット変更回 路、及び／又はｘ及びｙズーミング回路を包含して、いくつかのオプションを定 める。 ディスプレイ１０６は、例えば、ＣＲＴユニット、液晶ディスプレイ、エレク トロルミネセントディスプレイ（ＥＬＤ）、プラズマディスプレイ（ＰＬＤ）、 又は表示スクリーン上に画像を複数ピクセルとして表示する他のタイプの表示装 置にすることができる。 例示された具体例において、システム１００は、６４０列×４８０行のピクセ ルのディスプレイ１０６上の表示スクリーンを駆動するＶＧＡシステムである。 また、例示目的のために、各ピクセルは、ＲＧＢ（忠実カラー）データ（即ち、 赤、緑、及び青のそれぞれのために８ビット）の２４ビットによって定義される ものと仮定している。このように、フレームバッファ１０４の物理メモリの絶対 最大サイズは、ピクセル当たり２４ビットの６４０列×４８０行、即ち、略１メ ガバイトである。表示スクリーン上の”視覚ピクセル”が、フレームバッファ１ ０４の物理メモリ内の記憶ロケーションにマップするか、或いは正確にはマップ しないのは、選択されたメモリフォーマットに依存しているということに注目さ れよう。さらに、各ピクセルを限定するカラーデータの全ての２４ビットは、物 理メモリ内のシーケンシャル記憶ロケーションに物理的に記憶することができ（ この場合、全ての２４ビットはＤＲＡＭ又はＶＲＡＭの所定のページに記憶する ことができる）、或いはフレームバッファ１０４の物理メモリの３つの異なるバ ンク又は行に記憶することができる。 図２は、本発明の原理に従うメモリシステム２００の機能ブロック図である。 メモリシステム２００はメモリ内のデータブロックの移動及び／又はコピーを必 要とする多数のアプリケーションにおいて使用することができるけれども、模範 的なシステム１００において、メモリシステム２００はフレームバッファ１０４ を構成するために使用される。また、システム２００は、グラフィックスとビデ オデータの両方を同時に記憶するために使用される共有フレームバッファのよう な異なるタイプのデータの記憶を必要とするアプリケーションにおいて使用する ことができる。 一般的に、メモリシステム２００は、複数の自己充足メモリユニット２０１を 包含している。例示された具体例において、４つのこのような自己充足メモリユ ニット２０１ａ−２０１ｄが備えられるけれども、本発明の原理は、もっと多い か或いは少ない数のメモリユニット２０１を包含するメモリシステムに適用する ことができる。各メモリユニット２０１は、Ｍ数の行及びＮ数の列に配列された 記憶セル２０３のアレイ２０２を包含している。メモりセル２０３の各行は、導 電性行ライン（ワードライン）導体２０４と関連しており、かつセルの各列は、 列ライン（ビットライン）導体２０５と関連している。好適具体例において、各 メモりセル２０３は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルか ら構成されるけれども、別の具体例においては、各セル２０３はスタティックラ ンダムアクセスメモリ（ＳＲＡＭ）セルのような別のタイプのメモリデバイスか ら構成することができる。さらに、各メモリユニット２０１は、関連したメモリ アレイ２０２のワードラインに結合された行デコーダ２０５を包含している。各 行デコーダ２０６は、相当するメモリアレイ２０２において所定のワードライン ２０４を選択（プリチャージ）するよう動作可能である。後述するように、各行 デコーダ２０６は、ブロック転送中又はメモリリフレッシュサイクル中、相当す るアレイ２０２のワードライン２０４をシーケンシャルに活性化することができ るカウンタ又はポインタを包含することができる。各行デコーダ２０６は、行ア ドレスを相当する行アドレスバス２０７から受け取り、そしてこれはさらに、制 御回路２０８のアドレスラッチに結合されている。好適具体例において、各行デ コーダ２０６は、活性化される行デコーダ２０６（及びそれ故、メモリユニット ２０１）を選択する入力回路２０８にラッチされた各アドレスの上位２ビットに よってユニークアドレス空間に応答する。 各メモリユニット２０１は、相当するメモリアレイ２０２のビットライン２０ ５に結合されたＬ数（好適具体例において、Ｌ＝Ｎ）のセンスアンプ２０９を包 含している。センスアンプ２０９は、読み取り動作中ビットライン２０５上の電 圧又は電流のいずれかのスイングを検出し、かつ読み取り及びリフレッシュ動作 中選択されたワードライン２０４に沿ってセルをリフレッシュする通常の差動セ ンス増幅器である。さらに、各メモリユニット２０１のセンス増幅器２０９は、 Ｐ／Ｌ列デコーダ２１０に結合されている。次に、各列デコーダ２１０は、Ｒビ ット長のシフトレジスタ２１１の第一のパラレルポートに結合されている。各シ フトレジスタ２１１の第二のＲビット幅のパラレルポートは、内部Ｒビット幅デ ータバス２１２に結合される。 各メモリユニット２０１の列デコーダ２１０及びシフトレジスタ２１１はそれ ぞれ、アドレスバス２０７から受け取った列アドレス及び入力回路２０８から受 け取ったモード制御信号に応答して、相当するメモリユニット入力／出力制御回 路２１３により制御される。一モードにおいて、データは、通常のランダム状態 で、相当する列デコーダ２１０を通して選択されたワードライン２０４に沿って 、１つ又は複数のセルに読み出され或いは書き込むことができる。第二のモード において、データは、選択されたシフトレジスタ２１１及び列デコーダ２１０を 通して活性化されたワードライン２０４に沿って内部バス２１２と選択された番 号のセルとの間で交換することができる。好適具体例において、データの行全体 は、第二のモードで選択されたシフトレジスタ２１１を通して選択されたメモリ アレイ２０２内の行に、かつ／又は、該行からパラレルに転送される。第三のモ ードにおいて、選択されたユニット２０１のアレイ２０２における選択されたセ ルのデータは、相当するシフトレジスタ２１１のシリアルポートを通りアクセス （読み取り又は書込）することができる。 好適具体例において、行及び列アドレスは、内部回路２０８を通して外部ソー スからシーケンシャルに受け取り、かつ個々の行アドレスストローブ（ＲＡＳ） 及び列アドレスストローブ（ＣＡＳ）信号によってラッチすることができる。入 力回路２０８はまた、相当するシフトレジスタ２１１を通してシリアルに、或い は相当する列デコーダ２１０によって提供されるランダムポートを通して、各メ モリユニット２０１によってデータの交換をする。入力回路はまた、パワー、読 み取り／書込、モード制御及び移動／コピー制御信号を制御する。本発明の原理 に従うと、入力回路２０８はまた、後述するように、ブロック移動又はコピーの ために必要とされる宛先アドレスを発生する内部アドレス発生回路を包含してい る。 本発明の原理に従うと、ブロック移動又はコピーは、内部バス２１２を通して 、所定のメモリユニット２０１からのデータを転送することによって実行するこ とができる。データがワード毎、又はバイト毎を基礎にして移動される通常のビ ットブロック転送技術に対して、本発明の原理は、データの行全体を一度に移動 することを可能にする。例えば、各アレイは１，０２４行×１，０２４列として 配列され、かつ所定のシフトレジスタ２１１及びバス２１２がそれぞれ、１，０ ２４ビット幅であると仮定すると、そのとき、１，０２４ビット即ち１２８バイ トが一度に移動可能である。例えば、ユニット２０１ａからのデータブロックが ユニット２０１ｄに転送されると仮定する。このブロックは、ブロック２０１ａ 内のデータの１つの行から全ての行にまでいずれにも構成することができる。こ の場合、移動／コピーされるブロックのソースロケーションを識別する開始及び 停止アドレスが入力回路２０８へのアドレスポートに受け取られ、かつＲＡＳ及 びＣＡＳによってラッチされる。これらの開始及び停止アドレスは例えば、移動 されるブロックの２以上の”コーナー”のアドレス（好ましくは、もしブロック が矩形であるならば、４つのコーナーのためのアドレスが使用される）にするこ とができる。これらのソースアドレスは、例えば、マウスにより表示スクリーン 上のデータのウインドーの”クリック”に相当することができる。メモリユニッ ト２０１ａの行デコーダ２０６、センス増幅器２０９、及び列デコーダ２１０は 、開始アドレスに相当する行からデータを読み取るために使用される。選択され た行に沿ったロケーション２０３の内容は、それからメモリユニット２０１ａの シフトレジスタ２１１内にパラレルにロードされる。今、このデータは利用可能 であり、例えば、システム１００内のディスプレイ１０６にシフト出力される。 宛先アドレスはそれから、メモリユニット２０１ｄに供給される。宛先アドレス は、データのウインドーがマウスにより表示スクリーン上の新たなロケーション に”ドラッグ”されるときのように、外部ソースから受け取り、そして制御回路 ２０８内にラッチすることができる。この宛先アドレスは、例えば相当するソー スアドレスの１以上の上位ビットを修正することによって、ソース開始アドレス から内部的に得る（発生する）ことができる。ユニット２０１ａのシフトレジス タ２１１の内容は、メモリユニット２０１ｄのシフトレジスタ２１１に内部バス ２１２を通してシフトすることができる。それから、メモリユニット２０１ｄの 列デコーダ２１０、センス増幅器２０９、及び列デコーダ２０６は、ユニット２ ０１ｄのメモリアレイ２０２内にデータの転送行の書込をする。それから、ユニ ット２０１ａ及び２０１ｄの行デコーダ２０６のカウンタは、次のソース及び宛 先行をそれぞれ選択するためにインクリメントし、そしてデータの次の行が、相 当するシフトレジスタ２１１を通してブロック２０１ａから２０１ｄに転送され る。メモリユニット２０１ａ内で識別されるデータの全所望ブロックがユニット ２０１ｄのアレイ内に移動又はコピーされるまで（これは、ユニット２０１ａの アレイ全体に記憶された全てのデータ又は選択されたその一部であり得る）、こ のプロセス全体が繰り返される。 システム２００のいくつかの具体例において、シフトレジスタ２１１は、相当 するメモりセルアレイ２０２内の列の数よりもかなり長くすることができる。長 いシフトレジスタは、データ行がセルアレイ２０２からダウンロードされるとき でさえ、データの連続出力を好都合に可能にする。これらの具体例は、１つ又は 複数の所定のメモリユニット２０１からのシリアルデータが、システム１００に おけるディスプレイユニット１０６上のスクリーンのような、表示スクリーンを リフレッシュするために使用されているとき、特に有用である。例えば、説明目 的のために、所定のメモリユニット２０１のセルアレイ２０２は、４０９６行× ４０９６列として構成された２メガバイトアレイであると仮定する。また、相当 するシフトレジスタ２１１からのデータをクロッキングするシフトクロックは、 １５ナノ秒の周期を有していると仮定する。このように、所定のシフトレジスタ ２１１からの４０９６ビットの行全体のシリアルアクセスは、略６０マイクロ秒 （４０９６ビット×１５ナノ秒／ビット）を必要とする。このように、もし各行 アクセスが１００μｓ必要とするならば、１つの４０９６ビット行のデータの全 体をシフト出力するのに掛かる時間の間に、略６００行をアクセスすることがで きる。しかしながら、所定のシフトレジスタ２１１の長さは、複数行の長さにす ることができ、かつ複数タップを有することができて、データの新たな行を背後 のメモリアレイ２０２からロードする間にデータを連続的にシフト出力すること ができるようにする。例えば、所定のシフトレジスタ２１１の長さが、２．４メ ガバイトの長さであり、かつこのようなシフトレジスタが、それぞれが４０９６ ビット幅の６００タップを包含するならば、そのときデータの３０２キロバイト ブロックが一度に記憶され、かつシフトされる。各シフトレジスタ２０１は、必 ずしも単一のデバイスである必要はないが、しかし直列に接続された１以上のシ フトレジスタ、及び／又は多相シフトレジスタにすることができるということに 注目されよう。 また、いくつかの具体例において、各シフトレジスタ２１１は、図３Ａ及び図 ３Ｂに示されたパラレルシフトレジスタを直列にすることによって実現すること ができる。図３Ａにおいて、（関連したメモリアレイ２０２内に１０２４ビット 行をサポートしている）１０２４ビットシフトレジスタ２１１が、１６の６４ビ ットパラレルレジスタと共に図示されている。好適具体例において、単一の１０ ２４ビットシフトレジスタ及びパラレル６４ビットレジスタが備えられるけれど も、別の具体例においては、６４ビットパラレルレジスタのみを使用することが できる。図３Ａに示された具体例において、６４ビットレジスタのそれぞれが、 １０２４ビットシフトレジスタのロードと同時に相当するメモリアレイ２０２か ら読み出されたデータのそれぞれ１０２４ビット行の相当する６４ビットによっ てロードされる。それから、６４ビットレジスタ３００は、パラレルにデータを シフト出力することができる。各レジスタ３００はそれから、例えば、６４ビッ トバスの相当する導体に提供することができるであろう。 図３Ｂにおいて、１６の６４ビットレジスタは再び備えられるが、しかしなが ら、この場合、各レジスタの開始ビットは、１ビットのみオフセットされる。各 シフトレジスタ３０１ｂ−３０１ｑのための複数タップは、初期ビット位置から 始めて１６ビットの等間隔にされる。図３Ａの具体例において、個々のビットは より高速にアクセスすることができる。 本発明の具体例は、従来技術のメモリデバイスよりもかなりの利点を有してい る。とりわけ、メモリシステム２００へのアクセスは、個々のメモリユニット２ ０１によって、インターリーブを基礎として提供することができる。この場合、 １つのメモリユニット２０１は、（有利には、シリアル又はランダムのいずれか で）データを出力することができる一方、他のユニット２０１は、リフレッシュ モードで、プリチャージしており、或いはそれらの相当するシフトレジスタ２１ １をロードしている。このインターリーブモードで、アドレスバス上のアドレス はそれぞれ、外部ソースから受け取ることができ、或いは１つの受け取ったアド レスからインクリメントすることによって内部で発生させて、１連のアドレスを 提供し、そしてこれが、インターリーブされるべき各メモリユニット２０１のア クセスを可能にする。前述したように、例示具体例に示された４つのメモリユニ ット２０１のためのアドレス空間は、アドレスバス２０７上に与えられる各アド レスの上位２ビットを使うことで、他と区別することができる。このように、（ インターリーブ又は非インターリーブモードのいずれかで）各ユニット２０１を 個々にアドレスする目的のために、１又は２ビットのみを変更する必要がある。 前述したように、本発明の原理を具体化するシステム２００のようなメモリシ ステムはまた、行毎を基礎としてデータブロックを移動又はコピーすることを有 利に可能にする。さらに、各メモリアレイ２０２のサイズに依存して、各ブロッ ク２０１は、本発明がフレームバッファシステムに具体化されるとき、表示スク リーンを駆動するために使用することができる（好適具体例においては、各アレ イ２０２は、必要なフレームバッファメモリスペースを提供するために単独で十 分大きい）。このように、インターリーブは、発生される表示フレームのために データを提供するメモリユニット２０１によって、”表示フレーム”を基礎とし て”表示フレーム”上ですることができる。さらに、ユニット２０１のそれぞれ が、表示フレーム上で発生される相当するウインドーのために別個のフレームバ ッファを提供するために使用することができる。共有（統合）フレームバッファ において、１以上のユニット２０１がビデオ処理のために使用することができ、 かつ１以上のユニット２０１がグラフィックス処理のために使用することができ る。最後に、各メモリアレイ２０２のサイズに依存して、表示プロセッサ１０３ によって必要とされるシステムフレームバッファ及び他のメモリが個々のユニッ ト２０１により別個に提供することができる。例えば、１以上のメモリユニット ２０１がフレームバッファとして機能することができる一方、残りのメモリユニ ット１０２は、命令を記憶するスクラッチパッドメモリのような他の機能のため に使用される。 本発明及びその利点を詳細に説明したけれども、種々の変化、代換え、及び変 更が、特許請求の範囲によって限定される本発明の精神及び範囲から離れること なくなすことができるということが理解されるであろう。

【手続補正書】 【提出日】１９９７年３月１３日 【補正内容】 【図１】 【図３】 【図２】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３６２Ｇ

Claims (1)

1. 【特許請求の範囲】 １．データを記憶するための複数の自己充足メモリユニットと、 それぞれが、前記自己充足メモリユニットの相当するもののデータポートに結 合された第一のパラレルデータポートを含む複数のシフトレジスタと、 前記シフトレジスタのそれぞれの第二のパラレルデータポートに結合された相 互接続回路と、 前記選択されたメモリユニットに結合された前記シフトレジスタを通して前記 メモリユニットの選択されたものと前記相互接続回路との間のデータの交換を制 御するよう動作可能の制御回路と、 から成るメモリ。 ２．前記制御回路が、前記第一及び第二のメモリユニットにそれぞれ結合され た前記相互接続回路及び前記シフトレジスタを通して前記メモリユニットの第一 のものから前記メモリユニットの第二のものへのデータブロックの交換を制御す るよう動作可能である請求項１に記載のメモリ。 ３．前記シフトレジスタのそれぞれがシリアルポートを含み、かつ前記制御回 路がさらに、前記相当するシフトレジスタの前記シリアルポートを通して前記メ モリユニットとのデータの交換を制御するよう動作可能である請求項１に記載の メモリ。 ４．前記制御回路が、前記相当するシフトレジスタの前記シリアルポートを通 して複数の前記メモリユニットとインターリーブしたデータの交換を制御するよ う動作可能である請求項３に記載のメモリ。 ５．前記メモリデバイスのそれぞれが、ランダムアクセスデータポートを含み 、かつ前記制御回路はさらに、前記相当するランダムアクセスデータポートを通 して複数の前記メモリユニットとのインターリーブされたデータの交換を制御す るよう動作可能である請求項１に記載のメモリ。 ６．前記メモリユニットのそれぞれが、 行及び列に配列されたメモリセルのアレイと、 前記アレイ内の選択された前記行をアドレスするための回路と、 前記列の少なくとも１つをアドレスするための回路と、 セルの前記列とのデータの交換を制御するためのセンス増幅器回路と、 から成る請求項１に記載のメモリ。 ７．前記メモリユニットのそれぞれの前記データポートが、前記列の少なくと も１つをアドレスするための前記回路に結合されている請求項６に記載のメモリ 。 ８．前記メモリユニットのそれぞれが、 行及び列に配列され、かつ前記行のそれぞれがワードラインと関連し、そして 前記列のそれぞれがビットラインと関連しているダイナミックランダムアクセス メモリセルのアレイと、 前記ワードラインに結合された行デコーダ回路と、 前記ビットラインに結合 されたセンス増幅器回路と、 前記センス増幅器回路に結合され、かつ前記メモリユニットの前記出力ポート を提供する列デコーダ回路と、 から成る請求項１に記載のメモリ。 ９．前記相互接続回路がバスから成る請求項１に記載の回路。 １０．複数のメモリサブシステムを備え、それぞれが、 メモりセルの行及び列のアレイと、 行アドレスに応答してセルの前記行を選択するための行デコーダ回路と、 選択された前記行及び選択された前記列の前記セルに、かつ該セルからデータ を読み出しかつ書き込むためのセンス増幅器回路と、 から成り、そして、 それぞれが個々の前記サブシステムとのデータの交換を制御するための複数の シフトレジスタを備えるメモリシステム。 １１．前記シフトレジスタのそれぞれが、関連した相互接続回路と相当する前 記サブシステムの間のデータのパラレルビットを交換するためのパラレルポート を含む請求項１０に記載のメモリシステム。 １２．前記シフトレジスタのそれぞれが、相当する前記サブシステムとの交換 のためにデータを入力しかつ出力するためのシリアルポートを含む請求項１０に 記載のメモリシステム。 １３．前記サブシステムのそれぞれがさらに、列アドレスに応答して前記サブ システムの前記アレイの前記列の選択されたものと前記相当するシフトレジスタ を結合するための列デコーダを備える請求項１０に記載のメモリシステム。 １４．相当する前記シフトレジスタを通して第一の前記サブシステムから、相 当する前記シフトレジスタを通して前記サブシステムの第二のものへのデータの 転送を制御するよう動作可能の制御回路をさらに備える請求項１１に記載のメモ リシステム。 １５．前記制御回路が、前記第一のサブシステムの前記アレイ内の前記行全体 から、前記第二のサブシステムの前記アレイ内の前記行へのデータの転送を制御 するよう動作可能である請求項１４に記載のメモリシステム。 １６．前記制御回路が、前記第一のサブシステムの前記アレイ内の複数の前記 行から、前記第二のサブシステムの前記アレイ内の複数の前記行へのデータのブ ロック転送を制御するよう動作可能である請求項１１に記載のメモリシステム。 １７．前記制御回路が、前記第一及び第二のサブシステムの前記行デコーダに 与えて、前記第一及び第二のサブシステム内の前記複数の行を選択するための少 なくともいくつかのアドレスを発生するためのアドレス発生回路を含む請求項１ ６に記載のメモリシステム。 １８．前記制御回路が、前記第一のサブシステム内の前記複数の行の少なくと も第一のものを選択するため外部ソースから少なくとも１つのアドレスを受け取 る請求項１７に記載のメモリシステム。 １９．前記制御回路が、前記シフトレジスタの相当するものの前記シリアルポ ートを通して外部装置と複数の前記サブシステムのそれぞれとの間のデータのイ ンターリーブされた交換を制御するよう動作可能である請求項１２に記載のメモ リシステム。 ２０．前記列デコーダのそれぞれが、前記サブシステムの相当するものの前記 アレイにランダムアクセスするためのランダムアクセスポートを備える請求項１ ３に記載のメモリシステム。 ２１．それぞれが、行及び列に配列されたダイナミックランダムアクセスメモ りセルのアレイと、前記セルの選択されたものをアドレスするための回路と、前 記選択されたセル内のデータを読み出しかつ書き込むためのセンス回路とを包含 する、データ記憶用の複数の自己充足メモリユニットと、 それぞれが、前記自己充足メモリユニットの相当するもののデータポートに結 合された第一のパラレルデータポートと、デバイス入力／出力回路に結合された シリアルポートとを包含する、複数のシフトレジスタと、 前記シフトレジスタのそれぞれの第二のパラレルデータポートに結合された相 互接続回路と、 相当する前記シフトレジスタの前記パラレルポートを通して前記メモリユニッ トの選択されたものの選択された前記セルと前記相互接続回路との間のデータの 交換を制御し、そして前記相当するシフトレジスタの前記シリアルポートを通し て選択された前記セルと前記デバイス入力／出力回路の間のデータの交換を制御 するよう動作可能の制御回路と、 から成るメモリデバイス。 ２２．前記メモリユニットのそれぞれが、前記メモリユニット内のダイナミッ クメモリセルの前記アレイに記憶されたデータを独立してリフレッシュするため の回路を含む請求項２１に記載のメモリデバイス。 ２３．前記複数のメモリユニットが、１つの集積回路として製造される請求項 ２１に記載のメモリデバイス。 ２４．前記相互接続回路がバスから成る請求項２１に記載のメモリデバイス。 ２５．前記アレイのそれぞれが、ｎ数の列を含み、かつ前記データポートがｎ 数のビット幅である請求項２１に記載のメモリデバイス。 ２６．前記レジスタが、ｎ数のビット幅である請求項２５に記載のメモリデバ イス。 ２７．前記シフトレジスタのそれぞれが、ｎ数のビットよりも長いものである 請求項２５に記載のメモリデバイス。 ２８．それぞれが、行及び列に配列されたメモリセルのアレイ及び関連したア ドレス回路を有する複数の自己充足メモリユニットと、それぞれが個々のメモリ ユニットを相互接続回路と結合する複数のシフトレジスタとを含むメモリにおい て、データ転送を実行するための方法において、 メモリユニットの第一のものにおけるセルの選択された行から複数のビットを 読み出すステップと、 該第一のメモリユニットに結合されたシフトレジスタを通して複数のビットを 相互接続回路に渡すステップと、 メモリユニットの第二のものに結合されたシフトレジスタを通して複数のビッ トを渡すステップと、 第二のメモリユニットの行内に該複数のビットを書き込むステップと、 から成るデータ転送を実行するための方法。 ２９．複数のビットを読み出す前記ステップが、セルの選択された行のメモり セルの全てに記憶された複数のビットを読み出すステップから成る請求項２８に 記載の方法。 ３０．それぞれが、行及び列に配列されたメモリセルのアレイ及び関連したア ドレス回路を含む複数の自己充足メモリユニットと、それぞれが、メモリユニッ トの個々のものに結合されたシリアルポート及びパラレルポートを有する複数の シフトレジスタとを含む１つの集積回路メモリデバイスにデータを書き込む方法 において、 メモリユニットの第一の選択されたものに結合されたシフトレジスタのシリア ルポートにシリアルデータ流を与えるステップと、 第一のメモリユニットに結合されたシフトレジスタにデータ流の第一の複数の ビットをロードするステップと、 第一のメモリユニットに結合されたシフトレジスタから、第一のメモリユニッ トのアレイ内の選択された行の少なくともいくつかのセルに第一の複数のビット を書き込むステップと、 メモリユニットの第二の選択されたものに結合されたシフトレジスタのシリア ルポートにデータ流を与えるステップと、 第二のメモリユニットに結合されたシフトレジスタに、データ流の第二の複数 のビットをロードするステップと、 第二のメモリユニットに結合されたシフトレジスタから、第二のメモリユニッ トのアレイ内の選択された行の少なくともいくつかのセルに第二の複数のビット を書き込むステップと、 から成る１つの集積回路メモリデバイスにデータを書き込む方法。 ３１．第一のメモリユニットにビットを書き込む前記ステップが、第二のメモ リユニットに結合されたシフトレジスタにビットをロードする前記ステップの実 行と実質上同時に実行される請求項３０に記載の方法。 ３２．それぞれが、行及び列に配列されたメモりセルのアレイ及び関連したア ドレス回路を含む複数の自己充足メモリユニットと、それぞれが、メモリユニッ トの個々のものに結合されたシリアルポート及びパラレルポートを有する複数の シフトレジスタとを含む１つの集積回路メモリデバイスにデータを読み出す方法 において、 メモリユニットの第一のもののアレイ内の選択された行の少なくともいくつか のセルから複数のビットを読み出すステップと、 パラレルポートを通して第一のメモリユニットに結合されたシフトレジスタに 複数のビットをロードするステップと、 第一のメモリユニットに結合されたシフトレジスタのシリアルポートから複数 のビットをシフト出力するステップと、 メモリユニットの第二のもののアレイ内の選択された行の少なくともいくつか のセルから第二の複数のビットを読み出すステップと、 パラレルポートを通して第二のメモリユニットに結合されたシフトレジスタに 第二の複数のビットをロードするステップと、 第二のメモリユニットに結合されたシフトレジスタのシリアルポートから第二 の複数のビットをシフト出力するステップと、 から成る１つの集積回路メモリデバイスにデータを読み出す方法。 ３３．第一のメモリユニットに結合されたシフトレジスタからビットをシフト 出力する前記ステップが、第二のメモリユニットのアレイからビットを読み出す 前記ステップと実質上同時に実行される請求項３２に記載の方法。 ３４．グラフィックスデータを処理するためのグラフィックスプロセッサと、 ビデオデータを処理するためのビデオプロセッサと、 統合フレームバッファとを、 備え、該統合フレームバッファは、 複数の自己充足メモリユニットと、 それぞれが、前記自己充足メモリユニットの相当するもののデータポートに結 合された第一のパラレルデータポートを含む複数のシフトレジスタと、 前記シフトレジスタのそれぞれの第二のパラレルデータポートに結合された相 互接続回路と、 前記選択されたメモリユニットに結合された前記シフトレジスタを通して前記 メモリユニットの選択されたものと前記相互接続回路との間のデータの交換を制 御するよう動作可能の制御回路と、 から成り、 前記グラフィックスプロセッサは、データ交換のために前記複数の自己充足メ モリユニットの選択されたものに結合されており、そして、 前記ビデオプロセッサは、データ交換のために前記複数の自己充足メモリユニ ットの別のものに結合されている 処理システム。 ３５．前記グラフィックスプロセッサ及び前記ビデオプロセッサが前記メモリ ユニットの個々のもののランダムアクセスポートに結合されている請求項３４に 記載の処理システム。 ３６．前記グラフィックスプロセッサ及び前記ビデオプロセッサが、前記メモ リユニットの個々のもののシリアルアクセスポートに結合されている請求項３４ に記載の処理システム。