KR100346357B1

KR100346357B1 - 프레임버퍼용출력스위칭회로의구조

Info

Publication number: KR100346357B1
Application number: KR1019950702654A
Authority: KR
Inventors: 수엔진장; 하이뒤호; 스주쳉순; 자우지첸
Original assignee: 삼성세미콘덕터, 인코포레이티드; 썬 마이크로시스템즈, 인코포레이티드
Priority date: 1993-10-29
Filing date: 1994-10-27
Publication date: 2002-12-18
Also published as: EP0677189A4; US5442748A; KR960700476A; JPH09506447A; WO1995012163A1; EP0677189A1

Abstract

메모리셀의 다수의 어레이 플레인, 액세스될 각각의 어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩회로, 액세스될 각각의 어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩회로, 각각의 어레이 플레인의 메모리 셀의 열에 결합되는 다수의 비트선, 메모리셀의 열에 접속되고 어레이 플레인이 열의 메모리셀에 액세스를 제공하는 열선택 스위치와 비트선 감지증폭기를 포함하는 각각의 비트선, 비트선에서 열선택 스위치중 특정한 하나를 닫음으로써 어레이 플레인에서 선택된 다수의 비트선에 적합하게 접속되는 다수의 출력감지증폭기, 각각의 어레이 플레인에 결합된 다수의 출력감지증폭기로 부터 데이터 버스까지 출력신호를 제공하는 제1 장치와, 각각의 어레이 플레인에 결합된 다수의 출력감지증폭기로 부터 시프트 레지스터까지 출력신호를 제공하는 제2 장치를 구비한 플레임 버퍼를 실현하는 것이다.

Description

프레임 버퍼용 출력 스위칭 회로의 구조

제 1도는 본 발명을 포함하는 컴퓨터 시스템을 도시하는 블럭도,

제 2도는 종래기술에 따라 설계된 프레임 버퍼를 도시하는 블럭도,

제 3도는 종래기술에 따라 설계된 또다른 프레임 버퍼를 도시하는 블럭도,

제 4도는 본 발명에 따른 배열을 도시하는 블럭도,

제 5도는 본 발명의 바람직한 실시예를 보여주는 회로도이다.

발명의 배경

발명의 분야

본 발명은 컴퓨터 시스템에 관한 것이며, 보다 상세하게는 프레임 버퍼의 메모리 어레이로부터, 출력 표시장치에 데이터를 제공하도록 사용되는 시프트 레지스터까지 데이터를 전달하는 장치에 관한 것이다.

종래기술의 역사

데스크 탑 컴퓨터의 작동속도를 증가시킬때에 수반되는 주요문제점중 하나는 정보가 출력 표시장치에 전달되는 속도를 증가시키는 방법을 찾는데 있다. 현재 이용될 수 있는 다수의 다양한 형태의 데이터 표현은 다량의 데이터 량이 전달될 필요가 있다. 예를들면 만일 1024×78화소()가 스크린에 한꺼번에 표시되는 칼라모드이고, 이 모드가 각각의 화소를 정의하는데 32비트가 사용되는 것에서 컴퓨터 출력표시 모니터가 작동한다면, 총 2억5천만 비트정보 이상이 각각의 개별적인 화상("프레임"이라 불리어짐)이 표시되는 스크린에 전달되어야 한다. 전형적으로는 매초당 60프레임이 표시되므로 상기한 시스템에는 매초당 15억 비트가 전달되어야 한다. 이것은 매우 상당한 양의 처리능력을 필요로 한다.

상기한 대량의 정보를 출력표시장치에 제공하기 위해서 컴퓨터 시스템은 출력 표시장치에 표시될 화소데이터를 홀드하는 프레임 버퍼를 전형적으로 사용한다. 통상 프레임 버퍼는 표시될 데이터의 1프레임을 기억하는 충분한 크기의 다이나믹 랜덤 액세스 메모리(DRAM)를 제공한다. 프레임 버퍼의 정보는 매초당 60회 또는 그 이상으로 표시장치에 전달된다. 각각이 전달된 후(또는 전달되는 동안에), 프레임 버퍼의 화소데이터는 다음 프레임에서 표시될 새로운 정보로 갱신된다. 필요한 양의 정보를 홀딩할 수 있는 종래기술의 프레임 버퍼는 매우 크고 복잡하다.

사실상 프레임 버퍼의 작동속도와 프레임 버퍼에서 데이터의 출력표시장치로의 전달을 증가시키는데 도움이 될 수 있는 다수의 작동은 요구되는 회로의 크기가 너무 값비싸고 복잡해서 경제적이지 않기 때문에 구현되지 않는다.

예를들면 프레임 버퍼로부터의 데이터의 전달 및 프레임 버퍼로의 데이터의 전달은 프레임버퍼가 구성되는 방식때문에 매우 느리다. 프레임 버퍼에서 액세스 속도를 재선하기 위해 다양한 개선이 행하여지고 있다. 예를들면 2-포트식 비디오 랜덤 액세스 메모리(VRAM)가 다이나믹 랜덤 액세스 메모리를 대체하여, 다른 정보가 프레임 버퍼에 로드되는 동시에 프레임 버퍼로부터 표시장치로 정보가 전달될 수 있다.

모든 프레임 버퍼가 직면하는 문제점중 하나는 프레임 버퍼로부터 출력표시 장치로 데이터가 전달되는 방법에 의해 야기된다. 전형적으로 표시장치는 프레임 버퍼에 기억된 화소데이터를 스크린상에 일련의 행으로 나타내는 음극선관이다. 대표적인 표시장치는 각각이 1024의 개별적인 화소만큼 많은 화소를 포함한 780개의수평 행으로 구성된다. 프레임은 표시장치의 상부 좌측 코너에서 시작되는 화소의 각 행을 기록함으로써 표시장치상에 묘사된다. 각 행의 픽셀은 다음 행이 순차로 시작되기 전에 표시장치를 가로질러 좌측에서 우측으로 나타내어진다. 한 행이 완성된때, 다음 행은 스크린의 좌측에서 시작한다. 각각의 행은 스크린의 저부에서 최종 행이 완성될때가지 순서적으로 나타내어진다. 이것은 1프레임을 완성한다. 그 다음, 표시장치의 상부 좌측코너에서 다음 프레임에 대하여 처리는 처음부터 다시 시작하게 된다. 상술된 바와같이 전형적인 표시장치에서, 60개의 프레임이 매초마다 표시된다.

프레임 버퍼에 기억된 각각의 화소가 표시장치상의 적절한 위치에 표시되도록 하기 위해서는 각각의 화소마다 데이터를 판독하고 출력표시장치에 대한 렌더링(rendering)을 제어하는 회로에 데이터를 전달할 필요가 있다. 전형적인 VRAM에서 디프를레이될 화소데이터는 행으로 한꺼번에 판독되고 프레임 버퍼의 출력에서의 시스프트 레지스터에 위치된다. 이는 어레이의 각 열을 위하여 시프트 레지스터 메모리의 일 스테이지를 제공하고 행 디코드 신호로 달성되는 행 선택에 따라 시프트 레지스터내로 기록함으로써 달성된다. 행의 각 셀에 기억된 데이터는 그 열에 대한 비트선 감지 증폭기에 의해 증폭되고 연관된 시프트 레지스터 스테이지로 전달된다. 그후 데이터는 시프트 레지스터에서 이용가능하므로 프레임의 화소가 표시장치 상에 표시되는 상술된 시퀀스에 적합하게 화소를 한꺼번에 표시장치로 시프트할 수 있다.

상기 종래기술의 시프트 레지스터는 프레임 버퍼의 어레이에 기억된 화소데이터의 전체 행을 기억한다. 상기 시프트 레지스터의 사이즈는 항상 필요하며, 이는 출력시프트 레지스터의 스테이지가 어레이의 각 열과 결합되는 구조적 배열때문이다. 그러나, 이러한 크기의 데이터를 홀드하기 위해서 상기 시프트 레지스터는 일화소에서 최대수의 비트로 승산된 일 행에서의 화소수를 홀딩할 수 있어야 한다. 512×512 화소의 사이즈를 가진 32비트칼라 표시장치를 위해서는 512×32 또는 총 16000비트 이상을 홀딩할 수 있는 시프트 레지스터를 요구한다. 이런 크기의 데이터를 기억할 수 있는 시프트 레지스터와 프레임 버퍼 어레이로부터 시프트 레지스터까지 데이터를 전달하는 보조회로는 매우 상당한 크기의 다이스페이스를 요구한다. 더구나, 상기 시프트 레지스터에 의해 기억된 화소데이터는 비트선 감지 증폭기가 충분한 크기의 증폭작용을 제공하지 않기 때문에 표시제어회로에 데이터가 제공되기전에 추가로 증폭되어야 한다. 이 추가적 증폭작용은 표시장치에 기록하는 작동을 느리게 한다.

상기한 대형 시프트 레지스터는 출력표시 장치상에 화소데이터의 표시를 유지하기 위하여 충분한 데이터를 제공하는데, 필요없는 것으로 알려져 왔다. 따라서 프레임 버퍼회로의 복잡성 및 비용을 감소시키기 위해서 시프트 레지스터의 사이즈가 감소되도록 하는 구조를 제공하는 것이 바람직하다. 또한 프레임 버퍼로부터,

출력표시장치에 화소데이터를 제공하도록 사용된 시프트 레지스터까지 데이터를 전달하는 회로 구조의 보다 합리적인 배열을 제공하는 것이 바람직하다.

발명의 개요

따라서, 본 발명의 목적은 프레임 버퍼로부터 출력을 제공하는 회로의 새로운 설계를 제공하는 것이다.

본 발명의 또다른 특정적인 목적은 종래 기술의 배열보다 사이즈에 있어 감소되고 작동에 있어 더 능력이 있으며 프레임 버퍼로부터 출력표시장치까지 화소데이터를 스위칭하는 출력회로의 새로운 설계를 제공하는 것이다.

본 발명의 이들 및 다른 목적은 메모리셀로 이루어진 다수의 어레이 프레인, 액세스될 각각의 어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩회로, 액세스될 각각의 어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩회로, 각각의 어레이 플레임의 메모리 셀의 열에 결합되는 다수의 비트선, 메모리셀의 열에 접속되고 어레이 플레인의 열의 메모리셀에 액세스를 제공하는 열선택 스위치와 비트선 감지증폭기를 포함하는 각각의 비트선, 비트선에서 열선택 스위치중 특정한 하나를 닫음으로써 어레이 플레인에서 선택된 다수의 비트선에 적합하게 접속되는 다수의 출력감지증폭기, 각각의 어레이 플레인에 결합된 다수의 출력감지증폭기로부터 테이터 버스까지 출력신호를 제공하는 제 1수단과, 각각의 어레이 플레인에 결합된 다수의 출력감지증폭기로부터 시프트 레지스터까지 출력신호를 제공하는 제2수단을 포함한 프레임 버퍼로 실현되어진다.

본 발명의 이들 목적 및 특징은 수개의 도면을 통하여 동일 요소에는 동일부호를 부여한 도면을 참조한 상세한 설명을 참조함으로써 더욱 쉽게 이해될 수 있다.

표기법 및 명명법

다음 상세한 설명중 일부는 컴퓨터 메모리내에서 데이터 비트에 대한 작동의표현기호의 용어로 표시된다. 이들 설명과 표현은 데이터 처리분야에 숙련된 기술자가 그들 작업의 내용을 다른 분야의 기술자에게 가장 효과적으로 전달하도록 사용된 수단이다. 작동은 물리량의 물리적 조정을 요구하는 것들이다. 보통 이들 양은 필수적인 것은 아닐지라도 기억, 전달, 결합, 비교 및 만약 그렇지 않다면 조정될 수 있는 전기 또는 자기 신호의 형태를 취급한다. 주로 공통사용법의 이유로 이들 신호를 비트값, 요소, 기호, 문자, 용어, 번호 등으로서 참조되는 것이 때로는 편리한 것이 명백하다. 그러나, 이들 모두 및 유사한 용어는 적절한 물리량과 관련되며 다만 이들 물리량에 편리한 레이블이 인가되는 것을 유의한다.

더욱이, 수행되는 조정은 인간 오퍼레이터가 행하는 정신적인 작동과 공통으로 관련하는 예컨대, 가산 또는 비교와 같은 용어로 종종 참조된다. 이러한 인간 오퍼레이터의 능력은 여기서 본 발명의 일부 형태로 기술되는 어떤 작동이든지 대부분의 경우에 필요하거나 바람직한 것은 아니다; 작동은 기계적 오퍼레이션이 된다. 본 발명의 작동을 수행하는 유용한 기게는 범용디지탈 컴퓨터 또는 다른 유사한 장치를 포함한다. 대부분의 경우에 컴퓨터를 조작할때의 작동방법과 연산방법간의 차이점이 유의되어야 한다. 본 발명은 전기 또는 다른(가령, 기계적, 화학적)물리적 신호를 처리할때 컴퓨터가 다른 원하는 물리신호를 발생하도록 작동하는 방법 및 장치에 관한 것이다.

발명의 설명

제 1도를 참조하면, 컴퓨터 시스템(10)이 도시되어 있다. 시스템(10)은 그 컴퓨터(10)의 작동을 위하여 제공된 다양한 명령을 실행하는 중앙처리장치(11)를포함한다. 중앙처리장치(11)는 컴퓨터 시스템의 다양한 구성요소에 대한 정보를 운반하는데 적합한 버스(12)에 연결된다. 또, 시스템(10)에 전원이 제공되는 기간동안 중앙처리장치에 의해 사용되는 정보를 기억하기 위하여 이 기술분야에 숙련된 기술자에게 주지되어 있는 방식으로 구성된 전형적으로는 다이나믹랜덤 액세스 메모리로 구성되는 주메모리(13)가 버스(12)에 접속된다. 판독전용메모리(14)는 시스템(10)전원의 부재시 메모리 조건을 보유하는데 적합하고 당해 기술분야의 숙련된 기술자에게 널리 알려진 다양한 메모리장치(가령 전기적으로 프로그램가능한 판독 전용메모리장치(EPROM))를 포함할 수 있다. 판독전용 메모리(14)는 예컨대 기본적인 입력/출력 및 기동프로세스같이 처리장치(11)에서 사용되는 다양한 기본기능을 전형적으로 기억한다.

또한 롱텀메모리(16)와 같은 다양한 주변 구성요소가 버스(12)에 접속된다.

롱텀메모리(16)(전형적으로는 전자-기계적 하드 디스크 드라이브)의 구성 및 작동은 이 분야의 기술자에게는 잘 알려져 있다. 또 데이터가 기록될 수 있고 표시용 모니터(18)와 같은 출력장치에 전달될 수 있는 프레임버퍼(17)와 같은 회로가 버스(12)에 결합된다. 이를 설명하기 위해서 프레임 버퍼(17)는 정보를 기억하는데 필요한 다양한 메모리 플레인 뿐만 아니라 가령 어드레싱 회로, 감지증폭기, 칼라 룩업테이블(칼라 인덱싱이 활용됨), 디지탈-아날로그 변환회로 그리고 출력표시장치에 대한 정보의 스캔을 제어하는 회로등과 같이 당해 분야에서 널리 알려진 다양한 회로를 포함할 수 있다. 더욱이 프레임버퍼(17)는 프레임 버퍼(17)에 제공되는 그래픽 데이터의 고속렌더링을 제공하기 위해 사용되는 그래픽 가속회로(15)와 같은 회로를 통하여 버스(12)에 접속될 수 있다.

제 2도는 종래 기술에 따라서 구성된 프레임버퍼(17)를 도시한다. 전형적으로 이러한 프레임버퍼(17)는 출력표치장치의 화소를 정의하는 정보를 기억하기위해 설계된 다이나믹 랜덤 액세스 메모리 어레이(20)를 포함한다. 이러한 어레이(20)는 정보가 어레이에 기록되어지는 기간중에 어레이로부터 정보가 판독될 수 있도록 2개의 포트를 구비하도록 설계될 수 있다. 그렇게 구성된 어레이(20)는 비디오랜덤 액세스 메모리 또는 VRAM으로 참조된다.

전형적으로 화소 데이터는 2진패턴으로 어레이(20)로 전달된다. 버스(12)의 32비트 데이터 버스부를 구비한 전형적인 컴퓨터 시스템이 있어서, 32비트 정보가 프레임 버퍼 메모리에 기록될 수 있으며, 32입력핀으로 나타난다. 이 데이터는 특정한 작동 모드에서 하나의 화소를 정의하기 위해 요구되는 비트수이 따라 하나 또는 그 이상의 화소를 정의할 수 있다. 이러한 화소데이터는 나중에 표시를 위해 검색될 수 및는 어레이(20)내의 메모리 어드레스로 전달된다. 화소데이터가 어레이내에 전달되는 위치는 어드레스 버스를 통하여 어레이로 전달되는 어드레스에 의해서 지정된다.

전형적으로 화소 데이터는 버스(12)의 데이터 버스부를 통하여 프레임 버퍼에 전달되고, 그 데이터를 위한 어드레스는 버스(12)의 어드레스 버스부를 통하여 전달된다. 어드레스는 행 어드레스부 및 열 어드레스부를 포함한다. 어드레스의 이들 부분은 행 및 열 어드레스 디코딩회로(22) 및 (23)에 의해 각각 디코드 된다. 선택된 행과 열은 데이터의 비트가 그 선택된 위치에 기록될 수 있도록 특정 메모리 셀을 식별한다. 개별적인 화소를 정의하는 데이터가 1비트 이상(칼라 데이터의 4, 8, 16 또는 32비트)으로 된다면, 어드레스는 하나 이상의 화소를 정의하는 비트가 기억되는 어레이(20)내에서(때로는 어레이의 개별적 플레인에서)다수의 위치를 전형적으로 식별한다.

프레임 버퍼(17)에 기억된 데이터는 어레이내에서 메모리셀의 행 및 열 어드레스를 사용하고 판독명령을 제공하여, 적절한 화소위치를 어드레싱 함으로써 데이터 버스를 통하여 어레이(20)로부터 판독될 수 있다. 그후 이러한 데이터는 예컨대 중앙처리장치에 의하여 전송된 명령에 따라 프레임버퍼(17)가 일부분으로 되는 컴퓨터 시스템내에서 이용될 수 있다. 알려진 바와같이 프레임버퍼(17)로부터 판독하고 프레임버퍼(17)에 기록하는 것은 어레이의 메모리 위치가 어드레스될 필요가 있다.

비록 데이터 버스를 통하여 어레이로부터 데이터가 판독될 수 있을지라도 어레이로부터 전달된 대량의 정보가 예컨대 제 1도에 도시된 장치(18)와 같은 출력표시장치에 전달되는 화소 데이터로 되는 것이 일반적이다. 그리고 프레임버퍼(17)의 어레이(20)에 기록되어 있는 정보는 컴퓨터에 데이터가 공급되는 방법때문에 다소간 변화되는 방식으로 변경된다고 할지라도, 데이터가 프레임버퍼(17)의 어레이(20)로부터 표시장치까지 순서적으로 한 행씩 일정하게 전송되는 것이 일반적이다. 정보가 출력표시장치에 일정하게 기록되어지는 동안 화소 데이터가 어레이에 기록되도록 하기 위해서는 시스템버스와는 별개로 제 2출력포트가 사용되어야 한다. 이런 제 2출력포트는 어레이의 각 열에 결합된 개별적인 시프트 레지스터 스테이지를 가진 대형의 시프트 레지스터(25)를 포함한다. 따라서 데이터를 표시장치에 전송하기 위한 전형적인 시프트 레지스터(25)는 어레이(20)의 각 플레인을 위한 화소 데이터의 1행 비트 전체를 홀드한다. 시프트 레지스터(25)를 로드하기 위해 행을 지정하는 어드레스는 어드레스버스를 통하여 프레임버퍼에 전달되고 디코드된다. 어드레스된 어레이의 행에서 모든 메모리셀은 비트선 감지증폭기를 통해 시프트 레지스터(25)에 병렬로 판독 및 기록된다. 그후 이 데이터는 순차적으로 한 화소씩 시프트 레지스터(25)로부터 표시장치로 시프트된다. 따라서 시퀀스에 있어서 다음의 행 어드레스는 어드레스 버스를 통하여 화소데이터의 표시장치로의 전달을 제어하는 유닛으로부터 수신된다. 다음에 어드레스된 행에서의 화소 데이터는 출력표시장치로의 전달을 위하여 시프트 레지스터(25)에 판독 및 기록된다. 이런 작동은 정보가 표시되고 있는 한 계속된다. 이해될 수 있는 바와같이 출력표시장치에 전달되는 화소데이터는 프레임 버퍼로부터 시프트 레지스터까지 단일 액세스로 전달되므로 프레임버퍼의 작동은 가속될 수 있는데 이는 화소데이터가 시프트 레지스터로부터 표시장치까지 순차로 전달되는 동안에 새로운 정보가 프레임 버퍼에 기록될 수 있기 때문이다. 이것은 또한 화소데이터를 출력표시장치(18)에 전달하는 것과는 다른 목적을 위해 데이터 버스를 프리로 한다.

제 2도는 데이터버스 및 출력시프트 레지스터를 위하여 개별적인 포트를 제공하는 주지기술의 한 배열을 도시한다. 도시된 배열에 있어서, 어레이(20)의 각 플레인은 2개의 개별적인 절반부분으로 구분된다. 마찬가지로, 열어드레스 디코딩 회로는 어레이의 각 플레인에 있는 어레이의 메모리셀 부분의 외측에 물리적으로배열된 2부분으로 구분된다. 열 디코팅회로(23)의 각 절반은 어레이에 대하여 실행되는 각 작동에 있어서 특정하게 어드레스된 열을 선택하는 비트선 감지 증폭기 및 스위칭 회로를 포함한다.

일련의 열 디코딩 스위치(27)는 어레이(20)의 각 플레인의 두개의 절반 사이에 위치된다. 스위치(27)는 출력표시장치로 전송하기 위하여 출력시프트 레지스터(25)에 전달되는 어레이의 열 어드레스를 디코팅하는데 필요한 회로를 구비한다. 주지된 실시예에 있어서, 회로(27)는 2개 어레이(20)절반 각각의 상부 및 하부 절반으로부터 화소데이터를 스위치하는데 적합하다. 이러한 배열은 메모리셀을 판독하는데 요구되는 전력을 감소시키고 회로(27)의 사이즈를 감소시키기 위해 이용된다. 이를 달성하기 위해서 데이터가 판독되어지는 어레이 플레인의 4영역 각각을 지정하도록 신호가 제공된다. 따라서 하나의 신호는 플레인의 상부 좌측 절반을 판독하고 또다른 신호는 하부 좌측 절반을 판독하며, 제 3신호는 상부 우측절반을 판독하는 한편 제 4신호는 하부 우측 절반을 판독한다.

열 디코드 회로(23)의 2개의 절반 각각 및 회로(27)는 어레이의 절반에 직접적으로 인접하기 때문에 회로 각각을 경제적으로 내장하기 위해서 이들 회로세트 각각에 중복출력회로를 제공할 필요가 있다. 상기 중복회로(28 및 29)는 제 2도에서 프레임버퍼(17)의 다른 회로의 우측에 도시된다. 열 디코드 회로의 경우에 있어서, 이런 중복회로는 열 어드레스 디코딩회로, 열을 선택하는 스위치 및 비트선 감지 증폭기를 포함한다. 화소 데이터를 시프트 레지스터(25)에 전달하는 회로(27)는 시프트 레지스터(25)에 전달되도록 어레이 행의 적절한 부분을 선택하는 디코딩 회로와 이 작동을 달성하기 위한 실제 스위치를 포함한다.

이 분야에 숙련된 기술자에게는 열 디코드회로(23) 및 회로(27)를 위한 중복회로(28 및 29)와 대형 시프트 레지스터(25)가 프레임 버퍼의 매우 상당한 영역을 요구하는 것을 이해할 수 있다. 이들 영역은 제작 비용이 비싸고 크기가 대형으로 된다. 그 영역은 종종 너무 넓어서 완성된 회로가 데스크탑 및 휴대형 컴퓨터에 사용가능한 제한된 영역내에서 용이하게 맞추어질 수 없을 것이다. 필요한 중복을 제공하는데 사용되는 전형적인 회로는 프레임 버퍼를 위하여 사용되는 총 다이스페이스의 대략 4퍼센트를 점유한다.

제 3도는 종래 기술에 따라 설계된 또다른 프레임버퍼(37)의 블럭도이다. 도시된 프레임버퍼(37)에 있어서, 어레이(40)는 제 2도에 도시된 배열과 같이 각각의 플레인에서 2개의 절반으로 구분된다. 그러나, 열 디코드회로(43)및 그와 관련된 비트선 감지증폭기, 디코딩회로와 디코딩회로에 의해 활성화된 스위치는 어레이의 2개의 절반 사이에 배치된다. 어레이의 중앙이 채워지므로 화소데이터를 시프트 레지스터(45)로 전달하는 회로(47)는 2개의 절반으로 구분되고 어레이(40)의 메모리셀 외부에 배치된다. 또, 제 3도의 배열은 중복회로가 각각의 열디코더회로(43) 및 시프트 레지스터 디코딩회로(47)에 제공되는 것을 요구한다. 전형적으로 중복회로의 크기는 제 2도의 배열을 위해 요구되는 중복회로와 동일하다.

본 발명은 프레임 버퍼로부터 출력시프트 레지스터까지 화소 데이터를 전달하는 새로운 배열을 제공한다.

이제 제 4도를 참조하면, 본 발명에 따라 설계된 프레임버퍼(50)의 구조배열을 도시하는 블럭도가 도시된다. 프레임버퍼(50)는 메모리 어레이의 2개 플레인의 제 1 및 제 2절반(51)을 포함한다. 메모리 어레이(50)의 각 플레인의 각각의 절반(51)은 어드레스버스를 통하여 제공된 어드레스에 의해 행 디코드회로(52) 및 열디코드회로(53)에 액세스된다. 열디코드회로(53)는 어레이의 2개의 절반(51)사이에 중앙적으로 배치되어 있는 영역(55)에 위치되는 열선택 스위치 및 비트선 감지증폭기의 작동을 통해 액세스되는 특정한 열을 선택하기 위한 신호를 제공한다. 비트선은 어레이의 두개의 절반(51)을 다수의 출력감지 증폭기(57)로 분리하는 영역(55)으로부터 주행한다. 도면은 어레이의 2개의 각 플레인의 출력을 감지하도록 배열된 상기 한쌍의 출력감지 증폭기의 그룹을 포함한다. 출력감지 증폭기의 출력으로부터 데이터는 출력시프트 레지스터(58) 또는 데이터버스에 전달될 수 있다.

메모리 어레이로부터 시프트레지스터(58)까지 화소 데이터를 전달하기 위하여 프레임 버퍼(50)에 의해 사용되는 출력배열은 어레이로부터 데이터 버스까지 화소 데이터를 전달하는데 사용되는 동일한 회로가 된다. 이는 영역(53)에 포함되는 회로가 출력신호를 시프트 레지스터(58)와 데이터버스 양쪽에 제공하기 때문이며, 어레이 회로의 제조시 불완전성을 정정하기 위해 단지 단일 세트의 중복회로를 제공하는 것이 필요하다. 이 회로세트(60)는 도면에서 프레임 버퍼의 우측에 도시된다. 중복회로에서는 이러한 감소때문에 이 구조는 프레임 버퍼 메모리 어레이의 각 플레인에 의해 요구되는 영역을 상당히 감소시키고 그의 코스트를 감소시킨다. 바람직한 실시예에 있어서, 중복회로는 종래 기술의 유사회로에 의하여 요구되는 다이영역의 절반만을 요구한다.

더욱이, 이러한 배열은 시프트 레지스터가 출력감지증폭기(57)의 출력에 위치되기 때문에 시프트 레지스터의 스테이지가 각 열의 비트선 감지 증폭기의 출력에서 어레이 셀과의 밀접한 결합으로부터 분리되는 것을 허용한다. 열 디코드 회로에 의해 선택된 후에 만이 데이터가 나타나는 출력 감지증폭기(57)의 출력에 시프트 레지스터(58)를 위치시키는 것은 화소데이터의 전체 행이 소정의 액세스에서 시프트 레지스터(58)로 전달되는 것보다 작은 것을 의미한다. 이것은 어레이의 각 열에 대한 일시프트 레지스터 스테이지가 필요없음을 의미한다. 이 때문에 제 4도에 도시된 시프트 레지스터(58)는 플레인마다 일반적인 512비트의 기억용량 대신에 어레이의 각 플레인에 단지 64비트의 기억용량을 제공하도록 선택된다. 이에 따라 시프트 레지스터에 요구되는 다이사이즈는 종래 시프트 레지스터에 요구되는 사이즈의 1/8크기가 된다. 또한 이것은 어레이의 사이즈를 과감히 감소시키고 그 코스트를 감소시키며 출력표시를 위해 적절한 속도로 화소 데이터를 처리하기에 충분한 크기의 시프트 레지스터를 제공한다. 출력감지 증폭기의 출력에서의 시프트 레지스터의 위치때문에 시프트 레지스터(58)는 출력감지증폭기에 의해 제공되는 충분한 증폭율로 화소 데이터를 수신하고 출력표시회로에 제공될 때 추가적으로 증폭될 필요가 없다. 이리한 이유로 종래기술의 회로에서 추가적 출력증폭으로 인한 지연이 제거된다.

제 5도는 본 발명의 바람직한 실시예를 보여주는 회로도이다. 제 5도에서는 제 4도에 도시된 물리적 레이아웃 형태를 달성하기 위해 필요한 회로의 여러 요소가 도시된다. 그러나, 제 5도의 요소는 특정의 물리적 배열로 배열될 수 있는 것같이 배열되지 않는다. 예를들면 비록 어레이의 각 플레인이 별개로 어드레스된 2개의 절반으로 통상 구분되어도 메모리 소자의 단일 어레이만이 각 플레인에 대하여 제 5도에 도시되는 바 이는 2개의 절반을 포함하는 것은 이해하기 어려운 회로가 되기 때문이다.

제 5는 각각이 행 및 열 방식으로 배열된 메모리셀(63)을 가진 다수의 어레이 플레인(62)을 구비한 프레임버퍼(61)를 도시한다. 행 디코드회로(64)는 행 어드레스를 수신하며 열 디코드회로(65)는 열 어드레스를 수신하고, 그것에 의하여 어레이의 각 플레인에서의 개별적인 메모리셀이 액세스된다. 도시된 바와같이 행 및 열 디코드 회로는 어레이 플레인(62)을 따라 위치된다. 열 디코드회로는 열 어드레스를 디코드하고 어레이의 각 액세스를 위해 특정한 열중에서 선택하는 열 선택스위치(67)를 사용한다. 도시한 바와같이 일련의 플레인 선택 전달게이트(74)는 액세스될 어레이의 특정한 플레인을 선택하도록 사용된다. 각각의 스위치(67)는 비트선 감지증폭기(73)에 열로 연결된다. 비트선 감지증폭기(73)는 어레이의 선택된 행의 메모리셀(63)을 리프레시하기 위해 사용되고 새로운 데이터를 어레이의 메모리셀에 기록하기 위해 사용된다.

데이터는 도면에서 32비트버스로 도시된 데이터 버스로부터 선택된 행의 셀에 제공된다. 프레임 버퍼가 8비트 칼라화소를 위해 최적화되므로 8게의 입력컨덕터는 데이터 버스의 단하나의 컨덕터로부터 8개의 기록구동기(83)와 8개의 기록 이네이블스위치(81)를 통하여 어레이의 일플레인의 비트선중에서 8개마다 접속한 것을 도시한다. 유사한 컨덕터, 기록구동기 및 기록 이네이블 스위치도 데이터버스의각기 다른 컨덕터를 어레이의 다른 플레인중의 비트선에 접속한다.

각각의 플레인에서 각각의 비트선도 또한 열선택 스위치(67)를 사용하여 8개의 출력감지증폭기(85)에 접속할 수 있다. 출력감지증폭기(85)는 게이팅배열(87)을 통하여 전달될 수 있는 신호를 출력시프트레지스터(90)에 제공할 수 있다. 발명의 바람직한 실시예에서 배열(87)은 데이터를 특정한 열로부터 시프트 레지스터내(90)의 특정한 위치까지 전달하도록 설계된 다수의 전달 게이트를 포함한다. 단지 8개의 열만이 소정의 액세스로 시프트 레지스터에 전달되므로 시프트 레지스터(90)의 64비트 위치는 일련의 8개의 순차 액세스로 채워진다. 물론 이 수는 출력감지증폭기의 상이한 수에 따라 변화된다. 시프프 레지스터(90)의 출력에 있는 멀티플렉서(92)는 시프트 레지스터(90)내의 데이터가 플레인마다 1비트씩(어레이마다 1픽셀씩)출력표시장치로 전달되도록 한다. 출력감지증폭기(85)는 멀티플렉서(89)를 통해 데이터 버스에 전달될 수 있는 신호를 제공한다. 열 어드레스의 최하위 비트는 어레이의 각 플레인으로부터 버스에 전달되는 특정한 비트를 선택하기 위해 사용된다.

도시된 바와같이 제 5도에 개시된 배열은 출력표시장치 및 데이터 버스 양쪽에 화소데이터를 제공하기 위하여 어레이를 액세스하는 단일세트의 열선택 스위치 및 비트선 감지 증폭기만을 요구한다. 이것은 어레이를 액세스하는데 필요한 회로의 실제 크기를 당연히 감소시키는 것이다. 그리나, 이 구조는 또한 경제적 생산성을 보장하도록 제조시에 필요한 다수의 중복회로를 크게 감소시키는데 이는 종래기술로써 시프트 레지스터 및 데이터버스 출력에 대하여 중복회로가 복사될 필요가없기 때문이다.

더욱이, 본 발명의 회로는 시프트 레지스터 회로가 종래 기술에 의해 요구되는 것과 비교될때 시프트 레지스터 회로를 제공하는데 필요한 다이 사이즈를 크게 감소시킨다. 도시된 바와같이 시프트 레지스터는 종래의 회로에서 필요한 플레인마다 하나이상의 행비트에 대한 다이영역과 비교하여 바람직한 실시예의 회로에서는 1/8행비트만을 기억할 수 있는 다이영역을 요구한다.

비록 본 발명이 바람직한 실시예의 측면에서 기술되어 있지만, 이 기술에 숙련된 기술자에게는 본 발명의 정신 및 범위를 이탈함이 없이 다양한 수정 및 변경이 가능함을 알 수 있다. 따라서 본 발명은 이하의 청구범위에서 평가되어져야 한다.

Claims

(a) 메모리셀의 어레이 플레인,

(b) 어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩 회로,

(c) 어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩 회로,

(d) 어레이 플레인의 메모리셀의 열에 결합되는 다수의 비트선,

(e) 메모리셀의 열에 접속되고 어레이 플레인의 열의 메모리셀에 액세스를 제공하는 열 선택스위치와 비트선 감지증폭기를 포함하는 각각의 비트선,

(f) 비트선에서 열 선택스위치중 특정한 하나를 닫음으로써, 어레이 플레인에서 선택된 다수의 비트선에 접속되도록 어댑트된 다수의 출력감지 증폭기,

(g) 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 데이터 버스까지 출력신호를 제공하는 제 1스위칭회로, 및

(h) 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 시프트 레지스터까지 출력신호를 제공하는 제 2스위칭 회로를

포함하는 것을 특징으로 하는 프레임 버퍼.
제 1 항에 있어서, 출력시프트 레지스터를 더 포함하고, 상기 출력 시프트 레지스터는 화소 데이터를 어레이 플레인으로 부터 기억하는 다수의 스테이지를 포함하며, 그 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 프레임 버퍼.
제 2 항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 출력감지 증폭기 수의 배수인 것을 특징으로 하는 프레임 버퍼.
제 2 항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 64개인 것을 특징으로 하는 프레임 버퍼.
제 1 항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로 부터 데이터 버스까지 출력신호를 제공하는 제 1 스위칭 회로는 어레이 플레인의 각 열로부터 데이터 버스의 컨덕터까지 개개의 비트를 전달하기 위한 멀티플렉싱 수단을 포함하는 것을 특징으로 하는 프레임 버퍼.
제 1 항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로 부터 시프트 레지스터까지 출력신호를 제공하는 제 2 스위칭 회로는 각각의 어레이 플레인에 있어서 다수의 열로부터 다수의 시프트 레지스터 위치까지 동시에 전달하기 위한 다수의 전달 게이트를 포함하는 것을 특징으로 하는 프레임 버퍼.
제 1 항에 있어서, 다수의 어레이 플레인, 및

행 디코딩회로, 열 디코딩회로, 비트선, 출력감지증폭기, 제 1 스위칭회로와 다수의 어레이 플레인 각각에 결합된 제 2 스위칭회로를 포함하는 것을 특징으로하는 프레임 버퍼.
제 7 항에 있어서, 출력시프트 레지스터를 더 포함하고, 상기 출력 시프트 레지스터는 화소 데이타를 어레이 플레인으로 부터 기억하기 위하여 각각의 어레이 플레인에 결합된 다수의 스테이지를 포함하며, 그 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 프레임 버퍼.
중앙처리장치, 주 메모리, 데이터 버스를 포함한 버스시스템, 출력 표시장치, 및 버스 시스템과 출력표시장치를 연결한 프레임 버퍼를 포함하는 컴퓨터 시스템에 있어서;

상기 프레임 버퍼는

(a) 메모리셀의 어레이 플레인,

(b) 어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩 회로,

(c) 어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩 회로,

(d) 어레이 플레인의 메모리셀의 열에 결합되는 다수의 비트선,

(e) 메모리셀의 열에 접속되고 어레이 플레인의 열의 메모리셀에 액세스를 제공하기 위한 열 선택스위치와 비트선 감지증폭기를 포함하는 각각의 비트선,

(f) 비트선에서 열 선택스위치중 특정한 하나를 닫음으로써, 어레이 플레인에서 선택된 다수의 비트선에 접속되도록 어댑트된 다수의 출력감지 증폭기,

(g) 각각의 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 데이터버스까지 출력신호를 제공하는 제 1 스위칭회로와,

(h) 각각의 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 시프트 레지스터까지 출력신호를 제공하는 제 2 스위칭회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
제 9 항에 있어서, 출력시프트 레지스터를 더 포함하고, 상기 출력 시프트 레지스트는 화소 데이터를 어레이 플레인으로 부터 기억하기 위한 다수의 스테이지를 포함하며, 그 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 컴퓨터 시스템.
제 10 항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 출력감지 증폭기 수의 배수인 것을 특징으로 하는 컴퓨터 시스템.
제 10 항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 64개인 것을 특징으로 하는 컴퓨터 시스템.
제 9 항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로부터 데이터 버스까지 출력신호를 제공하는 제 1 스위칭 회로는 어레이 플레인의 각 열로부터 데이터 버스의 컨덕터까지 개개의 비트를 전달하기 위한 멀티플렉싱 수단을 포함하는 것을 특징으로 하는 컴퓨터 시스템.
제 9 항에 있어서, 어레이 플레인에 결합된 다수의 출력감지 증폭기로 부터 시프트 레지스터까지 출력신호를 제공하는 제 2 스위칭회로는 각각의 어레이 플레인에 있어서 다수의 열로부터 다수의 시프트 레지스터 위치까지 동시에 전달하기 위한 다수의 전달게이트를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
제 9 항에 있어서, 다수의 어레이 플레인, 및

행 디코딩회로, 열 디코딩회로, 비트선, 출력감지 증폭기, 제 1 스위칭회로와 다수의 어레이 플레인 각각에 결합된 제 2 스위칭회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
제 15 항에 있어서, 출력시프트 레지스터를 더 포함하고, 상기 출력 시프트 레지스터는 화소 데이터를 어레이 플레인으로 부터 기억하기 위하여 각각의 어레이 플레인에 결합된 다수의 스테이지를 포함하며, 그 스테이지의 수는 어레이 플레인에서 메모리 셀의 행내의 비트위치수보다 적은 것을 특징으로 하는 컴퓨터 시스템.
(a) 행과 열로 배열된 메모리셀의 어레이 플레인,

(b) 어레이 플레인에서 메모리셀의 행을 선택하는 행 디코딩 회로,

(c) 어레이 플레인에서 메모리셀의 열을 선택하는 열 디코딩 회로,

(d) 어레이 플레인의 열의 메모리셀과 결합된 비트선 감지증폭기를 각각 구비하는 다수의 비트선,

(e) 어레이 플레인의 열의 메모리셀에 엑세스를 제공하는 열 선택 스위치를 구비하는 각각의 비트선,

(f) 비트선에서 열 선택스위치중 특정한 하나를 닫음으로써, 어레이 플레인에서 선택된 다수의 비트선에 접속되도록 어댑트된 다수이 출력감지 증폭기와,

(g) 어레이 플레인에서 다수의 출력감지 증폭기로부터 출력신호를 수신하도록 접속되고, 화소데이터를 어레이 플레인으로 부터 기억하기 위한 다수의 스테이지를 포함한 출력 시프트 레지스터를

포함하는 것을 특징으로 하는 프레임 버퍼.
제 17항에 있어서, 출력시프트 레지스터는 어레이 플레인과 떨어져 위치되고 출력시프트 레지스터의 스테이지의 수는 어레이 플레인의 메모리 셀의 행내의 비트위치수 보다 적은 것을 특징으로 하는 프레임 버퍼.
제 18 항에 있어서, 출력시프트 레지스터의 화소데이터를 기억하는 스테이지의 수는 출력감지 증폭기 수의 배수인 것을 특징으로 하는 프레임 버퍼.
제 17 항에 있어서, 다수의 어레이 플레인, 및 행 디코딩회로, 열 디코딩회로, 비트선과 다수의 어레이 플레인 각각에 결합된 출력감지 증폭기를 포함하는 것을 특징으로 하는 프레임 버퍼.