KR101970712B1

KR101970712B1 - 단말기의 데이터 이동장치 및 방법

Info

Publication number: KR101970712B1
Application number: KR1020120092642A
Authority: KR
Inventors: 김세진; 신상호; 신희섭
Original assignee: 삼성전자주식회사
Priority date: 2012-08-23
Filing date: 2012-08-23
Publication date: 2019-04-22
Also published as: US9208837B2; KR20140025938A; WO2014030941A1; US20140059285A1; EP2701154A1; CN104641358A; CN104641358B

Abstract

본 발명은 단말기의 데이터 이동장치 및 방법에 관한 것으로, 특히 메모리 내에서 데이터이동을 수행할 수 있는 단말기의 데이터 이동장치 및 방법에 관한 것이다.
이를 달성하기 위해 단말기의 데이터 이동장치가, 메모리 내의 데이터 이동을 위한 커맨드와 데이터 이동을 위한 어드레스 정보를 메모리에게 전송하는 프로세서와; 상기 데이터 이동을 위한 커맨드의 수신에 따라, 상기 어드레스 정보를 이용하여 메모리 내에서 데이터 이동을 워드라인 단위로 수행하는 상기 메모리를 포함하는 것을 특징으로 한다.

Description

단말기의 데이터 이동장치 및 방법{DEVICE AND METHOD FOR MOVING DATA IN TERMINAL}

본 발명은 단말기의 데이터 이동장치 및 방법에 관한 것으로, 특히 메모리 내에서 데이터이동을 수행할 수 있는 단말기의 데이터 이동장치 및 방법에 관한 것이다.

DRAM (Dynamic Random Access Memory)은 데스크톱 PC, 휴대전화를 비롯한 거의 모든 전자 제품에 흔히 사용되는 휘발성 기억 소자이다. 보다 자세히는, 0 혹은 1의 값을 기억할 수 있는 메모리 셀 (memory cell)을 집적 회로 (integrated circuit) 형태로 구성하고 임의의 메모리 셀의 값을 읽거나 변경하는 기능을 제공하는 RAM (Random Access Memory) 의 한 종류이다. RAM 은 자신을 구성하는 메모리 셀의 종류에 따라 DRAM, SRAM (Static Random Access Memory), PRAM, MRAM 등으로 나뉜다.

DRAM 의 메모리 셀은 일반적으로 1개의 캐패시터 (capacitor)와 트랜지스터 (transistor) 로 구성된다. 캐패시터는 일정량의 전하 (charge)를 충전하는 기능, 트랜지스터는 전기적 신호를 증폭 (amplify) 하거나 개폐 (switch) 하는 기능을 수행하는 전기적 장치이다. DRAM 의 메모리 셀에 기억된 내용을 판독하는 과정은 트랜지스터를 통해 임의의 캐패시터를 선택하고, 선택된 캐패시터에 충전된 전하의 존재 여부를 판독하는 것으로 구성된다. 반대로, 캐패시터에 전하를 충전하거나 방전시키는 (charge or discharge) 하는 과정을 통해 0 혹은 1의 논리적 값을 메모리 셀에 기록할 수 있다.

DRAM은 복수의 뱅크를 포함하고, 상기 복수의 뱅크 각각은 복수의 셀 어레이를 포함하며, 상기 복수의 셀 어레이 각각은 복수의 메모리 셀을 포함하며, 이때 복수의 메모리 셀은 해당 워드라인(Word Line) 및 해당 비트라인(Bit Line)과 연결되면서 하나의 셀 어레이에 포함된다.

워드라인에 높은 전압이 인가 (drive) 되면 메모리 셀의 트랜지스터의 동작에 의해 캐패시터와 비트라인 사이로 전류가 흐를 수 있는 상태가 된다. 이 때, 캐패시터에 전하가 충전되어 있다면 비트라인(bit line)을 통해 미세한 전압의 차이를 검출해 낼 수 있으며, 이 과정을 통하여 메모리 셀의 내용을 판독해 낸다.

DRAM 은 메모리 셀에 캐패시터를 사용하는 데서 기인하는 여러 가지 제약을 갖고 있다. 캐패시터에 충전된 전하 (charge) 는 시간이 지남에 따라 서서히 방전 (charge leakage) 되어 없어진다. 때문에, 시간이 지남에 따라 메모리 셀에 기록된 데이터가 파괴된다.

이처럼, 메모리 셀의 캐패시터에 축적된 전하가 시간이 지나면서 점차 소실되므로 DRAM 은 메모리 셀을 구성하는 캐패시터를 주기적으로 재충전 (refresh) 하여야 한다. 다시 말해, 메모리 셀에 저장된 전하가 읽기 과정에서 정상적으로 증폭될 수 있는 수준으로 유지되어야 한다. 메모리 셀의 전하량이 판독 가능한 수준의 전하량으로 유지되는 시간을 Data Retention Time 이라고 하며, 메모리 셀을 재충전 하는 동작을 리플래시(Refresh) 라 한다. 즉, DRAM 의 메모리 셀은 매 Data Retention Time마다 리플래시(Refresh) 되어야 한다.

따라서 DRAM 은 메모리 셀에 저장된 내용을 읽거나 쓰지 않는 동안에도 Data Retention 위하여 끊임없이 메모리 셀의 캐패시터에 충전된 전하를 증폭하여 캐패시터에 재충전 해주는 리플래시(Refresh) 과정이 일어난다.

그리고, 운영 체제 (Operating System, O/S) 와 같은 소프트웨어의 동작 중에는 주기억장치 (여기서는 휘발성 특성을 갖는 DRAM을 의미)에 기록된 내용을 주기억장치 상의 임의의 위치로 이동하는 동작이 빈번하게 발생한다. 즉, 특정 메모리에서 일정영역의 데이터를 다른 영역으로 이동하는 연산이 매우 빈번하다.

도 1은 종래기술에 따라 프로세서와 메모리 간에 데이터 이동 동작을 설명하기 위한 도면이다.

상기 도 1에서는, 메모리의 데이터 이동연산을 포함하고 있는 프로그램 코드를 수행하는 프로세서(100), 주기억장치로서의 DRAM(120) 그리고 각종 주변장치들이 시스템 버스(system bus)를 통해 연결된 상태를 나타내고 있다.

DRAM(100)의 일부영역에 저장되어 있는 데이터를 DRAM(100)의 다른 영역으로 이동하기 위해서는 하기와 같은 절차를 거치게 된다.

1. 프로세서(101)는 DRAM(120)으로부터 원본 데이터의 일부분을 포함하는 일정크기의 데이터를 읽어 들인다. 이 때, 읽어 들인 데이터는 프로세서(100) 내부에 존재하고 있는 캐시(cache)(102)로 이동되는 과정을 거칠 수도 있다. 이후, DRAM(120)의 동일한 위치에 해당하는 데이터가 요구되는 경우 캐시(102)로부터 서비스 될 수 있다.

2. DRAM(120)으로 부터 읽어 들인 데이터는 프로세서(100)의 레지스터 (register)(101)에 적재된다.

3. 프로세서(100)는 레지스터(101)에 적재된 내용을 DRAM(120)의 목적 주소에 기록한다. 이 때, 기록되는 데이터는 프로세서(100) 내부에 존재하고 있는 캐시(102)에 기록되는 것으로 처리되고, 실제 DRAM(120)으로의 기록은 미뤄질 수 있다.

4. 이동하려는 모든 데이터가 완료될 때까지 1 ~ 3 과정을 반복한다.

상기와 같은 과정을 통해 DRAM(120)의 원본주소 (Source Address)에 기록된 데이터가 임의의 위치인 목적주소 (Destination Address)로 이동된다. 상기와 같은 과정들은 이동할 데이터의 크기에 관계없이 모든 메모리의 이동과정에서 일어나는 공통적인 동작이다.

그러나 상기와 같은 메모리 이동과정은 DRAM(120)의 데이터를 프로세서(100)의 내부레지스터(101)로 읽어 들이고, 이를 다시 DRAM(120)으로 내보내는 과정에서 프로세서(100)가 개입한다. 적은 양의 데이터 이동에서는 큰 문제가 되지 않을 수 있으나, 수천 ~ 수백만 바이트의 데이터이동에서는 큰 부담이 된다. 따라서, 메모리의 데이터이동에 많은 시간이 소요되게 되어, 기기의 성능이 좋지 않은 영향을 미치게 된다.

또한 캐시(102)란 가까운 미래에 재사용될 가능성이 높은 데이터를 임시로 보관하는 저장 장치이다. 프로세서(100)는 DRAM(120)보다 훨씬 빠르게 캐시(102)에 접근 가능하기 때문에, 자주 접근되는 데이터를 읽거나 쓰기 위해 매번 DRAM(120)에 접근하는 것보다 그것을 캐시(102)에 저장하여 두고 사용하는 것이 유리하다. 물론, 이러한 캐시(102)의 동작은 하드웨어적인 메커니즘을 통해 자동적으로 관리되므로 일반적인 소프트웨어가 캐시(102)를 제어할 일은 별로 없다.

일반적인 프로그램에서는 이전에 사용했던 데이터를 가까운 시간 내에 다시 사용할 확률, 그리고 이전에 사용했던 데이터와 인접한 데이터를 사용할 확률이 매우 높은 특성을 갖는다. 전자를 temporal locality, 후자를 spatial locality 라 한다. 이러한 특성으로 인하여, 캐시에는 주기억장치에 저장된 데이터 중에서도 가까운 미래에 접근할 가능성이 매우 큰 데이터들이 위치하게 된다.

그런데, 상기와 같은 메모리 이동과정에 따르면, 데이터 이동과정 중에 기존에 저장되어 있던 캐시(102)의 데이터가 캐시에서 삭제되고, 캐시가 DRAM(120)으로부터 이동되는 데이터로 채워지는 현상이 발생한다. 물론, 이동되는 데이터가 향후에도 접근될 가능성이 높 다면 큰 문제가 되지 않을 수 있으나, 대량의 메모리를 이동하는 연산에서 접근된 메모리가 다시 접근될 가능성은 낮다. 즉, 메모리의 데이터이동 동작은 불필요한 데이터를 캐시(102)에 채워 넣어 캐시(102)를 오염시키는 현상을 유발하게 되는 것이다. 그리고 캐시(102)의 오염이 발생하면, 캐시(102)가 다시 유용한 데이터로 채워지기 까지 많은 시간이 걸리게 되며 이 기간 동안 시스템 성능이 저하된다.

또한 이동될 데이터는 DRAM(120)으로부터 프로세서(100)까지 시스템 버스(130)를 통해 전달되고, 다시 시스템버스(130)를 통해 프로세서(100)로부터 DRAM(120)으로 전달된다. 시스템 버스(130)는 다른 주변 장치들과 공유하는 자원이므로, 메모리의 데이터이동이 수행되는 동안 다른 주변 장치들이 시스템 버스를 사용할 수 없게 된다. 따라서, 메모리의 데이터이동 연산은 시스템 성능을 저하시키는 요인이 된다.

상기와 같은 프로세서와 DRAM간의 메모리 데이터의 이동에 대한 문제점들을 해결하기 위해, 어떤 장치 구성에서는 메모리의 데이터 이동연산을 위한 별도의 하드웨어를 사용하는 경우가 있다. 이것은, 프로세서가 메모리의 데이터 이동연산을 수행하는 대신, 별도의 하드웨어가 메모리에 직접접근 (Direct Memory Access, DMA) 하여 메모리의 데이터이동을 수행하는 것으로, 하기 도 2에서 설명하고 있다.

상기 도 2는 종래기술에 따라 별도의 하드웨어와 메모리 간에 데이터 이동 동작을 설명하기 위한 도면이다.

상기 도 2에서는, 프로세서(200), 주기억장치로서의 DRAM(220), DMA제어부(210) 그리고 각종 주변장치들이 시스템 버스(system bus)(230)를 통해 연결된 상태를 나타내고 있다.

상기 DRAM(220)의 일부영역에 저장되어 있는 데이터를 DRAM(220)의 다른 영역으로 이동하기 위하여서는 하기와 같은 절차를 거치게 된다.

1. DRAM에서 이동할 원본 데이터가 위치한 주소 및 크기, 데이터가 이동될 목적지 주소를 포함한 명령어를 프로세서(200)가 DMA 제어부(210)에게 전달

2. DMA 제어부(210)는 DRAM(220)으로부터 원본주소의 데이터 중 일정량의 데이터를 읽어 들임.

3. DMA 제어부(210)는 읽어 들인 데이터를 다시 DRAM(220)의 목적 주소로 기록.

4. 지정된 범위의 메모리 이동이 완전히 이뤄질 때까지 2 ~ 3 의 과정을 반복.

5. DMA 제어부(210)는 프로세서(200)에게 인터럽트 등의 방식을 사용하여, 메모리의 데이터 이동연산의 완료를 통지함.

그러나, 메모리의 데이터이동을 위한 별도의 DMA제어부를 사용하는 방식은 DRAM(220)으로부터 이동한 데이터를 읽어 내고, 이를 다시 DRAM(220)으로 기록해주어야 하므로 여전히 시스템 버스(230)의 점유로 인한 성능 저하를 피할 수 없다.

따라서 본 발명의 목적은 메모리 내에서 데이터이동을 수행할 수 있는 단말기의 데이터 이동 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 효율적이며 동시에 고속의 데이터이동을 실현할 수 있는 단말기의 데이터 이동 장치 및 방법을 제공하는 것이다.

상기 목적을 달성하기 위한 메모리 내의 데이터 이동을 위한 커맨드와 데이터 이동을 위한 어드레스 정보를 메모리에게 전송하는 프로세서와; 상기 데이터 이동을 위한 커맨드의 수신에 따라, 상기 어드레스 정보를 이용하여 메모리 내에서 데이터 이동을 워드라인 단위로 수행하는 상기 메모리를 포함하는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 단말기의 데이터 이동방법은, 메모리 내의 데이터 이동을 위한 커맨드와 데이터 이동을 위한 어드레스 정보가 수신되면, 상기 어드레스 정보를 이용하여 메모리 내에서 데이터 이동을 워드라인 단위로 수행하는 과정을 포함하는 것을 특징으로 한다.

본 발명은 단말기의 데이터 이동장치 및 방법을 제공함으로써, 메모리 내에서 데이터이동을 수행하여 효율적이며 동시에 고속의 데이터이동을 실현할 수 있는 효과가 있다.

도 1은 종래기술에 따라 프로세서와 메모리 간에 데이터 이동 동작을 설명하기 위한 도면.
도 2는 종래기술에 따라 별도의 하드웨어와 메모리 간에 데이터 이동 동작을 설명하기 위한 도면.
도 3은 본 발명의 실시 예에 따른 단말기의 구성도.
도 4는 본 발명의 실시 예에 따른 단말기에서 시스템 버스로 연결된 프로세서와 메모리(DRAM)를 도시한 도면.
도 5는 본 발명의 실시 예에 따른 메모리(DRAM)의 구성도.
도 6은 본 발명의 실시 예에 따른 메모리(DRAM)의 셀 어레이 구성도.
도 7은 본 발명의 실시 예에 따른 단말기에서 데이터이동 수행과정을 도시한 흐름도.
도 8은 본 발명의 제1 실시 예에 따른 메모리(DRAM)내에서 데이터이동 수행과정을 도시한 흐름도.
도 9는 본 발명의 제2 실시 예에 따른 메모리(DRAM)내에서 데이터이동 수행과정을 도시한 흐름도.
도 10은 본 발명의 제3 실시 예에 따른 메모리(DRAM)내에서 데이터이동 수행과정을 도시한 흐름도.

이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

본 발명의 실시 예에 따른 단말기는 휴대 단말기와 고정 단말기를 포함한다. 여기서, 휴대 단말기는 휴대가 용이하게 이동 가능한 전자기기로서, 화상전화기, 휴대폰, 스마트 폰(smart phone), IMT-2000(International Mobile Telecommunication 2000) 단말기, WCDMA 단말기, UMTS(Universal Mobile Telecommunication Service) 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), DMB(Digital Multimedia Broadcasting) 단말기, E-Book, 휴대용 컴퓨터(Notebook, Tablet 등) 또는 디지털 카메라(Digital Camera) 등이 될 수 있다. 그리고 고정 단말기는 데스크탑(desktop) 개인용 컴퓨터 등이 될 수 있다.

도 3은 본 발명의 실시 예에 따른 단말기의 구성도이고, 도 4는 본 발명의 실시 예에 따른 단말기에서 시스템 버스로 연결된 프로세서와 메모리(DRAM)를 도시한 도면이며, 도 5는 본 발명의 실시 예에 따른 메모리(DRAM)의 구성도이며, 도 6은 본 발명의 실시 예에 따른 메모리(DRAM)의 셀 어레이 구성도이다.

상기 도 3을 참조하면, RF부(323)는 휴대 단말기의 무선 통신 기능을 수행한다. 상기 RF부(123)는 송신되는 신호의 주파수를 상승변환 및 증폭하는 RF송신기와, 수신되는 신호를 저잡음 증폭하고 주파수를 하강변환하는 RF수신기등을 포함한다. 데이터처리부(120)는 상기 송신되는 신호를 부호화 및 변조하는 송신기 및 상기 수신되는 신호를 복조 및 복호화 하는 수신기 등을 구비한다. 즉, 상기 데이터 처리부(320)는 모뎀(MODEM) 및 코덱(CODEC)으로 구성될 수 있다. 여기서 상기 코덱은 패킷데이터 등을 처리하는 데이터 코덱과 음성 등의 오디오 신호를 처리하는 오디오 코덱을 구비한다. 오디오 처리부(125)는 상기 데이터 처리부(320)의 오디오 코덱에서 출력되는 수신 오디오신호를 재생하거나 또는 마이크로부터 발생되는 송신 오디오신호를 상기 데이터 처리부(120)의 오디오 코덱에 전송하는 기능을 수행한다.

키 입력부(327)는 숫자 및 문자 정보를 입력하기 위한 키들 및 각종 기능들을 설정하기 위한 기능 키들을 구비한다.

카메라부(340)는 영상 데이터를 촬영하며, 촬영된 광 신호를 전기적 신호로 변환하는 카메라 센서와, 상기 카메라센서로부터 촬영되는 아날로그 영상신호를 디지털 데이터로 변환하는 신호처리부를 구비한다. 여기서 상기 카메라 센서는 CCD 또는 CMOS센서라 가정하며, 상기 신호처리부는 DSP(Digital Signal Processor)로 구현할 수 있다. 또한 상기 카메라 센서 및 신호처리부는 일체형으로 구현할 수 있으며, 또한 분리하여 구현할 수도 있다.

상기 영상처리부(350)는 상기 카메라부(340)에서 출력되는 영상신호를 표시부(160)에 표시하기 위한 ISP(Image Signal Processing)를 수행하며, 상기 ISP는 감마교정, 인터폴레이션, 공간적 변화, 이미지 효과, 이미지 스케일, AWB, AE,AF등과 같은 기능을 수행한다. 따라서 상기 영상처리부(350)는 상기 카메라부(340)에서 출력되는 영상신호를 프레임 단위로 처리하며, 상기 프레임 영상데이터를 상기 표시부(360)의 특성 및 크기에 맞춰 출력한다. 또한 상기 영상처리부(350)는 영상코덱을 구비하며, 상기 표시부(360)에 표시되는 프레임 영상데이터를 설정된 방식으로 압축하거나, 압축된 프레임 영상데이터를 원래의 프레임 영상데이터로 복원하는 기능을 수행한다. 여기서 상기 영상코덱은 JPEG 코덱, MPEG4 코덱, Wavelet 코덱 등이 될 수 있다. 상기 영상처리부(350)는 OSD(On Screen Display) 기능을 구비한다고 가정하며, 상기 프로세서(310)의 제어하여 표시되는 화면크기에 따라 온 스크린 표시데이터를 출력할 수 있다.

상기 표시부(360)는 상기 영상처리부(350)에서 출력되는 영상신호를 화면으로 표시하며, 상기 프로세서(310)에서 출력되는 사용자 데이터를 표시한다. 여기서 상기 표시부(360)는 LCD를 사용할 수 있으며, 이런 경우 상기 표시부(360)는 LCD제어부(LCD controller), 영상데이터를 저장할 수 있는 메모리 및 LCD표시소자 등을 구비할 수 있다. 여기서 상기 LCD를 터치스크린(touch screen) 방식으로 구현하는 경우, 입력부로 동작할 수도 있으며, 이때 상기 표시부(260)에는 상기 키 입력부(327)와 같은 키들을 표시할 수 있다.

상기 프로세서(310)는 단말기의 전반적인 동작을 제어하는 기능을 수행한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 메모리 내의 데이터 이동을 위한 커맨드와 데이터 이동을 위한 어드레스 정보를 메모리에게 전송한다.

이때 상기 데이터 이동을 위한 커맨드는, 동일 셀 어레이 내에서의 데이터 이동을 위한 제1 데이터 이동커맨드, 서로 다른 셀 어레이 간의 데이터 이동을 위한 제2 데이터 이동커맨드, 및 어드레스 정보에 따라 동일 셀 어레이 내에서의 데이터 이동 또는 서로 다른 셀 어레이 간의 데이터 이동을 수행하는 데이터 이동커맨드 중 어느 하나이다.

또한 상기 어드레스 정보는 상기 데이터 이동을 위한 커맨드 전송 이후 전송되는 이동대상지인 원본 로우 어드레스 및 이동목적지인 목적 로우 어드레스를 포함한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 단말기의 대기모드에서 동일 셀 어레이 내에서의 데이터 이동을 수행하기 위한 제1 데이터 이동커맨드를 상기 DRAM(331)에게 전송하고, 이후 동일한 셀 어레이에 포함되는 이동 대상의 어드레스인 원본 로우 어드레스 및 이동 목적의 어드레스인 목적 로우 어드레스를 상기 DRAM(331)에게 전송한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 서로 다른 셀 어레이 간에 데이터 이동을 수행하기 위한 제2 데이터 이동커맨드를 상기 DRAM(331)에게 전송하고, 이후 서로 다른 셀 어레이에 각각 포함되는 이동 대상의 어드레스인 원본 로우 어드레스 및 이동 목적의 어드레스인 목적 로우 어드레스를 상기 DRAM(331)에게 전송한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 상기 데이터 이동커맨드를 상기 DRAM(331)에게 전송하고, 이후 동일한 셀 어레이에 포함되거나 또는 서로 다른 셀 어레이에 각각 포함될 수 있는 원본 로우 어드레스 및 목적 로우 어드레스를 상기 DRAM(331)에게 전송한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 상기 DRAM(331)에서 데이터이동 완료가 보고되면, 다음 데이터 이동명령어를 상기 DRAM(331)에게 전송한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 상기 DRAM(331)에 구비된 특정 레지스터에 저장된 값을 통해 데이터이동 완료여부를 판단하며, 예를 들어 상기 특정 레지스터에 예를 들어 “1”값이 저장되어 있으면, 상기 DRAM(331)에서 데이터이동이 완료되었음을 판단하고, 다음 데이터 이동명령어를 상기 DRAM(331)에게 전송한다.

또한 상기 프로세서(310)는 본 발명의 실시 예에 따라, 복수의 뱅크를 포함하는 상기 DRAM(331)에서 뱅크 별로 데이터 이동, 일반적인 Write/Read 동작 및 리플래시(Refresh)동작을 동시에 수행할 수 있도록 해당 명령어들을 전송할 수 있다.

상기 도 4에서와 같이, 상기 프로세서(310)는 시스템버스(410)를 통해 상기 DRAM(331)에게 데이터 이동명령어를 전송하고, 상기 시스템버스(410)를 통해 상기 DRAM(331)으로부터 데이터 이동완료보고를 수신할 수 있다.

상기 메모리(330)는 프로그램 메모리, 데이터 메모리들로 구성될 수 있다. 상기 프로그램 메모리는 단말기의 일반적인 동작을 제어하기 위한 프로그램들 및 본 발명의 실시 예에 따라 메모리 내에서 데이터이동을 수행할 수 있도록 제어하는 프로그램들을 저장할 수 있다. 또한 상기 데이터 메모리는 상기 프로그램들을 수행하는 중에 발생되는 데이터들을 일시 저장하는 기능을 수행한다.

또한 상기 메모리(330)는 본 발명의 실시 예에 따라 상기 프로세서(310)로부터 상기 데이터 이동을 위한 커맨드가 수신되면, 상기 어드레스 정보를 이용하여 메모리 내에서 데이터 이동을 워드라인 단위로 수행한다.

또한 상기 메모리(330)는 휘발성 메모리와 비휘발성 메모리를 포함하며, 본 발명의 실시 예에서 데이터이동은 휘발성 메모리에 관한 것으로, 그 중 DRAM(331)내에서의 데이터이동을 예로 설명한다.

상기 DRAM(331)의 구성을 상기 도 5을 참조하여 설명하면 하기와 같다.

상기 도 5는 상기 DRAM(331)의 일부 구성도로써, 복수의 셀 어레이를 포함하는 임의의 하나의 뱅크(500)를 도시하고 있다.

상기 DRAM(331)은 복수의 셀 어레이를 포함하는 임의의 뱅크(500), 칼럼 어드레스 래치(Column Address Latch)(510), 원본 로우 어드레스 래치(Source Row Address Latch)(520), 목적 로우 어드레스 래치(Destination Row Address Latch)(530), I/O 래치(540), 커맨드 래치(550) 및 커맨드 디코더(560)를 포함한다.

상기 DRAM(331)은 복수의 뱅크를 포함하며, 상기 복수의 뱅크 중 임의의 뱅크(500)는 복수의 셀 어레이(501a, 501b..)를 포함하고, 각각의 셀 어레이에는 칼럼 디코더(Column Decoder)(502a,502b..) 로우 디코더(Row Decoder)(503a,503b,.) 및 센스 증폭기(504a,504b,.)를 구비한다.

상기 복수의 셀 어레이(501a, 501b..) 각각은 상기 도 6과 같이, 복수의 워드 라인(Word line) 및 복수의 비트라인(Bit Line)에 연결된 복수의 메모리 셀을 포함하며, 상기 복수의 메모리 셀에는 데이터가 저장되어 있다.

상기 칼럼 디코더(502a,502b..)는 상기 칼럼 어드레스 래치(510)로부터 칼럼 어드레스가 수신되면, 상기 칼럼 디코더의 셀 어레이에서 상기 칼럼 어드레스에 대응되는 비트라인(Bit Line)을 선택하며, 그에 따라 상기 선택된 비트라인(Bit Line)에 전압이 인가되어 온이 된다.

상기 로우 디코더(503a,503b,.)는 상기 원본 로우 어드레스 래치(520)로부터 원본 로우 어드레스 또는 상기 목적 로우 어드레스 래치(530)로 부터 목적 로우 어드레스가 수신되면, 해당 셀 어레이에서 상기 원본 로우 어드레스 또는 상기 목적 로우 어드레스에 대응되는 워드 라인(Word Line)을 선택하며, 그에 따라 상기 선택된 워드라인에 전압이 인가되어 온이 된다.

상기 센스 증폭기(504a,504b,.)는 비트 라인을 통해 이동된 데이터를 증폭한다. 또한 상기 센스 증폭기(504a,504b,.)는 본 발명의 실시 예에 따라 데이터이동을 수행할 때, 비트라인을 통해 이동된 원본 워드 라인에 연결된 복수의 메모리 셀의 데이터를 증폭한다. 그리고 상기 센스 증폭기(504a,504b,.)는 상기 증폭된 데이터를 동일 셀 어레이의 목적 워드라인으로 전송하거나 또는 상기 I/O래치(540)를 통해 다른 셀 어레이의 목적 워드라인으로 전송한다.

상기 칼럼 어드레스 래치(510)는 복수의 뱅크에 의해 공유되고, 상기 I/O 래치(540)에 접속되어 상기 I/O 래치(540)를 통해 상기 프로세서(310)로부터 수신되는 칼럼 어드레스를 래치한다.

상기 원본 로우 어드레스 래치(520)는 복수의 뱅크에 의해 공유되고, 상기 I/O 래치(540)에 접속되어 상기 I/O 래치(540)를 통해 상기 프로세서(310)로부터 수신되는 로우 어드레스를 래치한다.

또한 상기 원본 로우 어드레스 래치(520)는 본 발명의 실시 예에 따라 데이터이동을 수행할 때, 상기 프로세서(310)로부터 수신되는 원본 로우 어드레스를 래치하고, 상기 래치된 원본 로우 어드레스를 상기 원본 로우 어드레스가 포함된 셀 어레이의 로우 디코더로 전송한다.

상기 목적 로우 어드레스 래치(530)는 복수의 뱅크에 의해 공유되며, 상기 I/O 래치(540)에 접속되어 상기 프로세서(310)로부터 수신되는 로우 어드레스를 래치한다.

또한 상기 목적 로우 주소래치(530)는 본 발명의 실시 예에 따라 데이터이동을 수행할 때, 상기 프로세서(310)로부터 수신되는 목적 로우 어드레스를 래치하고, 상기 래치된 목적 로우 어드레스를 상기 목적 로우 어드레스가 포함된 셀 어레이의 로우 디코더로 전송한다.

상기 I/O 래치(540)는 복수의 뱅크에 의해 공유되며, Read/Write 기능을 수행할 때 해당 센스 증폭기에서 수신된 데이터를 상기 프로세서(310)에게 전송한다.

또한 상기 I/O래치(540)는 본 발명의 실시 예에 따라 데이터이동을 수행할 때, 이동대상지인 셀 어레이(이하 “원본 셀 어레이”로 칭함)의 센스증폭기로부터 수신된 데이터를 이동 목적지인 셀 어레이(이하 “목적 셀 어레이”로 칭함)의 센스증폭기로 전송한다.

상기 커맨드 래치(550)는 상기 I/O 래치(540)에 접속되어, 상기 I/O 래치(540)를 통해 상기 프로세서(310)로부터 수신되는 커맨드를 래치하며, 상기 래치된 데이터 이동 커맨드를 상기 커맨드 디코더(560)에 전송한다. 상기 커맨드 래치(550)에 래치된 커맨드는 동일 셀 어레이 내의 데이터이동을 위한 제1 데이터 이동커맨드, 서로 다른 셀 어레이 간의 데이터이동을 위한 제2 데이터 이동커맨드 및 원본 및 목적 로우 어드레스에 따라 동일 셀 어레이 내의 데이터이동 또는 서로 다른 셀 어레이 간의 데이터이동을 수행하는 데이터 이동커맨드를 포함한다.

상기 커맨드 디코더(560)는 상기 커맨드 래치(550)로부터 수신되는 커맨드를 디코딩하여 각종 제어신호를 출력한다. 상기 커맨드 디코더(560)는 본 발명의 실 시 예에 따라 상기 커맨드 래치(550)로부터 수신되는 상기 제1 데이터 이동커맨드, 또는 상기 제2 데이터 이동커맨드 또는 상기 데이터 이동커맨드를 디코딩하여 데이터 이동수행을 위한 제어신호를 출력한다. 그리고 상기 커맨드 디코더(560)로부터 출력되는 제어신호에 따라 상기 원본 로우 어드레스 래치(520), 상기 목적 로우 어드레스 래치(530), 로우 디코더(503a, 503b..) 및 센스 증폭기(504a, 504b..)등의 동작이 제어된다.

상기와 같은 단말기에서 메모리 내에서의 데이터 이동을 수행동작을 도 7 - 도 10을 통해 상세히 살펴본다.

도 7은 본 발명의 실시 예에 따른 단말기에서 데이터이동 수행과정을 도시한 흐름도이고, 도 8은 본 발명의 제1 실시 예에 따른 메모리(DRAM)내에서 데이터이동 수행과정을 도시한 흐름도이며, 도 9는 본 발명의 제2 실시 예에 따른 메모리(DRAM)내에서 데이터이동 수행과정을 도시한 흐름도이며, 도 10은 본 발명의 제3 실시 예에 따른 메모리(DRAM)내에서 데이터이동 수행과정을 도시한 흐름도이다

이하 본 발명의 실시 예를 도 3 - 도 6의 참조와 함께 상세히 설명한다.

상기 도 7을 참조하면, 상기 프로세서(310)는 701단계에서 단말기의 현재모드를 판단한다. 상기 단말기의 현재모드가 대기모드이면, 상기 프로세서(310)는 702단계에서 이를 감지하고 DRAM내의 데이터이동을 수행하는 703단계를 진행한다. 상기 703단계에서 수행되는 DRAM내의 데이터이동은 상기 도 8 - 상기 도 9를 통해 상세히 설명한다.

상기 703단계에서 DRAM내의 데이터이동을 수행하는 동안 대기모드가 종료되면 즉 다른 모드로 전환하거나 또는 단말기의 전원이 오프 될 때 상기 프로세서(310)는 704단계에서 이를 감지하고, 상기 DRAM내의 데이터 이동을 종료하는 705단계를 진행한다.

먼저 상기 도 8을 통해 상기 703단계의 상기 DRAM내의 데이터이동 수행동작을 설명하면, 801단계에서 단말기의 대기모드에서 프로세서(310)로부터 동일 셀 어레이 내의 데이터 이동을 위한 제1 데이터 이동커맨드가 수신되면, 상기 제1 데이터 이동 커맨드는 커맨드 래치(550)에 의해 래치되고, 커맨드 디코더(560)에 의해 디코딩 되어, 원본 로우 어드레스 래치(520), 목적 로우 어드레스 래치(530), 로우 디코더(503a, 503b..) 및 센스 증폭기(504a, 504b..)에게 제1 데이터 이동수행을 위한 제어신호를 출력한다. 상기 제1 데이터 이동커맨드는 예를 들어 “20h”와 같은 16진수 표시로 이루어 질 수 있다.

다음으로, 802단계에서 I/0래치(540)를 통해 수신된 원본 로우 어드레스가 원본 로우 어드레스 래치(520)에 래치되고, 803단계에서 상기 I/0래치(540)를 통해 수신된 목적 로우 어드레스가 목적 로우 어드레스 래치(530)에 래치된다.

상기 동일 셀 어레이 내의 데이터 이동을 위한 제1 데이터 이동 커맨드의 수신에 따라, 상기 원본 로우 어드레스 래치(520)에 래치된 원본 로우 어드레스 및 상기 목적 드레스 래치(530)에 래치된 목적 로우 어드레스는 상기 원본 로우 어드레스 및 상기 목적 로우 어드레스를 포함하는 동일 셀 어레이의 로우 디코더로 전송된다.

그리고 804단계에서 상기 원본 로우 어드레스 및 상기 목적 로우 어드레스를 수신한 로우 디코더에 의해, 먼저 상기 로우 디코더의 셀 어레이에서 상기 목적 로우 어드레스에 대응되는 워드라인이 목적 워드라인으로 선택되면, 상기 목적 워드라인은 임시적으로 온 및 오프 됨에 따라 상기 목적 워드라인이 방전된다. 즉 상기 804단계에서 상기 로우 디코더에 의해 상기 목적 로우 어드레스에 대응되는 목적 워드라인이 선택되면, 상기 목적 워드라인에 전압이 인가됨으로써 온(ON)된다. 그러면 상기 목적 워드라인에 연결된 복수의 메모리 셀에 저장된 데이터가 비트라인을 통해 센스 증폭기로 이동 되고, 이후 상기 목적 워드라인이 오프됨에 따라 상기 목적 워드라인은 방전된다.

상기 목적 워드라인에 연결된 복수의 메모리 셀이 방전된 후, 805단계에서 상기 로우 디코더에 의해 상기 셀 어레이에서 상기 원본 로우 어드레스 대응되는 워드라인이 원본 워드라인으로 선택되면, 상기 원본 워드라인에 전압에 인가되어 온(ON)이 된다.

그리고 806단계에서 상기 전압이 인가된 상기 원본 워드라인에 연결된 복수의 메모리 셀에 저장된 데이터가 비트라인을 통해 센스 증폭기로 이동되어 증폭되면, 807단계에서 상기 원본 워드라인은 오프된다. 이때 상기 센스 증폭기에서 증폭된 데이터가 상기 원본 워드라인으로 복사 된 후 상기 원본 워드라인을 오프시킴으로써 상기 원본 워드라인이 방전되는 것을 방지할 수 도 있다.

808단계에서 상기 로우 디코더에 의해 다시 상기 목적 워드라인이 선택됨에 따라 전압이 인가되어 온 되면, 상기 센스증폭기에서 증폭된 데이터가 상기 목적 워드라인으로 이동함으로써 동일 셀 어레이 내에서의 데이터이동이 완료되는 809단계를 진행한다.

예를 들어, 상기 원본 로우 어드레스 래치(520) 및 상기 목적 로우 어드레스소 래치(530) 각각에 래치된 원본 로우 어드레스 및 목적 로우 어드레스가 상기 도 5에서 셀 어레이(501a)에 포함된 로우 어드레스일 경우, 상기 원본 로우 어드레스 및 상기 목적 로우 어드레스는 상기 셀 어레이(501a)의 로우 디코더(503a)로 전송된다. 그리고 상기 도 6과 같이, 상기 로우 디코더(503a)에 의해 복수의 워드라인 중 상기 목적 로우 어드레스와 대응되는 워드라인이 목적 워드라인(B)으로 선택됨에 따라, 상기 804단계에서와 같이 상기 목적 워드라인(B)이 방전된다.

그리고 상기 로우 디코더(503a)에 의해 복수의 워드라인 중 상기 원본 로우 어드레스에 대응되는 워드라인이 원본 워드라인(A)로 선택되면, 상기 원본 워드라인(A)에 전압이 인가되어 온(on)이 된다. 그러면 상기 원본 워드라인(A)에 연결된 복수의 메모리 셀에서는 각 메모리 셀의 전압과 상기 인가된 전압간의 전압차이를 나타내는 데이터가 비트라인들을 통해 센스증폭기(504a)로 이동되고, 상기 센스증폭기(504a)는 상기 이동된 데이터를 증폭시킨다. 상기 원본 워드라인의 데이터가 상기 센스증폭기(504a)로 이동되면 상기 원본 워드라인(A)은 오프 되고, 상기 로우 디코더(504a)에 의해 다시 선택된 상기 목적 워드라인(B)은 전압이 인가되어 온이 된다. 따라서 상기 센스증폭기(504a)에서 증폭된 데이터는 상기 목적 워드라인(B)으로 이동함으로써, 동일 셀 어레이(501a)내에서의 데이터이동이 완료된다.

상기 도 9를 통해 상기 703단계의 상기 DRAM내의 데이터이동 수행동작을 설명하면, 901단계에서 상기 단말기의 대기모드에서 프로세서(310)로부터 서로 다른 셀 어레이 간의 데이터 이동을 위한 제2 데이터 이동 커맨드가 수신되면, 상기 제2 데이터 이동 커맨드는 커맨드 래치(550)에 의해 래치되고, 커맨드 디코더(560)에 의해 디코딩 되어, 원본 로우 어드레스 래치(520), 목적 로우 어드레스 래치(530), 로우 디코더(503a, 503b..) 및 센스 증폭기(504a, 504b..)에게 제2 데이터 이동수행을 위한 제어신호를 출력한다. 상기 제2 데이터 이동커맨드는 예를 들어 “30h”와 같은 16진수 표시로 이루어 질 수 있다

다음으로, 902단계에서 I/0래치(540)를 통해 수신된 원본 로우 어드레스가 원본 로우 어드레스 래치(520)에 래치되고, 903단계에서 상기 I/0래치(540)를 통해 수신된 목적 로우 어드레스가 목적 로우 어드레스 래치(530)에 래치된다.

상기 서로 다른 셀 어레이 간의 데이터 이동을 위한 제2 데이터 이동 커맨드의 수신에 따라, 상기 원본 로우 어드레스 래치(520)에 래치된 원본 로우 어드레스 및 상기 목적 드레스 래치(530)에 래치된 목적 로우 어드레스 각각은 서로 다른 셀 어레이에 포함된다. 따라서 상기 원본 로우 어드레스 래치(520)에 래치된 원본 로우 어드레스는 상기 원본 로우 어드레스를 포함하는 원본 셀 어레이의 로우 디코더(이라 “원본 로우 디코더”로 칭함)로 전송되고, 상기 목적 로우 어드레스 래치(530)에 래치된 목적 로우 어드레스는 상기 목적 로우 어드레스를 포함하는 목적 셀 어레이의 로우 디코더(이라 “목적 로우 디코더”로 칭함)로 전송된다.

그리고 904단계에서, 상기 목적 로우 디코더에 의해 상기 목적 셀 어레이에서 상기 목적 로우 어드레스에 대응되는 워드라인이 목적 워드라인으로써 선택되면, 상기 목적 워드라인은 임시적으로 온 및 오프됨에 따라 방전 된다. 즉 상기 904단계에서 상기 목적 로우 디코더에 의해 상기 목적 워드라인이 선택됨에 따라 상기 목적 워드라인에 전압이 인가되어 온 되면, 상기 목적 워드라인에 연결된 복수의 메모리 셀에 저장된 데이터는 상기 목적 셀 어레이의 센스 증폭기로 이동되고, 이후 상기 목적 워드라인이 오프됨에 따라 상기 목적 워드라인이 방전된다.

상기 904단계에서 상기 목적 워드라인의 방전과 동시에 상기 원본 로우 디코더에 의해 상기 원본 셀 어레이에서 상기 원본 로우 어드레스에 대응되는 워드라인이 원본 워드라인으로 선택되면, 상기 원본 워드라인에 전압이 인가되어 온(ON)이 된다.

그리고 905단계에서 상기 원본 워드라인에 연결된 복수의 메모리 셀에 저장된 데이터는 비트라인을 통해 상기 원본 셀 어레이의 센스 증폭기로 이동되어 증폭되고, 이후 906단계에서 상기 원본 워드라인은 오프된다. 이때 상기 원본 셀 어레이의 센스 증폭기에서 증폭된 데이터는 상기 원본 워드라인으로 복사된 이후에 상기 원본 워드라인을 오프시킴에 따라 상기 원본 워드라인이 방전되는 것을 방지할 수 도 있다.

상기 원본 셀 어레이의 센스 증폭기에서 증폭된 데이터는 상기 I/O래치(540)로 전송되고, 상기 I/O래치(540)는 상기 데이터를 상기 목적 셀 어레이의 센스증폭기로 전송하는 908단계를 진행한다.

상기 I/O래치(540)의 크기가 가변적일 때, 상기 I/O래치(540)는 일정량의 데이터를 나누어서, 상기 원본 어레이의 센스 증폭기의 데이터를 수신하고 이를 상기 목적 셀 어레이의 센스 증폭기로 전송할 수 있다.

또는 상기 I/O래치(540)의 크기가 셀 어레이의 워드 라인에 연결된 복수의 메모리 셀과 동일한 크기를 가질 때, 상기 I/O래치(540)는 상기 원본 셀 어레이의 센스 증폭기로부터 한번에 모두 데이터를 수신하고 이를 상기 목적 셀 어레이의 센스 증폭기로 전송할 수 있다.

상기 목적 셀 어레이의 센스 증폭기로 상기 원본워드라인의 데이터가 수신된 이후, 909단계에서 상기 목적 로우 디코더에 의해 다시 상기 목적 워드라인이 선택되어 상기 목적 워드라인에 전압이 인가되어 온(on)되면, 상기 목적 셀 어레이의 센스 증폭기로 수신된 데이터는 상기 목적 워드라인으로 이동됨에 따라, 서로 다른 셀 어레이 간의 데이터이동이 완료되는 910단계가 진행된다.

예를 들어, 상기 원본 로우 어드레스 래치(520)에 래치된 원본 로우 어드레스가 상기 도 5에서 셀 어레이(501a)에 포함된 로우 어드레스이고, 상기 목적 로우 어드레스 래치(530)에 래치된 목적 로우 어드레스가 상기 도 5에서 셀 어레이(501b)에 포함된 로우 어드레스일 경우, 상기 원본 로우 어드레스는 원본 로우 디코더(503a)로 전송되고, 상기 목적 로우 어드레스는 목적 로우 디코더(503b)로 전송된다.

그러면 상기 목적 로우 디코더(503b)에 의해 상기 목적 로우 어드레스에 대응되는 목적 워드라인이 선택되면, 상기 목적 워드라인은 상기 904단계에서와 같이 방전된다. 이와 동시에 상기 원본 로우 디코더(503a)에 의해 상기 원본 로우 어드레스에 대응되는 원본 워드라인이 선택되면, 상기 원본 워드라인에 전압이 인가되어 온(on)이 되고, 상기 원본 워드라인에 연결된 복수의 메모리 셀에서는 각 메모리 셀의 전압과 상기 인가된 전압간의 전압차이를 나타내는 데이터가 비트라인들을 통해 센스증폭기(504a)로 이동된다. 상기 센스증폭기(504a)에 의해 상기 데이터가 증폭되면, 상기 원본 워드라인은 오프되고, 상기 센스 증폭기(504a)에서 증폭된 데이터는 상기 I/O래치(540)로 전송된다. 그리고 상기 I/O래치(540)로 전송된 상기 데이터가 상기 셀 어레이(501b)의 센스 증폭기(504b)로 전송되면, 상기 로우 디코더(503b)에 의해 다시 선택된 상기 목적 워드라인은 온(on)되며, 이후 상기 센스증폭기(504b)의 상기 데이터는 비트라인을 통해 상기 목적 워드라인으로 이동함으로써, 서로 다른 셀 어레이 간의 데이터이동이 완료된다.

상기 도 10을 통해 상기 703단계의 상기 DRAM내의 데이터이동 수행동작을 설명하면, 10001단계에서 단말기의 대기모드에서 프로세서(310)로부터 데이터 이동커맨드가 수신되면, 상기 데이터 이동 커맨드는 상기 커맨드 래치(550)에 의해 래치되고, 상기 커맨드 디코더(560)에 의해 디코딩 되어, 원본 로우 어드레스 래치(520), 목적 로우 어드레스 래치(530), 로우 디코더(503a, 503b..) 및 센스 증폭기(504a, 504b..)에게 제1 데이터 이동수행을 위한 제어신호를 출력한다. 상기 데이터 이동커맨드는 예를 들어 “40h”와 같은 16진수 표시로 이루어 질 수 있다.

다음으로, 1002단계에서 I/0래치(540)를 통해 수신된 원본 로우 어드레스가 원본 로우 어드레스 래치(520)에 래치되고, 1003단계에서 상기 I/0래치(540)를 통해 수신된 목적 로우 어드레스가 목적 로우 어드레스 래치(530)에 래치된다.

이때 상기 원본 로우 어드레스 래치(520)에 래치된 원본 로우 어드레스 및 상기 목적 드레스 래치(530)에 래치된 목적 로우 어드레스가, 동일 셀 어레이의 로우 디코더로 전송되면, 상기 도 8의 804단계 내지 809단계와 동일한 과정을 수행하면서 동일 셀 어레이 내의 데이터 이동을 수행하는 1004단계를 진행한다.

그러나, 상기 원본 로우 어드레스 래치(520)에 래치된 원본 로우 어드레스 및 상기 목적 드레스 래치(530)에 래치된 목적 로우 어드레스가, 서로 다른 셀 어레이의 로우 디코더로 각각 전송되면, 상기 도 9의 904단계 내지 910단계와 동일한 과정을 수행하면서 서로 다른 셀 간의 데이터 이동을 수행하는 1005단계를 진행한다.

상기와 같이 본 발명에서는 DRAM에서는 워드 단위로 데이터 이동이 수행되며, 하나의 셀 어레이에 포함된 복수의 메모리 셀이 공유하는 센스 증폭기를 통해, 동일 셀 어레이 내에서 데이터 이동을 수행할 수 있다. 또한 복수의 셀 어레이를 포함하는 복수의 뱅크들이 공유하는 I/O래치를 통해, 서로 다른 셀 어레이 간에 즉 서로 다른 뱅크 간에 데이터 이동을 수행할 수 있다.

즉, 본 발명은 DRAM에서 빈 영역을 확보하기 위해 데이터이동을 수행할 때, DRAM의 데이터가 DRAM 밖으로 나갔다가 들어오는 동작 없이, 그리고 별도의 하드웨어 구성없이, DRAM이 이미 구비하고 있는 센스 증폭기 및 I/O래치를 통해, DRAM내에서 고속으로 데이터 이동을 수행할 수 있다.

본 발명의 단말기의 데이터 이동 장치 및 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 기록매체의 예로는 ROM, RAM, 광학 디스크, 자기 테이프, 플로피 디스크, 하드 디스크, 비휘발성 메모리 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

310: 프로세서, 331: DRAM

Claims

단말기의 데이터 이동장치에 있어서,
메모리 내의 데이터 이동을 위한 커맨드와 데이터 이동을 위한 어드레스 정보를 상기 메모리에게 전송하는 프로세서와,
상기 데이터 이동을 위한 커맨드의 수신에 따라, 상기 어드레스 정보를 이용하여 상기 메모리 내에서 데이터 이동을 워드라인 단위로 수행하는 상기 메모리를 포함하며,
상기 데이터 이동을 위한 커맨드가 동일 셀 어레이 내에서의 데이터 이동을 위한 제1 데이터 이동커맨드일 경우 상기 데이터 이동은 복수의 메모리 셀들에 의해 공유되는 센스 증폭기를 통해 상기 동일 셀 어레이 내에서 수행되는 것을 특징으로 하는 단말기의 데이터 이동장치.
제1 항에 있어서,
상기 데이터 이동을 위한 커맨드는, 상기 동일 셀 어레이 내에서의 데이터 이동을 위한 제1 데이터 이동커맨드, 서로 다른 셀 어레이 간의 데이터 이동을 위한 제2 데이터 이동커맨드, 및 어드레스 정보에 따라 상기 동일 셀 어레이 내에서의 데이터 이동 또는 상기 서로 다른 셀 어레이 간의 데이터 이동을 수행하는 데이터 이동커맨드 중 어느 하나인 것을 특징으로 하는 단말기의 데이터 이동장치.
제1 항에 있어서, 상기 메모리는,
상기 동일 셀 어레이 내에서의 데이터 이동 또는 상기 서로 다른 셀 어레이 간의 데이터 이동이 수행되는 복수의 셀 어레이와,
원본 로우 어드레스를 래치하고, 상기 래치된 원본 로우 어드레스를 상기 원본 로우 어드레스를 포함하는 원본 셀 어레이의 원본 로우 디코더로 전송하는 원본 로우 어드레스 래치와,
목적 로우 어드레스를 래치하고, 상기 래치된 목적 로우 어드레스를 상기 목적 로우 어드레스를 포함하는 목적 셀 어레이의 목적 로우 디코더로 전송하는 목적 로우 어드레스 래치와,
상기 서로 다른 셀 어레이 간의 데이터 이동이 수행될 때, 상기 원본 셀 어레이의 센스증폭기로부터 수신되는 데이터를 상기 목적 셀 어레이의 센스증폭기로 전송하는 I/O 래치를 포함하는 것을 특징으로 하는 단말기의 데이터 이동장치.
제3 항에 있어서,
상기 복수의 셀 어레이 각각은 로우 디코더 및 상기 센스증폭기를 포함하고,
상기 센스증폭기는 상기 동일 셀 어레이 내에서 데이터 이동이 수행될 때 상기 원본 로우 어드레스에 대응되는 원본 워드라인의 데이터를 상기 목적 로우 어드레스에 대응되는 목적 워드라인으로 이동하는 것을 특징으로 하는 단말기의 데이터 이동장치.
제4 항에 있어서,
상기 동일 셀 어레이 내에서의 데이터 이동이 수행될 때, 상기 동일 셀 어레이의 로우 디코더는 상기 원본 로우 어드레스에 대응되는 원본 워드라인 및 상기 목적 로우 어드레스에 대응되는 목적 워드라인을 선택하여, 상기 원본 워드라인 및 상기 목적 워드라인에 전압이 인가되고,
상기 서로 다른 셀 어레이 간의 데이터 이동이 수행될 때, 상기 원본 셀 어레이의 원본 로우 디코더는 상기 원본 셀 어레이에서 원본 어드레스에 대응되는 원본 워드라인을 선택하고, 상기 목적 셀 어레이의 목적 로우 디코더는 상기 목적 셀 어레이에서 목적 어드레스에 대응되는 목적 워드라인을 선택하여, 상기 원본 워드라인 및 상기 목적 워드라인에 전압이 인가되는 것을 특징으로 하는 단말기의 데이터 이동장치.
제3 항에 있어서,
상기 서로 다른 셀 어레이 간의 데이터 이동이 수행될 때, 상기 원본 셀 어레이의 센스증폭기는 증폭된 데이터를 상기 I/O래치에게 전송하고, 상기 목적 셀 어레이의 센스증폭기는 상기 I/O래치로부터 수신된 데이터를 상기 목적 셀 어레이의 목적 워드라인으로 전송하는 것을 특징으로 하는 단말기의 데이터 이동장치.
제3 항에 있어서,
상기 I/O래치를 통해 상기 데이터 이동을 위한 커맨드를 수신하는 커맨드 래치와,
상기 커맨드 래치로부터 수신되는 상기 데이터 이동을 위한 커맨드를 디코딩하여 데이터 이동을 위한 제어신호를 출력하는 커멘트 디코더를 더 포함하는 것을 특징으로 하는 단말기의 데이터 이동장치.
제1 항에 있어서,
상기 메모리는 휘발성 메모리로서, DRAM인 것을 특징으로 하는 단말기의 데이터 이동장치.
단말기의 데이터 이동방법에 있어서,
메모리 내의 데이터 이동을 위한 커맨드와 데이터 이동을 위한 어드레스 정보를 수신하는 과정과,
상기 커맨드와 상기 어드레스 정보의 수신에 대응하여, 상기 어드레스 정보를 이용하여 상기 메모리 내에서 데이터 이동을 워드라인 단위로 수행하는 과정을 포함하고,
상기 데이터 이동을 위한 커맨드가 동일 셀 어레이 내에서 데이터 이동을 위한 제1 데이터 이동커맨드일 경우, 상기 데이터 이동은 복수의 메모리 셀들에 의해 공유되는 센스 증폭기를 통해 상기 동일 셀 어레이 내에서 수행되는 것을 특징으로 하는 단말기의 데이터 이동방법.
제9 항에 있어서, 상기 데이터이동을 수행하는 과정은,
상기 단말기의 대기모드에서 프로세서로부터 상기 동일 셀 어레이 내의 데이터 이동을 위한 제1 데이터 이동커맨드가 수신되면, 이후 수신되는 원본 로우 어드레스 및 목적 로우 어드레스를 이용하여, 상기 원본 로우 어드레스에 대응되는 원본 워드라인의 데이터를 상기 목적 로우 어드레스에 대응되는 목적 워드라인으로 이동하는 과정과,
상기 단말기의 대기모드에서 상기 프로세서로부터 서로 다른 셀 어레이 간의 데이터 이동을 위한 제2 데이터 이동커맨드가 수신되면, 이후 수신되는 원본 로우 어드레스 및 목적 로우 어드레스를 이용하여, 상기 원본 셀 어레이에서 상기 원본 로우 어드레스에 대응되는 원본 워드라인의 데이터를 상기 목적 셀 어레이에서 상기 목적 로우 어드레스에 대응되는 목적 워드라인으로 이동하는 과정을 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제10 항에 있어서,
상기 동일 셀 어레이 내의 데이터 이동을 위한 제1 데이터 이동커맨드에 대응하여, 상기 원본 로우 어드레스 및 상기 목적 로우 어드레스가 수신되면, 상기 원본 로우 어드레스를 원본 로우 어드레스 래치에 래치하고, 상기 목적 로우 어드레스를 목적 로우 어드레스 래치에 래치하는 과정과,
상기 래치된 원본 로우 어드레스 및 목적 로우 어드레스를 상기 동일 셀 어레이의 로우 디코더로 전송하는 과정과,
상기 로우 디코더에 의해 선택된 상기 목적 로우 어드레스에 대응되는 목적워드라인을 방전시키는 과정과,
상기 로우 디코더에 의해 선택된 상기 원본 로우 어드레스에 대응되는 원본 워드라인에 전압이 인가되면, 상기 원본 워드라인의 데이터를 상기 동일 셀 어레이의 센스증폭기로 전송하는 과정과,
상기 원본 워드라인이 오프되고, 상기 로우 디코더에 의해 선택된 상기 목적 워드라인에 전압이 인가되면, 상기 동일 셀 어레이의 센스증폭기의 데이터를 상기 목적 워드라인으로 이동하는 과정을 더 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제11 항에 있어서, 상기 방전시키는 과정은,
상기 목적 워드라인이 일시적으로 온 및 오프됨에 따라, 상기 목적 워드라인에 연결된 복수의 메모리 셀을 방전시키는 과정을 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제10 항에 있어서,
상기 서로 다른 셀 어레이 간의 데이터 이동을 위한 제2 데이터 이동커맨드의 수신에 대응하여, 상기 원본 로우 어드레스 및 상기 목적 로우 어드레스가 수신되면, 상기 원본 로우 어드레스를 원본 로우 어드레스 래치에 래치하고, 상기 목적 로우 어드레스를 목적 로우 어드레스 래치에 래치하는 과정과,
상기 래치된 원본 로우 어드레스를 상기 원본 셀 어레이의 원본 로우 디코더로 전송하고, 상기 래치된 목적 로우 어드레스를 상기 목적 셀 어레이의 목적 로우 디코더로 전송하는 과정과,
상기 목적 로우 디코더에 의해 선택된 상기 목적 로우 어드레스에 대응되는 목적워드라인을 방전시킴과 동시에, 상기 로우 디코더에 의해 선택된 상기 원본 로우 어드레스에 대응되는 원본 워드라인에 전압이 인가되는 과정과,
상기 원본 워드라인의 데이터가 상기 원본 셀 어레이의 센스증폭기로 이동되면, 상기 원본 워드라인이 오프되는 과정과,
상기 원본 셀 어레이의 센스증폭기의 데이터가 I/O래치로 전송되면, 상기 I/O래치의 데이터를 상기 목적 셀 어레이의 센스증폭기로 전송하는 과정과,
상기 목적 로우 디코더에 의해 선택된 상기 목적워드라인에 전압이 인가되면, 상기 목적 셀 어레이의 센스증폭기의 데이터를 상기 목적 워드라인으로 이동하는 과정을 더 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제13 항에 있어서, 상기 방전시키는 과정은,
상기 목적 워드라인이 일시적으로 온 및 오프됨에 따라, 상기 목적 워드라인에 연결된 복수의 메모리 셀을 방전시키는 과정을 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제10 항에 있어서,
상기 단말기의 대기모드에서 상기 프로세서로부터 상기 제1 데이터 이동커맨드 또는 상기 제2 데이터 이동커맨드가 수신되면, 이후 수신되는 상기 원본 로우 어드레스 및 상기 목적 로우 어드레스를 이용하여, 상기 동일 셀 어레이 내의 데이터 이동 또는 상기 서로 다른 셀 간의 데이터 이동을 수행하는 과정을 더 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제15 항에 있어서, 상기 데이터 이동을 수행하는 과정은,
상기 원본 로우 어드레스 및 상기 목적 로우 어드레스가 수신되면, 상기 원본 로우 어드레스를 원본 로우 어드레스 래치에 래치하고, 상기 목적 로우 어드레스를 목적 로우 어드레스 래치에 래치하는 과정과,
상기 원본 로우 어드레스 및 상기 목적 로우 어드레스가, 동일 셀 어레이의 로우 디코더로 전송되면, 동일 셀 어레이 내의 데이터 이동을 수행하는 과정과,
상기 원본 로우 어드레스 및 상기 목적 로우 어드레스가, 서로 다른 셀 어레이의 로우 디코더로 각각 전송되면, 서로 다른 셀 어레이 간의 데이터 이동을 수행하는 과정을 포함하는 것을 특징으로 하는 단말기의 데이터 이동방법.
제9 항에 있어서,
상기 메모리는 휘발성 메모리로서, DRAM인 것을 특징으로 하는 단말기의 데이터 이동방법.
제9 항 내지 제17 항 중 어느 한 항에 따른 방법을 수행하기 위한 프로그램이 기록된 프로세서가 판독 가능한 기록매체.