KR100609623B1 - 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법 - Google Patents

내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법 Download PDF

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Abstract

내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법이 게시된다. 본 발명의 복합 메모리 칩은 제1 메모리 디바이스 및 제2 메모리 디바이스와 이들에 의하여 공유되는 데이터 전송 버스를 포함한다. 그리고, 제2 메모리 디바이스는 내부이동모드로 셋팅하는 모드 레지스터 세트를 포함한다. 상기와 같은 본 발명의 복합 메모리 칩 및 데이터 이동방법에 의하면, 내장되는 메모리 디바이스들간의 데이터 이동은, 상기 메모리 디바이스들에 의하여 공유되는 데이터 전송라인을 통하여 수행된다. 그러므로, 본 발명의 복합 메모리 칩 및 데이터 이동방법에 의하면, 외부시스템의 DMA를 통하여 데이터 이동을 수행하는 종래기술에 비하여, 데이터의 이동속도가 현저히 개선된다.
복합 메모리 칩, 데이터 이동, 기다림 표시신호, 내부 메모리 디바이스

Description

내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법{MULTI MEMORY CHIP CAPABLE OF DIRECTLY DATA TRANSFERRING BETWEEN INTERNAL MEMORIES AND DATA TRANSFERRING METHOD}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 복합 메모리 칩의 내부 디바이스들 사이의 데이터 이동방법데이터 이동방법을 설명하기 위한 도면이다.
도 2는 종래의 복합 메모리 칩과 외부시스템의 메모리 인터페이스와의 연결관계 및 데이터의 이동을 나타내는 도면이고, 도 3은 도 2의 복합 메모리 칩에서 데이터를 이동하기 위한 신호들의 타이밍도이다.
도 4는 본 발명의 일실시예에 따른 복합 메모리 칩(300)과 이와 인터페이스되는 외부시스템의 블락도이다.
도 5는 도 4의 복합 메모리 칩과 외부시스템 사이의 인터페이스를 자세히 나타내는 도면이다.
도 6은 도 4의 복합 메모리 칩의 제1 및 제2 메모리 디바이스를 보다 구체적으로 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 복합 메모리 칩의 내부이동모드에서의 타이밍도이다.
도 8은 본 발명의 복합 메모리 칩에서, 제1 메모리 디바이스의 데이터 출력이 지연되는 경우의 타이밍도이다.
도 9는 본 발명의 복합 메모리 칩에서, 제1 메모리 디바이스의 데이터 출력에 끊김이 발생되는 경우의 타이밍도이다.
도 10은 본 발명의 복합 메모리 칩에서, 제1 메모리 디바이스의 데이터 출력에 인터럽트가 발생되는 경우의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
310: 제1 메모리 디바이스 360: 제2 메모리 디바이스
WAITB: 기다림 표시신호 350: 기다림 전송라인
DQ_BUS: 데이터 전송버스
본 발명은 멀티 칩 패키지(MCP:Multi Chip Package) 제품에 관한 것으로서, 특히, 2개 이상의 메모리 디바이스를 내장하는 복합 메모리 칩 및 이의 내부 디바이스들 사이의 데이터 이동방법에 관한 것이다.
최근의 반도체 산업 발전, 그리고, 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있다. 이에 따라, 복수개의 디바이스(device)를 실장수단에 탑재하여, 하나의 단일 패키지로 구성하는 멀티 칩 패키징(multi chip packaging) 기술이 개발되었다. 멀티 칩 패키징 기술이 적용된 예로는 메모리 기능을 수행하는 플래쉬 메모리(flash memory) 소자와 에스램(SRAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성한 복합 메모리 칩이 있다.
한편, 복합 메모리 칩에 내장되는 메모리 디바이스들은, 각각이 외부시스템과 독립적으로 데이터를 송수신할 수 있다. 즉, 메모리 디바이스들 각각은 저장된 데이터를 독출하여, 외부시스템에 데이터를 출력할 수도 있으며, 또한, 외부시스템으로부터 데이터를 제공받아 기입할 수도 있다. 이때, 복합 메모리 칩에 내장되는 하나의 메모리 디바이스로부터 독출되는 데이터를, 다른 하나 또는 2 이상의 메모리 디바이스에 기입하는 경우도 발생할 수 있다.
종래의 복합 메모리 칩에서의 내장되는 2개의 메모리 디바이스(110, 160) 사이에 발생되는 데이터의 이동은, 도 1 및 도 2에 도시되는 바와 같이, 외부시스템(200)에 포함되는 DMA(Direct memory access, 220)를 이용하여 수행된다. 즉, 도 3의 구간 T11에서, 플래쉬 메모리(110)가 독출 모드로 제어되며, 독출되는 데이터는 외부시스템(200)의 메모리 인터페이스(210)로 제공된다. 이때, 플래쉬 메모리(110)는, 상기 데이터의 출력을 예고(豫告)하는 기다림 표시신호(WIATB)를 활성화하여 상기 메모리 인터페이스(210)로 제공한다.
그리고, 도 3의 구간 T12에서, 독출된 플래쉬 메모리(110)의 데이터는 DMA(220)에 저장된다. 그 후, 도 3의 구간 T13에서, 에스램(160)이 기입모드로 제어되면, DMA(220)에 저장된 플래쉬 메모리(110)의 데이터가 에스램(160)으로 제공된다. 이때, 에스램(160)는, 데이터의 송신을 요청하는 기다림 표시신호(WIATB)를 활성화하여 상기 메모리 인터페이스(210)로 제공한다.
그런데, 도 1 내지 도 3에 도시되는 종래의 복합 메모리 칩 및 이의 내부 디바이스들 사이의 데이터 이동방법에 의하면, 내장되는 2개의 메모리 디바이스간의 데이터의 이동도, 외부시스템의 DMA를 거쳐 수행된다. 그러므로, 내장되는 메모리 디바이스간의 데이터 이동 시에, 소요시간이 길게 되는 문제점이 발생된다.
따라서, 본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 내장되는 메모리 디바이스들 사이의 데이터 이동에 소요시간을 단축시키는 복합 메모리 칩 및 이의 데이터 이동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 복합 메모리 칩에 관한 것이다. 본 발명의 복합 메모리 칩은 소정의 데이터 전송 버스; 각각이 외부시스템으로부터 제공되는 클락신호에 동기되어 독립적으로 구동될 수 있는 제1 메모리 디바이스와 제2 메모리 디바이스로서, 소정의 데이터 전송버스를 공유하여, 상기 외부시스템과 데이터를 송수신할 수 있는 상기 제1 메모리 디바이스와 상기 제2 메모리 디바이스를 구비한다. 상기 제2 메모리 디바이스는 내부이동모드로 셋팅하는 모드 레지스터 세트로서, 상기 내부이동모드는 상기 제1 메모리 디바이스가 독출가능상태로 제어되는 동안에, 상기 제2 메모리 디바이스가 기입가능상태로 제어되는 상기 모드 레지스터 세트를 포함한다. 그리고, 상기 제2 메모리 디바이스는 상기 내부이동모드에서, 상기 데이터 전송 버스를 통하여, 상기 외부시스템을 거치지 않고 직접적으로 상기 제1 메모리 디바이스의 데이터를 수신한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 각각이 외부시스템으로부터 제공되는 클락신호에 동기되어 독립적으로 구동될 수 있으며, 소정의 데이터 전송버스를 공유하여, 상기 외부시스템과 데이터를 송수신할 수 있는 제1 메모리 디바이스와 제2 메모리 디바이스를 포함하는 복합 메모리 칩의 데이터 이동방법에 관한 것이다. 본 발명의 데이터 이동방법은 상기 외부시스템이 상기 복합 메모리 칩을 내부이동모드로 제어하는 단계로서, 상기 내부이동모드는 상기 제1 메모리 디바이스를 독출가능상태로 구동하는 동안에, 상기 제2 메모리 디바이스를 기입가능상태로 구동하는 상기 내부이동모드로 제어하는 단계; 상기 내부이동모드에서, 상기 제1 메모리 디바이스로부터 상기 제2 메모리 디바이스로 인에이블되는 기다림 표시신호를 제공하는 단계로서, 상기 기다림 표시신호는 상기 제1 메모리 디바이스에서 데이터를 독출함을 예고(豫告)하는 상기 기다림 표시신호를 제공하는 단계; 및 상기 제2 메모리 디바이스가 상기 활성화되는 기다림 표시신호를 수신한 이후에, 상기 제2 메모리 디바이스가 상기 데이터 전송 버스를 통하여 제공되는 상기 제1 메모리 디바이스의 데이터를 수신하는 단계를 구비한다. 그리 고, 상기 내부이동모드에서 상기 제1 메모리 디바이스의 데이터가 상기 데이터 전송 버스를 통하여, 상기 제2 메모리 디바이스로 제공되되, 상기 외부시스템을 거치지 않고 직접적으로 상기 제2 메모리 디바이스로 제공된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 복합 메모리 칩(300)과 이와 인터페이스되는 외부시스템(400)의 블락도이다. 그리고, 도 4에는, 복합 메모리 칩(300)에 포함되는 내부 디바이스들 간의 데이터 이동 흐름을 개략적으로 표시된다.
복합 메모리 칩(300)에는, 외부시스템(400)과 인터페이스를 하기 위한 핀(pin)의 수 및 버스 라우팅(bus routing)에 소요되는 면적을 줄이기 위한 기술들이 적용되어 있다. 즉, 복합 메모리 칩(300)에는 서로 다른 종류의 제1 및 제2 메모리 디바이스(310, 360)가 함께 내장된다. 제1 메모리 디바이스(310)와 제2 메모리 디바이스(360)는, 외부시스템(400)에 대하여, 거의 동일한 인터페이스(interface)를 가진다. 본 발명의 복합 메모리 칩(300)에서는, 제1 메모리 디바이스(310)으로부터 제2 메모리 디바이스(360)로의 데이터의 직접전송이 가능하며, 이에 대해서는 추후 구체적으로 기술된다. 이때, 제1 메모리 디바이스(310)의 기다림 표시신호(WAITB)가 제2 메모리 디바이스(360)로 제공된다.
본 실시예에서, 제1 메모리 디바이스(310)의 예로는 플래쉬 메모리(flash memory)가 적용될 수 있으며, 제2 메모리 디바이스(320)의 예로는 에스램(SRAM)이 적용될 수 있다.
도 4의 외부시스템(400)에서 인터페이스 회로(410)는 상기 외부시스템(400)이 복합 메모리 칩(300)과 상호통신(communication)을 수행한다. 그리고, DMA(420)는 데이터를 일시 저장하며, 인터페이스 회로(410)의 요구시에 CPU(430)의 명령과 관계없이 데이터를 복합 메모리 칩(300)으로 제공한다. CPU(430)는 외부시스템(400)의 운용을 제어한다. 시스템 버스(450)는 메모리 인터페이스(410), DMA(420) 및 CPU(430) 사이의 데이터 및 신호들을 전송한다. 도 4의 외부시스템(400)은 하나의 예로서 도시될 뿐이며, 다양한 형태로 구현될 수 있음은 당업자에게는 자명하다.
도 5는 도 4의 복합 메모리 칩(300)과 외부시스템(400) 사이의 인터페이스를 자세히 나타내는 도면이다. 제1 메모리 디바이스(310)와 제2 메모리 디바이스(360)는 어드레스(ADDR) 및 신호들(ADVB, WEB, OEB, CLK)을 입력하기 위한 핀(pin)들 및 버스들을 공유하여, 외부시스템(400)의 인터페이스 회로(410)와 연결된다. 여기서, 어드레스(ADDR)는 메모리 디바이스들(310, 360)에 내장되는 메모리 셀들을 특정하여 선택하기 위한 신호이다. 신호 ADVB는 어드레스(ADDR)가 유효하게 각 메모리 디 바이스(310, 360)에 래치되도록 제어하기 위한 신호이다. 신호 WEB는 각 메모리 디바이스(310, 360)에 데이터가 기입될 수 있도록 제어하기 위한 신호이다. 신호 OEB는 각 메모리 디바이스(310, 360)로부터 데이터가 독출될 수 있도록 제어하기 위한 신호이다. 그리고, CLK는 외부시스템(400)에 복합 메모리 칩(300)의 메모리 디바이스들(310, 360)을 동기하여 구동시키기 위한 클락신호이다.
그리고, 본 발명의 복합 메모리 칩(300)에서는, 입출력되는 데이터를 전송하기 위한 데이터 전송버스(DQ_BUS)도 공유된다. 또한, 본 발명의 복합 메모리 칩(300)에서는, 기다림 표시신호(WAITB)를 전송하기 기다림 전송라인(350)도 공유된다. 상기 기다림 표시신호(WAITB)는 메모리 디바이스들(310, 360)로부터 발생되는 신호로서, 데이터가 출력됨을 예고하거나, 데이터의 제공을 상기 외부시스템(400)에 요구하기 위한 신호이다.
본 발명의 복합 메모리 칩(300)에서는, 메모리 디바이스를 선택하는 칩 선택 신호를 위한 핀 및 전송라인은 별도로 배치된다. 제1 메모리 디바이스(310)는 제1 디바이스 선택신호(CSB_N)에 응답하여 인에이블되어서, 외부시스템(400)과 독립적으로 데이터를 송수신할 수 있다. 제2 메모리 디바이스(360)는 제2 디바이스 선택신호(CSB_S)에 응답하여 인에이블되어서, 외부시스템(400)과 독립적으로 데이터를 송수신할 수 있다.
도 5의 신호들은 하나의 예로서 도시될 뿐이며, 이에 의해 본 발명의 권리범위가 제한되지 않는다.
한편, 본 발명의 복합 메모리 칩(300)에서는, 상기 제1 디바이스 선택신호 (CSB_N)와 제2 디바이스 선택신호(CSB_S)가 모두 "L"로 제어되는 내부이동모드가 생성된다. 내부이동모드에서는, 제1 메모리 디바이스(310)는 독출가능상태로 제어되고, 제2 메모리 디바이스(360)는 기입가능상태로 제어된다. 이때, 제1 메모리 디바이스(310)로부터 독출되는 데이터가 제2 메모리 디바이스(360)에 직접적으로 제공된다(도 5의 ① 참조). 다시 기술하면, 제1 메모리 디바이스(310)의 데이터가 제2 메모리 디바이스(360)로 이동될 때, 외부시스템(400)을 거치지 않는다. 이때, 제1 메모리 디바이스(310)의 기다림 표시신호(WAIB)가, 제2 메모리 디바이스(360)에 제공된다(도 5의 ② 참조).
본 발명의 복합 메모리 칩(300)에 의하면, 내부 디바이스들간의 데이터 이동시에 소요시간이 현저히 감소된다. 즉, 종래의 복합 메모리 칩에서는, 제1 메모리 디바이스의 데이터가 외부시스템의 DMA에 이동된 후, 다시 제2 메모리 디바이스로 제공된다. 반면에, 본 발명의 복합 메모리 칩에서는, 제1 메모리 디바이스(310)의 데이터는 외부시스템(400)의 DMA(420)를 거치지 않고 직접적으로 제2 메모리 디바이스(360)에 제공될 수 있다. 따라서, 내부 디바이스들간의 데이터 이동에 따른 소요시간은 현저히 감소된다.
도 6은 도 4의 복합 메모리 칩(300)의 제1 및 제2 메모리 디바이스(310, 360)를 보다 구체적으로 나타내는 도면이다. 본 발명의 복합 메모리 칩은, 도 6에 도시되는 바와 같이, 제1 메모리 디바이스(310), 제2 메모리 디바이스(360) 및 데이터 전송버스(DQ_BUS)를 포함한다. 제1 메모리 디바이스(310)와 제2 메모리 디바이스(360)는 각각 외부시스템(400)으로부터 제공되는 클락신호(CLK)에 동기되어 독 립적으로 구동될 수 있다. 제1 메모리 디바이스(310)와 제2 메모리 디바이스(360)는 데이터 전송버스(DQ_BUS)를 공유하여, 각각이 외부시스템(400)과 데이터를 송수신할 수 있다.
제1 메모리 디바이스(310)에는, 메모리 어레이(311), 로우 디코더(313), 칼럼 디코더(315), 어드레스 입력회로(317), 데이터 입출력 회로(319), 기다림 출력회로(321) 및 내부제어회로(323)가 포함된다. 메모리 어레이(311)는 행(row)과 열(column)에 배열되는 다수개의 메모리셀들을 포함한다. 로우 디코더(313)와 칼럼 디코더(315)는 입력되는 어드레스(ADDR)에 대응하여, 메모리 어레이(311)의 행과 열을 선택한다. 어드레스 입력회로(317)는 수신되는 어드레스(ADDR)를 버퍼링하여 로우 디코더(313)와 칼럼 디코더(315)로 제공한다. 데이터 입출력 회로(319)는, 독출모드 및 내부이동모드에서, 메모리 어레이(311)에서 독출되는 데이터를 데이터 전송버스(DQ_BUS)로 제공한다. 또한, 데이터 입출력 회로(319)는, 기입 모드에서 데이터 전송버스(DQ_BUS)로 전송된 데이터를 메모리 어레이(311)로 제공한다.
기다림 출력회로(321)는, 전술한 바와 같이, 데이터가 출력됨을 예고하거나, 데이터의 제공을 요구하는 기다림 표시신호(WAITB)를 기다림 전송라인(350)을 통하여 외부시스템(400)에 제공한다. 내부이동모드에서, 제1 메모리 디바이스(310)의 기다림 표시신호(WAITB)는 제2 메모리 디바이스(360)로 제공될 수 있다.
상기 내부제어회로(323)는 신호들(ADVB, WEB, OEB, CLK)과 제1 디바이스 선택신호(CSB_N)에 응답하여, 제1 메모리 디바이스(310)의 동작 모드를 결정하고, 이에 따른 동작을 제어하는 신호들을 발생한다.
한편, 제2 메모리 디바이스(360)에는, 메모리 어레이(361), 로우 디코더(363), 칼럼 디코더(365), 어드레스 입력회로(367), 데이터 입출력 회로(369), 기다림 입출력회로(371) 및 내부제어회로(373)를 구비한다. 제2 메모리 디바이스(360)의 메모리 어레이(361), 로우 디코더(363), 칼럼 디코더(365), 어드레스 입력회로(367)는, 제1 메모리 디바이스(310)의 메모리 어레이(311), 로우 디코더(313), 칼럼 디코더(315), 어드레스 입력회로(317)와 거의 동일한 기능을 수행한다. 그러므로, 본 명세서에서는, 이들에 대한 구체적인 기술은 생략된다.
제2 메모리 디바이스(360)의 기다림 입출력 회로(371)도, 제1 메모리 디바이스(310)의 기다림 출력회로(311)와 마찬가지로, 기다림 표시신호(WAITB)를 기다림 전송라인(350)을 통하여 외부시스템(400)에 제공한다. 또한, 내부이동모드에서,기다림 입출력 회로(371)는, 기다림 전송라인(350)을 통하여 제공되는 제1 메모리 디바이스(310)의 기다림 표시신호(WAITB)를 입력할 수 있다.
데이터 입출력 회로(369)는 독출 모드에서 메모리 어레이(361)의 데이터를 데이터 전송버스(DQ_BUS)를 통하여 외부시스템(400)으로 제공한다. 그리고, 데이터 입출력 회로(319)는, 기입모드에서, 데이터 전송버스(DQ_BUS)을 통하여 제공되는 외부시스템(400)의 입력 데이터를 메모리 어레이(361)로 제공한다. 또한, 데이터 입출력 회로(319)는, 내부이동모드에서, 데이터 전송버스(DQ_BUS)을 통하여 제공되는 제1 메모리 디바이스(310)의 데이터를 메모리 어레이(361)로 제공한다.
바람직하기로는, 데이터 입출력 회로(369)는, 제1 메모리 디바이스(310)의 기다림 표시신호(WAITB)에 의하여, 제1 메모리 디바이스(310)의 데이터를 수신할 수 있도록 제어된다.
제2 메모리 디바이스(360)의 내부제어회로(373)도, 제1 메모리 디바이스(310)의 내부제어회로(323)과 유사하게, 신호들(ADVB, WEB, OEB, CLK)과 제2 디바이스 선택신호(CSB_S)에 응답하여, 제2 메모리 디바이스(360)의 동작 모드를 결정하고, 이에 따른 동작을 제어하기 위한 신호들을 발생한다.
바람직한 실시예에 의하면, 제2 메모리 디바이스(360)는 모드 레지스터 세트(375)를 내장한다. 모드 레지스터 세트(375)는 어드레스(ADDR) 및/또는 신호들(ADVB, WEB, OEB, CSB_S)의 조합에 응답하여, 모드전환신호(PMRS)를 발생한다. 모드전환신호(PMRS)는 제2 메모리 디바이스(360)를 내부이동모드로 전환하도록 제어하는 신호로서, 기다림 입출력 회로(371), 내부제어회로(373) 및 어드레스 래치회로(377)에 제공된다.
모드전환신호(PMRS)에 응답하여, 상기 기다림 입출력 회로(371)는 상기 제1 메모리 디바이스(310)의 기다림 표시신호(WAITB)를 입력할 수 있는 상태로 제어된다. 또한, 내부제어회로(373)는, 모드전환신호(PMRS)에 응답하여, 제2 메모리 디바이스(360)를 기입가능상태로 제어한다. 기입가능상태로 제어되는 제2 메모리 디바이스(360)는, 수신되는 데이터를 기입할 수 있도록 구동된다.
어드레스 래치회로(377)는, 상기 모드전환신호(PMRS)에 응답하여, 첫번째 어드레스 래치상태로 제어된다. 본 명세서에서, 상기 첫번째 어드레스 래치상태는, 첫번째로 제공되는 어드레스를 래치하며, 두번째 이후의 어드레스에 대해서는 응답하지 않는 상태를 칭한다. 이와 같은 어드레스 래치회로(377)에 의하여, 제2 메모 리 디바이스(360)를 선택하는 어드레스가 래치된 이후에, 제1 메모리 디바이스(310)를 선택하는 어드레스가 입력되더라도, 제2 메모리 디바이스(360)에 래치된 어드레스는 그대로 유지된다.
한편, 첫번째 어드레스만을 래치하기 위한 어드레스 래치회로는, 제1 메모리 디바이스(310)에 내장될 수도 있다. 이 경우, 제2 메모리 디바이스(360)의 어드레스가 입력되기 이전에, 제1 메모리 디바이스(310)의 어드레스가 수신될 것이다.
도 7은 본 발명의 일실시예에 따른 복합 메모리 칩의 내부이동모드에서의 타이밍도이다. 먼저, MRS 셋팅 구간(T21)에서, 제2 메모리 다바이스(360)의 모드 레지스터 세트(375)가 미리 셋팅된 신호들을 수신하면, 제2 메모리 디바이스(360)는 내부이동모드로 전환된다. 도 7의 경우에는, 신호 ADVB가 "H"를 유지하는 상태에서, 제2 디바이스 선택신호(CSB_S)가 "L"펄스로 발생되면, 제2 메모리 디바이스(360)가 내부이동모드로 전환되는 것으로 한다. 이때, 모드전환신호(PMRS)가 "H"로 활성화한다. 상기 모드 레지스터 세트(375)의 셋팅은. 도 7에서 제시되는 방법 이외에도, 다양한 방법을 통하여 수행될 수 있다.
그리고, 제2 디바이스 선택신호(CSB_S)가 "L"로 제어된 상태에서, 신호 WEB가 "L"로 활성화하여(시점 t1), 제2 메모리 디바이스(360)은 기입가능상태로 제어된다. 이후, 제1 디바이스 선택신호(CSB_N)가 "L"로 제어될 때(시점 t2), 신호 web는 "H"상태로 되어, 제1 메모리 디바이스(310)은 독출가능상태로 제어된다.
시점 t1에서, 신호 ADVB가 "L"로 첫번째 인에이블되어, 제2 메모리 디바이스(360)의 어드레스(ADDR2)가 수신된다. 시점 t2에서, 신호 ADVB가 "L"로 두번째 인 에이블되어, 제1 메모리 디바이스(310)의 어드레스(ADDR1)가 수신된다. 이때, 제2 메모리 디바이스(360)는, 신호 ADVB의 두번째 "L"로 인에이블되는 시점 t2에서 수신되는 어드레스에 대해서는, 응답하지 않는다.
상기 t2 시점이후, 복합 메모리 칩은 내부이동모드로 진입하여, 제1 메모리 디바이스(310)의 데이터가 제2 메모리 디바이스(360)로 이동된다. 제1 메모리 디바이스(310)에서는, 통상적인 데이터 독출상태와 마찬가지로, 데이터의 출력을 예고하는 기다림 표시신호(WAITB)를 활성화한다. 그리고, 제2 메모리 디바이스(360)에서는, 제1 메모리 디바이스(310)의 기다림 표시신호(WAITB)에 응답하여, 데이터의 수신을 위한 상태로 진입된다. 이후, 제1 메모리 디바이스(310)에서 독출되는 데이터는, 제2 메모리 디바이스(360)의 입력 데이터로 작용한다.
한편, 내부이동모드에서, 제1 메모리 디바이스(310)에서 제2 메모리 디바이스(320)로 제공되는 기다림 표시신호(WAITB)는 제1 메모리 디바이스(310)의 데이터 출력시점과 제2 메모리 디바이스(320)의 데이터 입력시점을 일치시키기 위한 역할을 수행한다. 상기 기다림 표시신호(WAITB)가 "H"로 활성화된 이후, 신호 CLK에 동기되어, 제1 메모리 디바이스(310)에서의 데이터 출력과 제2 메모리 디바이스(360)에서의 데이터 입력이 수행된다.
또한, 제1 메모리 디바이스(310)의 데이터 출력이 지연되는 경우에도, 본 발명의 복합 메모리 칩에서의 내부 디바이스들간의 데이터 이동은 원할히 수행될 수 있다. 도 8은 본 발명의 복합 메모리 칩에서, 제1 메모리 디바이스(310)의 데이터 출력이 지연되는 경우의 타이밍도이다. 만약, 도 8에서와 같이, 제1 메모리 디바이 스(310)의 데이터 출력 시점이 소정시간(d1)만큼 지연되는 경우, 기다림 표시신호(WAITB)의 활성화 시점도 상기 시간(d1)만큼 지연된다. 따라서, 제2 메모리 디바이스(360)에서도, 상기 시간(d1)만큼 지연되어, 데이터를 입력하도록 구동된다. 결과적으로, 두 메모리 디바이스(310, 360)간의 데이터 출력시점과 데이터 입력시점은 동일한 시간으로 지연되어서, 데이터의 이동이 원할하게 수행된다.
그리고, 제1 메모리 디바이스(310)의 데이터 출력에 끊김이 발생되는 경우에도, 본 발명의 복합 메모리 칩에서의 내부 디바이스들간의 데이터 이동은 원할히 수행될 수 있다. 도 9는 본 발명의 복합 메모리 칩에서, 제1 메모리 디바이스(310)의 데이터 출력에 끊김이 발생되는 경우의 타이밍도이다. 두 메모리 디바이스(310, 360)의 레이턴시(latency)가 다르거나, 페이지(page) 모드에서 연속되는 어드레스가 로우 경계(row boundary)를 지나는 경우, 제1 메모리 디바이스(310)의 데이터 출력에 끊김 현상이 발생될 수 있다. 만약, 도 9에서와 같이, 제1 메모리 디바이스(310)의 데이터 출력에 소정시간(d2)만큼의 끊김이 발생되는 경우, 기다림 표시신호(WAITB)의 활성화도 상기 시간(d2)만큼 끊김이 발생된다. 따라서, 제2 메모리 디바이스(360)도, 상기 시간(d2)만큼 끊김으로, 데이터를 입력하도록 구동된다. 결과적으로, 두 메모리 디바이스(310, 360)간의 데이터의 이동이 원할하게 수행된다.
또한, 제1 메모리 디바이스(310)의 데이터 출력에 인터럽트가 발생되는 경우에도, 본 발명의 복합 메모리 칩에서의 내부 디바이스들간의 데이터 이동은 원할히 수행될 수 있다. 도 10은 본 발명의 복합 메모리 칩에서, 제1 메모리 디바이스(310)의 데이터 출력에 인터럽트가 발생되는 경우의 타이밍도이다. 도 10에서와 같이, 제1 메모리 디바이스의 데이터 출력 도중에 인터럽트(interrupt)가 발생되는 경우에, 상기 기다림 표시신호(WAITB)가 "L"로 디스에이블된다. 그러므로, 제2 메모리 디바이스(360)도 데이터가 더 이상 입력되지 않음을 인식하게 된다. 따라서, 두 메모리 디바이스(310, 360)간의 데이터의 이동이 원할하게 이루어 진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는, 하나의 메모리 디바이스에서 독출되는 데이터가 다른 하나의 메모리 디바이스로 이동되는 실시예가 도시되고, 기술되었다. 그러나, 본 발명의 기술적 사상은 하나의 메모리 디바이스에서 독출되는 데이터가 2 이상의 다른 메모리 디바이스로 제공되는 실시예에서도 실현될 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같이, 본 발명의 복합 메모리 칩은 제1 메모리 디바이스 및 제2 메모리 디바이스와 이들에 의하여 공유되는 데이터 전송 버스를 포함한다. 그리고, 제2 메모리 디바이스는 내부이동모드로 셋팅하는 모드 레지스터 세트를 포함한다. 상기와 같은 본 발명의 복합 메모리 칩 및 데이터 이동방법에 의하면, 내장되는 메모리 디바이스들간의 데이터 이동은, 상기 메모리 디바이스들에 의하여 공유되는 데이터 전송라인을 통하여 수행된다. 그러므로, 본 발명의 복합 메모리 칩 및 데이터 이동방법에 의하면, 외부시스템의 DMA를 통하여 데이터 이동을 수행하는 종래기술에 비하여, 데이터의 이동속도가 현저히 개선된다.

Claims (15)

  1. 각각이 외부시스템으로부터 제공되는 클락신호에 동기되어 독립적으로 구동될 수 있으며, 소정의 데이터 전송버스를 공유하여, 상기 외부시스템과 데이터를 송수신할 수 있는 제1 메모리 디바이스와 제2 메모리 디바이스를 포함하는 복합 메모리 칩의 데이터 이동방법에 있어서,
    상기 외부시스템이 상기 복합 메모리 칩을 내부이동모드로 제어하는 단계로서, 상기 내부이동모드는 상기 제1 메모리 디바이스를 독출가능상태로 구동하는 동안에, 상기 제2 메모리 디바이스를 기입가능상태로 구동하는 상기 내부이동모드로 제어하는 단계;
    상기 내부이동모드에서, 상기 제1 메모리 디바이스로부터 상기 제2 메모리 디바이스로 인에이블되는 기다림 표시신호를 제공하는 단계로서, 상기 기다림 표시신호는 상기 제1 메모리 디바이스에서 데이터를 독출함을 예고(豫告)하는 상기 기다림 표시신호를 제공하는 단계; 및
    상기 제2 메모리 디바이스가 상기 활성화되는 기다림 표시신호를 수신한 이후에, 상기 제2 메모리 디바이스가 상기 데이터 전송 버스를 통하여 제공되는 상기 제1 메모리 디바이스의 데이터를 수신하는 단계를 구비하며,
    상기 내부이동모드에서 상기 제1 메모리 디바이스의 데이터가
    상기 데이터 전송 버스를 통하여, 상기 제2 메모리 디바이스로 제공되되, 상기 외부시스템을 거치지 않고 직접적으로 상기 제2 메모리 디바이스로 제공되는 것 을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  2. 제1 항에 있어서, 상기 기다림 표시신호는
    상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스에 의하여 공유되어, 상기 외부시스템에 연결되는 기다림 전송라인을 통하여, 상기 제1 메모리 디바이스에서 상기 제2 메모리 디바이스로 제공되는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  3. 제1 항에 있어서, 상기 제2 메모리 디바이스의 기입가능상태로의 제어는
    상기 제1 메모리 디바이스 및 제2 메모리 디바이스에 의하여 공유되는 어드레스 버스를 통하여, 상기 외부시스템에서 제공되는 어드레스에 응답하여 수행되는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  4. 제3 항에 있어서, 상기 제2 메모리 디바이스의 기입가능상태로의 제어는
    상기 제2 메모리 디바이스에 내장되는 모드 레지스터 세트가, 상기 외부시스템에서 제공되는 어드레스에 응답하는 발생되는 모드전환신호에 의하여 수행되는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  5. 제1 항에 있어서, 상기 기다림 표시신호는
    상기 제1 메모리 디바이스로부터의 데이터 독출의 지연에 대하여, 인에이블이 지연되는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  6. 제1 항에 있어서, 상기 기다림 표시신호는
    상기 제1 메모리 디바이스에서의 데이터 독출의 인터럽트(interrupt)에 응답하여, 디스에이블되는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  7. 제1 항에 있어서, 상기 기다림 표시신호는
    상기 제1 메모리 디바이스에서의 데이터 독출의 소정 기간의 끊김에 대하여, 상기 기간 동안 디스에이블된 후에 다시 인에이블되는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  8. 제1 항에 있어서,
    상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스 중의 적어도 어느하 나는
    소정의 칩 인에이블 신호에 응답하여 인에이블되고 다시 디스에이블되기 전에는, 첫번째로 제공되는 어드레스를 래치하며, 두번째 이후의 어드레스에 대해서는 응답하지 않는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  9. 각각이 외부시스템으로부터 제공되는 클락신호에 동기되어 독립적으로 구동될 수 있으며, 소정의 데이터 전송 버스를 공유하여, 상기 외부시스템과 데이터를 송수신할 수 있는 제1 메모리 디바이스와 제2 메모리 디바이스를 포함하는 복합 메모리 칩의 데이터 이동방법에 있어서,
    상기 외부시스템이 상기 제1 메모리 디바이스를 독출가능상태로 제어하는 단계;
    상기 제1 메모리 디바이스를 독출가능상태로 제어하는 동안에, 상기 제2 메모리 디바이스를 자신에 내장되는 모드 레지스터 세트를 이용하여, 기입가능상태로 제어하는 단계; 및
    기입가능상태로 제어된 상기 제2 메모리 디바이스가 상기 데이터 전송 버스를 통하여 제공되는 상기 제1 메모리 디바이스의 데이터를 수신하는 단계를 구비하며,
    상기 제1 메모리 디바이스의 데이터가
    상기 데이터 전송 버스를 통하여, 상기 제2 메모리 디바이스로 제공되되, 상 기 외부시스템을 거치지 않고 직접적으로 상기 제2 메모리 디바이스로 제공될 수 있는 것을 특징으로 하는 복합 메모리 칩의 데이터 이동방법.
  10. 복합 메모리 칩에 있어서,
    소정의 데이터 전송 버스; 및
    각각이 외부시스템으로부터 제공되는 클락신호에 동기되어 독립적으로 구동될 수 있는 제1 메모리 디바이스와 제2 메모리 디바이스로서, 소정의 데이터 전송버스를 공유하여, 상기 외부시스템과 데이터를 송수신할 수 있는 상기 제1 메모리 디바이스와 상기 제2 메모리 디바이스를 구비하며,
    상기 제2 메모리 디바이스는
    내부이동모드로 셋팅하는 모드 레지스터 세트로서, 상기 내부이동모드는 상기 제1 메모리 디바이스가 독출가능상태로 제어되는 동안에, 상기 제2 메모리 디바이스가 기입가능상태로 제어되는 상기 모드 레지스터 세트를 포함하며,
    상기 제2 메모리 디바이스는
    상기 내부이동모드에서, 상기 데이터 전송 버스를 통하여, 상기 외부시스템을 거치지 않고 직접적으로 상기 제1 메모리 디바이스의 데이터를 수신하는 것을 특징으로 하는 복합 메모리 칩.
  11. 제10 항에 있어서,
    상기 복합 메모리 칩은
    상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스에 의하여 공유되어, 상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스 각각이 상기 외부시스템에 기다림 표시신호를 제공할 수 있는 기다림 전송라인을 더 구비하며,
    상기 제2 메모리 디바이스는
    상기 내부이동모드에서, 상기 제1 메모리 디바이스의 기다림 표시신호를 수신하는 것을 특징으로 하는 복합 메모리 칩.
  12. 제11 항에 있어서, 상기 제2 메모리 디바이스는
    상기 제1 메모리 디바이스로부터 제공되는 기다림 표시신호에 응답하여, 상기 제1 메모리 디바이스로부터 독출되는 데이터를 수신할 수 있도록 구동되는 것을 특징으로 하는 복합 메모리 칩.
  13. 제11 항에 있어서,
    상기 제1 메모리 디바이스에서 상기 제2 메모리 디바이스로의 상기 기다림 표시신호로의 제공은
    상기 제1 메모리 디바이스, 상기 제2 메모리 디바이스 및 상기 외부시스템에 의하여 공유되는 기다림 전송라인에 의하여 수행되는 것을 특징으로 하는 복합 메모리 칩.
  14. 제10 항에 있어서,
    상기 제1 메모리 디바이스 및 상기 제2 메모리 디바이스 중의 적어도 어느하나는
    소정의 칩 인에이블 신호에 응답하여 인에이블되고 다시 디스에이블되기 전에는, 첫번째로 제공되는 어드레스를 래치하며, 두번째 이후의 어드레스에 대해서는 응답하지 않도록 하는 것을 어드레스 래치회로를 구비하는 것을 특징으로 하는 복합 메모리 칩.
  15. 제10 항에 있어서,
    상기 제1 메모리 디바이스는 플래쉬 메모리(flash memory)이며,
    상기 제2 메모리 디바이스는 에스램(SRAM)인 것을 특징으로 하는 복합 메모리 칩.
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