JP2859178B2 - プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ - Google Patents
プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリInfo
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Description
タ転送方式、及びプロセッサ間のデータ転送用バッファ
メモリに関する。
いたプロセッサ間のデータ転送方式としては、従来、図
7に示すような方式が知られている(特開昭64−95
63号公報)。以下その内容を説明する。
非同期であり、両プロセッサ間のインタフェースとし
て、デュアルポートメモリDPM3と、DPM3へのア
クセスを制御するDPMアクセスコントローラ4と、D
PMアクセスコントローラにより制御されるバスインタ
フェース2組5,6とから構成される情報転送ブロック
と、この情報転送ブロックの状態を管理する2つのレジ
スタ群7,8とを備える。2つのレジスタ群7,8はそ
れぞれ書込み終了フラグビットレジスタ71,81、エ
コービットレジスタ72,82及びコントロールビット
レジスタ73,83から構成される。前記レジスタ群の
内容を仮に定義すると、書込み終了フラグビットは
“1”を書込み終了とし、エコービットは書込み終了フ
ラグビットの帰還ビットであるので、“1”を読出しさ
れていない状態とする。
2へ大量のデータを送る時、第1のプロセッサ1はレジ
スタ群の内容を読み取り、エコービットが“0”になっ
ていることを確認してDPM3をアクセスする。DPM
3のアクセス方法は上記と同様にデータバスに転送情報
を、アドレスバスb1 に予め決められたアドレスデータ
を、かつコントロール信号線d1 に書込み信号を送出す
る。
スが無いとすると、DPMアクセスコントローラ4から
インタフェースゲート信号c1 とアクセス許可信号e1
が送出され、バスインタフェース5が開きかつDPM3
に転送情報が書き込まれる。以後、上記方法にて次々と
アドレスデータを更新しながら転送情報がDPMに書き
込まれる。
込みが終了すると、第2のプロセッサ2へ割込信号f1
を送出すると同時に、レジスタの書込み終了フラグビッ
トを“1”にする。第2のプロセッサ2は割込信号f1
又はレジスタの書込み終了フラグビットを見てDPM3
から転送情報の読出しを行うために、アドレスバスb2
に予め決められたアドレスデータを、かつコントロール
信号線d2 に読出し信号を送出する。
スが無いとすると、DPMアクセスコントローラ4から
インタフェースゲート信号c2 及びアクセス許可信号e
2 が送出され、バスインタフェース6が開きかつバスの
方向が読出し方向に向き、DPM3の転送情報が第2の
プロセッサ2に読み取られる。第2のプロセッサ2は全
情報を読み取った後にレジスタの書込み終了フラグビッ
トをリセット信号によりリセットする。上記動作シーケ
ンスにより一連の転送が終了する。レジスタ群中のコン
トロールビットはDPM3を介さずに直接相手プロセッ
サからの制御信号又は相手プロセッサへの制御信号とし
てのインタフェースに利用される。
1の問題点は、プロセッサがデータ転送に費やすオーバ
ーヘッドが大きいことである。その理由は、送信側プロ
セッサは、送信した転送データが他方プロセッサに引き
取られるまで次の転送データを送信することができな
い。このため、前の転送データが掃けていない時に次の
転送データを送信しようとした場合は、前の転送データ
が掃けるまで待たねばならないためである。
レジスタ群が外付け回路として必要であり、使用部品数
が増えてしまうことである。その理由は、DPMが単に
転送データの受け渡し場所としてしか使われておらず、
ハンドシェイクの機能を持たないためである。
イク用のレジスタ群を排除し回路、装置構成の簡素化を
図ること及び送信側のプロセッサがデータ転送に費やす
オーバーヘッドを減少させデータ転送効率の向上を図る
ことにある。
高速化を図ること及びデバッグの容易化を図ることにあ
る。
め、本発明のプロセッサ間データ転送方式は、メモリを
介して互いにデータの転送を行う2つのプロセッサと、
プロセッサの一方の要求で他方のプロセッサに割込を発
生する割込発生回路とを有するプロセッサ間データ転送
方式において、メモリは各プロセッサのそれぞれに併設
するメモリからなり、各メモリ内に複数のデータの書込
及び読出が可能な第1及び第2のリングバッファを構成
し、各プロセッサは自己に併設するメモリの第1のリン
グバッファを介してデータの転送を受け、メモリの第2
のリングバッファは他方のメモリの第1のリングバッフ
ァの内容を保持することを特徴とする。
式は、リングバッファは、転送データを記憶する複数の
データエリアと、データエリア毎にデータの読み出しの
正常・異常・引取り未のデータ引取情報を表すフラグと
を有することを特徴とする。
て、データ転送用メモリに複数のデータを記憶するデー
タエリアと、データエリアの書込及び読出を管理する先
頭データエリア位置及び末尾データエリア位置を記憶す
る管理エリアと、転送データエリア毎にデータの読み出
しの正常・異常・引取り未のデータ引取情報を表すフラ
グとを有するリングバッファを構成したことを特徴とす
る。
バッファとして用いることにより、転送データの管理が
DPMだけで行えるようになり、外付け回路としてあっ
たハンドシェイクのためのレジスタ群が不要となり、使
用部品数が減る。
能となるので、送信側プロセッサは待たされることがな
くなり、データ転送に費やすオーバーヘッドが減少す
る。更に、2つのメモリを各プロセッサに併設すること
によりデータ転送速度の高速化が図れ、また、データ引
取情報を表すフラグの使用によるデバッグの容易化が図
れる。
て図面を参照して詳細に説明する。
は、非同期動作のプロセッサ1およびプロセッサ2と、
両プロセッサ間のインタフェースとして同時にデータの
書込及び読出が可能なデュアルポートメモリ(DPM)
3と、一方のプロセッサの要求で他方のプロセッサに割
込を発生する割込発生回路4,5とで構成される。
1,2がデュアルポートメモリ(DPM)に対し、アド
レスバス信号11,12で指定した位置で転送データの
書込及び読出を行い、データバス信号12,22を互い
に送受する動作により行われる。また、割込発生回路
4,5は、プロセッサ1,2がデュアルポートメモリ
(DPM)にデータを書き込んだ後に送出する割込発生
要求信号14,24により起動し、それぞれ相手のプロ
セッサ2,1に対し割込信号15,25を送出しデータ
の引き取りを促す動作を行う。
ルポートメモリ(DPM)において構成する送受双方向
のリングバッファのうち片方向のみの概念図を示してい
る。
o.1からNo.nのデータエリアを有し、データエリ
ア番号順にリング状にデータを書き込む(上書きする)
ことができる。一方、書き込まれたデータは同じ順に読
出しを行うことができる。データ書込みの先頭データエ
リア番号とデータ読出しの末尾データエリア番号の間の
データエリアに未読出データが存在し、データ書込みの
先頭データエリア番号とデータ読出しの末尾データエリ
ア番号が等しい場合はバッファには転送データが存在し
ない。
ように行われる。
尾データエリア番号及び先頭データエリア番号をみて、
リングバッファの空きデータエリアに、自己の他の処理
との関係から可能な範囲で転送データを連続的にリング
バッファに書き込み、バッファ先頭番号をインクリメン
トする。受信側プロセッサはバッファ先頭番号とバッフ
ァ末尾番号とを比較し、不一致であればバッファ内に転
送データが存在するものと判断し、バッファ末尾番号の
指すデータエリアから転送データを引き取り、バッファ
末尾番号をインクリメントする。受信側プロセッサは、
これをバッファ末尾番号がバッファ先頭番号に追いつく
まで繰り返す。
ロセッサがDPM上に転送データを設定し終わったとき
に、受信側プロセッサに割込を発生させ、転送データの
引き取りを促し、応答時間を短くするため、また、受信
側プロセッサが周期的にDPM上の転送データの有無を
チェックしなければならないオーバーヘッドを無くすた
めのものである。
ングバッファを具体的にデュアルポートメモリ(DP
M)3に実現する例である。
グバッファを構成するため、データの転送方向別に1個
の管理エリアとn個のデータエリアからなるリングバッ
ファの記憶領域を確保する。管理エリアは、転送データ
の記憶位置を特定する先頭データエリア番号と、末尾デ
ータエリア番号を記憶する領域であり、データエリア
は、転送データに加え後述のデバッグ等に使用する引き
取り情報のフラグを記憶する領域である。
セッサ2方向のリングバッファについて説明すると、先
頭データエリア番号は、データの書込み時に最後に書き
込んだデータエリアを示すもので、プロセッサ1のみが
書込み(書込データエリア数に応じた数のインクリメン
ト)を行う。一方、プロセッサ2は、データの読出し時
に読出データがどのデータエリアにあるかを判断するた
めに先頭データエリア番号の読出しのみを行う。末尾デ
ータエリア番号は、データの読出し時に次に読み出すデ
ータエリアを示すためにプロセッサ2のみが書込み(読
出データエリア数に応じた数のインクリメント)を行
う。プロセッサ1は、データの書込み時に書込みのため
の空きデータエリアの有無及び転送可能なデータ量を判
断するために読出しのみを行う。
の開発時、及び本発明の装置製造時等の前述のデバッグ
等に使用する引き取りフラグについて説明する。
ラグが示されている。付与するフラグ状態は、受信側が
データを読み取っていない状態を示す「引き取り末」、
受信側の読取りで正常と判断された状態を示す「正
常」、及び同様に受信側の読取り時に不正と判断された
状態を示す「異常」等の何れかをとる。送信側及び受信
側プロセッサ1,2による前記フラグの操作は、まず送
信側プロセッサが転送データの設定と同時に本フラグを
“引き取り未”状態に設定する。受信側プロセッサで
は、引き取った転送データが正常であった場合には本フ
ラグを“正常”状態に設定し、異常であった場合には
“異常”状態に設定する。このようにすることで、デュ
アルポートメモリ(DPM)3には送受信が行われた転
送データの履歴が上書きされるまで残るので、データ送
信系としては、データが引き取られたのか否か、データ
の引き取りが成功したのか失敗したのかが送信データ毎
に判る。
内容をダンプして引き取りフラグの状態を分析すること
で転送データ毎の転送可否を把握することができ、本発
明のプロセッサ間データ転送方式及びプロセッサ間デー
タ転送用バッファメモリを使用したシステム等を開発す
る場合の開発段階でのデバッグを容易にする機能を有し
ている。また、本発明装置の製造時及びその使用時の検
査、試験にも利用することができる。
図5及び図6を参照して説明する。
にリングバッファを構成するメモリを送信側及び受信側
の装置内にそれぞれ設けた構成を採用しており、各系の
装置はプロセッサ(CPU)、RAMメモリ又はDPM
等の通信用メモリ及びバス調停回路から構成される。本
実施の形態において各プロセッサ1,2の近傍にそれぞ
れ設けたメモリ31,32はいずれも第1の実施の形態
と同様に2つのリングバッファとして使用される。
る書込みがどちらの系のメモリに対して行われるかを示
している。自系のプロセッサが転送データをメモリのリ
ングバッファに書き込むときは自系だけでなく他系のリ
ングバッファにも同じアドレスに同じデータを書き込
む。また、自系のプロセッサがメモリを読み出すとき
は、自系のメモリのリングバッファから読み出す。
下のように行われる。
データを転送する場合は、転送データをプロセッサ2側
のメモリ32の1つのリングバッファに書き込むととも
に、自己のメモリ31の1つのリングバッファにも書き
込み、両方のリングバッファの先頭データエリア番号を
インクリメントする。プロセッサ2はプロセッサ1から
の前述の書込みを知らせる割込信号を受けてメモリ32
の前記1つのリングバッファのデータを読み出すととも
に、両方の前記リングバッファの末尾データエリア番号
をインクリメントする。
31の前記リングバッファは他系のメモリ32の前記リ
ングバッファの内容を(フラグを含めて)そのまま有し
ておりダミーとして利用し、プロセッサ1は次のデータ
の書込み時に自系のメモリ31の前記リングバッファの
管理エリア(先頭データエリア番号及び末尾データエリ
ア番号)を読むことにより次の転送時に使用可能なメモ
リ32のデータエリアが判る。プロセッサ2からプロセ
ッサ1にデータを転送する場合は、各メモリの他のリン
グバッファにより前述と同様の動作が行われる。なお、
バス調停回路33,34は、通信メモリに関して自系と
他系のアクセスが競合しないようにするためのものであ
る。
の通信用のメモリに記録されているため、プロセッサか
ら転送データのより直接的なアクセスが可能となり、高
速通信を行うことができる。また、他系の転送用のリン
グバッファの状態を自系のリングバッファから読み取れ
るからこの点でも一層の高速化が図れる。更に、このメ
モリシステムによれば4つのリングバッファの内容を前
記デバッグ等に利用でき効果的な比較、分析等を可能と
する。
されることがなくなるということである。これにより、
データ転送に費やすオーバーヘッドを減少させることが
できるようになる。その理由は、DPMをバッファとし
て用いることにより、DPM上に複数の転送データを蓄
えることが可能となり、転送データがDPM上から掃け
るまでデータ転送を待ち合わせるということが不要にな
るからである。
ンドシェイクのためのレジスタ群が不要となるというこ
とである。これにより、使用部品数を減らすことができ
る。その理由は、DPMをバッファとして用いることに
より、転送データの管理がDPMだけで行えるようにな
るからである。
る。
る。
訳である。
る。
出の関係図である。
Claims (3)
- 【請求項1】メモリを介して互いにデータの転送を行う
2つのプロセッサと、前記プロセッサの一方の要求で他
方のプロセッサに割込を発生する割込発生回路とを有す
るプロセッサ間データ転送方式において、前記メモリは
各プロセッサのそれぞれに併設するメモリからなり、各
メモリ内に複数のデータの書込及び読出が可能な第1及
び第2のリングバッファを構成し、各プロセッサは自己
に併設する前記メモリの第1のリングバッファを介して
データの転送を受け、前記メモリの第2のリングバッフ
ァは他方のメモリの第1のリングバッファの内容を保持
することを特徴とするプロセッサ間のデータ転送方式。 - 【請求項2】前記リングバッファは、転送データを記憶
する複数のデータエリアと、データエリア毎にデータの
読み出しの正常・異常・引取り未のデータ引取情報を表
すフラグとを有することを特徴とする請求項1記載のプ
ロセッサ間のデータ転送方式。 - 【請求項3】データ転送用メモリに複数のデータを記憶
するデータエリアと、前記データエリアの書込及び読出
を管理する先頭データエリア位置及び末尾データエリア
位置を記憶する管理エリアと、転送データエリア毎にデ
ータの読み出しの正常・異常・引取り未のデータ引取情
報を表すフラグとを有するリングバッファを構成したこ
とを特徴とするプロセッサ間のデータ転送用リングバッ
ファメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23408595A JP2859178B2 (ja) | 1995-09-12 | 1995-09-12 | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23408595A JP2859178B2 (ja) | 1995-09-12 | 1995-09-12 | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ |
Publications (2)
Publication Number | Publication Date |
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JPH0981533A JPH0981533A (ja) | 1997-03-28 |
JP2859178B2 true JP2859178B2 (ja) | 1999-02-17 |
Family
ID=16965384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23408595A Expired - Lifetime JP2859178B2 (ja) | 1995-09-12 | 1995-09-12 | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2859178B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100469430B1 (ko) * | 2002-07-22 | 2005-02-02 | 엘지전자 주식회사 | 화상통신용 단말기의 영상/음성 데이터 처리 회로 |
KR100609623B1 (ko) | 2005-02-16 | 2006-08-08 | 삼성전자주식회사 | 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법 |
US7890736B2 (en) * | 2005-11-08 | 2011-02-15 | St-Ericsson Sa | Control device with flag registers for synchronization of communications between cores |
US7945745B2 (en) * | 2007-09-17 | 2011-05-17 | General Electric Company | Methods and systems for exchanging data |
JP5307755B2 (ja) * | 2010-03-31 | 2013-10-02 | 三菱電機株式会社 | サイクリック通信同期方式 |
-
1995
- 1995-09-12 JP JP23408595A patent/JP2859178B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0981533A (ja) | 1997-03-28 |
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