JPH0981533A - プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ - Google Patents
プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリInfo
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- JPH0981533A JPH0981533A JP23408595A JP23408595A JPH0981533A JP H0981533 A JPH0981533 A JP H0981533A JP 23408595 A JP23408595 A JP 23408595A JP 23408595 A JP23408595 A JP 23408595A JP H0981533 A JPH0981533 A JP H0981533A
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Abstract
(57)【要約】 （修正有）
【課題】 ハンドシェイクのためのレジスタ群を省略
し、使用部品数を減らす。またデータ転送に費やすオー
バーヘッドを減少させる。 【解決手段】 同時にデータの書き込み，読み出しが可
能なデュアルポートメモリ等を介してデータの転送を行
う。前記メモリは、複数の転送データを蓄え、管理する
ために、双方向のリングバッファとして使用する。送信
側プロセッサは、転送データを連続してバッファに積む
ことができ、送信待のオーバーヘッドがなくなる。バッ
ファ中に転送データ毎にフラグを設け、引き取り未／
済、データ正常／異常等の状態を表示すれば、転送デー
タ毎の転送可否が判り、装置開発段階でのデバッグが容
易となる。
し、使用部品数を減らす。またデータ転送に費やすオー
バーヘッドを減少させる。 【解決手段】 同時にデータの書き込み，読み出しが可
能なデュアルポートメモリ等を介してデータの転送を行
う。前記メモリは、複数の転送データを蓄え、管理する
ために、双方向のリングバッファとして使用する。送信
側プロセッサは、転送データを連続してバッファに積む
ことができ、送信待のオーバーヘッドがなくなる。バッ
ファ中に転送データ毎にフラグを設け、引き取り未／
済、データ正常／異常等の状態を表示すれば、転送デー
タ毎の転送可否が判り、装置開発段階でのデバッグが容
易となる。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサ間デー
タ転送方式、及びプロセッサ間のデータ転送用バッファ
メモリに関する。
タ転送方式、及びプロセッサ間のデータ転送用バッファ
メモリに関する。
【０００２】
【従来の技術】デュアルポートメモリ（ＤＰＭ）等を用
いたプロセッサ間のデータ転送方式としては、従来、図
７に示すような方式が知られている（特開昭６４−９５
６３号公報）。以下その内容を説明する。
いたプロセッサ間のデータ転送方式としては、従来、図
７に示すような方式が知られている（特開昭６４−９５
６３号公報）。以下その内容を説明する。
【０００３】第１のプロセッサ及び第２のプロセッサは
非同期であり、両プロセッサ間のインタフェースとし
て、デュアルポートメモリＤＰＭ３と、ＤＰＭ３へのア
クセスを制御するＤＰＭアクセスコントローラ４と、Ｄ
ＰＭアクセスコントローラにより制御されるバスインタ
フェース２組５，６とから構成される情報転送ブロック
と、この情報転送ブロックの状態を管理する２つのレジ
スタ群７，８とを備える。２つのレジスタ群７，８はそ
れぞれ書込み終了フラグビットレジスタ７１，８１、エ
コービットレジスタ７２，８２及びコントロールビット
レジスタ７３，８３から構成される。前記レジスタ群の
内容を仮に定義すると、書込み終了フラグビットは
“１”を書込み終了とし、エコービットは書込み終了フ
ラグビットの帰還ビットであるので、“１”を読出しさ
れていない状態とする。
非同期であり、両プロセッサ間のインタフェースとし
て、デュアルポートメモリＤＰＭ３と、ＤＰＭ３へのア
クセスを制御するＤＰＭアクセスコントローラ４と、Ｄ
ＰＭアクセスコントローラにより制御されるバスインタ
フェース２組５，６とから構成される情報転送ブロック
と、この情報転送ブロックの状態を管理する２つのレジ
スタ群７，８とを備える。２つのレジスタ群７，８はそ
れぞれ書込み終了フラグビットレジスタ７１，８１、エ
コービットレジスタ７２，８２及びコントロールビット
レジスタ７３，８３から構成される。前記レジスタ群の
内容を仮に定義すると、書込み終了フラグビットは
“１”を書込み終了とし、エコービットは書込み終了フ
ラグビットの帰還ビットであるので、“１”を読出しさ
れていない状態とする。
【０００４】第１のプロセッサ１から第２のプロセッサ
２へ大量のデータを送る時、第１のプロセッサ１はレジ
スタ群の内容を読み取り、エコービットが“０”になっ
ていることを確認してＤＰＭ３をアクセスする。ＤＰＭ
３のアクセス方法は上記と同様にデータバスに転送情報
を、アドレスバスｂ1 に予め決められたアドレスデータ
を、かつコントロール信号線ｄ1 に書込み信号を送出す
る。
２へ大量のデータを送る時、第１のプロセッサ１はレジ
スタ群の内容を読み取り、エコービットが“０”になっ
ていることを確認してＤＰＭ３をアクセスする。ＤＰＭ
３のアクセス方法は上記と同様にデータバスに転送情報
を、アドレスバスｂ1 に予め決められたアドレスデータ
を、かつコントロール信号線ｄ1 に書込み信号を送出す
る。
【０００５】この時、第２のプロセッサ２からのアクセ
スが無いとすると、ＤＰＭアクセスコントローラ４から
インタフェースゲート信号ｃ1 とアクセス許可信号ｅ1
が送出され、バスインタフェース５が開きかつＤＰＭ３
に転送情報が書き込まれる。以後、上記方法にて次々と
アドレスデータを更新しながら転送情報がＤＰＭに書き
込まれる。
スが無いとすると、ＤＰＭアクセスコントローラ４から
インタフェースゲート信号ｃ1 とアクセス許可信号ｅ1
が送出され、バスインタフェース５が開きかつＤＰＭ３
に転送情報が書き込まれる。以後、上記方法にて次々と
アドレスデータを更新しながら転送情報がＤＰＭに書き
込まれる。
【０００６】次に、第１のプロセッサ１は転送情報の書
込みが終了すると、第２のプロセッサ２へ割込信号ｆ1
を送出すると同時に、レジスタの書込み終了フラグビッ
トを“１”にする。第２のプロセッサ２は割込信号ｆ1
又はレジスタの書込み終了フラグビットを見てＤＰＭ３
から転送情報の読出しを行うために、アドレスバスｂ2
に予め決められたアドレスデータを、かつコントロール
信号線ｄ2 に読出し信号を送出する。
込みが終了すると、第２のプロセッサ２へ割込信号ｆ1
を送出すると同時に、レジスタの書込み終了フラグビッ
トを“１”にする。第２のプロセッサ２は割込信号ｆ1
又はレジスタの書込み終了フラグビットを見てＤＰＭ３
から転送情報の読出しを行うために、アドレスバスｂ2
に予め決められたアドレスデータを、かつコントロール
信号線ｄ2 に読出し信号を送出する。
【０００７】この時、第１のプロセッサ１からのアクセ
スが無いとすると、ＤＰＭアクセスコントローラ４から
インタフェースゲート信号ｃ2 及びアクセス許可信号ｅ
2 が送出され、バスインタフェース６が開きかつバスの
方向が読出し方向に向き、ＤＰＭ３の転送情報が第２の
プロセッサ２に読み取られる。第２のプロセッサ２は全
情報を読み取った後にレジスタの書込み終了フラグビッ
トをリセット信号によりリセットする。上記動作シーケ
ンスにより一連の転送が終了する。レジスタ群中のコン
トロールビットはＤＰＭ３を介さずに直接相手プロセッ
サからの制御信号又は相手プロセッサへの制御信号とし
てのインタフェースに利用される。
スが無いとすると、ＤＰＭアクセスコントローラ４から
インタフェースゲート信号ｃ2 及びアクセス許可信号ｅ
2 が送出され、バスインタフェース６が開きかつバスの
方向が読出し方向に向き、ＤＰＭ３の転送情報が第２の
プロセッサ２に読み取られる。第２のプロセッサ２は全
情報を読み取った後にレジスタの書込み終了フラグビッ
トをリセット信号によりリセットする。上記動作シーケ
ンスにより一連の転送が終了する。レジスタ群中のコン
トロールビットはＤＰＭ３を介さずに直接相手プロセッ
サからの制御信号又は相手プロセッサへの制御信号とし
てのインタフェースに利用される。
【０００８】
【発明が解決しようとする課題】従来の技術における第
１の問題点は、プロセッサがデータ転送に費やすオーバ
ーヘッドが大きいことである。その理由は、送信側プロ
セッサは、送信した転送データが他方プロセッサに引き
取られるまで次の転送データを送信することができな
い。このため、前の転送データが掃けていない時に次の
転送データを送信しようとした場合は、前の転送データ
が掃けるまで待たねばならないためである。
１の問題点は、プロセッサがデータ転送に費やすオーバ
ーヘッドが大きいことである。その理由は、送信側プロ
セッサは、送信した転送データが他方プロセッサに引き
取られるまで次の転送データを送信することができな
い。このため、前の転送データが掃けていない時に次の
転送データを送信しようとした場合は、前の転送データ
が掃けるまで待たねばならないためである。
【０００９】第２の問題点は、ハンドシェイクのための
レジスタ群が外付け回路として必要であり、使用部品数
が増えてしまうことである。その理由は、ＤＰＭが単に
転送データの受け渡し場所としてしか使われておらず、
ハンドシェイクの機能を持たないためである。
レジスタ群が外付け回路として必要であり、使用部品数
が増えてしまうことである。その理由は、ＤＰＭが単に
転送データの受け渡し場所としてしか使われておらず、
ハンドシェイクの機能を持たないためである。
【００１０】本発明の目的は、外付け回路のハンドシェ
イク用のレジスタ群を排除し回路、装置構成の簡素化を
図ること及び送信側のプロセッサがデータ転送に費やす
オーバーヘッドを減少させデータ転送効率の向上を図る
ことにある。
イク用のレジスタ群を排除し回路、装置構成の簡素化を
図ること及び送信側のプロセッサがデータ転送に費やす
オーバーヘッドを減少させデータ転送効率の向上を図る
ことにある。
【００１１】本発明のその他の目的は、データの転送の
高速化を図ること及びデバッグの容易化を図ることにあ
る。
高速化を図ること及びデバッグの容易化を図ることにあ
る。
【００１２】
【課題を解決するための手段】上述の課題を解決するた
め、本発明のプロセッサ間データ転送方式は、同時にデ
ータの書込及び読出が可能なメモリを介して互いにデー
タの転送を行う２つのプロセッサと、前記プロセッサの
一方のプロセッサの要求で他方のプロセッサに割込を発
生する割込発生回路とを有するプロセッサ間データ転送
方式において、前記メモリ内に複数のデータの書込及び
読出が可能な送受双方向の第１及び第２のリングバッフ
ァを構成する。
め、本発明のプロセッサ間データ転送方式は、同時にデ
ータの書込及び読出が可能なメモリを介して互いにデー
タの転送を行う２つのプロセッサと、前記プロセッサの
一方のプロセッサの要求で他方のプロセッサに割込を発
生する割込発生回路とを有するプロセッサ間データ転送
方式において、前記メモリ内に複数のデータの書込及び
読出が可能な送受双方向の第１及び第２のリングバッフ
ァを構成する。
【００１３】また、本発明のプロセッサ間データ転送方
式は、使用するメモリとして各プロセッサのそれぞれに
併設するメモリからなり、各メモリ内に複数のデータの
書込及び読出が可能な第１及び第２のリングバッファを
構成し、各プロセッサは自己に併設する前記メモリの第
１のリングバッファを介してデータの転送を受け、前記
メモリの第２のリングバッファは他方のメモリの第１の
リングバッファの内容を保持するように構成する。
式は、使用するメモリとして各プロセッサのそれぞれに
併設するメモリからなり、各メモリ内に複数のデータの
書込及び読出が可能な第１及び第２のリングバッファを
構成し、各プロセッサは自己に併設する前記メモリの第
１のリングバッファを介してデータの転送を受け、前記
メモリの第２のリングバッファは他方のメモリの第１の
リングバッファの内容を保持するように構成する。
【００１４】そして、リングバッファの具体的手段とし
て、複数のデータを記憶するデータエリアと、前記デー
タエリアには、各データエリアに対応するデータの読出
し時のデータ引取情報を表すフラグとを有する。更に、
前記データエリアの書込及び読出を管理するデータ先頭
位置（番号）及びデータ末尾位置（番号）を記憶する管
理エリアを有する。
て、複数のデータを記憶するデータエリアと、前記デー
タエリアには、各データエリアに対応するデータの読出
し時のデータ引取情報を表すフラグとを有する。更に、
前記データエリアの書込及び読出を管理するデータ先頭
位置（番号）及びデータ末尾位置（番号）を記憶する管
理エリアを有する。
【００１５】また、本発明のデータ転送用リングバッフ
ァメモリは、データ転送用メモリに複数のデータを記憶
するデータエリアと、前記データエリアの書込及び読出
を管理する先頭データエリア位置（番号）及び末尾デー
タエリア位置（番号）を記憶する管理エリアと、転送デ
ータエリア毎にデータの読出しの正常・異常等のデータ
引取情報を表すフラグとを有するリングバッファを構成
する。
ァメモリは、データ転送用メモリに複数のデータを記憶
するデータエリアと、前記データエリアの書込及び読出
を管理する先頭データエリア位置（番号）及び末尾デー
タエリア位置（番号）を記憶する管理エリアと、転送デ
ータエリア毎にデータの読出しの正常・異常等のデータ
引取情報を表すフラグとを有するリングバッファを構成
する。
【００１６】デュアルポートメモリ（ＤＰＭ）をリング
バッファとして用いることにより、転送データの管理が
ＤＰＭだけで行えるようになり、外付け回路としてあっ
たハンドシェイクのためのレジスタ群が不要となり、使
用部品数が減る。
バッファとして用いることにより、転送データの管理が
ＤＰＭだけで行えるようになり、外付け回路としてあっ
たハンドシェイクのためのレジスタ群が不要となり、使
用部品数が減る。
【００１７】また、複数の転送データを蓄えることが可
能となるので、送信側プロセッサは待たされることがな
くなり、データ転送に費やすオーバーヘッドが減少す
る。更に、２つのメモリを各プロセッサに併設すること
によりデータ転送速度の高速化が図れ、また、データ引
取情報を表すフラグの使用によるデバッグの容易化が図
れる。
能となるので、送信側プロセッサは待たされることがな
くなり、データ転送に費やすオーバーヘッドが減少す
る。更に、２つのメモリを各プロセッサに併設すること
によりデータ転送速度の高速化が図れ、また、データ引
取情報を表すフラグの使用によるデバッグの容易化が図
れる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】図１を参照すると、本発明の実施の形態
は、非同期動作のプロセッサ１およびプロセッサ２と、
両プロセッサ間のインタフェースとして同時にデータの
書込及び読出が可能なデュアルポートメモリ（ＤＰＭ）
３と、一方のプロセッサの要求で他方のプロセッサに割
込を発生する割込発生回路４，５とで構成される。
は、非同期動作のプロセッサ１およびプロセッサ２と、
両プロセッサ間のインタフェースとして同時にデータの
書込及び読出が可能なデュアルポートメモリ（ＤＰＭ）
３と、一方のプロセッサの要求で他方のプロセッサに割
込を発生する割込発生回路４，５とで構成される。
【００２０】図１におけるデータの転送は、プロセッサ
１，２がデュアルポートメモリ（ＤＰＭ）に対し、アド
レスバス信号１１，１２で指定した位置で転送データの
書込及び読出を行い、データバス信号１２，２２を互い
に送受する動作により行われる。また、割込発生回路
４，５は、プロセッサ１，２がデュアルポートメモリ
（ＤＰＭ）にデータを書き込んだ後に送出する割込発生
要求信号１４，２４により起動し、それぞれ相手のプロ
セッサ２，１に対し割込信号１５，２５を送出しデータ
の引き取りを促す動作を行う。
１，２がデュアルポートメモリ（ＤＰＭ）に対し、アド
レスバス信号１１，１２で指定した位置で転送データの
書込及び読出を行い、データバス信号１２，２２を互い
に送受する動作により行われる。また、割込発生回路
４，５は、プロセッサ１，２がデュアルポートメモリ
（ＤＰＭ）にデータを書き込んだ後に送出する割込発生
要求信号１４，２４により起動し、それぞれ相手のプロ
セッサ２，１に対し割込信号１５，２５を送出しデータ
の引き取りを促す動作を行う。
【００２１】次に、図２を参照すると、本発明のデュア
ルポートメモリ（ＤＰＭ）において構成する送受双方向
のリングバッファのうち片方向のみの概念図を示してい
る。
ルポートメモリ（ＤＰＭ）において構成する送受双方向
のリングバッファのうち片方向のみの概念図を示してい
る。
【００２２】リングバッファはデータの書込みを行うＮ
ｏ．１からＮｏ．ｎのデータエリアを有し、データエリ
ア番号順にリング状にデータを書き込む（上書きする）
ことができる。一方、書き込まれたデータは同じ順に読
出しを行うことができる。データ書込みの先頭データエ
リア番号とデータ読出しの末尾データエリア番号の間の
データエリアに未読出データが存在し、データ書込みの
先頭データエリア番号とデータ読出しの末尾データエリ
ア番号が等しい場合はバッファには転送データが存在し
ない。
ｏ．１からＮｏ．ｎのデータエリアを有し、データエリ
ア番号順にリング状にデータを書き込む（上書きする）
ことができる。一方、書き込まれたデータは同じ順に読
出しを行うことができる。データ書込みの先頭データエ
リア番号とデータ読出しの末尾データエリア番号の間の
データエリアに未読出データが存在し、データ書込みの
先頭データエリア番号とデータ読出しの末尾データエリ
ア番号が等しい場合はバッファには転送データが存在し
ない。
【００２３】両プロセッサの送受動作については以下の
ように行われる。
ように行われる。
【００２４】送信側プロセッサは、データの転送時に末
尾データエリア番号及び先頭データエリア番号をみて、
リングバッファの空きデータエリアに、自己の他の処理
との関係から可能な範囲で転送データを連続的にリング
バッファに書き込み、バッファ先頭番号をインクリメン
トする。受信側プロセッサはバッファ先頭番号とバッフ
ァ末尾番号とを比較し、不一致であればバッファ内に転
送データが存在するものと判断し、バッファ末尾番号の
指すデータエリアから転送データを引き取り、バッファ
末尾番号をインクリメントする。受信側プロセッサは、
これをバッファ末尾番号がバッファ先頭番号に追いつく
まで繰り返す。
尾データエリア番号及び先頭データエリア番号をみて、
リングバッファの空きデータエリアに、自己の他の処理
との関係から可能な範囲で転送データを連続的にリング
バッファに書き込み、バッファ先頭番号をインクリメン
トする。受信側プロセッサはバッファ先頭番号とバッフ
ァ末尾番号とを比較し、不一致であればバッファ内に転
送データが存在するものと判断し、バッファ末尾番号の
指すデータエリアから転送データを引き取り、バッファ
末尾番号をインクリメントする。受信側プロセッサは、
これをバッファ末尾番号がバッファ先頭番号に追いつく
まで繰り返す。
【００２５】図１中の割込発生回路４，５は、送信側プ
ロセッサがＤＰＭ上に転送データを設定し終わったとき
に、受信側プロセッサに割込を発生させ、転送データの
引き取りを促し、応答時間を短くするため、また、受信
側プロセッサが周期的にＤＰＭ上の転送データの有無を
チェックしなければならないオーバーヘッドを無くすた
めのものである。
ロセッサがＤＰＭ上に転送データを設定し終わったとき
に、受信側プロセッサに割込を発生させ、転送データの
引き取りを促し、応答時間を短くするため、また、受信
側プロセッサが周期的にＤＰＭ上の転送データの有無を
チェックしなければならないオーバーヘッドを無くすた
めのものである。
【００２６】図３は、上述のような動作を行う図２のリ
ングバッファを具体的にデュアルポートメモリ（ＤＰ
Ｍ）３に実現する例である。
ングバッファを具体的にデュアルポートメモリ（ＤＰ
Ｍ）３に実現する例である。
【００２７】プロセッサ１及び２に対する双方向のリン
グバッファを構成するため、データの転送方向別に１個
の管理エリアとｎ個のデータエリアからなるリングバッ
ファの記憶領域を確保する。管理エリアは、転送データ
の記憶位置を特定する先頭データエリア番号と、末尾デ
ータエリア番号を記憶する領域であり、データエリア
は、転送データに加え後述のデバッグ等に使用する引き
取り情報のフラグを記憶する領域である。
グバッファを構成するため、データの転送方向別に１個
の管理エリアとｎ個のデータエリアからなるリングバッ
ファの記憶領域を確保する。管理エリアは、転送データ
の記憶位置を特定する先頭データエリア番号と、末尾デ
ータエリア番号を記憶する領域であり、データエリア
は、転送データに加え後述のデバッグ等に使用する引き
取り情報のフラグを記憶する領域である。
【００２８】データの転送方向がプロセッサ１からプロ
セッサ２方向のリングバッファについて説明すると、先
頭データエリア番号は、データの書込み時に最後に書き
込んだデータエリアを示すもので、プロセッサ１のみが
書込み（書込データエリア数に応じた数のインクリメン
ト）を行う。一方、プロセッサ２は、データの読出し時
に読出データがどのデータエリアにあるかを判断するた
めに先頭データエリア番号の読出しのみを行う。末尾デ
ータエリア番号は、データの読出し時に次に読み出すデ
ータエリアを示すためにプロセッサ２のみが書込み（読
出データエリア数に応じた数のインクリメント）を行
う。プロセッサ１は、データの書込み時に書込みのため
の空きデータエリアの有無及び転送可能なデータ量を判
断するために読出しのみを行う。
セッサ２方向のリングバッファについて説明すると、先
頭データエリア番号は、データの書込み時に最後に書き
込んだデータエリアを示すもので、プロセッサ１のみが
書込み（書込データエリア数に応じた数のインクリメン
ト）を行う。一方、プロセッサ２は、データの読出し時
に読出データがどのデータエリアにあるかを判断するた
めに先頭データエリア番号の読出しのみを行う。末尾デ
ータエリア番号は、データの読出し時に次に読み出すデ
ータエリアを示すためにプロセッサ２のみが書込み（読
出データエリア数に応じた数のインクリメント）を行
う。プロセッサ１は、データの書込み時に書込みのため
の空きデータエリアの有無及び転送可能なデータ量を判
断するために読出しのみを行う。
【００２９】次に、本発明を使用した装置、システム等
の開発時、及び本発明の装置製造時等の前述のデバッグ
等に使用する引き取りフラグについて説明する。
の開発時、及び本発明の装置製造時等の前述のデバッグ
等に使用する引き取りフラグについて説明する。
【００３０】図４を参照すると、各データに付与するフ
ラグが示されている。付与するフラグ状態は、受信側が
データを読み取っていない状態を示す「引き取り末」、
受信側の読取りで正常と判断された状態を示す「正
常」、及び同様に受信側の読取り時に不正と判断された
状態を示す「異常」等の何れかをとる。送信側及び受信
側プロセッサ１，２による前記フラグの操作は、まず送
信側プロセッサが転送データの設定と同時に本フラグを
“引き取り未”状態に設定する。受信側プロセッサで
は、引き取った転送データが正常であった場合には本フ
ラグを“正常”状態に設定し、異常であった場合には
“異常”状態に設定する。このようにすることで、デュ
アルポートメモリ（ＤＰＭ）３には送受信が行われた転
送データの履歴が上書きされるまで残るので、データ送
信系としては、データが引き取られたのか否か、データ
の引き取りが成功したのか失敗したのかが送信データ毎
に判る。
ラグが示されている。付与するフラグ状態は、受信側が
データを読み取っていない状態を示す「引き取り末」、
受信側の読取りで正常と判断された状態を示す「正
常」、及び同様に受信側の読取り時に不正と判断された
状態を示す「異常」等の何れかをとる。送信側及び受信
側プロセッサ１，２による前記フラグの操作は、まず送
信側プロセッサが転送データの設定と同時に本フラグを
“引き取り未”状態に設定する。受信側プロセッサで
は、引き取った転送データが正常であった場合には本フ
ラグを“正常”状態に設定し、異常であった場合には
“異常”状態に設定する。このようにすることで、デュ
アルポートメモリ（ＤＰＭ）３には送受信が行われた転
送データの履歴が上書きされるまで残るので、データ送
信系としては、データが引き取られたのか否か、データ
の引き取りが成功したのか失敗したのかが送信データ毎
に判る。
【００３１】従って、デバッグ作業者は、前記メモリの
内容をダンプして引き取りフラグの状態を分析すること
で転送データ毎の転送可否を把握することができ、本発
明のプロセッサ間データ転送方式及びプロセッサ間デー
タ転送用バッファメモリを使用したシステム等を開発す
る場合の開発段階でのデバッグを容易にする機能を有し
ている。また、本発明装置の製造時及びその使用時の検
査、試験にも利用することができる。
内容をダンプして引き取りフラグの状態を分析すること
で転送データ毎の転送可否を把握することができ、本発
明のプロセッサ間データ転送方式及びプロセッサ間デー
タ転送用バッファメモリを使用したシステム等を開発す
る場合の開発段階でのデバッグを容易にする機能を有し
ている。また、本発明装置の製造時及びその使用時の検
査、試験にも利用することができる。
【００３２】次に、本発明の第２の実施の形態について
図５及び図６を参照して説明する。
図５及び図６を参照して説明する。
【００３３】本実施の形態においては、図５に示すよう
にリングバッファを構成するメモリを送信側及び受信側
の装置内にそれぞれ設けた構成を採用しており、各系の
装置はプロセッサ（ＣＰＵ）、ＲＡＭメモリ又はＤＰＭ
等の通信用メモリ及びバス調停回路から構成される。本
実施の形態において各プロセッサ１，２の近傍にそれぞ
れ設けたメモリ３１，３２はいずれも第１の実施の形態
と同様に２つのリングバッファとして使用される。
にリングバッファを構成するメモリを送信側及び受信側
の装置内にそれぞれ設けた構成を採用しており、各系の
装置はプロセッサ（ＣＰＵ）、ＲＡＭメモリ又はＤＰＭ
等の通信用メモリ及びバス調停回路から構成される。本
実施の形態において各プロセッサ１，２の近傍にそれぞ
れ設けたメモリ３１，３２はいずれも第１の実施の形態
と同様に２つのリングバッファとして使用される。
【００３４】図６は各プロセッサ１，２のメモリに対す
る書込みがどちらの系のメモリに対して行われるかを示
している。自系のプロセッサが転送データをメモリのリ
ングバッファに書き込むときは自系だけでなく他系のリ
ングバッファにも同じアドレスに同じデータを書き込
む。また、自系のプロセッサがメモリを読み出すとき
は、自系のメモリのリングバッファから読み出す。
る書込みがどちらの系のメモリに対して行われるかを示
している。自系のプロセッサが転送データをメモリのリ
ングバッファに書き込むときは自系だけでなく他系のリ
ングバッファにも同じアドレスに同じデータを書き込
む。また、自系のプロセッサがメモリを読み出すとき
は、自系のメモリのリングバッファから読み出す。
【００３５】具体的なデータの書込及び読出の動作は以
下のように行われる。
下のように行われる。
【００３６】例えば、プロセッサ１からプロセッサ２に
データを転送する場合は、転送データをプロセッサ２側
のメモリ３２の１つのリングバッファに書き込むととも
に、自己のメモリ３１の１つのリングバッファにも書き
込み、両方のリングバッファの先頭データエリア番号を
インクリメントする。プロセッサ２はプロセッサ１から
の前述の書込みを知らせる割込信号を受けてメモリ３２
の前記１つのリングバッファのデータを読み出すととも
に、両方の前記リングバッファの末尾データエリア番号
をインクリメントする。
データを転送する場合は、転送データをプロセッサ２側
のメモリ３２の１つのリングバッファに書き込むととも
に、自己のメモリ３１の１つのリングバッファにも書き
込み、両方のリングバッファの先頭データエリア番号を
インクリメントする。プロセッサ２はプロセッサ１から
の前述の書込みを知らせる割込信号を受けてメモリ３２
の前記１つのリングバッファのデータを読み出すととも
に、両方の前記リングバッファの末尾データエリア番号
をインクリメントする。
【００３７】このようにすることにより、自系のメモリ
３１の前記リングバッファは他系のメモリ３２の前記リ
ングバッファの内容を（フラグを含めて）そのまま有し
ておりダミーとして利用し、プロセッサ１は次のデータ
の書込み時に自系のメモリ３１の前記リングバッファの
管理エリア（先頭データエリア番号及び末尾データエリ
ア番号）を読むことにより次の転送時に使用可能なメモ
リ３２のデータエリアが判る。プロセッサ２からプロセ
ッサ１にデータを転送する場合は、各メモリの他のリン
グバッファにより前述と同様の動作が行われる。なお、
バス調停回路３３，３４は、通信メモリに関して自系と
他系のアクセスが競合しないようにするためのものであ
る。
３１の前記リングバッファは他系のメモリ３２の前記リ
ングバッファの内容を（フラグを含めて）そのまま有し
ておりダミーとして利用し、プロセッサ１は次のデータ
の書込み時に自系のメモリ３１の前記リングバッファの
管理エリア（先頭データエリア番号及び末尾データエリ
ア番号）を読むことにより次の転送時に使用可能なメモ
リ３２のデータエリアが判る。プロセッサ２からプロセ
ッサ１にデータを転送する場合は、各メモリの他のリン
グバッファにより前述と同様の動作が行われる。なお、
バス調停回路３３，３４は、通信メモリに関して自系と
他系のアクセスが競合しないようにするためのものであ
る。
【００３８】本実施の形態においては転送データが自系
の通信用のメモリに記録されているため、プロセッサか
ら転送データのより直接的なアクセスが可能となり、高
速通信を行うことができる。また、他系の転送用のリン
グバッファの状態を自系のリングバッファから読み取れ
るからこの点でも一層の高速化が図れる。更に、このメ
モリシステムによれば４つのリングバッファの内容を前
記デバッグ等に利用でき効果的な比較、分析等を可能と
する。
の通信用のメモリに記録されているため、プロセッサか
ら転送データのより直接的なアクセスが可能となり、高
速通信を行うことができる。また、他系の転送用のリン
グバッファの状態を自系のリングバッファから読み取れ
るからこの点でも一層の高速化が図れる。更に、このメ
モリシステムによれば４つのリングバッファの内容を前
記デバッグ等に利用でき効果的な比較、分析等を可能と
する。
【００３９】
【発明の効果】第１の効果は、送信側プロセッサは待た
されることがなくなるということである。これにより、
データ転送に費やすオーバーヘッドを減少させることが
できるようになる。その理由は、ＤＰＭをバッファとし
て用いることにより、ＤＰＭ上に複数の転送データを蓄
えることが可能となり、転送データがＤＰＭ上から掃け
るまでデータ転送を待ち合わせるということが不要にな
るからである。
されることがなくなるということである。これにより、
データ転送に費やすオーバーヘッドを減少させることが
できるようになる。その理由は、ＤＰＭをバッファとし
て用いることにより、ＤＰＭ上に複数の転送データを蓄
えることが可能となり、転送データがＤＰＭ上から掃け
るまでデータ転送を待ち合わせるということが不要にな
るからである。
【００４０】第２の効果は、外付け回路としてあったハ
ンドシェイクのためのレジスタ群が不要となるというこ
とである。これにより、使用部品数を減らすことができ
る。その理由は、ＤＰＭをバッファとして用いることに
より、転送データの管理がＤＰＭだけで行えるようにな
るからである。
ンドシェイクのためのレジスタ群が不要となるというこ
とである。これにより、使用部品数を減らすことができ
る。その理由は、ＤＰＭをバッファとして用いることに
より、転送データの管理がＤＰＭだけで行えるようにな
るからである。
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】本発明の第１の実施の形態のバッファ構造であ
る。
る。
【図３】本発明の第１の実施の形態のＤＰＭのメモリ内
訳である。
訳である。
【図４】図３中の引き取りフラグ状態の一覧である。
【図５】本発明の第２の実施の形態のブロック図であ
る。
る。
【図６】本発明の第２の実施の形態のメモリ書込及び読
出の関係図である。
出の関係図である。
【図７】従来の技術を示す図である。
１ プロセッサ ２ プロセッサ ３ デュアルポートメモリ（ＤＰＭ） ４ 割込発生回路 ５ 割込発生回路 １１，２１ アドレスバス信号 １２，２２ データバス信号 １３，２３ リード／ライト信号 １４，２４ 割込発生要求信号 １５，２５ 割込信号 ３１，３２ 通信用メモリ ３３，３４ バス調停回路
Claims (6)
- 【請求項１】 同時にデータの書込及び読出が可能なメ
モリを介して互いにデータの転送を行う２つのプロセッ
サと、前記プロセッサの一方のプロセッサの要求で他方
のプロセッサに割込を発生する割込発生回路とを有する
プロセッサ間データ転送方式において、前記メモリ内に
複数のデータの書込及び読出が可能な送受双方向の第１
及び第２のリングバッファを構成することを特徴とする
プロセッサ間データ転送方式。 - 【請求項２】 メモリを介して互いにデータの転送を行
う２つのプロセッサと、前記プロセッサの一方の要求で
他方のプロセッサに割込を発生する割込発生回路とを有
するプロセッサ間データ転送方式において、前記メモリ
は各プロセッサのそれぞれに併設するメモリからなり、
各メモリ内に複数のデータの書込及び読出が可能な第１
及び第２のリングバッファを構成し、各プロセッサは自
己に併設する前記メモリの第１のリングバッファを介し
てデータの転送を受け、前記メモリの第２のリングバッ
ファは他方のメモリの第１のリングバッファの内容を保
持することを特徴とするプロセッサ間データ転送方式。 - 【請求項３】 前記リングバッファは、転送データを記
憶する複数のデータエリアと、各データエリアに対応す
るデータの読出し時のデータ引取情報を表すフラグとを
有することを特徴とする請求項１又は２記載のプロセッ
サ間データ転送方式。 - 【請求項４】 前記リングバッファは、前記複数のデー
タエリアの書込及び読出を管理する先頭データエリア位
置及び末尾データエリア位置を記憶する管理エリアを有
することを特徴とする請求項３記載のプロセッサ間デー
タ転送方式。 - 【請求項５】 データ転送用メモリに複数のデータを記
憶するデータエリアと、前記データエリアの書込及び読
出を管理する先頭データエリア位置及び末尾データエリ
ア位置を記憶する管理エリアと、転送データエリア毎に
データの読出しの正常・異常等のデータ引取情報を表す
フラグとを有するリングバッファを構成したことを特徴
とするプロセッサ間のデータ転送用リングバッファメモ
リ。 - 【請求項６】 同時にデータの書込及び読出が可能なメ
モリを用いて送受双方向のリングバッファを構成するこ
とを特徴とする請求項５記載のデータ転送用リングバッ
ファメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23408595A JP2859178B2 (ja) | 1995-09-12 | 1995-09-12 | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23408595A JP2859178B2 (ja) | 1995-09-12 | 1995-09-12 | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981533A true JPH0981533A (ja) | 1997-03-28 |
| JP2859178B2 JP2859178B2 (ja) | 1999-02-17 |
Family
ID=16965384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23408595A Expired - Lifetime JP2859178B2 (ja) | 1995-09-12 | 1995-09-12 | プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2859178B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458699B1 (ko) * | 2001-06-28 | 2004-12-03 | 샤프 가부시키가이샤 | 반도체 기억장치, 정보기기, 및 반도체 기억장치의액세스기간 설정방법 |
| KR100469430B1 (ko) * | 2002-07-22 | 2005-02-02 | 엘지전자 주식회사 | 화상통신용 단말기의 영상/음성 데이터 처리 회로 |
| JP2009514118A (ja) * | 2005-11-08 | 2009-04-02 | エヌエックスピー ビー ヴィ | コア間通信の同期化用のフラグレジスタを有する制御デバイス |
| US7555625B2 (en) | 2005-02-16 | 2009-06-30 | Samsung Electronics Co., Ltd. | Multi-memory chip and data transfer method capable of directly transferring data between internal memory devices |
| JP2010539592A (ja) * | 2007-09-17 | 2010-12-16 | ゼネラル・エレクトリック・カンパニイ | データを交換する方法及びシステム |
| JP2011215734A (ja) * | 2010-03-31 | 2011-10-27 | Mitsubishi Electric Corp | サイクリック通信同期方式 |
-
1995
- 1995-09-12 JP JP23408595A patent/JP2859178B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458699B1 (ko) * | 2001-06-28 | 2004-12-03 | 샤프 가부시키가이샤 | 반도체 기억장치, 정보기기, 및 반도체 기억장치의액세스기간 설정방법 |
| KR100469430B1 (ko) * | 2002-07-22 | 2005-02-02 | 엘지전자 주식회사 | 화상통신용 단말기의 영상/음성 데이터 처리 회로 |
| US7555625B2 (en) | 2005-02-16 | 2009-06-30 | Samsung Electronics Co., Ltd. | Multi-memory chip and data transfer method capable of directly transferring data between internal memory devices |
| JP2009514118A (ja) * | 2005-11-08 | 2009-04-02 | エヌエックスピー ビー ヴィ | コア間通信の同期化用のフラグレジスタを有する制御デバイス |
| JP4940436B2 (ja) * | 2005-11-08 | 2012-05-30 | エスティー‐エリクソン、ソシエテ、アノニム | コア間通信の同期化用のフラグレジスタを有する制御デバイス |
| JP2010539592A (ja) * | 2007-09-17 | 2010-12-16 | ゼネラル・エレクトリック・カンパニイ | データを交換する方法及びシステム |
| JP2011215734A (ja) * | 2010-03-31 | 2011-10-27 | Mitsubishi Electric Corp | サイクリック通信同期方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2859178B2 (ja) | 1999-02-17 |
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