JP2009514118A - コア間通信の同期化用のフラグレジスタを有する制御デバイス - Google Patents
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Abstract
Description
−読み取り及び書き込みの目的で記憶モジュールSMのNi個の異なる記憶領域(1乃至Ni)にアクセスするためのものであり、CPU C1のためのインタフェースとしての機能を果たすとともに、制御論理を実行する構成要素を備える第1の読み取り及び書き込みモジュールRWM1と、
−(CPU C1に接続される)第1のバスBC1と第1の読み取り及び書き込みモジュールRWM1とに対して接続される第1の入力と、
−第1の読み取り及び書き込みモジュールRWM1と記憶モジュールSMのNi個の異なる記憶領域(1乃至Ni)とに対して接続されるNi個の第1の出力と、
を備えている。
−読み取り及び書き込みの目的で記憶モジュールSMのNi個の異なる記憶領域(1乃至Ni)にアクセスするためのものであり、DSP C2のためのインタフェースとしての機能を果たすとともに、制御論理を実行する構成要素を備える第2の読み取り及び書き込みモジュールRWM2と、
−(DSP C2に接続される)第2のバスBC2と第2の読み取り及び書き込みモジュールRWM1とに対して接続される第2の入力と、
−第2の読み取り及び書き込みモジュールRWM2と記憶モジュールSMのNi個の異なる記憶領域(1乃至Ni)とに対して接続されるNi個の第2の出力と、
を備えている。
−第1のバスBC1に接続され且つフラグレジスタ内に書き込まれるべきj番目のフラグ値に対応する第1の入力(“BitN write”)と、第1のバスBC1に対して同様に接続され且つ書き込み操作を可能にする(0に等しい値は、行うための操作が存在しないことを意味しており、一方、1に等しい値は、書き込み操作がj番目のフラグ値に関して実行されなければならないことを意味している)第2の入力(“write”)と、第1の制御モジュールCM1のNi個の出力のうちの一つの第1のサブ部分を構成する出力とを有する第1のANDゲートAG11と、
−第1のクロック(コアC1に専用のもの)からクロックサイクルを受け取るために第1のバスBC1に対して接続される第1の入力(“clock”)と、第1のANDゲートAG11の出力に接続される第2の入力と、第1の制御モジュールCM1のNi個の出力のうちの一つの第2のサブ部分を構成する出力とを有する第2のANDゲートAG12と、
−第1のクロックからクロックサイクルを受け取るための第1の入力と、j番目のフラグ値を受け取るための第2の入力(“D”)と、前記j番目のフラグ値(“BitN read”)を第1のバスBC1へ供給するための出力(“Q”)とを有するフリップフロップF1(即ち、“FF2”)と、
を備えている。
−第2のバスBC2に接続され且つフラグレジスタ内に書き込まれるべきj番目のフラグ値に対応する第1の反転入力(“BitN write”)と、第2のバスBC2に対して同様に接続され且つ書き込み操作を可能にする第2の入力(“write”)と、第2の制御モジュールCM2のNi個の出力のうちの一つの第1のサブ部分を構成する出力とを有する第1のANDゲートAG21と、
−第2のクロック(コアC2に専用のもの)からクロックサイクルを受け取るために第2のバスBC2に対して接続される第1の入力(“clock”)と、第1のANDゲートAG21の出力に接続される第2の入力と、第2の制御モジュールCM2のNi個の出力のうちの一つの第2のサブ部分を構成する出力とを有する第2のANDゲートAG22と、
−第2のクロックからクロックサイクルを受け取るための第1の入力と、j番目のフラグ値を受け取るための第2の入力(“D”)と、前記j番目のフラグ値(“BitN read”)を第2のバスBC2へ供給するための出力(“Q”)とを有するフリップフロップF2(即ち、“FF3”)と、
を備えている。
−第1の読み取り及び書き込みサブモジュールRWM1jの第1のANDゲートAG11の出力に接続される第1の入力と、第2の読み取り及び書き込みサブモジュールRWM2jの第1のANDゲートAG21の出力に接続される第2の反転入力と、出力とを有する第1のORゲートOG1と、
−第1の読み取り及び書き込みサブモジュールRWM1jの第2のANDゲートAG12の出力に接続される第1の入力と、第2の読み取り及び書き込みサブモジュールRWM2jの第2のANDゲートAG22の出力に接続される第2の入力と、出力とを有する第2のORゲートOG2と、
−第1のORゲートOG1の出力に接続される第1の入力(“D”)と、第2のORゲートOG2の出力に接続される第2の入力(“CK”−clock)と、前記j番目のフラグ値(“BitN read”)を供給するための出力(“Q”)とを有し、第2のORゲートOG2によって出力される信号の制御下で第1のORゲートOG1により出力される信号によって画定されるフラグ値を記憶するフリップフロップF3(即ち、“FF1”)と、
を備えている。
−第1のコアC1が値“core C1 write value”を第1のフラグレジスタFR1の記憶モジュールSMのj番目の記憶領域内に書き込む場合、第1のフラグレジスタは、操作“register value=register value|core C1 write value”を実行する。ここで、|は、新たなレジスタ値を計算するためにビット間で適用するバイナリ演算子“OR”である。そのため、第1のフラグレジスタFR1は、“core C1 write value”ビットが1にセットされるj番目の部分のフリップフロップF1又はF2に対してのみクロックサイクルを与え、それにより、他方のフリップフロップF2又はF1の同時非同期クロッキングを有する能力が他方側に残される。このことは、0と共に書き込まれ且つ1に等しいワードビットに関連付けられたフラグレジスタFR1の総てのフラグ値が(1に)セットされるとともに、0又は1と共に書き込まれ且つ0に等しいワードビットに関連付けられたフラグレジスタFR1の総てのフラグ値が不変のまま保持されることを意味する。
Claims (9)
- バスを介してメモリに結合される少なくとも二つのコアを備え且つ前記メモリが前記コア間で転送されるべきデータを記憶するように構成されている集積回路のための制御デバイスにおいて、前記バスを介して前記コアに結合されるとともに、前記コアのうちの一方により前記メモリ内に記憶され且つ前記コアのうちの他方へと転送され得る状態にあるデータに関連付けられたNi個のフラグ値をNi個のアドレスで記憶するように構成されている少なくとも一つのフラグレジスタを備え、第1のアドレスで記憶された各フラグ値は、前記第1のアドレスを指定するコマンドを用いて前記コアのうちの一方によってセット又はリセットすることができ、これにより、第2のアドレスで記憶された他のフラグ値を、前記第2のアドレスを指定するコマンドを用いて他方の前記コアによって同時にセット又はリセットすることを許可することを特徴とする制御デバイス。
- i)前記バスに結合されるとともに、前記コアのうちの第1のコアにより前記メモリ内に記憶され且つ前記コアのうちの第2のコアへと転送され得る状態にあるデータに関連付けられたN1個のフラグ値をN1個のアドレスで記憶するように構成されている少なくとも一つの第1のフラグレジスタを備え、前記第1のレジスタの第1のアドレスで記憶された各フラグ値は、前記第1のアドレスを指定するコマンドを用いて前記第1のコアによってセットできるとともに前記第2のコアによってリセットでき、ii)前記バスに結合されるとともに、前記第2のコアにより前記メモリ内に記憶され且つ前記第1のコアへと転送され得る状態にあるデータに関連付けられたN2個のフラグ値をN2個のアドレスで記憶するように構成されている少なくとも一つの第2のフラグレジスタを備え、前記第2のレジスタの第1のアドレスで記憶された各フラグ値は、前記第1のアドレスを指定するコマンドを用いて前記第2のコアによってセットできるとともに前記第1のコアによってリセットできることを特徴とする請求項1に記載の制御デバイス。
- 前記各フラグレジスタは、i)前記第1のコアに接続されるバスに対して接続された第1の入力と、Ni個の第1の出力と、第1のフラグ値読み取り及び書き込み手段とを備える第1の制御手段と、ii)前記第2のコアに接続されるバスに対して接続された第2の入力と、Ni個の第2の出力と、第2のフラグ値読み取り及び書き込み手段とを備える第2の制御手段と、iii)Ni個のそれぞれのアドレスを有するNi個の記憶領域を備え、Ni個のフラグ値をそれぞれ記憶するように構成されているとともに、前記第1の出力のうちの一つ及び前記第2の出力のうちの一つに対してそれぞれ接続される記憶手段と、を備えることを特徴とする請求項1又は2に記載の制御デバイス。
- 前記第1の制御手段及び前記第2の制御手段はそれぞれ、前記記憶手段のいくつかの記憶領域のそれぞれのアドレスを指定する一つのコマンドを受け取ると、前記いくつかの記憶領域に記憶されたいくつかのフラグ値をセットし及び/又はリセットするように構成されていることを特徴とする請求項3に記載の制御デバイス。
- 前記メモリを備えることを特徴とする請求項1乃至4のいずれか一項に記載の制御デバイス。
- 前記メモリは、少なくともDPRAMメモリ及びRAMメモリを含むグループから選択されることを特徴とする請求項5に記載の制御デバイス。
- 請求項1乃至6のいずれか一項に記載の制御デバイスを備えることを特徴とする、電子機器のための集積回路。
- 請求項7に記載の集積回路を備えることを特徴とする電子機器。
- 少なくとも、コンピュータ、電話、個人用携帯情報端末及びミュージックプレーヤを含むグループから選択されることを特徴とする請求項8に記載の電子機器。
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