JP4966557B2

JP4966557B2 - ボタン電話装置の主制御基板

Info

Publication number: JP4966557B2
Application number: JP2006024842A
Authority: JP
Inventors: 智雄芳賀
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2006-02-01
Filing date: 2006-02-01
Publication date: 2012-07-04
Anticipated expiration: 2026-02-01
Also published as: JP2007208641A

Description

本発明は、ボタン電話装置の主制御基板に関し、特に、様々なシステム構成に柔軟に対応できるボタン電話装置の主制御基板に関する。

ボタン電話装置（主装置）は、バックプレーン基板等を介して相互に接続される主制御基板と各種収容基板とを有している。各種収容基板としては、内線インタフェース基板や外線インタフェース基板などがある。従来の主制御基板は、これら各種収容基板の仕様に対応するように構成されている。

他方、通信機器の分野では、同一のハードウェアで種々の通信方式に対応できるように、ＦＰＧＡ（Field Programmable Gate Array）を利用するものがある（特許文献１または２参照。）。

特開２００１−００７８０６号公報特開２００２−０７７１０３号公報

上述したように、従来の主制御基板は、収容しようとする各種収容基板の仕様に対応したものでなければならない。ここで、ボタン電話システムを新規導入する場合や、システム全体を入れ替える場合には、互いに対応している主制御基板と各種収容基板とを組み合わせればよいので何の問題も生じない。

しかしながら、ボタン電話システムの入れ替えは、必ずしも全システムを一斉に行うとは限らず、一部ずつ順次行われることがある。そのような場合、新たに導入される主制御基板は、既存の収容基板の仕様（旧仕様）に対応するとともに、その後導入される新たな収容基板の仕様（新仕様）にも対応しなければならない。

そこで、本発明は、様々なシステム構成に柔軟に対応することができるボタン電話システムの主制御基板を提供することを目的とする。

なお、上記特許文献１及び２には、それぞれＦＰＧＡを用いることが記載されているものの、特許文献１に記載の技術は、ＰＢＸの外部で通信方式を変換するものであり、また、特許文献２に記載の技術はＣＤＭＡ無線基地局に関するものであり、いずれもボタン電話装置の主制御装置、特にその交換（入れ換え）に関するものではなく、本願発明が解決しようとする課題や、その課題を解決するための手段について何ら開示するものでも示唆するものでもない。

本発明は上記課題を解決するために、ボタン電話装置の主制御基板において、交換可能な収容基板との接続部にＦＰＧＡを用い、前記ＦＰＧＡの内部構成を機能単位で複数のブロックに分割し、前記複数のブロックのうちの３つが、前記収容基板に接続される収容基板インタフェース部と、該収容基板インタフェース部に接続されるＤＳＰインタフェース部及びコーデックインタフェース部であることを特徴とする。

また、前記収容基板インタフェース部は、ＰＣＭ時分割スイッチ、ＨＤＬＣ制御部、クロック生成回路部、及び網クロック同期回路を含む。

本発明によれば、ボタン電話装置の主制御基板において、各種収容基板との接続部にＦＰＧＡを用いたことにより、様々なシステムに柔軟に対応することができる。

しかも、ＦＰＧＡの内部を複数のブロックに分割するようにしたことで、仕様の異なる収容基板に対応するために変更が必要となる部分を必要最小限に抑えることができる。

以下、図面を参照して本発明を実施するための最良の形態について説明する。

図１に、本発明の一実施の形態に係るデジタルボタン電話装置の主制御基板１０の概略構成を示す。

このボタン電話主制御基板１０は、ＣＰＵ（Central Processing Unit）１１、メモリデバイス１２、外部インタフェース制御デバイス１３、内部周辺回路１４、ＦＰＧＡ（Field Programmable Gate Array）１５及びＰＲＯＭ（Programmable Read Only Memory）を有し、バックプレーン基板（図示せず）等を介して各種収容基板２０に接続される。バックプレーン基板には、ＰＣＭ（Pulse Code Modulation）ハイウェイ（及び必要なら制御データハイウェイ）が形成されている。

ＣＰＵ１１は、ボタン電話システム全体を制御するデバイスである。

メモリデバイス１２は、メインソフトウェアを格納するフラッシュメモリ、システムデータを格納するＳＲＡＭ（Static Random Access Memory）、メインソフトウェアが動作するために必要なデータを一時保存するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等で構成される。

外部インタフェース制御デバイス１３は、ＬＡＮ（Local Area Network）コントローラ、ＵＳＢ（Universal Serial Bus）コントローラ、コンパクトフラッシュ（登録商標）等のメモリカード用リーダライタ、アナログのオーディオ入出力を制御する回路等を含む。

内部周辺回路１４は、音声及び各種トーン処理を行なうＤＳＰ（Digital Signal Processor）、時計ＩＣ（ＲＴＣ：Real Time Clock）、及び保留音を発生させるためのメロディＩＣ等を含む。ＤＳＰは、音声のＡ−ｌａｗ及びμ−ｌａｗの符号・復号や、圧縮・伸張などの信号処理を行う。

ＦＰＧＡ１５は、ＣＰＵ１１、メモリデバイス１２、外部インタフェース制御デバイス１３、及び内部周辺回路１４にバス１７を介して接続されるとともに、バックプレーン基板等を介して各種収容基板２０と接続される。ＦＰＧＡ１５は、ＣＰＵ１１とのバスインタフェース機能と、メモリデバイス、外部インタフェース制御デバイス及び内部周辺回路の制御機能と、各種収容基板との間の信号送受信機能を有する。各種収容基板との間でやり取りされる信号には、制御データ信号、時分割音声データ信号、及び網同期クロック信号等が含まれる。

ＰＲＯＭ１６には、ＦＰＧＡ１５に上記機能を実現させるためのプログラムが書き込まれている。ＰＲＯＭ１６は、必ずしも必要ではなく、ＦＰＧＡ１５に接続されたコネクタ（図示せず）を介して直接ＦＰＧＡ１５に書き込みを行うようにしてもよい。

本実施の形態に係る主制御基板１０では、各種収容基板２０の仕様に影響を受ける（依存する）部分をＦＰＧＡ１５に集約している。それゆえ、ＣＰＵ１１、メモリデバイス１２、外部インタフェース制御デバイス１３及び内部周辺回路１４は、各種収容基板２０の仕様の影響を受けない。したがって、ＣＰＵ１１、メモリデバイス１２、外部インタフェース制御デバイス１３及び内部周辺回路１４は、システムの規模が同じ（求められる性能が同じ）であれば、どのようなボタン電話システムにも共通に利用できる。このように、この主制御基板１０は、システムサイズ（外線／内線収容数等）や外部インタフェースが同じであるという条件下で、ハードウェア構成を変えることなく、ＦＰＧＡ１５に書き込むプログラムを変更することにより様々な仕様の異なる収容基板２０に対応することができる。換言すると、この主制御基板１０は、ハードウェアを何ら変更することなく、様々なボタン電話システムの制御に用いることができる。

以下、図２を参照して、さらにＦＰＧＡ１５について詳細に説明する。

ＦＰＧＡ１５の内部には、機能単位で複数のブロックが構成される。すなわち、ＦＰＧＡ１５は、ＣＰＵインタフェース部１５１、メモリアクセス制御回路部１５２、ＬＡＮコントローラ制御回路１５３、ＵＳＢコントローラ制御回路１５４、メモリカードインタフェース部１５５、ＲＴＣ制御回路部１５６、収容基板インタフェース部１５７、ＤＳＰインタフェース部１５８、及びコーデックインタフェース部１５９を有している。

ＣＰＵインタフェース部１５１は、ＣＰＵ１１からＦＰＧＡ１５内部のレジスタへの書き込み、読み出しを行うためのデコーダー、各種レジスタ等で構成される。

メモリアクセス制御回路部１５２は、メモリデバイス１２に関して、フラッシュメモリ、ＳＲＡＭ及びＳＤＲＡＭ等のメモリチップのいずれかを選択するチップセレクト信号、及びリード／ライト信号等の制御信号を生成する回路である。

ＬＡＮコントローラ部制御回路部１５３、ＵＳＢコントローラ制御回路部１５４、メモリカードインタフェース部１５５及びＲＴＣ制御回路部１５６は、外部インタフェースデバイス１３及び内部周辺回路１４に含まれる各専用ＬＳＩ等の制御信号を生成する回路である。

収容基板インタフェース部１５７は、収容基板２０との間でＰＣＭデータ信号をやり取りするＰＣＭデータ送受信回路、制御データをやり取りするＨＤＬＣ（High level Data Link Control）回路、クロック生成回路、ＰＣＭ時分割スイッチ、網クロック同期回路等で構成される。

ＤＳＰインタフェース部１５８は、内部周辺回路１４に含まれるＤＳＰへの制御信号生成回路、ＤＳＰとのシリアル通信のためのシリアル⇔パラレル変換器、バッファＲＡＭ等で構成される。

コーデックインタフェース部１５９は、外部インタフェース制御デバイス１３に含まれるアナログのオーディオ入出力のための制御回路、内部周辺回路１４に含まれるメロディＩＣのためのコーデックのタイミング信号発生回路、データ送受信回路で構成される。

上述のＣＰＵインタフェース部１５１、メモリアクセス制御回路部１５２、ＬＡＮコントローラ制御回路１５３、ＵＳＢコントローラ制御回路１５４、メモリカードインタフェース部１５５及びＲＴＣ制御回路部１５６の仕様は、システムの容量及び外部接続インタフェースの仕様で決まるもので、収容基板２０のインタフェース仕様（ＰＣＭハイウェイ、制御データハイウェイ）には影響されない。このため、これらのブロックについては、システムのサイズが同規模のボタン電話システムであれば、共通して使用可能である。

一方、収容基板インタフェース部１５７、ＤＳＰインタフェース部１５８及びコーデックインタフェース部１５９については、収容基板２０とのＰＣＭハイウェイ、制御データハイウェイの仕様がボタン電話システム毎に異なるため、各ボタン電話システムの仕様に合わせなければならない。

ＰＣＭハイウェイ及び制御データハイウェイの仕様としては、例えば、それぞれパラレル伝送の場合とシリアル伝送の場合がある。また、一つのハイウェイにＰＣＭ音声データと制御信号とを時分割で伝送する場合もある。また伝送速度もシステムごとに異なる。

本実施の形態では、各種収容基板の仕様の依存の度合いに応じてＦＰＧＡ１５内のブロックを形成・配置しているので、各種収容基板の仕様の違いに応じて変更が必要となる部分を最小限にすることができる。特に、ＤＳＰインタフェース部１５８及びコーデックインタフェース部１５９を収容基板インタフェース部１５７とは異なるブロックとしたことで、異なる音声処理が必要な収容基板を接続する場合であっても収容基板インタフェース部のみの変更で対応することができ、変更が必要となる範囲をより少なくすることができる。

以上のように、本実施の形態の主制御基板１０は、ＣＰＵ１１、メモリデバイス１２等のハードウェア構成を共通化し、更にＦＰＧＡ１５の回路ブロックにおいても、共通部分を多くすることができ、ボタン電話装置の収容基板とのインタフェース部分の変更部分を必要最小限にすることできる。

また、共通部品使用による原価低減や、開発効率の向上、製品種類の多様化が容易等の効果もある。

本発明の一実施の形態に係るボタン電話装置の主制御基板のブロック図である。図１の主制御板に含まれるＦＰＧＡの構成を示すブロック図である。

符号の説明

１０ボタン電話主制御基板
１１ＣＰＵ
１２メモリデバイス
１３外部インタフェース制御デバイス
１４内部周辺回路
１５ＦＰＧＡ
１６ＰＲＯＭ
２０各種収容基板
１５１ＣＰＵインタフェース部
１５２メモリアクセス制御回路部
１５３ＬＡＮコントローラ制御回路部
１５４ＵＳＢコントローラ制御回路
１５５メモリカードインタフェース部
１５６ＲＴＣ制御回路部
１５７収容基板インタフェース部
１５８ＤＳＰインタフェース部
１５９コーデックインタフェース部

Claims

ボタン電話装置の主制御基板において、
交換可能な収容基板との接続部にＦＰＧＡを用い、
前記ＦＰＧＡの内部構成を機能単位で複数のブロックに分割し、
前記複数のブロックのうちの３つが、前記収容基板に接続される収容基板インタフェース部と、該収容基板インタフェース部に接続されるＤＳＰインタフェース部及びコーデックインタフェース部であることを特徴とするボタン電話装置の主制御基板。
前記収容基板インタフェース部が、ＰＣＭ時分割スイッチ、ＨＤＬＣ制御部、クロック生成回路部、及び網クロック同期回路を含むことを特徴とする請求項１に記載のボタン電話装置の主制御基板。
前記複数のブロックが、前記収容基板の仕様に対する依存度に基づいて配置されていることを特徴とする請求項１または２に記載のボタン電話装置の主制御基板。
前記ＦＰＧＡに、当該ＦＰＧＡに書き込むべきプログラムを格納したメモリが接続されていることを特徴とする請求項１乃至３のいずれかに記載のボタン電話装置の主制御基板。