JP4011062B2 - 信号伝送方法 - Google Patents
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Description
本発明は、通信装置や情報処理装置等においてデジタル信号伝送を行う際、より多くのデジタル信号をより少ない信号線で伝送するための信号伝送技術に関する。
従来、少ない信号線で多くのデジタル信号を伝送する手段としては、例えば、パラレル信号をパラレル−シリアル変換器でシリアル信号として送信し、受信側でシリアル−パラレル変換を行うことにより、もとのパラレル信号を得る信号伝送方式があった。
しかし、本来パラレルな信号を単にシリアル信号に並べ換えて伝送すると、そのビットオーダーが保存されないという問題がある。
図１４は、この問題を図示したものである。送信側にてビット数ｎのパラレル信号をパラレル−シリアル変換器９１に入力する場合、ＤＩ１入力にはｄ１１，ｄ２１の信号が時系列に入される。また、ＤＩ２入力にはｄ１２，ｄ２２、ＤＩｎ入力にはｄ１ｎ，ｄ２ｎの信号が順次入力される。そして、パラレル−シリアル変換器９１が、これらの信号をｄ１１，ｄ１２，ｄ１３，ｄ１４・・・ｄ１ｎ，ｄ２１，ｄ２２の順のシリアル信号ＤＳに変換し、送信する。
一方、受信側では、受信したシリアル信号ＤＳをシリアル−パラレル変換器９２でパラレル化するが、データのビットオーダーの切れ目を認識できないため、適当な箇所でｎビットに区切ったパラレル信号に変換する。従って、もとのパラレル信号とはビットオーダー（データの区切りや並び順）の異なったパラレル信号が再生されることとなる。例えば、図１４の例では、入力側の或るタイムスロットの信号ｄ２１〜ｄ２ｎが、出力側では信号ｄ１ｎ−１〜ｄ２ｎ−２となっている。
このため例えば、デジタル映像信号をシリアル信号として伝送する場合に、映像信号の１ラインデータ毎に同期用データ列を加えて送信し、受信側では、この同期用データ列に基づいて映像信号を再生するデータ伝送方法が提案されている（特許文献１参照）。
しかしながら、このように映像信号に基づくデータ列に同期用データ列を加えた場合、この分だけ送信するデータ量が増加することになるので、これを遅延無く送信するためには、映像信号を処理するクロックよりも速いクロックで同期用データ列を加えたデータ列（複合データ列）を処理することになり、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路で異なるクロックを生成させるなど、装置構成が複雑化することになる。
また、このシリアル伝送を複数使った大容量の伝送方式では、シリアル伝送間に遅延差が生じ、この遅延差を吸収することが必要となる。
図１５はシリアル伝送間の遅延差について説明した図である。複数のシリアル信号を伝送した際に、該シリアル伝送間で遅延差（Δｄｅｌａｙ）が生じた場合、受信側での受信データにもその遅延差が見られることになる。この遅延差が伝送速度に比べて充分小さい時には許容できるが、伝送速度が高速になるにつれて、許容時間差は小さくなり、問題となってしまう。
特開２００１−１０３４７４号公報
しかし、本来パラレルな信号を単にシリアル信号に並べ換えて伝送すると、そのビットオーダーが保存されないという問題がある。
図１４は、この問題を図示したものである。送信側にてビット数ｎのパラレル信号をパラレル−シリアル変換器９１に入力する場合、ＤＩ１入力にはｄ１１，ｄ２１の信号が時系列に入される。また、ＤＩ２入力にはｄ１２，ｄ２２、ＤＩｎ入力にはｄ１ｎ，ｄ２ｎの信号が順次入力される。そして、パラレル−シリアル変換器９１が、これらの信号をｄ１１，ｄ１２，ｄ１３，ｄ１４・・・ｄ１ｎ，ｄ２１，ｄ２２の順のシリアル信号ＤＳに変換し、送信する。
一方、受信側では、受信したシリアル信号ＤＳをシリアル−パラレル変換器９２でパラレル化するが、データのビットオーダーの切れ目を認識できないため、適当な箇所でｎビットに区切ったパラレル信号に変換する。従って、もとのパラレル信号とはビットオーダー（データの区切りや並び順）の異なったパラレル信号が再生されることとなる。例えば、図１４の例では、入力側の或るタイムスロットの信号ｄ２１〜ｄ２ｎが、出力側では信号ｄ１ｎ−１〜ｄ２ｎ−２となっている。
このため例えば、デジタル映像信号をシリアル信号として伝送する場合に、映像信号の１ラインデータ毎に同期用データ列を加えて送信し、受信側では、この同期用データ列に基づいて映像信号を再生するデータ伝送方法が提案されている（特許文献１参照）。
しかしながら、このように映像信号に基づくデータ列に同期用データ列を加えた場合、この分だけ送信するデータ量が増加することになるので、これを遅延無く送信するためには、映像信号を処理するクロックよりも速いクロックで同期用データ列を加えたデータ列（複合データ列）を処理することになり、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路で異なるクロックを生成させるなど、装置構成が複雑化することになる。
また、このシリアル伝送を複数使った大容量の伝送方式では、シリアル伝送間に遅延差が生じ、この遅延差を吸収することが必要となる。
図１５はシリアル伝送間の遅延差について説明した図である。複数のシリアル信号を伝送した際に、該シリアル伝送間で遅延差（Δｄｅｌａｙ）が生じた場合、受信側での受信データにもその遅延差が見られることになる。この遅延差が伝送速度に比べて充分小さい時には許容できるが、伝送速度が高速になるにつれて、許容時間差は小さくなり、問題となってしまう。
本発明は、上記のような従来技術の問題点に鑑みてなされたものである。即ち、本発明の課題は、少ない信号線での信号伝送を簡易に行う技術を提供することにある。
本発明は前記課題を解決するために、以下の手段を採用した。
本発明の送信側の信号伝送方法は、
ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成するステップと、
前記空き時間αに制御信号を挿入するステップと、
前記データ信号及び制御信号を含むパラレル信号をシリアル信号に変換するステップと、
前記シリアル信号を伝送するステップとを行う。
このように、本発明は、縦−横変換によって空き時間を作成し、この空き時間に制御信号を挿入したことにより、入力パラレル信号に含まれるデータに空き時間（アイドル）がない場合でも、データの区切りを示す制御信号を遅延無く埋めこむことができる。従って受信側で該制御信号に基づいて元のビットオーダーを復元することができる。
また、本発明の信号伝送方法は、前記パラレル信号をエンコードした後にシリアル信号に変換しても良い。
これにより、本発明の信号伝送方法は、データ信号と制御信号とを異なる符合列にエンコードし、データの区切りの検出を容易にしている。
また、本発明の信号伝送方法は、前記パラレル信号を８Ｂ／１０Ｂ変換処理によりエンコードしても良い。
また、本発明の信号伝送方法は、前記シリアル信号を複数並行して伝送しても良い。
また、本発明の信号伝送方法は、前記パラレル信号の複数に所定のタイミングで前記制御信号を挿入しても良い。
また、本発明の信号伝送方法は、複数種類の前記制御信号を種類毎に挿入間隔を変えて挿入しても良い。
更に、本発明の信号伝送方法は、
シリアル信号を受信するステップと、
前記シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換するステップと、
前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換するステップと、
前記変換後のデータ信号を出力するステップと、
を実行する。
また、本発明の信号伝送方法は、前記パラレル信号をデコードしても良い。
また、本発明の信号伝送方法は、前記パラレル信号を１０Ｂ／８Ｂ変換処理によりデコードしても良い。
また、本発明の信号伝送方法は、前記シリアル信号を複数並行して受信しても良い。
また、本発明の信号伝送方法は、前記パラレル信号の複数に所定のタイミングで挿入された前記制御信号に基づいて遅延差を求め、この遅延差に基づいて前記複数のパラレル信号を出力しても良い。
また、本発明の信号伝送方法は、種類毎に挿入間隔を変えて挿入された複数種類の前記制御信号に基づいて位相差を求めても良い。
更に、本発明の信号伝送装置は、
ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する縦−横変換部と、
前記空き時間αに制御信号を挿入する制御信号挿入部と、
前記データ信号及び制御信号を含むパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換部と、
を備える。
このように、本発明の信号伝送装置は、縦−横変換によって空き時間を作成し、この空き時間に制御信号を挿入したことにより、入力パラレル信号に含まれるデータに空き時間（アイドル）がない場合でも、データの区切りを示す制御信号を遅延無く埋めこむことができる。従って受信側で該制御信号に基づいて元のビットオーダーを復元することができる。
また、本発明の信号伝送装置は、前記パラレル信号をエンコードするエンコーダを更に備えても良い。
これにより、本発明の信号伝送装置は、データ信号と制御信号とを異なる符合列にエンコードし、データの区切りの検出を容易にしている。
また、本発明の信号伝送装置は、前記エンコーダが、前記パラレル信号を８Ｂ／１０Ｂ変換処理によりエンコードしても良い。
また、本発明の信号伝送装置は、前記シリアル信号を複数並行して伝送しても良い。
また、本発明の信号伝送装置は、前記制御信号挿入部が、前記パラレル信号の複数に所定のタイミングで前記制御信号を挿入しても良い。
また、本発明の信号伝送装置は、前記制御信号挿入部が、複数種類の前記制御信号を種類毎に挿入間隔を変えて挿入しても良い。
更に、本発明の信号伝送装置は、シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換するシリアル−パラレル変換部と、
前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換して出力する横−縦変換部とを備える。
また、本発明の信号伝送装置は、前記パラレル信号をデコードするデコーダを更に備えても良い。
また、本発明の信号伝送装置は、前記デコーダが、前記パラレル信号を１０Ｂ／８Ｂ変換処理によりデコードしても良い。
また、本発明の信号伝送装置は、前記受信部が、シリアル信号を複数並行して受信しても良い。
また、本発明の信号伝送装置は、前記パラレル信号の複数に所定のタイミングで挿入された前記制御信号に基づいて遅延差を求め、この遅延差を調整する遅延調整部を備えても良い。
また、本発明の信号伝送装置は、前記遅延調整部が、種類毎に挿入間隔を変えて挿入された複数種類の前記制御信号に基づいて位相差を求めても良い。
本発明の送信側の信号伝送方法は、
ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成するステップと、
前記空き時間αに制御信号を挿入するステップと、
前記データ信号及び制御信号を含むパラレル信号をシリアル信号に変換するステップと、
前記シリアル信号を伝送するステップとを行う。
このように、本発明は、縦−横変換によって空き時間を作成し、この空き時間に制御信号を挿入したことにより、入力パラレル信号に含まれるデータに空き時間（アイドル）がない場合でも、データの区切りを示す制御信号を遅延無く埋めこむことができる。従って受信側で該制御信号に基づいて元のビットオーダーを復元することができる。
また、本発明の信号伝送方法は、前記パラレル信号をエンコードした後にシリアル信号に変換しても良い。
これにより、本発明の信号伝送方法は、データ信号と制御信号とを異なる符合列にエンコードし、データの区切りの検出を容易にしている。
また、本発明の信号伝送方法は、前記パラレル信号を８Ｂ／１０Ｂ変換処理によりエンコードしても良い。
また、本発明の信号伝送方法は、前記シリアル信号を複数並行して伝送しても良い。
また、本発明の信号伝送方法は、前記パラレル信号の複数に所定のタイミングで前記制御信号を挿入しても良い。
また、本発明の信号伝送方法は、複数種類の前記制御信号を種類毎に挿入間隔を変えて挿入しても良い。
更に、本発明の信号伝送方法は、
シリアル信号を受信するステップと、
前記シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換するステップと、
前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換するステップと、
前記変換後のデータ信号を出力するステップと、
を実行する。
また、本発明の信号伝送方法は、前記パラレル信号をデコードしても良い。
また、本発明の信号伝送方法は、前記パラレル信号を１０Ｂ／８Ｂ変換処理によりデコードしても良い。
また、本発明の信号伝送方法は、前記シリアル信号を複数並行して受信しても良い。
また、本発明の信号伝送方法は、前記パラレル信号の複数に所定のタイミングで挿入された前記制御信号に基づいて遅延差を求め、この遅延差に基づいて前記複数のパラレル信号を出力しても良い。
また、本発明の信号伝送方法は、種類毎に挿入間隔を変えて挿入された複数種類の前記制御信号に基づいて位相差を求めても良い。
更に、本発明の信号伝送装置は、
ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する縦−横変換部と、
前記空き時間αに制御信号を挿入する制御信号挿入部と、
前記データ信号及び制御信号を含むパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換部と、
を備える。
このように、本発明の信号伝送装置は、縦−横変換によって空き時間を作成し、この空き時間に制御信号を挿入したことにより、入力パラレル信号に含まれるデータに空き時間（アイドル）がない場合でも、データの区切りを示す制御信号を遅延無く埋めこむことができる。従って受信側で該制御信号に基づいて元のビットオーダーを復元することができる。
また、本発明の信号伝送装置は、前記パラレル信号をエンコードするエンコーダを更に備えても良い。
これにより、本発明の信号伝送装置は、データ信号と制御信号とを異なる符合列にエンコードし、データの区切りの検出を容易にしている。
また、本発明の信号伝送装置は、前記エンコーダが、前記パラレル信号を８Ｂ／１０Ｂ変換処理によりエンコードしても良い。
また、本発明の信号伝送装置は、前記シリアル信号を複数並行して伝送しても良い。
また、本発明の信号伝送装置は、前記制御信号挿入部が、前記パラレル信号の複数に所定のタイミングで前記制御信号を挿入しても良い。
また、本発明の信号伝送装置は、前記制御信号挿入部が、複数種類の前記制御信号を種類毎に挿入間隔を変えて挿入しても良い。
更に、本発明の信号伝送装置は、シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換するシリアル−パラレル変換部と、
前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換して出力する横−縦変換部とを備える。
また、本発明の信号伝送装置は、前記パラレル信号をデコードするデコーダを更に備えても良い。
また、本発明の信号伝送装置は、前記デコーダが、前記パラレル信号を１０Ｂ／８Ｂ変換処理によりデコードしても良い。
また、本発明の信号伝送装置は、前記受信部が、シリアル信号を複数並行して受信しても良い。
また、本発明の信号伝送装置は、前記パラレル信号の複数に所定のタイミングで挿入された前記制御信号に基づいて遅延差を求め、この遅延差を調整する遅延調整部を備えても良い。
また、本発明の信号伝送装置は、前記遅延調整部が、種類毎に挿入間隔を変えて挿入された複数種類の前記制御信号に基づいて位相差を求めても良い。
図１は、本発明の一実施形態である信号伝送装置の説明図。
図２は、縦−横変換の説明図。
図３は、本実施形態の信号伝送装置の概略図。
図４は、シリアル信号間の遅延差の説明図。
図５は、シリアル信号間の遅延差の説明図。
図６は、遅延調整部の具体的構成を示す図。
図７は、シリアル信号間の遅延差の説明図。
図８は、データの区切りを示す制御信号の説明図。
図９は、本変形例２の遅延調整部３４の具体的構成を示す図。
図１０は、送信側の信号伝送装置６０の概略構成図。
図１１は、受信側の信号伝送装置７０の概略構成図。
図１２は、信号伝送方法の説明図。
図１３は、信号伝送方法の説明図。
図１４は、ビットオーダーが保存されない問題の説明図。
図１５は、シリアル伝送間の遅延差について説明した図。
図２は、縦−横変換の説明図。
図３は、本実施形態の信号伝送装置の概略図。
図４は、シリアル信号間の遅延差の説明図。
図５は、シリアル信号間の遅延差の説明図。
図６は、遅延調整部の具体的構成を示す図。
図７は、シリアル信号間の遅延差の説明図。
図８は、データの区切りを示す制御信号の説明図。
図９は、本変形例２の遅延調整部３４の具体的構成を示す図。
図１０は、送信側の信号伝送装置６０の概略構成図。
図１１は、受信側の信号伝送装置７０の概略構成図。
図１２は、信号伝送方法の説明図。
図１３は、信号伝送方法の説明図。
図１４は、ビットオーダーが保存されない問題の説明図。
図１５は、シリアル伝送間の遅延差について説明した図。
以下、本発明の実施の形態について添付図面を参照して説明する。
〈実施形態１〉
§１．装置構成
図１は、本発明の一実施形態である信号伝送装置の説明図である。
同図に示すように、本実施形態では、送信側の信号伝送装置１が、パラレル信号を時分割多重方式によってシリアル信号に変換し、このシリアル信号を１本の信号線２を介して受信側の信号伝送装置３へ伝送する。これにより基板間でパラレル信号を少ない信号線（バックプレーン）を介して伝送することを可能にしている。
該送信側の信号伝送装置１は、縦−横変換部１１や、制御信号挿入部１２、エンコーダ１３、パラレル−シリアル変換部（Ｐ／Ｓとも記す）１４を備えている。
縦−横変換部１１は、ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する。なお、本実施形態では、図２（ａ）に示すようなビット数７でタイムスロット数７＋１のデータ信号を図２（ｂ）に示すようなビット数７＋１でタイムスロット数７のデータ信号に変換している。これにより、８タイムスロットのパラレルデータを７タイムスロットのパラレルデータとして送信できるので、１タイムスロット分の空き時間が得られる。
制御信号挿入部１２は、この空き時間に制御信号を挿入する。
エンコーダ１３は、前記データ信号及び制御信号を含むパラレル信号（８ビット）をエンコードする。本実施形態では、公知の８Ｂ／１０Ｂ変換処理、例えばＩＢＭコーポレーションによる８Ｂ／１０Ｂ変換規則や１０００ＢＡＳＥ−Ｘ規格に基づく処理により、８ビットのデータを１０ビットの符号に変換している。
そして、Ｐ／Ｓ１４は、前記パラレル信号をシリアル信号に変換する。
また、受信側の信号伝送装置３は、シリアル−パラレル変換部（Ｓ／Ｐとも称す）３１や、デコーダ３２、横−縦変換部３３を備えている。
前記Ｓ／Ｐ３１は、シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換する。
デコーダ３２は、前記パラレル信号をデコードする。本実施形態では、前記パラレル信号を公知の１０Ｂ／８Ｂ変換処理によりデコードしている。上記エンコードと逆の処理により１０ビットの符号を８ビットのデータに復号化している。
横−縦変換部３３は、前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換する。
§２．信号伝送方法
次に上記構成の信号伝送装置における信号伝送方法について説明する。
送信側の信号伝送装置１は、まず縦−横変換部１１を用い、７ビットのパラレル信号ＤＩ１〜ＤＩ７の８タイムスロット分のデータを８ビットのパラレルデータＤＩ１〜ＤＩ８に変換し、かつ、空いたタイムスロットに制御信号挿入部１２から入力された制御信号（Ｋ値、８ビット）を挿入し、エンコーダ１３に出力する。
エンコーダ１３は、該８ビットのパラレル信号を１０ビットの符号列（パラレル信号）にエンコードし、Ｐ／Ｓ１４に出力する。これによりパラレル信号をシリアル信号に変換した際のデータの区切りが分かるようにしている。
例えば８ビットのデータを単にシリアルに並べかえて伝送すると、受信側でデータの区切りが分からず、同じ８ビットのデータを得ることができない。そこで、８ビット（即ち、２５６通り）のデータを１０ビット（即ち、１０２４通り）の符号列に変換することにより、８ビットのデータを示す符号（データ符号）の他に制御用の符号（コントロール符号）を付加できるようにしている。該符号列は、データ符号として計５１２組（２５６×２）と、コントロール符号として２０組（１０×２）が存在する。８Ｂ／１０Ｂ変換によって得られる符号列には、通常０または１の連続が最大４にしかならないという特長がある。しかし、コントロール符号の中の６組（３×２）は特にコンマ符号と呼ばれ、これらの符号を送った場合のみ、０または１の連続が５になる場合が存在する。受信側ではこれを検知してシリアルデータのバイトの切れ目を判断し、ビットオーダーを復元する。
Ｐ／Ｓ１４は、該８Ｂ／１０Ｂ変換された符号列をシリアル信号に変換し、信号線２を介して伝送する。
一方、受信側の信号伝送装置３では、まずＳ／Ｐ３１によって、伝送されたシリアル信号を１０ビットのパラレル信号に変換し、デコーダ３２へ出力する。この時、送信側で挿入されたコンマ符号を検出し、パラレル変換のタイミングを決定する。
デコーダ３２は、該１０ビットのパラレル信号を１０Ｂ／８Ｂ変換によって８ビットのパラレル信号に戻し、横−縦変換部３３へ出力する。
そして、横−縦変換部３３は、該８ビットのパラレル信号のうち前記制御信号で区切られた７タイムスロット分のデータ信号を横−縦変換して、元の７ビットのパラレル信号８タイムスロット分のデータとし、この７ビットのパラレル信号ＤＯ１〜ＤＯ７を後段の回路へ出力する。
以上のように本実施形態によれば、ビットオーダーを再現するための制御信号を縦−横変換によって作成した空き時間に挿入したことにより、制御信号を含めたパラレル信号を遅延無く、且つ元のビットオーダーの復元を可能とした伝送を行うことができる。
特に、本実施形態では、制御信号を含めたパラレル信号をクロックアップすることなく処理できるので、ＰＬＬ等の回路を必要とせず、簡易な構成で伝送を行うことができる。
〈実施形態２〉
本発明の実施形態２に係る信号伝送装置を図３〜図６に基づいて説明する。
上記実施形態１では１つのシリアル信号を伝送する構成を示したが、本実施形態では、複数のシリアル信号を並行して伝送する。なお、個々のシリアル信号を伝送する構成については、前述の実施形態１と同様なので同一の要素に同符号を付すなどして再度の説明を省略する。
§１．装置構成
図３は、本実施形態の信号伝送装置の概略図である。同図に示すように送信側の信号伝送装置１０は、前述と同じ縦−横変換部１１、エンコーダ１３、パラレル−シリアル変換部１４をそれぞれ複数（本例では２つ）備え、パラレル信号ＤＩ１〜ＤＩ１４を複数のシリアル信号ＤＳ１，ＤＳ２に変換し、これを並行して伝送（パラレル伝送）する。
一方、受信側の信号伝送装置３０は、シリアル−パラレル変換部（Ｓ／Ｐ）３１や、デコーダ３２、横−縦変換部３３をそれぞれ複数（本例では２つ）備え、更にシリアル信号間の遅延差を調整するための遅延調整部３４を備えている。
本実施形態の信号伝送装置１０は、制御信号挿入部１２からの制御信号を前記複数の縦−横変換部１１に入力されたパラレル信号ＤＩ１〜ＤＩ７，ＤＩ８〜ＤＩ１４にそれぞれ同じタイミングで制御信号を入力している。これにより、受信側の信号伝送装置３０で、これら複数のシリアル信号ＤＳ１，ＤＳ２を受信した際に、該制御信号を基準として各シリアル信号ＤＳ１，ＤＳ２の遅延差Δｄｅｌａｙを認識し、この遅延差の調整を行って正しいビットオーダーでパラレル信号ＤＯ１〜ＤＯ１４を得ることができる。
§２．遅延差調整方法
図４は、該シリアル信号間の遅延差の説明図である。同図では、デコーダ３２でデコードした後のパラレル信号Ｄｔ１，Ｄｔ２を示しており、Ｄｘ．ｙがデータ信号、Ｋｘ．ｙが制御信号を示している。
前述したように制御信号は、パラレル信号ＤＩ１，ＤＩ２についてそれぞれ８タイムスロットに１回、同じタイミングで挿入されている。従って、パラレル信号Ｄｔ１，Ｄｔ２についても制御信号を同じタイムスロットに揃えるように調整を行うことで、伝送元と同じデータオーダーの信号が得られる。
なお、制御信号の調整を行う際には、最も近い制御信号同士を揃えるようにしている。即ち、図４の例では、パラレル信号Ｄｔ１の制御信号に対し、パラレル信号Ｄｔ２の制御信号が２タイムスロット分進んでいると認識できるので、パラレル信号Ｄｔ２をパラレル信号Ｄｔ１に対して２タイムスロット分遅らせるように調整を行う。同様に図５の例では、パラレル信号Ｄｔ１の制御信号に対し、パラレル信号Ｄｔ２の制御信号が３タイムスロット分遅れていると認識できるので、パラレル信号Ｄｔ１をパラレル信号Ｄｔ２に対して３タイムスロット分遅らせるように調整を行う。
§３．遅延調整部の構成
図６は、上記遅延の調整を実行する遅延調整部３４の具体的構成を示している。
遅延調整されるべきパラレル信号Ｄｔ１，Ｄｔ２は、遅延調整部３４に入力されると、それぞれシフトレジスタ（Ｆ／Ｆ）を通して出力される。
このとき基準側のパラレル信号Ｄｔ１は、１タイムスロットのデータ（本例では８ビット）毎にクロックＣＬＫ１に応じたタイミングで４つのシフトレジスタＦＦ１１〜ＦＦ１４に順に送られたのち、終段のシフトレジスタＦＦ１０に格納され、調整側のデータと同時に出力される。
一方、調整側のパラレル信号Ｄｔ２は、１タイムスロットのデータ毎にクロックＣＬＫ２に応じたタイミングで７つのシフトレジスタＦＦ２１〜ＦＦ２７に順に送られ、このうちセレクタＳＥＬに選択されたシフトレジスタのデータが終段のシフトレジスタＦＦ２０に格納され、基準側のデータと同時に出力される。
ＣＯＭＰ（比較器）４１，ＣＯＭＰ４２は、入力データが制御信号か否かを判定し、制御信号と判定した場合に次段へ信号を出力する。
カウンタ４３は、ＣＯＭＰ４１からの信号出力を受けた場合に、カウンタ値をリセットする。その後、クロックＣＬＫ１に従い、カウントアップし、ラッチ４４に出力する。
ラッチ４４では、カウンタ４３からの出力を受け、ＣＯＭＰ４２からの信号を受けた場合にこの値を保持する。即ち、パラレル信号Ｄｔ１の制御信号が入力されてからパラレル信号Ｄｔ２の制御信号が入力されるまでの時間（オフセット値）を測ることができる。
カウンタ４５は、ラッチ４４から出力されるオフセット値に応じて、パラレル信号Ｄｔ２の遅延差を決定し、セレクタＳＥＬに出力する。セレクタＳＥＬは、この遅延差に応じたシフトレジスタＦＦ２１〜ＦＦ２７を選択し、このシフトレジスタからのデータをシフトレジスタＦＦ２０に出力する。このとき遅延差は、前述のように最も近い制御信号との差であるので、オフセット値が１であれば＋１の遅れ、オフセット値が５であれば−１の遅れ（１タイムスロット分の進み）、オフセット値が７であれば−３の遅れとなる。そして、セレクタＳＥＬは、この遅延差−３〜＋３に基づき、例えば遅延差が０であればシフトレジスタＦＦ２４を選択し、遅延差が＋１であればシフトレジスタＦＦ２３、遅延差が＋３であればシフトレジスタＦＦ２１、遅延差が−１であればシフトレジスタＦＦ２４、遅延差が−３であればシフトレジスタＦＦ２７をそれぞれ選択する。
これにより、シフトレジスタＦＦ１０，ＦＦ２０からは、遅延差の調整を行ったデータが出力され、これを横−縦変換することで、元のパラレルデータＤＩ１，ＤＩ２と同一のビットオーダーのパラレル信号ＤＯ１，ＤＯ２が得られる。
以上のように、本実施形態によれば、シリアル信号をパラレル伝送する際の遅延差を調整し、正しいビットオーダーで伝送することができる。
なお、本実施形態において遅延調整部３４は、デコーダ３２からのパラレル信号Ｄｔ１，Ｄｔ２の制御信号に基づいて遅延調整を行ったが、Ｓ／Ｐ３１からのパラレル信号のコンマ符号に基づき、同様に遅延調整を行っても良い。但しこの場合、１タイムスロットのデータが１０ビットであるので、シフトレジスタも１０ビットを１ワードとして１度に格納できるように構成する。
〈変形例１〉
上記実施形態では、８ビット毎に挿入された制御信号を用いて遅延調整を行った。しかし、本発明の実施は、これに限定されない。例えば、複数種類の制御信号を種類毎に挿入間隔を変えて挿入しても良い。
上記実施形態では、８ビット毎に制御信号を挿入しているため、±３タイムスロットの遅延が調整可能な遅延の限界となっている。これは、図７に示すように±４タイムスロット以上の遅延が発生すると、どの制御信号同士を揃えれば良いのかが認識できなくなるためである。
従って、本変形例では、横−縦変換する際のデータの区切りを示す制御信号と、遅延調整用の制御信号として複数種類の制御信号を挿入し、この遅延制御用の制御信号の挿入間隔を長く設定することにより、遅延調整の限界を高めている。
即ちビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、Ｎ＋αタイムスロット毎に制御信号を挿入する場合、Ｍ（Ｎ＋α）タイムスロット毎に遅延調整用の制御信号を挿入し、それ以外のＮ＋αタイムスロット毎にデータの区切りを示す制御信号を挿入する（但し、Ｍは２以上の整数）。
図８は、データの区切りを示す制御信号Ａｘ．ｙを８タイムスロット毎、遅延調整用の制御信号Ｋｘ．ｙを２４タイムスロット毎に挿入した例を示している。（即ち、Ｍ＝３）
この場合、制御信号挿入部１２は、８タイムスロット毎に制御信号Ａｘ．ｙを出力してパラレル信号ＤＩ１，ＤＩ２に挿入し、２４タイムスロット毎に該制御信号Ａｘ．ｙに代えて制御信号Ｋｘ．ｙを出力し、パラレル信号ＤＩ１，ＤＩ２に挿入する。
エンコーダ１３は、この異なる種類の制御信号をそれぞれ対応する種類のコンマ符号にエンコードする。
送信側の信号伝送装置１０において、その他の構成は、前述の実施形態と同じであり、このエンコード後のパラレル信号をシリアル信号ＤＳ１，ＤＳ２に変換して伝送する。
一方、受信側の信号伝送装置３０は、受信したシリアル信号をＳ／Ｐ３１でパラレル信号に変換したのち、デコーダ３２でデコードし、前記異なる種類のコンマ符号をそれぞれ対応する制御信号（Ａｘ．ｙ，Ｋｘ．ｙ）に変換する。
遅延調整部３４は、このデコード後のパラレル信号Ｄｔ１，Ｄｔ２の遅延差を制御信号Ｋｘ．ｙに基づいて調整する。本例の遅延調整部３４は、制御信号Ｋｘ．ｙの挿入間隔を長くした分、シフトレジスタの数を増やした点が異なっている。このため、基準側のパラレル信号Ｄｔ１は、１タイムスロットのデータ毎にクロックＣＬＫ１に応じたタイミングで１２のシフトレジスタに順に送られたのち、終段のシフトレジスタＦＦ１０に格納され、調整側のデータと同時に出力される。
一方、調整側のパラレル信号Ｄｔ２は、１タイムスロットのデータ毎にクロックＣＬＫ２に応じたタイミングで２３のシフトレジスタに順に送られ、この送られている際にセレクタＳＥＬに選択されたシフトレジスタのデータが終段のシフトレジスタＦＦ２０に格納され、基準側のデータと同時に出力される。
本例ではオフセット値が１であれば＋１の遅れ、オフセット値が１３であれば−１の遅れ（１タイムスロット分の進み）、オフセット値が２３であれば−１１の遅れとなる。そして、セレクタＳＥＬは、この遅延差−１１〜＋１１に基づき、例えば遅延差が０であれば入力側から１２番目のシフトレジスタを選択し、遅延差が＋１であれば同１１番目のシフトレジスタ、遅延差が＋１１であれば一番目のシフトレジスタ、遅延差が−１であれば１３番目のシフトレジスタ、遅延差が−１１であれば２３番目のシフトレジスタをそれぞれ選択する。
そして、この遅延調整後のパラレルデータは、横−縦変換部３３で横縦変換される。このとき横−縦変換部３３は、８タイムスロット毎に挿入されている制御信号（Ａｘ．ｙ，Ｋｘ．ｙ）をデータの区切りとして認識し、７ビット８タイムスロットのデータに横−縦変換する。
以上のように本例によれば、縦−横変換のデータ区切りを示す制御信号とは別に遅延調整用の制御信号を挿入するので、縦−横変換のデータ区切りに依らず長い間隔（本例では±１１タイムスロット）で遅延の調整を行うことができる。
なお、制御信号の種類は、２種類に限らず、３種類以上を挿入するようにしても良い。例えば、ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、Ｎ＋αタイムスロット毎に制御信号を挿入する場合、Ｍ（Ｎ＋α）タイムスロット毎及びＬ（Ｎ＋α）タイムスロット毎に遅延調整用の制御信号を挿入し、それ以外のＮ＋αタイムスロット毎にデータの区切りを示す制御信号を挿入する（但し、Ｌ＞Ｍ、Ｍは２以上の整数）。即ち、８タイムスロット毎に制御信号を挿入し、このうち２４タイムスロット毎に第１の遅延調整用の制御信号を挿入し、１００タイムスロット毎に第２の遅延調整用の制御信号を挿入する。これにより、受信側伝送装置の遅延調整部が１００タイムスロット分の調整（±４９タイムスロット）が可能な場合、第二の遅延調整用の制御信号を用い、受信側伝送装置の遅延調整部が２４タイムスロット分の調整が可能な場合には、第一の遅延調整用の制御信号を用いる等のように受信側の遅延調整部の容量に応じて遅延調整の間隔を変更することが可能となる。
〈変形例２〉
上記実施形態では、遅延調整部４３をシフトレジスタで構成した例を示した。しかし、本発明はこれに限定されない。本変形例２では、遅延調整部４３をＲＡＭで構成している。
図９は、本変形例２の遅延調整部３４の具体的構成を示している。
遅延調整されるべきパラレル信号Ｄｔ１，Ｄｔ２は、遅延調整部３４に入力されると、それぞれＲＡＭ５１，５２に格納され、遅延差を調整したタイミングで呼び出されて出力される。
このとき基準側のパラレル信号Ｄｔ１，Ｄｔ２は、１タイムスロットのデータ毎にクロックＣＬＫ１に応じたタイミングで入力され、これと共にカウンタ５３，５４が書き込みアドレスを生成してＲＡＭ５１，５２に入力し、このアドレスに前記タイムスロットのデータが書き込まれる。カウンタ５３，５４は、クロックＣＬＫ１，２が入力される毎にカウントアップして書き込みアドレスを生成し、前記パラレル信号Ｄｔ１の１タイムスロットのデータを順（但し、ＲＡＭの最終のアドレスに達したら最初のアドレスに戻って循環させる）にＲＡＭ５１，５２に格納させる。
ＣＯＭＰ（比較器）５５，ＣＯＭＰ５６は、入力データが制御信号か否かを判定し、制御信号と判定した場合に次段へ信号を出力する。
ラッチ５７，５８は、カウンタ５３，５４からのアドレスが入力されており、ＣＯＭＰ５５，ＣＯＭＰ５６からの出力信号を受けた場合にこの値を保持する。
ＲＣＯＵＮＴＥＲ５０は、読み出しクロックＲＣＬＫにより、カウントアップし、ＲＡＭ１の読み出しアドレスを生成する。
差分回路５９は、このラッチ５７，ラッチ５８が保持した値（アドレス）の差から遅延差を求めると共に、その値とＲＣＯＵＮＴＥＲ５０を足した値をＲＡＭ５２の読み出しアドレスとして出力する。
例えば制御信号が１００タイムスロット毎に挿入され、ＲＡＭ５１，５２が１番地から１００番地のアドレスを有している場合に、基準側の制御信号のアドレスが４０番地、調整側の制御信号のアドレスが７０番地であると、ＲＣＯＵＮＴＥＲ５０が基準側のアドレスが４０番地よりもＲＡＭ５１の容量の半分だけ小さい値（９０番地）を読み出しアドレスとしてＲＡＭ５１に入力する。また差分回路５９は、この９０番地から前記遅延差（＋３０番地）分遅らせたアドレス、即ち２０番地を読み出しアドレスとしてＲＡＭ５２に入力する。
〈実施形態３〉
§１．装置構成
本発明の実施形態３に係る信号伝送装置を図１０〜図１３に基づいて説明する。
本実施形態の信号伝送装置６０，７０は、ＣＰＵやメモリを備えた一般的なコンピュータであり、信号伝送プログラムに従う演算処理部の処理により、パラレル信号をシリアル信号に変換し、少ない信号線（伝送路）を介して伝送するものである。
図１０は、送信側の信号伝送装置６０の概略構成図である。該信号伝送装置６０は、本体６１内にＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）やメインメモリ等よりなる演算処理部６２、演算処理の為のデータやソフトウェアを記憶した記憶装置（ハードディスク）６３、入出力部（Ｉ／Ｏ）６４等を備えている。
入出力部６４は、他の機器からパラレル信号が入力される入力ポートや、シリアル信号を伝送路へ出力する出力ポートを有している。
記憶装置６３には、オペレーティングシステム（ＯＳ）やアプリケーションソフト（信号伝送プログラム）がインストールされている。
演算処理部６２は、該信号伝送プログラムに従って演算処理を行うことにより、縦−横変換部１１や、制御信号挿入部１２、エンコーダ１３、パラレル−シリアル変換部（Ｐ／Ｓとも記す）１４として機能する。
縦−横変換部１１は、ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する。なお、本実施形態では、図２（ａ）に示すようなビット数７でタイムスロット数７＋１のデータ信号を図２（ｂ）に示すようなビット数７＋１でタイムスロット数７のデータ信号に変換している。これにより、８タイムスロットのパラレルデータを７タイムスロットのパラレルデータとして送信できるので、１タイムスロット分の空き時間が得られる。
制御信号挿入部１２は、この空き時間に制御信号を挿入する。
エンコーダ１３は、前記データ信号及び制御信号を含むパラレル信号（８ビット）をエンコードする。本実施形態では、公知の８Ｂ／１０Ｂ変換処理によりエンコードしている。
そして、Ｐ／Ｓ１４は、前記パラレル信号をシリアル信号に変換する。
一方、図１１は、受信側の信号伝送装置７０の概略構成図である。該信号伝送装置７０は、本体７１内にＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）やメインメモリ等よりなる演算処理部７２、演算処理の為のデータやソフトウェアを記憶した記憶装置（ハードディスク）７３、入出力部（Ｉ／Ｏ）７４等を備えている。
入出力部７４は、他の機器からパラレル信号が入力される入力ポートや、シリアル信号を伝送路へ出力する出力ポートを有している。
記憶装置７３には、オペレーティングシステム（ＯＳ）やアプリケーションソフト（信号伝送プログラム）がインストールされている。
演算処理部７２は、該信号伝送プログラムに従って演算処理を行うことにより、シリアル−パラレル変換部（Ｓ／Ｐとも称す）３１や、デコーダ３２、横−縦変換部３３として機能している。
前記Ｓ／Ｐ３１は、シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換する。
デコーダ３２は、前記パラレル信号をデコードする。本実施形態では、前記パラレル信号を公知の１０Ｂ／８Ｂ変換処理によりデコードしている。
横−縦変換部３３は、前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換する。
§２．信号伝送方法
次に上記構成の信号伝送装置において信号伝送プログラムに従って実行する信号伝送方法について図１２，図１３を用いて説明する。
送信側の信号伝送装置６０は、パラレル信号が入力されると（Ｓ１）、まず縦−横変換部３１を用い、この７ビットのパラレル信号ＤＩ１〜ＤＩ７の８タイムスロット分のデータを８ビットのパラレルデータＤＩ１〜ＤＩ８に変換し、かつ、空いたタイムスロットに制御信号挿入部１２から入力された制御信号（Ｋ値、８ビット）を挿入し、エンコーダ１３に出力する（Ｓ２）。
エンコーダ１３は、該８ビットのパラレル信号を１０ビットの符号列（パラレル信号）にエンコードし、Ｐ／Ｓ１４に出力する（Ｓ３）。該符号列には、データ符号と呼ばれる計５１２組（２５６×２）の符号列と、コントロール符号と呼ばれる２０組（１０×２）の符号列が存在する。８Ｂ／１０Ｂ変換によって得られる符号列には、通常０または１の連続が最大４にしかならないという特長がある。しかし、コントロール符号の中の６組（３×２）は特にコンマ符号と呼ばれ、これらの符号を送った場合のみ、０または１の連続が５になる場合が存在する。受信側ではこれを検知してシリアルデータのバイトの切れ目を判断し、ビットオーダーを復元する。
Ｐ／Ｓ１４は、該８Ｂ／１０Ｂ変換された符号列をシリアル信号に変換し、信号線２を介して伝送する（Ｓ４）。
一方、受信側の信号伝送装置７０では、前記シリアル信号を受信すると（Ｓ５）、まずＳ／Ｐ３１によって、伝送されたシリアル信号を１０ビットのパラレル信号に変換し、デコーダ３２へ出力する（Ｓ６）。この時、送信側で挿入されたコンマ符号を検出し、パラレル変換のタイミングを決定する。
デコーダ３２は、該１０ビットのパラレル信号を１０Ｂ／８Ｂ変換によって８ビットのパラレル信号に戻し、横−縦変換部３３へ出力する（Ｓ７）。
そして、横−縦変換部３３は、該８ビットのパラレル信号のうち前記制御信号で区切られた７タイムスロット分のデータ信号を横−縦変換して、元の７ビットのパラレル信号８タイムスロット分のデータとし、この７ビットのパラレル信号ＤＯ１〜ＤＯ７を後段の機器へ出力する（Ｓ８）。
以上のように本実施形態によれば、ビットオーダーを再現するための制御信号を縦−横変換によって作成した空き時間に挿入したことにより、制御信号を含めたパラレル信号を遅延無くシリアル化して伝送することができる。
特に、本実施形態は、汎用のコンピュータを用いた長距離の通信に好適に用いることができる。
〈変形例１〉
上記実施形態３では汎用のコンピュータを用いてパラレル信号を１つのシリアル信号に変換して伝送する構成を示した。しかし、本発明はこれに限定されない。例えば、汎用のコンピュータを用いてパラレル信号を複数のシリアル信号に変換し、並行して伝送しても良い。
本変形例は、前述の実施形態３と比べ、信号伝送装置６０，７０のハード構成が略同じであるので同一の要素に同符号を付すなどして再度の説明を省略する。
なお、本例の送信側信号伝送装置６０の演算処理部６２は、前述と同じ縦−横変換部１１、エンコーダ１３、パラレル−シリアル変換部１４の機能をそれぞれ複数実現しており、図３と同様にパラレル信号ＤＩ１〜ＤＩ１４を複数のシリアル信号ＤＳ１，ＤＳ２に変換し、これを並行して伝送（パラレル伝送）する。
また、本例の受信側信号伝送装置７０の演算処理部７２は、シリアル−パラレル変換部（Ｓ／Ｐ）３１や、デコーダ３２、横−縦変換部３３の機能をそれぞれ複数実現し、更にシリアル信号間の遅延差を調整するための遅延調整部３４の機能を実現しており、図３と同様にシリアル信号ＤＳ１，ＤＳ２を受信し、これをパラレル信号ＤＩ１〜ＤＩ１４に変換して出力している。
本実施形態の信号伝送装置１０は、制御信号挿入部１２からの制御信号を前記複数の縦−横変換部１１に入力されたパラレル信号ＤＩ１〜ＤＩ７，ＤＩ８〜ＤＩ１４にそれぞれ同じタイミングで制御信号を入力している。これにより、受信側の信号伝送装置３０で、これら複数のシリアル信号ＤＳ１，ＤＳ２を受信した際に、該制御信号を基準として各シリアル信号ＤＳ１，ＤＳ２の遅延差Δｄｅｌａｙを認識し、この遅延差の調整を行って正しいビットオーダーでパラレル信号ＤＯ１〜ＤＯ１４を得ることができる。
なお、具体的な遅延差の調整手順は、前述の実施形態２の変形例２と同様である。
尚、本発明は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
〈実施形態１〉
§１．装置構成
図１は、本発明の一実施形態である信号伝送装置の説明図である。
同図に示すように、本実施形態では、送信側の信号伝送装置１が、パラレル信号を時分割多重方式によってシリアル信号に変換し、このシリアル信号を１本の信号線２を介して受信側の信号伝送装置３へ伝送する。これにより基板間でパラレル信号を少ない信号線（バックプレーン）を介して伝送することを可能にしている。
該送信側の信号伝送装置１は、縦−横変換部１１や、制御信号挿入部１２、エンコーダ１３、パラレル−シリアル変換部（Ｐ／Ｓとも記す）１４を備えている。
縦−横変換部１１は、ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する。なお、本実施形態では、図２（ａ）に示すようなビット数７でタイムスロット数７＋１のデータ信号を図２（ｂ）に示すようなビット数７＋１でタイムスロット数７のデータ信号に変換している。これにより、８タイムスロットのパラレルデータを７タイムスロットのパラレルデータとして送信できるので、１タイムスロット分の空き時間が得られる。
制御信号挿入部１２は、この空き時間に制御信号を挿入する。
エンコーダ１３は、前記データ信号及び制御信号を含むパラレル信号（８ビット）をエンコードする。本実施形態では、公知の８Ｂ／１０Ｂ変換処理、例えばＩＢＭコーポレーションによる８Ｂ／１０Ｂ変換規則や１０００ＢＡＳＥ−Ｘ規格に基づく処理により、８ビットのデータを１０ビットの符号に変換している。
そして、Ｐ／Ｓ１４は、前記パラレル信号をシリアル信号に変換する。
また、受信側の信号伝送装置３は、シリアル−パラレル変換部（Ｓ／Ｐとも称す）３１や、デコーダ３２、横−縦変換部３３を備えている。
前記Ｓ／Ｐ３１は、シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換する。
デコーダ３２は、前記パラレル信号をデコードする。本実施形態では、前記パラレル信号を公知の１０Ｂ／８Ｂ変換処理によりデコードしている。上記エンコードと逆の処理により１０ビットの符号を８ビットのデータに復号化している。
横−縦変換部３３は、前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換する。
§２．信号伝送方法
次に上記構成の信号伝送装置における信号伝送方法について説明する。
送信側の信号伝送装置１は、まず縦−横変換部１１を用い、７ビットのパラレル信号ＤＩ１〜ＤＩ７の８タイムスロット分のデータを８ビットのパラレルデータＤＩ１〜ＤＩ８に変換し、かつ、空いたタイムスロットに制御信号挿入部１２から入力された制御信号（Ｋ値、８ビット）を挿入し、エンコーダ１３に出力する。
エンコーダ１３は、該８ビットのパラレル信号を１０ビットの符号列（パラレル信号）にエンコードし、Ｐ／Ｓ１４に出力する。これによりパラレル信号をシリアル信号に変換した際のデータの区切りが分かるようにしている。
例えば８ビットのデータを単にシリアルに並べかえて伝送すると、受信側でデータの区切りが分からず、同じ８ビットのデータを得ることができない。そこで、８ビット（即ち、２５６通り）のデータを１０ビット（即ち、１０２４通り）の符号列に変換することにより、８ビットのデータを示す符号（データ符号）の他に制御用の符号（コントロール符号）を付加できるようにしている。該符号列は、データ符号として計５１２組（２５６×２）と、コントロール符号として２０組（１０×２）が存在する。８Ｂ／１０Ｂ変換によって得られる符号列には、通常０または１の連続が最大４にしかならないという特長がある。しかし、コントロール符号の中の６組（３×２）は特にコンマ符号と呼ばれ、これらの符号を送った場合のみ、０または１の連続が５になる場合が存在する。受信側ではこれを検知してシリアルデータのバイトの切れ目を判断し、ビットオーダーを復元する。
Ｐ／Ｓ１４は、該８Ｂ／１０Ｂ変換された符号列をシリアル信号に変換し、信号線２を介して伝送する。
一方、受信側の信号伝送装置３では、まずＳ／Ｐ３１によって、伝送されたシリアル信号を１０ビットのパラレル信号に変換し、デコーダ３２へ出力する。この時、送信側で挿入されたコンマ符号を検出し、パラレル変換のタイミングを決定する。
デコーダ３２は、該１０ビットのパラレル信号を１０Ｂ／８Ｂ変換によって８ビットのパラレル信号に戻し、横−縦変換部３３へ出力する。
そして、横−縦変換部３３は、該８ビットのパラレル信号のうち前記制御信号で区切られた７タイムスロット分のデータ信号を横−縦変換して、元の７ビットのパラレル信号８タイムスロット分のデータとし、この７ビットのパラレル信号ＤＯ１〜ＤＯ７を後段の回路へ出力する。
以上のように本実施形態によれば、ビットオーダーを再現するための制御信号を縦−横変換によって作成した空き時間に挿入したことにより、制御信号を含めたパラレル信号を遅延無く、且つ元のビットオーダーの復元を可能とした伝送を行うことができる。
特に、本実施形態では、制御信号を含めたパラレル信号をクロックアップすることなく処理できるので、ＰＬＬ等の回路を必要とせず、簡易な構成で伝送を行うことができる。
〈実施形態２〉
本発明の実施形態２に係る信号伝送装置を図３〜図６に基づいて説明する。
上記実施形態１では１つのシリアル信号を伝送する構成を示したが、本実施形態では、複数のシリアル信号を並行して伝送する。なお、個々のシリアル信号を伝送する構成については、前述の実施形態１と同様なので同一の要素に同符号を付すなどして再度の説明を省略する。
§１．装置構成
図３は、本実施形態の信号伝送装置の概略図である。同図に示すように送信側の信号伝送装置１０は、前述と同じ縦−横変換部１１、エンコーダ１３、パラレル−シリアル変換部１４をそれぞれ複数（本例では２つ）備え、パラレル信号ＤＩ１〜ＤＩ１４を複数のシリアル信号ＤＳ１，ＤＳ２に変換し、これを並行して伝送（パラレル伝送）する。
一方、受信側の信号伝送装置３０は、シリアル−パラレル変換部（Ｓ／Ｐ）３１や、デコーダ３２、横−縦変換部３３をそれぞれ複数（本例では２つ）備え、更にシリアル信号間の遅延差を調整するための遅延調整部３４を備えている。
本実施形態の信号伝送装置１０は、制御信号挿入部１２からの制御信号を前記複数の縦−横変換部１１に入力されたパラレル信号ＤＩ１〜ＤＩ７，ＤＩ８〜ＤＩ１４にそれぞれ同じタイミングで制御信号を入力している。これにより、受信側の信号伝送装置３０で、これら複数のシリアル信号ＤＳ１，ＤＳ２を受信した際に、該制御信号を基準として各シリアル信号ＤＳ１，ＤＳ２の遅延差Δｄｅｌａｙを認識し、この遅延差の調整を行って正しいビットオーダーでパラレル信号ＤＯ１〜ＤＯ１４を得ることができる。
§２．遅延差調整方法
図４は、該シリアル信号間の遅延差の説明図である。同図では、デコーダ３２でデコードした後のパラレル信号Ｄｔ１，Ｄｔ２を示しており、Ｄｘ．ｙがデータ信号、Ｋｘ．ｙが制御信号を示している。
前述したように制御信号は、パラレル信号ＤＩ１，ＤＩ２についてそれぞれ８タイムスロットに１回、同じタイミングで挿入されている。従って、パラレル信号Ｄｔ１，Ｄｔ２についても制御信号を同じタイムスロットに揃えるように調整を行うことで、伝送元と同じデータオーダーの信号が得られる。
なお、制御信号の調整を行う際には、最も近い制御信号同士を揃えるようにしている。即ち、図４の例では、パラレル信号Ｄｔ１の制御信号に対し、パラレル信号Ｄｔ２の制御信号が２タイムスロット分進んでいると認識できるので、パラレル信号Ｄｔ２をパラレル信号Ｄｔ１に対して２タイムスロット分遅らせるように調整を行う。同様に図５の例では、パラレル信号Ｄｔ１の制御信号に対し、パラレル信号Ｄｔ２の制御信号が３タイムスロット分遅れていると認識できるので、パラレル信号Ｄｔ１をパラレル信号Ｄｔ２に対して３タイムスロット分遅らせるように調整を行う。
§３．遅延調整部の構成
図６は、上記遅延の調整を実行する遅延調整部３４の具体的構成を示している。
遅延調整されるべきパラレル信号Ｄｔ１，Ｄｔ２は、遅延調整部３４に入力されると、それぞれシフトレジスタ（Ｆ／Ｆ）を通して出力される。
このとき基準側のパラレル信号Ｄｔ１は、１タイムスロットのデータ（本例では８ビット）毎にクロックＣＬＫ１に応じたタイミングで４つのシフトレジスタＦＦ１１〜ＦＦ１４に順に送られたのち、終段のシフトレジスタＦＦ１０に格納され、調整側のデータと同時に出力される。
一方、調整側のパラレル信号Ｄｔ２は、１タイムスロットのデータ毎にクロックＣＬＫ２に応じたタイミングで７つのシフトレジスタＦＦ２１〜ＦＦ２７に順に送られ、このうちセレクタＳＥＬに選択されたシフトレジスタのデータが終段のシフトレジスタＦＦ２０に格納され、基準側のデータと同時に出力される。
ＣＯＭＰ（比較器）４１，ＣＯＭＰ４２は、入力データが制御信号か否かを判定し、制御信号と判定した場合に次段へ信号を出力する。
カウンタ４３は、ＣＯＭＰ４１からの信号出力を受けた場合に、カウンタ値をリセットする。その後、クロックＣＬＫ１に従い、カウントアップし、ラッチ４４に出力する。
ラッチ４４では、カウンタ４３からの出力を受け、ＣＯＭＰ４２からの信号を受けた場合にこの値を保持する。即ち、パラレル信号Ｄｔ１の制御信号が入力されてからパラレル信号Ｄｔ２の制御信号が入力されるまでの時間（オフセット値）を測ることができる。
カウンタ４５は、ラッチ４４から出力されるオフセット値に応じて、パラレル信号Ｄｔ２の遅延差を決定し、セレクタＳＥＬに出力する。セレクタＳＥＬは、この遅延差に応じたシフトレジスタＦＦ２１〜ＦＦ２７を選択し、このシフトレジスタからのデータをシフトレジスタＦＦ２０に出力する。このとき遅延差は、前述のように最も近い制御信号との差であるので、オフセット値が１であれば＋１の遅れ、オフセット値が５であれば−１の遅れ（１タイムスロット分の進み）、オフセット値が７であれば−３の遅れとなる。そして、セレクタＳＥＬは、この遅延差−３〜＋３に基づき、例えば遅延差が０であればシフトレジスタＦＦ２４を選択し、遅延差が＋１であればシフトレジスタＦＦ２３、遅延差が＋３であればシフトレジスタＦＦ２１、遅延差が−１であればシフトレジスタＦＦ２４、遅延差が−３であればシフトレジスタＦＦ２７をそれぞれ選択する。
これにより、シフトレジスタＦＦ１０，ＦＦ２０からは、遅延差の調整を行ったデータが出力され、これを横−縦変換することで、元のパラレルデータＤＩ１，ＤＩ２と同一のビットオーダーのパラレル信号ＤＯ１，ＤＯ２が得られる。
以上のように、本実施形態によれば、シリアル信号をパラレル伝送する際の遅延差を調整し、正しいビットオーダーで伝送することができる。
なお、本実施形態において遅延調整部３４は、デコーダ３２からのパラレル信号Ｄｔ１，Ｄｔ２の制御信号に基づいて遅延調整を行ったが、Ｓ／Ｐ３１からのパラレル信号のコンマ符号に基づき、同様に遅延調整を行っても良い。但しこの場合、１タイムスロットのデータが１０ビットであるので、シフトレジスタも１０ビットを１ワードとして１度に格納できるように構成する。
〈変形例１〉
上記実施形態では、８ビット毎に挿入された制御信号を用いて遅延調整を行った。しかし、本発明の実施は、これに限定されない。例えば、複数種類の制御信号を種類毎に挿入間隔を変えて挿入しても良い。
上記実施形態では、８ビット毎に制御信号を挿入しているため、±３タイムスロットの遅延が調整可能な遅延の限界となっている。これは、図７に示すように±４タイムスロット以上の遅延が発生すると、どの制御信号同士を揃えれば良いのかが認識できなくなるためである。
従って、本変形例では、横−縦変換する際のデータの区切りを示す制御信号と、遅延調整用の制御信号として複数種類の制御信号を挿入し、この遅延制御用の制御信号の挿入間隔を長く設定することにより、遅延調整の限界を高めている。
即ちビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、Ｎ＋αタイムスロット毎に制御信号を挿入する場合、Ｍ（Ｎ＋α）タイムスロット毎に遅延調整用の制御信号を挿入し、それ以外のＮ＋αタイムスロット毎にデータの区切りを示す制御信号を挿入する（但し、Ｍは２以上の整数）。
図８は、データの区切りを示す制御信号Ａｘ．ｙを８タイムスロット毎、遅延調整用の制御信号Ｋｘ．ｙを２４タイムスロット毎に挿入した例を示している。（即ち、Ｍ＝３）
この場合、制御信号挿入部１２は、８タイムスロット毎に制御信号Ａｘ．ｙを出力してパラレル信号ＤＩ１，ＤＩ２に挿入し、２４タイムスロット毎に該制御信号Ａｘ．ｙに代えて制御信号Ｋｘ．ｙを出力し、パラレル信号ＤＩ１，ＤＩ２に挿入する。
エンコーダ１３は、この異なる種類の制御信号をそれぞれ対応する種類のコンマ符号にエンコードする。
送信側の信号伝送装置１０において、その他の構成は、前述の実施形態と同じであり、このエンコード後のパラレル信号をシリアル信号ＤＳ１，ＤＳ２に変換して伝送する。
一方、受信側の信号伝送装置３０は、受信したシリアル信号をＳ／Ｐ３１でパラレル信号に変換したのち、デコーダ３２でデコードし、前記異なる種類のコンマ符号をそれぞれ対応する制御信号（Ａｘ．ｙ，Ｋｘ．ｙ）に変換する。
遅延調整部３４は、このデコード後のパラレル信号Ｄｔ１，Ｄｔ２の遅延差を制御信号Ｋｘ．ｙに基づいて調整する。本例の遅延調整部３４は、制御信号Ｋｘ．ｙの挿入間隔を長くした分、シフトレジスタの数を増やした点が異なっている。このため、基準側のパラレル信号Ｄｔ１は、１タイムスロットのデータ毎にクロックＣＬＫ１に応じたタイミングで１２のシフトレジスタに順に送られたのち、終段のシフトレジスタＦＦ１０に格納され、調整側のデータと同時に出力される。
一方、調整側のパラレル信号Ｄｔ２は、１タイムスロットのデータ毎にクロックＣＬＫ２に応じたタイミングで２３のシフトレジスタに順に送られ、この送られている際にセレクタＳＥＬに選択されたシフトレジスタのデータが終段のシフトレジスタＦＦ２０に格納され、基準側のデータと同時に出力される。
本例ではオフセット値が１であれば＋１の遅れ、オフセット値が１３であれば−１の遅れ（１タイムスロット分の進み）、オフセット値が２３であれば−１１の遅れとなる。そして、セレクタＳＥＬは、この遅延差−１１〜＋１１に基づき、例えば遅延差が０であれば入力側から１２番目のシフトレジスタを選択し、遅延差が＋１であれば同１１番目のシフトレジスタ、遅延差が＋１１であれば一番目のシフトレジスタ、遅延差が−１であれば１３番目のシフトレジスタ、遅延差が−１１であれば２３番目のシフトレジスタをそれぞれ選択する。
そして、この遅延調整後のパラレルデータは、横−縦変換部３３で横縦変換される。このとき横−縦変換部３３は、８タイムスロット毎に挿入されている制御信号（Ａｘ．ｙ，Ｋｘ．ｙ）をデータの区切りとして認識し、７ビット８タイムスロットのデータに横−縦変換する。
以上のように本例によれば、縦−横変換のデータ区切りを示す制御信号とは別に遅延調整用の制御信号を挿入するので、縦−横変換のデータ区切りに依らず長い間隔（本例では±１１タイムスロット）で遅延の調整を行うことができる。
なお、制御信号の種類は、２種類に限らず、３種類以上を挿入するようにしても良い。例えば、ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、Ｎ＋αタイムスロット毎に制御信号を挿入する場合、Ｍ（Ｎ＋α）タイムスロット毎及びＬ（Ｎ＋α）タイムスロット毎に遅延調整用の制御信号を挿入し、それ以外のＮ＋αタイムスロット毎にデータの区切りを示す制御信号を挿入する（但し、Ｌ＞Ｍ、Ｍは２以上の整数）。即ち、８タイムスロット毎に制御信号を挿入し、このうち２４タイムスロット毎に第１の遅延調整用の制御信号を挿入し、１００タイムスロット毎に第２の遅延調整用の制御信号を挿入する。これにより、受信側伝送装置の遅延調整部が１００タイムスロット分の調整（±４９タイムスロット）が可能な場合、第二の遅延調整用の制御信号を用い、受信側伝送装置の遅延調整部が２４タイムスロット分の調整が可能な場合には、第一の遅延調整用の制御信号を用いる等のように受信側の遅延調整部の容量に応じて遅延調整の間隔を変更することが可能となる。
〈変形例２〉
上記実施形態では、遅延調整部４３をシフトレジスタで構成した例を示した。しかし、本発明はこれに限定されない。本変形例２では、遅延調整部４３をＲＡＭで構成している。
図９は、本変形例２の遅延調整部３４の具体的構成を示している。
遅延調整されるべきパラレル信号Ｄｔ１，Ｄｔ２は、遅延調整部３４に入力されると、それぞれＲＡＭ５１，５２に格納され、遅延差を調整したタイミングで呼び出されて出力される。
このとき基準側のパラレル信号Ｄｔ１，Ｄｔ２は、１タイムスロットのデータ毎にクロックＣＬＫ１に応じたタイミングで入力され、これと共にカウンタ５３，５４が書き込みアドレスを生成してＲＡＭ５１，５２に入力し、このアドレスに前記タイムスロットのデータが書き込まれる。カウンタ５３，５４は、クロックＣＬＫ１，２が入力される毎にカウントアップして書き込みアドレスを生成し、前記パラレル信号Ｄｔ１の１タイムスロットのデータを順（但し、ＲＡＭの最終のアドレスに達したら最初のアドレスに戻って循環させる）にＲＡＭ５１，５２に格納させる。
ＣＯＭＰ（比較器）５５，ＣＯＭＰ５６は、入力データが制御信号か否かを判定し、制御信号と判定した場合に次段へ信号を出力する。
ラッチ５７，５８は、カウンタ５３，５４からのアドレスが入力されており、ＣＯＭＰ５５，ＣＯＭＰ５６からの出力信号を受けた場合にこの値を保持する。
ＲＣＯＵＮＴＥＲ５０は、読み出しクロックＲＣＬＫにより、カウントアップし、ＲＡＭ１の読み出しアドレスを生成する。
差分回路５９は、このラッチ５７，ラッチ５８が保持した値（アドレス）の差から遅延差を求めると共に、その値とＲＣＯＵＮＴＥＲ５０を足した値をＲＡＭ５２の読み出しアドレスとして出力する。
例えば制御信号が１００タイムスロット毎に挿入され、ＲＡＭ５１，５２が１番地から１００番地のアドレスを有している場合に、基準側の制御信号のアドレスが４０番地、調整側の制御信号のアドレスが７０番地であると、ＲＣＯＵＮＴＥＲ５０が基準側のアドレスが４０番地よりもＲＡＭ５１の容量の半分だけ小さい値（９０番地）を読み出しアドレスとしてＲＡＭ５１に入力する。また差分回路５９は、この９０番地から前記遅延差（＋３０番地）分遅らせたアドレス、即ち２０番地を読み出しアドレスとしてＲＡＭ５２に入力する。
〈実施形態３〉
§１．装置構成
本発明の実施形態３に係る信号伝送装置を図１０〜図１３に基づいて説明する。
本実施形態の信号伝送装置６０，７０は、ＣＰＵやメモリを備えた一般的なコンピュータであり、信号伝送プログラムに従う演算処理部の処理により、パラレル信号をシリアル信号に変換し、少ない信号線（伝送路）を介して伝送するものである。
図１０は、送信側の信号伝送装置６０の概略構成図である。該信号伝送装置６０は、本体６１内にＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）やメインメモリ等よりなる演算処理部６２、演算処理の為のデータやソフトウェアを記憶した記憶装置（ハードディスク）６３、入出力部（Ｉ／Ｏ）６４等を備えている。
入出力部６４は、他の機器からパラレル信号が入力される入力ポートや、シリアル信号を伝送路へ出力する出力ポートを有している。
記憶装置６３には、オペレーティングシステム（ＯＳ）やアプリケーションソフト（信号伝送プログラム）がインストールされている。
演算処理部６２は、該信号伝送プログラムに従って演算処理を行うことにより、縦−横変換部１１や、制御信号挿入部１２、エンコーダ１３、パラレル−シリアル変換部（Ｐ／Ｓとも記す）１４として機能する。
縦−横変換部１１は、ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する。なお、本実施形態では、図２（ａ）に示すようなビット数７でタイムスロット数７＋１のデータ信号を図２（ｂ）に示すようなビット数７＋１でタイムスロット数７のデータ信号に変換している。これにより、８タイムスロットのパラレルデータを７タイムスロットのパラレルデータとして送信できるので、１タイムスロット分の空き時間が得られる。
制御信号挿入部１２は、この空き時間に制御信号を挿入する。
エンコーダ１３は、前記データ信号及び制御信号を含むパラレル信号（８ビット）をエンコードする。本実施形態では、公知の８Ｂ／１０Ｂ変換処理によりエンコードしている。
そして、Ｐ／Ｓ１４は、前記パラレル信号をシリアル信号に変換する。
一方、図１１は、受信側の信号伝送装置７０の概略構成図である。該信号伝送装置７０は、本体７１内にＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）やメインメモリ等よりなる演算処理部７２、演算処理の為のデータやソフトウェアを記憶した記憶装置（ハードディスク）７３、入出力部（Ｉ／Ｏ）７４等を備えている。
入出力部７４は、他の機器からパラレル信号が入力される入力ポートや、シリアル信号を伝送路へ出力する出力ポートを有している。
記憶装置７３には、オペレーティングシステム（ＯＳ）やアプリケーションソフト（信号伝送プログラム）がインストールされている。
演算処理部７２は、該信号伝送プログラムに従って演算処理を行うことにより、シリアル−パラレル変換部（Ｓ／Ｐとも称す）３１や、デコーダ３２、横−縦変換部３３として機能している。
前記Ｓ／Ｐ３１は、シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換する。
デコーダ３２は、前記パラレル信号をデコードする。本実施形態では、前記パラレル信号を公知の１０Ｂ／８Ｂ変換処理によりデコードしている。
横−縦変換部３３は、前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換する。
§２．信号伝送方法
次に上記構成の信号伝送装置において信号伝送プログラムに従って実行する信号伝送方法について図１２，図１３を用いて説明する。
送信側の信号伝送装置６０は、パラレル信号が入力されると（Ｓ１）、まず縦−横変換部３１を用い、この７ビットのパラレル信号ＤＩ１〜ＤＩ７の８タイムスロット分のデータを８ビットのパラレルデータＤＩ１〜ＤＩ８に変換し、かつ、空いたタイムスロットに制御信号挿入部１２から入力された制御信号（Ｋ値、８ビット）を挿入し、エンコーダ１３に出力する（Ｓ２）。
エンコーダ１３は、該８ビットのパラレル信号を１０ビットの符号列（パラレル信号）にエンコードし、Ｐ／Ｓ１４に出力する（Ｓ３）。該符号列には、データ符号と呼ばれる計５１２組（２５６×２）の符号列と、コントロール符号と呼ばれる２０組（１０×２）の符号列が存在する。８Ｂ／１０Ｂ変換によって得られる符号列には、通常０または１の連続が最大４にしかならないという特長がある。しかし、コントロール符号の中の６組（３×２）は特にコンマ符号と呼ばれ、これらの符号を送った場合のみ、０または１の連続が５になる場合が存在する。受信側ではこれを検知してシリアルデータのバイトの切れ目を判断し、ビットオーダーを復元する。
Ｐ／Ｓ１４は、該８Ｂ／１０Ｂ変換された符号列をシリアル信号に変換し、信号線２を介して伝送する（Ｓ４）。
一方、受信側の信号伝送装置７０では、前記シリアル信号を受信すると（Ｓ５）、まずＳ／Ｐ３１によって、伝送されたシリアル信号を１０ビットのパラレル信号に変換し、デコーダ３２へ出力する（Ｓ６）。この時、送信側で挿入されたコンマ符号を検出し、パラレル変換のタイミングを決定する。
デコーダ３２は、該１０ビットのパラレル信号を１０Ｂ／８Ｂ変換によって８ビットのパラレル信号に戻し、横−縦変換部３３へ出力する（Ｓ７）。
そして、横−縦変換部３３は、該８ビットのパラレル信号のうち前記制御信号で区切られた７タイムスロット分のデータ信号を横−縦変換して、元の７ビットのパラレル信号８タイムスロット分のデータとし、この７ビットのパラレル信号ＤＯ１〜ＤＯ７を後段の機器へ出力する（Ｓ８）。
以上のように本実施形態によれば、ビットオーダーを再現するための制御信号を縦−横変換によって作成した空き時間に挿入したことにより、制御信号を含めたパラレル信号を遅延無くシリアル化して伝送することができる。
特に、本実施形態は、汎用のコンピュータを用いた長距離の通信に好適に用いることができる。
〈変形例１〉
上記実施形態３では汎用のコンピュータを用いてパラレル信号を１つのシリアル信号に変換して伝送する構成を示した。しかし、本発明はこれに限定されない。例えば、汎用のコンピュータを用いてパラレル信号を複数のシリアル信号に変換し、並行して伝送しても良い。
本変形例は、前述の実施形態３と比べ、信号伝送装置６０，７０のハード構成が略同じであるので同一の要素に同符号を付すなどして再度の説明を省略する。
なお、本例の送信側信号伝送装置６０の演算処理部６２は、前述と同じ縦−横変換部１１、エンコーダ１３、パラレル−シリアル変換部１４の機能をそれぞれ複数実現しており、図３と同様にパラレル信号ＤＩ１〜ＤＩ１４を複数のシリアル信号ＤＳ１，ＤＳ２に変換し、これを並行して伝送（パラレル伝送）する。
また、本例の受信側信号伝送装置７０の演算処理部７２は、シリアル−パラレル変換部（Ｓ／Ｐ）３１や、デコーダ３２、横−縦変換部３３の機能をそれぞれ複数実現し、更にシリアル信号間の遅延差を調整するための遅延調整部３４の機能を実現しており、図３と同様にシリアル信号ＤＳ１，ＤＳ２を受信し、これをパラレル信号ＤＩ１〜ＤＩ１４に変換して出力している。
本実施形態の信号伝送装置１０は、制御信号挿入部１２からの制御信号を前記複数の縦−横変換部１１に入力されたパラレル信号ＤＩ１〜ＤＩ７，ＤＩ８〜ＤＩ１４にそれぞれ同じタイミングで制御信号を入力している。これにより、受信側の信号伝送装置３０で、これら複数のシリアル信号ＤＳ１，ＤＳ２を受信した際に、該制御信号を基準として各シリアル信号ＤＳ１，ＤＳ２の遅延差Δｄｅｌａｙを認識し、この遅延差の調整を行って正しいビットオーダーでパラレル信号ＤＯ１〜ＤＯ１４を得ることができる。
なお、具体的な遅延差の調整手順は、前述の実施形態２の変形例２と同様である。
尚、本発明は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
以上、説明したように本発明によれば、少ない信号線での信号伝送を簡易に行う技術を提供できる。
Claims (24)
- ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成するステップと、
前記空き時間αに制御信号を挿入するステップと、
前記データ信号及び制御信号を含むパラレル信号をシリアル信号に変換するステップと、
前記シリアル信号を伝送するステップと、
を行う信号伝送方法。 - 前記パラレル信号をエンコードした後にシリアル信号に変換する請求項１に記載の信号伝送方法。
- 前記パラレル信号を８Ｂ／１０Ｂ変換処理によりエンコードする請求項２に記載の信号伝送方法。
- 前記シリアル信号を複数並行して伝送する請求項１に記載の信号伝送方法。
- 前記パラレル信号の複数に所定のタイミングで前記制御信号を挿入する請求項４に記載の信号伝送方法。
- 複数種類の前記制御信号を種類毎に挿入間隔を変えて挿入する請求項５に記載の信号伝送方法。
- シリアル信号を受信するステップと、
前記シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換するステップと、
前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換するステップと、
前記変換後のデータ信号を出力するステップと、
を実行する信号伝送方法。 - 前記パラレル信号をデコードする請求項７に記載の信号伝送方法。
- 前記パラレル信号を１０Ｂ／８Ｂ変換処理によりデコードする請求項８に記載の信号伝送方法。
- 前記シリアル信号を複数並行して受信する請求項７に記載の信号伝送方法。
- 前記パラレル信号の複数に所定のタイミングで挿入された前記制御信号に基づいて遅延差を求め、この遅延差に基づいて前記複数のパラレル信号を出力する請求項１０に記載の信号伝送方法。
- 種類毎に挿入間隔を変えて挿入された複数種類の前記制御信号に基づいて位相差を求める請求項１１に記載の信号伝送方法。
- ビット数Ｎでタイムスロット数Ｎ＋αのデータ信号をビット数Ｎ＋αでタイムスロット数Ｎのデータ信号に縦−横変換し、空き時間αを作成する縦−横変換部と、
前記空き時間αに制御信号を挿入する制御信号挿入部と、
前記データ信号及び制御信号を含むパラレル信号をシリアル信号に変換して出力するパラレル−シリアル変換部と、
を備える信号伝送装置。 - 前記パラレル信号をエンコードするエンコーダを更に備える請求項１３に記載の信号伝送装置。
- 前記エンコーダが、前記パラレル信号を８Ｂ／１０Ｂ変換処理によりエンコードする請求項１４に記載の信号伝送装置。
- 前記シリアル信号を複数並行して伝送する請求項１３に記載の信号伝送装置。
- 前記制御信号挿入部が、前記パラレル信号の複数に所定のタイミングで前記制御信号を挿入する請求項１３に記載の信号伝送装置。
- 前記制御信号挿入部が、複数種類の前記制御信号を種類毎に挿入間隔を変えて挿入する請求項１７に記載の信号伝送装置。
- シリアル信号をデータの区切りを示す制御信号及びデータ信号を含むパラレル信号に変換するシリアル−パラレル変換部と、
前記制御信号に基づき、ビット数Ｎ＋αでタイムスロット数Ｎのデータ信号をビット数Ｎでタイムスロット数Ｎ＋αのデータ信号に横−縦変換して出力する横−縦変換部と、
を備える信号伝送装置。 - 前記パラレル信号をデコードするデコーダを更に備える請求項１９に記載の信号伝送装置。
- 前記デコーダが、前記パラレル信号を１０Ｂ／８Ｂ変換処理によりデコードする請求項２０に記載の信号伝送装置。
- 前記受信部が、シリアル信号を複数並行して受信する請求項２０に記載の信号伝送装置。
- 前記パラレル信号の複数に所定のタイミングで挿入された前記制御信号に基づいて遅延差を求め、この遅延差を調整する遅延調整部を備える請求項２２に記載の信号伝送装置。
- 前記遅延調整部が、種類毎に挿入間隔を変えて挿入された複数種類の前記制御信号に基づいて位相差を求める請求項２３に記載の信号伝送装置。
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