JP2016514430A - クロック情報を信号状態の遷移に組み込むマルチワイヤシグナリングのためのトランスコーディング方法 - Google Patents

クロック情報を信号状態の遷移に組み込むマルチワイヤシグナリングのためのトランスコーディング方法 Download PDF

Info

Publication number
JP2016514430A
JP2016514430A JP2015561729A JP2015561729A JP2016514430A JP 2016514430 A JP2016514430 A JP 2016514430A JP 2015561729 A JP2015561729 A JP 2015561729A JP 2015561729 A JP2015561729 A JP 2015561729A JP 2016514430 A JP2016514430 A JP 2016514430A
Authority
JP
Japan
Prior art keywords
transition
symbol
sequence
converting
raw
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2015561729A
Other languages
English (en)
Other versions
JP2016514430A5 (ja
Inventor
祥一郎 仙石
祥一郎 仙石
ジョージ・アラン・ウィリー
チュルキュ・イ
ジョセフ・チュン
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2016514430A publication Critical patent/JP2016514430A/ja
Publication of JP2016514430A5 publication Critical patent/JP2016514430A5/ja
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/493—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by transition coding, i.e. the time-position or direction of a transition being encoded before transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

クロック信号がシンボル遷移内に符号化される、マルチワイヤシグナリング符号化を実行する方法が、提供される。一連のデータビットは、複数のm個の遷移番号に変換される。各遷移番号は、1組のシーケンスシンボル番号の中からのあるシーケンスシンボル番号に変換される。シーケンスシンボル番号は、複数の差動ドライバにわたって送信可能な未処理シンボルに変換される。未処理シンボルは、複数のn本のワイヤにわたって拡散されて、送信され、遷移番号からシーケンスシンボル番号への変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの送信に効果的に組み込まれる。未処理シンボルは、複数のn本のワイヤのすべての対にかけられるゼロでない差動電圧を有することが保証される。

Description

《米国特許法第119条に基づく優先権の主張》
本特許出願は、
2013年3月7日に出願した「Transcoding Method For Multi-Wire Signaling That Embeds Clock Information In Transition Of Signal State」という名称の米国仮出願第61/774408号、
2013年3月13日に出願した「Transcoding Method For Multi-Wire Signaling That Embeds Clock Information In Transition Of Signal State」という名称の米国仮出願第61/778768号、
2013年3月7日に出願した「Circuit To Recover A Clock Signal From Multiple Wire Data Signals That Changes State Every State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data State Transition Glitches」という名称の米国仮出願第61/774247号、
の優先権を主張し、これらのすべては、本明細書によって本明細書の譲受人に譲渡され、参照によって本明細書に明白に組み込まれている。
本開示は、マルチ信号データ伝送のサイクル内でクロック信号を送信することおよび/または符号化することに関する。
マルチ信号データ伝送、たとえば、3相またはNの階乗小振幅差動シグナリング(LVDS:low-voltage differential signaling)などのマルチワイヤ差動シグナリングにおいて、トランスコーディング(たとえば、他方に対して一方を符号化するデジタル/デジタルデータ変換)は、別個のデータレーン(送信路)でクロック情報を送信する代わりに、シンボルサイクルごとにシンボル遷移を生じさせることによって、シンボルクロック情報を組み込むように行われてよい。そのようなトランスコーディングにより組み込むクロック情報は、データ信号からクロック情報を再生する位相ロックループ(PLL)を不要にするのと同様に、クロックとデータ信号との間のスキューを最小化する、有効な方法である。
いくつかのトランスコーディングの解決策(たとえば、3本ワイヤの差動シグナリングおよび/または3相シグナリング)は、組込みクロック情報を実装しているが、しかし、拡張性を欠く。
それゆえ、Nの階乗の差動シグナリングなどのマルチワイヤシグナリングにおいて使用される、任意の数のワイヤを、および、任意の2進数からトランスコードされることが可能なグループの任意の数のシンボルをサポートする効率的なトランスコーディング方法が必要である。
マルチワイヤシグナリング符号化を実行するための方法が提供される。一連のデータビットは複数のm個の遷移番号に変換される。各遷移番号は、1組のシーケンス番号の中からのあるシーケンス番号に変換される。シーケンス番号は未処理シンボルに変換される。未処理シンボルは、複数の差動ドライバを介して、かつ複数のn本のワイヤにわたって拡散されて、送信され、ここで、遷移番号からシーケンス番号への変換は2つの連続する未処理シンボルが同一ではないことを保証するので、クロック信号は、未処理シンボルの送信に効果的に組み込まれる。未処理シンボル送信はクロック信号を使用して同期させてよい。各遷移番号を1組のシーケンス番号の中からのあるシーケンス番号に変換するステップは、複数の遷移番号を1つのシーケンス番号に変換するステップを含んでよい。シーケンス番号を未処理シンボルに変換するステップは、シーケンス番号を複数の未処理シンボルに変換するステップを含んでよい。1つの例において、複数のn本のワイヤは、3または4本以上でよい。未処理シンボルは、複数のn本のワイヤのうちのすべての対にかけられるゼロでない差動電圧を有することが保証される。n本のワイヤのうちの対にかけられるnの階乗の差動信号の場合、rm個の可能な異なる状態が遷移番号によって表され、ここでrはn!-1であり、mは複数の遷移番号である。シーケンス番号は、直前のシーケンスシンボル番号からの遷移に基づいて、遷移番号から選択されてよい。
マルチワイヤシグナリング符号化を実行するための符号化回路が提供される。ビット/遷移番号変換器は、一連のデータビットを複数のm個の遷移番号に変換できる。遷移番号/シーケンス番号変換器は、各遷移番号を1組のシーケンス番号の中からのあるシーケンス番号に変換できる。シーケンス番号/未処理シンボル変換器は、シーケンス番号を未処理シンボルに変換できる。複数の差動ドライバは、複数のn本のワイヤにわたって拡散された未処理シンボルを送信してもよく、ここで、遷移番号からシーケンス番号への変換は2つの連続する未処理シンボルが同一ではないことを保証するので、クロック信号は、未処理シンボルの送信に効果的に組み込まれる。
n本のワイヤのうちの対にかけられるnの階乗の差動信号の場合、rm個の可能な異なる状態が遷移番号によって表され、ここでrはn!-1であり、mは複数の遷移番号である。
1つの例において、複数の差動ドライバは、nC2に等しく、ここでnC2=n(n-1)/2である。別の例において、複数の差動ドライバは、nに等しい。
シーケンス番号は、直前のシーケンスシンボル番号からの遷移に基づいて、遷移番号から選択されてよい。
マルチワイヤシグナリング復号を実行する方法がさらに提供される。未処理シンボルは、複数の差動受信機を介して、複数のn本のワイヤにわたって拡散されて受信される。未処理シンボルは、1組のシーケンス番号の中からのあるシーケンス番号に変換されてよい。各シーケンス番号は、遷移番号に変換されてよい。複数の遷移番号は、一連のデータビットに変換されてよい。クロック信号は、未処理シンボルの受信から抽出できる。未処理シンボル受信は、クロック信号を使用して同期させてよい。
各シーケンス番号を遷移番号に変換するステップは、1つのシーケンス番号を複数の遷移番号に変換するステップを含んでよい。未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換するステップは、複数の未処理シンボルを1つのシーケンス番号に変換するステップを含んでよい。様々な例において、複数のn本のワイヤは、3または4本以上である。未処理シンボルは、n本のワイヤのうちのすべての対にかけられるゼロでない差動電圧を有することを保証される。n個のドライバにわたるnの階乗の差動シグナリングの場合、rm個の可能な異なる状態が遷移番号によって表され、ここでrはn!-1である。遷移番号は、シーケンス番号から選択され、直前のシーケンスシンボル番号に基づいてよい。
マルチワイヤシグナリングの復号を実行する復号回路がさらに提供される。複数の差動受信機は、複数のn本のワイヤにわたって拡散された未処理シンボルを受信してよい。未処理シンボル/シーケンス番号変換器は、未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換できる。シーケンス番号/遷移番号変換器は、各シーケンス番号を遷移番号に変換できる。遷移番号/ビット変換器は、複数の遷移番号を一連のデータビットに変換できる。クロックデータ再生回路は、未処理シンボルの受信からクロック信号を抽出できる。未処理シンボルの受信は、クロック信号を使用して同期させてよい。
1つの例において、複数の差動ドライバはnC2に等しく、ここでnC2=n(n-1)/2である。別の例において、複数の差動ドライバはnに等しい。遷移番号は、シーケンス番号から選択され、直前のシーケンスシンボル番号に基づいてよい。
様々な特徴、特質、および利点は、全体を通して同様の参照符号が同様に付されている図面と関連した下記に記載する発明を実施するための形態から明らかになるだろう。
送信デバイスと受信デバイスとの間で使用される4の階乗の変調データの符号化/復号方式を例示する図である。 送信デバイスと受信デバイスとの間で使用される別の4の階乗の変調データの符号化/復号方式を例示する図である。 送信デバイスと受信デバイスとの間で使用される別の4の階乗の変調データの符号化/復号方式を例示する図である。 マルチワイヤ送信経路を介して、送信デバイスと受信デバイスとの間で使用される別の4の階乗の変調データの符号化/復号方式を例示する図である。 クロックがシンボル遷移に統合されている、送信(符号化)デバイスのブロック図である。 統合されたクロック再生を有する、受信(復号)デバイスのブロック図である。 送信機におけるビットからシンボル遷移番号への変換、そして次に受信機におけるシンボル遷移番号からビットへの変換を例示する図である。 シーケンスシンボル番号とシンボル遷移番号との間の変換を例示する図である。 (n=3のワイヤシステムの場合の)未処理シンボルとシーケンスシンボル番号との間の変換を例示する表である。 様々なノード間の電流フローと同様に入力ドライバおよび出力受信機を示す3本ワイヤ終端ネットワークを例示する図である。 様々なノード間の電流フローと同様に入力ドライバおよび出力受信機を示す4本ワイヤ終端ネットワークを例示する図である。 様々なノード間の電流フローと同様に入力ドライバおよび出力受信機を示す4本ワイヤ終端ネットワークを例示する図である。 送信ドライバ、受信ドライバ、および4本ワイヤ終端ネットワークを示す、送信機/受信機トランスコーディング方式を例示する図である。 未処理シンボルと、n=4の場合のゼロ差動電圧を有するシンボルとの様々な組合せを示す表である。 未処理シンボルと、n=4の場合のゼロ差動電圧を有するシンボルとの様々な組合せを示す表である。 図13Aおよび図13Bから取得されたゼロ以外の差動電圧未処理シンボル(Sraw)の表を例示する図である。 n本ワイヤシステムの場合のシンボル遷移番号へのビットの変換を例示しているブロック図である。 (グループ当たり7つのシンボルを有するn=3の場合の)3本ワイヤシステムの場合のシンボル遷移番号へのビットの変換の例を例示する例示的な符号化器のブロック図である。 (グループ当たり7つのシンボルを有するn=3の場合の)3本ワイヤシステムの場合のビットへのシンボル遷移番号の変換の例を例示する例示的な復号器のブロック図である。 nの階乗(すなわちn!)のトランスコーディング方式に一般化した例示的な送信および受信デバイスを例示するブロック図である。 m=2、w=8の場合に4!のバス伝送トランスコーディング(RX側のみ)の例を例示しているブロック図である。 グループ当たりの様々なシンボルにおける3本ワイヤシステムのための利用率表を例示する図である。 グループ当たりの様々なシンボルにおける4本ワイヤシステムのための利用率表を例示する図である。 グループ当たりの様々なシンボルにおける5本ワイヤシステムのための利用率表を例示する図である。 グループ当たりの様々なシンボルにおける6本ワイヤシステムのための利用率表を例示する図である。 グループ当たりの様々なシンボルにおける7本ワイヤシステムのための利用率表を例示する図である。 クロック信号がシンボル遷移内で符号化されるマルチワイヤシグナリング符号化を実行するための方法を例示する図である。 クロック信号がシンボル遷移から抽出されるマルチワイヤシグナリング復号を実行するための方法を例示する図である。 状態遷移(未処理シンボル遷移)に基づいて、統合されたクロックを有する、3本ワイヤ差動シグナリングを例示する図である。 Nの階乗の差動シグナリングのための表2802を例示する図である。
次の説明において、具体的な詳細が、実施形態の完全な理解を提供するために与えられる。しかしながら、実施形態がこれらの具体的な詳細なく実践されてよいことは、当業者によって理解されるだろう。たとえば、回路は、不必要な細部において実施形態を不明瞭にしないために、ブロック図に示されてよい。他の例において、よく知られた回路、構造、および技術は、実施形態を不明瞭にしないために、詳細に示されなくてよい。
《概要》
複数のワイヤにわたる差動シグナリングを使用する搬送トランスコーディングシステムのための様々なトランスコーディング方法。
第1の態様は、クロック信号がシンボル遷移内で符号化されているマルチワイヤシグナリング符号化を提供する。一連のデータビットは、複数のm個の遷移番号に変換される。各遷移番号は、1組のシーケンスシンボル番号の中からのあるシーケンスシンボル番号に変換される。シーケンスシンボル番号は、未処理シンボルに変換される。未処理シンボルは、複数の差動ドライバを介して送信され、かつ複数のn本のワイヤにわたって拡散され、ここで、遷移番号からシーケンスシンボル番号への変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの送信に効果的に組み込まれる。
第2の態様は、クロック信号がシンボル遷移から抽出されるマルチワイヤシグナリング復号を提供する。未処理シンボルは、複数の差動受信機を介して複数のn本のワイヤにわたって拡散されて受信される。未処理シンボルは、1組のシーケンスシンボル番号の中からのあるシーケンスシンボル番号に変換される。各シーケンスシンボル番号は、遷移番号に変換される。複数の遷移番号は、一連のデータビットに変換される。クロック信号は、未処理シンボルの遷移から抽出される。
《専用のクロックチャネルおよび/または位相ロックループハードウェアを有する、例示的なトランスコーディングシステム》
図1は、送信デバイス102と受信デバイス104との間で使用される4の階乗の変調データの符号化/復号方式を例示する。階乗のデータの符号化/復号方式は、符号化器110、送信回路112、物理ワイヤ107(たとえば、4つの導体、ライン、または電気経路)、四面体終端ネットワーク(tetrahedron termination network)106、および受信回路114、および復号器116を含んでよい。送信回路112は、データストリームを直列化する並直列変換器118、および複数のドライバ120を含んでよい。受信回路114は、複数の受信機122、およびデータストリームを非直列化する直並列変換器124を含んでよい。四面体終端ネットワーク106が送信機102および受信機104の各々のインターフェースに実際に存在し、複数のワイヤ(すなわち、この例ではワイヤA、B、C、およびD)が、送信機102および受信機104の終端ネットワーク間で連結されることは、明らかである。この例では、6つのドライバ120は、4つの導体にわたって送信される4つの差動信号を生成するために使用されてよい。しかしながら、他の数のドライバおよび差動信号は、他の実装において使用されてよい。
別個のレーンは、クロックチャネル108として使用されてよい。この手法の短所は、結果としてデータスキューをまねき、2つの余分のレーンの実装を要求されることである。
図2は、送信デバイス202と受信デバイス204との間で使用される、別の4の階乗の変調データの符号化/復号方式206を例示する。階乗のデータの符号化/復号方式は、符号化器210、送信回路212、物理ワイヤ(たとえば、4つの導体またはライン)、四面体終端ネットワーク206、および受信回路214、および復号器216を含んでよい。この例では、符号化/復号システムの1つのドライバ/受信機の対208a/208bは、クロック信号を送信/受信するために、ここで使用される。しかしながら、データ送信のために6つのドライバを用いるのではなく、1つのドライバ208aがクロック信号のために使用される間、5つのドライバ220のみがデータ送信のために使用される。クロック信号のためにドライバ-受信機の対208aおよび208bを専用とする結果として、(データ送信のための)シンボル当たりに送信される状態の数は、半分減少する。たとえば、4の階乗のシグナリングの場合に、すべてのビットがデータのために使用されると、シンボル当たりに24の状態が通常伝送できる。1つのドライバ/受信機の対がクロック信号のために使用される場合には、シンボル当たりたった12の状態が送信される。
図3は、送信デバイス302と受信デバイス304との間で使用される別の4の階乗の変調データの符号化/復号方式306を例示する。この例では、並直列変換器318は、クロック信号326によって同期させてよい。位相ロックループ308は、クロック信号328を抽出するために、受信機304において使用されてよい。たとえば、非ゼロ復帰方式(non-return-to-zero)の復号が、データ信号からクロック信号を抽出するために実装されてよい。しかし、この手法は、電力を消費し、半導体デバイス上に場所を取る、位相ロックループ308を必要とする。
《シンボル遷移に基づいて統合されたクロックを有する例示的なマルチワイヤシステム》
図4は、マルチワイヤ送信経路を介して、送信デバイス402と受信デバイス404との間で使用される、別の4の階乗の変調データの符号化/復号方式を例示する。送信デバイス402において、符号化器408、並直列変換器(SER:serializer)モジュール410、複数の差動ドライバ412、および終端ネットワーク406は、4の階乗の変調データの符号化方式を実装するように適合されてよい。受信機404において、終端ネットワーク406、受信機または受け手414、直並列変換器(DES:deserializer)モジュール410、および復号器412は、4の階乗の変調データ復号方式を実装するように適合されてよい。終端ネットワーク406が送信デバイス402および受信デバイス404の各々のインターフェースに実際に存在し、複数のワイヤ(すなわち、この例ではワイヤA、B、C、およびD)が、送信デバイス402および受信デバイス404の終端ネットワーク間で連結されることは、明らかであろう。
図1および図2、または図3において例示される手法とは対照的に、図4の手法は、別個のクロックチャネル、別個の送信機/受信機、クロック情報を抽出するためにPLLをを必要とする非ゼロ復帰方式の復号も使用しない。その代わりに、クロック信号426は、データを携帯しているシンボル遷移内に組み込まれ得る。クロックデータ再生回路418は、クロック428を抽出するために、シンボル遷移を復号する。
この手法において、複数のワイヤ(たとえば、導体、ラインなど)は、複数のシンボルを携帯する、差動的に符号化された信号を搬送する。n本のワイヤ(たとえば、導体またはライン)が差動信号を送信するために用いられる場合、最大n!-1シンボルは、n本のワイヤを使用して表されてよい。「ワイヤ」および/または「複数のワイヤ」という用語は、広く解釈され、2つの地点間で信号を搬送するために機能することが可能な物理的導体、経路、ラインなどのすべての形態を含むと考えられる。
このトランスコーディングシステム内で、クロック信号は、シンボル遷移から抽出される。3つの変換が、このトランスコーディング方式において考察される。つまり、(a)未処理シンボルとシーケンスシンボル番号との間、(b)シーケンスシンボル番号とシンボル遷移番号との間、および(c)シンボル遷移番号とビットとの間での変換である。トランスコーディング方式は、連続した未処理シンボルが異なる(すなわち、サイクルごとに遷移する)ことを保証するように設計される。結果的に、未処理シンボル遷移は、受信機404によって使用可能であり、クロック信号を生成し、構成し、または抽出する。
図5は、クロックがシンボル遷移に統合されている送信(符号化)デバイス402のブロック図である。送信デバイス402は、ビット/遷移シンボル変換器502、遷移シンボル/シーケンスシンボル変換器504、シーケンスシンボル/未処理シンボル変換器506、および複数のn本のワイヤにわたって未処理シンボルを送信する複数のドライバ508を含んでよい。
図6は、統合されたクロック再生を有する受信(復号)デバイス404のブロック図である。受信装置404は、複数のn本のワイヤにわたって未処理シンボルを受信する複数の受信機608、未処理シンボル/シーケンスシンボル変換器606、シーケンスシンボル/遷移シンボル変換器604、およびシンボル遷移/ビット変換器602を含んでよい。
《ビットとシンボル遷移番号との間の例示的な変換》
図7は、送信機702におけるビットからシンボル遷移番号への変換、そして次に受信機704におけるシンボル遷移番号からビットへの変換を例示する。送信機702は、m個のシンボル遷移番号T0〜Tm-1を生成するために、バイナリ情報、ビットを「ビット/m×T」変換器706に供給する。受信機704は、m個のシンボル遷移番号、T0〜Tm-1を受信し、それは、バイナリ情報、ビットを読み出すために「m×T/ビット」変換器708に供給される。1つのT当たりr個の可能なシンボル遷移状態、T0〜Tm-1が存在する場合、m個の遷移は、rm個の異なる状態を送信できる。N!の差動シグナリングの場合、r=n!-1である。結果的に、遷移T0…Tm-1は、(n!-1)mの異なる状態を有することができるデータを含む。
1つの例において、1つのT当たりの可能なシンボル遷移rを10であると仮定してよい。シンボル遷移番号がT2、T1、T0、ここでTi:0、1、2、…、9、であるように、グループのシンボルの数mは3であるとさらに仮定しよう。したがって、各Tには、10の異なる状態が存在可能である。したがって、T2、T1、T0の場合のシンボル遷移数は、たとえば、T2=3、T1=9、T0=1(または10進数391)などの3桁の数であってよい。この方法において、一連のビットは複数のシンボル遷移番号Tに変換されてよく、そして、逆もまた同様である。
別の例、3!(n=3)において、1つのT当たりの可能なシンボル遷移、rが5(=3!-1)であると仮定されてよい。グループのシンボルの数、mが4である場合、4桁5進数(底が5である数):T3、T2、T1、T0、ここで各Ti:0、1、2、3、4である。たとえば、T3=1、T2=2、T1=0、T0=3の場合、5進数は12035=1×53+2×52+0×51+3×50=178である。この方法において、4つの遷移番号は、数値に変換できる。遷移番号12035は、たとえば、図8において、各整数がシーケンスシンボルにマッピングされてよく、逆もまた同様であるような遷移番号として使用されてよいことに注意されたい。
図15は、n本ワイヤシステムの場合のシンボル遷移番号へのビットの変換を例示しているブロック図である。ビットからシンボル遷移番号Tへのこの変換は、送信機1502の一部であろう符号化器1504内で、ビット/シンボル遷移番号変換器1506によって実行されてよい。送信機1502および符号化器1504は、図5に例示されているものと同様に動作してよい。
図16は、3本ワイヤシステム(グループ当たりの7つのシンボルを有するn=3の場合)の場合にシンボル遷移番号へのビットの変換の例を図示している例示的な符号化器のブロック図である。送信デバイス1602は、ビット/シンボル遷移番号変換器1606を実装する符号化器1604、シンボル遷移番号/シーケンスシンボル番号変換器1608、およびシーケンスシンボル番号/未処理シンボル変換器1610、および複数の3本のワイヤにわたって未処理シンボルを送信する3つのドライバ1612を含んでよい。送信機1602および符号化器1604は、図5に例示されているものと同様に動作してよい。
図17は、3本ワイヤシステム(グループ当たりの7つのシンボルを有するn=3の場合)の場合にビットへのシンボル遷移番号の変換の例を図示している例示的な復号器のブロック図である。受信デバイス1702は、複数のn本のワイヤにわたって未処理シンボルを受信する複数の受信機1703、未処理シンボル/シーケンスシンボル番号変換器1706、シーケンスシンボル番号/シンボル遷移番号変換器1708、およびシンボル遷移番号/未処理ビット変換器1710を含んでよい。受信機1702および復号器1704は、図6に例示されているものと同様に動作してよい。
《シーケンスシンボルとシンボル遷移番号との間の例示的な変換》
図8は、シーケンスシンボルとシンボル遷移番号との間の変換を例示する。この変換は、現シーケンスシンボル番号(Cs)に対する前シーケンスシンボル番号(Ps)から、遷移番号(T)に、各遷移をマッピングする。送信デバイスにおいて、シンボル遷移番号は、シーケンスシンボル番号に変換されている。相対的な変換方式が使用されているので、遷移番号は、2つの連続したシーケンスシンボル番号804が同一ではないことを保証する。
3本ワイヤシステムの場合の1つの例において、6つのシーケンスシンボル番号S0、S1、S2、S3、S4、およびS5に割り当てられる6つの未処理シンボルが存在する。6つのシーケンスシンボル番号804の場合、表802は、前シーケンスシンボル番号(Ps)および現シーケンスシンボル番号数(Cs)に基づいて、遷移番号(T)がどのように割り当てられるだろうかを例示する。
この例では、遷移数Tは、次に従って割り当てられ得る:
T=Ps+1≦Cs
?Cs-(Ps+1)
:Cs-(Ps+1)+6
反対に、現シーケンスシンボル数(Cs)は、次に従って割り当てられ得る:
Cs=Ps+1+T<6
?Ps+1+T
:Ps+1+T-6
同様な手法は、未処理シンボルが変化することを保証する任意のn(たとえば、n=4、5、6、…)についての遷移番号表にシーケンスシンボル番号のマップを構成することによって、n本ワイヤシステムに対して使用されてよい。
たとえば、n本ワイヤシステムの場合、遷移番号Tは、次に従って割り当てられ得る:
T=Ps+1≦Cs
?Cs-(Ps+1)
:Cs-(Ps+1)+n!
反対に、n本ワイヤシステムの場合、現シーケンスシンボル数(Cs)は、次に従って割り当てられ得る:
Cs=Ps+1+T<n!
?Ps+1+T
:Ps+1+T-n!
《シーケンスシンボル番号と未処理シンボルとの間の例示的な変換》
図9は、(n=3のワイヤシステムの場合の)未処理の値とシーケンスシンボル番号へとの間の変換を例示している表である。n=3のこの例において、未処理データ値X、Y、およびZの組合せは、1組のシーケンスシンボル番号0〜5のうちの1つにマッピングされてよい。未処理の値X、Y、およびZの組合せ(たとえば、{X、Y、Z})は、未処理シンボルを表す。簡略記号-x、+x、+y、-y、+z、および-zは、3相システム(ここでn=3)の場合の6つの未処理シンボルの各々を表すために、使用される。未処理シンボルはサイクルごとに変化する(すなわち、2つの連続した未処理シンボルは同一ではない)ことが保証されるので、1つの未処理シンボルから次の未処理シンボルへの遷移はクロック信号を抽出するために使用可能である。
《組み込まれたタイミング情報を有する例示的な3本ワイヤトランスコーディングシステム》
図27は、導体、ワイヤ、またはラインA、B、およびC間の差動信号によって定められる状態に基づいて、クロック(タイミング情報)が組み込まれた、送信デバイス2700と受信デバイス2701との間の3本ワイヤ差動シグナリングを例示する。
送信デバイス2700および受信デバイス2701は、マルチラインバス2708にわたって通信してよい。この例では、3本のラインA、B、およびCは、バス2708のために使用される。受信デバイス2701は、受信デバイス2701をバス2708に連結するために、3ポート受信機2710を含んでよい。
1つの例において、差動信号を符号化/復号するステップは、図4〜図9にて例示したように、送信デバイス2700から受信デバイス2701に信号を送信するために使用されてよい。受信終端ネットワークの一部として、複数の受信機2712の各々は、3本のラインA、B、およびCのうちの2つをとって、異なる信号を提供するように構成されてよい。たとえば、第1のラインAおよび第2のラインBは、第1の差動信号RX_AB2714を提供するために機能してよく、第2のラインBおよび第3のラインCは、第2の差動信号RX_BC2716を提供するために機能してよく、かつ、第1のラインAおよび第3のラインCは、第3の差動信号RX_CA2718RXを提供するために機能してよい。これらの差動信号2714、2716、および2718は、復号回路2720の入力として機能してよい。復号回路2720は、3つの差動信号RX_AB2714、RX_BC2716、およびRX_CA2718を復号して、6つの状態XM、YM、ZM、ZP、YP、およびXP(さらに図9の-x、-y、-z、+z、+y、および+xとして表される)を出力する。
状態図2703は、3つの導体A、B、およびC、2708によって搬送される、差動信号2714、2716、および2718によって定められ得る6つの状態XM、YM、ZM、ZP、YP、およびXPを例示する。観察できるように、3つの差動信号2714、2716、および2718に渡る電圧レベルは、1および0の異なる組合せにマッピングされてよい。たとえば、差動信号電圧レベルは、状態XMの場合に「011」と関連してよく、状態YMの場合に「101」と関連してよく、状態ZPの場合に「001」と関連してよく、状態ZMの場合に「110」と関連してよく、状態YPの場合に「010」に関連してよく、状態XPの場合に「100」と関連してよい。
状態(たとえば、状態当たり3ビット)に符号化された情報に加えて、情報は、状態間の遷移に基づいてさらに符号化されてよい。任意の2つの状態(XM、YM、ZM、ZP、YP、およびXP)間の遷移が中間状態を横切ることのない単一のステップにおいて行われることに注意されたい。そのように、状態図2703に基づいた差動データ送信方式は、状態遷移復号問題がないだろう。この符号化のため、2つの連続した未処理シンボルは、同一ではない。未処理シンボルの保証された遷移(すなわち、サイクルごとの状態XM、YM、ZM、ZP、YP、およびXPの変化)は、受信デバイス2701においてクロックを生成または抽出するために、そのような遷移を使用することを可能にする。
導体、ワイヤ、またはバス2708のラインの各々は、任意の１つのサイクルで1つの導体のみが駆動されないことに伴い、ハイもしくはローに駆動されるか、または駆動されないくてよい。1つの実施形態において、(たとえば、受信デバイス2701内で復号器2720によって受信される)3つの差動信号RX_AB2714、RX_BC2716、およびRX_CA2718は、導体Bに対して導体A、導体Cに対して導体B、および導体Aに対して導体C、それぞれの間において、論理1に対して正の差動電圧として、および論理0に対して負の差動電圧として定められる。3つの差動信号2714、2716、および2718の実例の波形は、線図2704において例示される。
(導体Bに対して導体A、導体Cに対して導体B、および導体Aに対して導体Cの間にゼロの差動電圧が生じる状態を除いて、)6つの可能な状態は、状態図2703による信号RX_AB2714、RX_BC2716、およびRX_CA2718の状態によって、XM、YM、ZP、ZM、YP、XP、およびXMと定められる。
6つの可能な状態XM、YM、ZP、ZM、YP、XP、およびXMに対応する状態信号は、受信デバイス2701において、復号器ブロック2720(DEC)による差動信号RX_AB2714、RX_BC2716、およびRX_CA2718から生成され、状態信号の例示的な波形は、線図2705に示される。
1つの実施形態において、状態XM、YM、ZP、ZM、YP、XP、またはXMから異なる状態への状態遷移は、常に、１つのサイクルごとに行われる。結果的に、状態遷移は、送信デバイス2700から受信デバイス2701へ送信される、クロック信号を表すために使用されてよい。それから、受信デバイス2701は、保証された状態遷移(すなわち、連続した未処理シンボル間の保証された遷移)からクロック信号を抽出できる。
《例示的な終端ネットワーク》
図10は、様々なノード間の電流フローと同様に、ドライバへの入力および受信機からの出力を示す3本ワイヤ終端ネットワーク1002を例示する。n=3の場合のこのトランスコーディング方式は、ゼロの差動電圧を生じさせ、したがって不正な状態となる、2つのパターン(ZYX)=(000)および(111)を有する。ゼロの差動電圧は不正であり、なぜならそれらが互いに区別できず、したがって、正確な復号を妨げるからである。不正な状態は、符号化のために使用してはならない。残る6つの(正当な)状態は、(ZYX)=(001)、(010)、(100)、(110)、(101)、および(011)である。
図11(図11Aおよび11Bを含む)は、様々なノード間の電流フロー1104と同様にドライバへの入力および受信機からの出力を示す4本ワイヤ終端ネットワーク1102を例示する。4本ワイヤ終端ネットワーク1102は、4つの終端抵抗器、6つの差動ドライバ、および6つの差動受信機(ドライバ/受け手)を含み、3つの差動電圧レベルを使用する。表1106は、各終端抵抗Rを流れる可能な単位電流フローを例示する。終端ネットワーク1102から観察できるように、各終端抵抗Rは3つのドライバ/受け手1107に連結されている。各ドライバ/受け手からの+1または-1の単位電流を仮定すると、そのとき、表1106は終端抵抗R:+3、+1、-1、-3ごとに可能な正味電流フローを例示する。
図12は、送信ドライバ、受信ドライバ、および4本ワイヤ終端ネットワークを示している、送信機/受信機トランスコーディング方式を例示する。
図11および図12の4本ワイヤ終端ネットワーク1102は、64の可能な状態(すなわち、6つのドライバおよび2^6の状態)を有する。しかしながら、下記の図13に関してさらに説明されるように、64の可能な状態のうち、40は不正な状態であり、なぜなら、それらが結果として(図13にて例示したように)ゼロの差動電圧になるからである。終端抵抗Rごとに、1つのドライバに対して4つの可能な電流(大きさおよび方向):-3、-1、+1、および+3が存在する。2つの抵抗器(XOおよびYO)が同じ大きさおよび同じ向きの電流を有する場合、XYの差動電圧は0になる。したがって、単に残りの24の「ゼロでない」状態において、未処理シンボルが使用されてよい。
図13(図13Aおよび13Bを含む)は、未処理シンボルの様々な組合せ、およびn=4の場合にゼロの差動電圧を有するそれらのシンボルを示す表である。この表は、図11および図12の4本ワイヤ終端ネットワークに対して理解され得る。Srawは、図12で、CD、DB、AD、AC、CB、およびABにおける差動信号によって形成される未処理シンボルを意味する。各Rtermにおける電圧は、図11において、中央ノードOと終端ネットワーク1102の各ノードAとの間の各抵抗器Rにかけられる電圧を意味する。この例において、単位抵抗Rを仮定すると、各抵抗Rtermにかけられる電圧は、図11の表1106における可能な電流のように+3、+1、-1、または-3として与えられる。各Rtermにかけられる、これらの電圧の結果として、各ドライバ/受け手(DB、CD、AD、AC、CD、およびAB)にかけられる差動電圧は、図11の終端ネットワーク1102において確認できる。場合によっては、所与の差動送信機/受信機の2つの抵抗対Rtermにかけられる電圧はお互いにキャンセルし、結果として「0」の差動電圧になる。結果として、そのような条件は、識別できない未処理シンボルSrawであり、ここでは、そのような条件の発生は復号不可能/識別不可能であり、「不正」とみなされ、使用されない。
図14は、図13Aおよび図13Bから取得されたゼロでない差動電圧未処理シンボル(Sraw)の表を例示する。可能な組合せのサブセットのみが有効な未処理シンボルとして機能してよいので、マッピングは、不正な状態が未処理シンボルとして決して使用されないことを保証するために、使用されてよい。
任意の所与の数のn本のワイヤ(たとえば、導体、ラインなど)の場合、同様な表が生成され、(有効な「ゼロでない」状態から)未処理シンボルを定めるために使用される。シーケンスシンボルへの未処理シンボルのマッピングは、図9に例示されるように行われてよい。このマッピングは、有効なシンボル(「ゼロでない差動電圧状態」)のみが送信されることを保証することに注意されたい。未処理シンボル送信の前に送信機で行われる、シンボル遷移数からシーケンスシンボルへの変換のため、2つの連続した未処理シンボルは同一ではなく、それらは常に変化する。正確に同一なビットのグループが連続して2回以上(たとえば、すべて1のビットまたはすべて0のビット)送信されている場合でも、未処理ビットは異なるだろう。未処理シンボルにおける、この変化は、未処理シンボルが送信されるたびに「遷移」を保証する。結果的に、クロックは、未処理シンボルのそのように保証された遷移から抽出できる。
《例示的なN!トランスコーディングシステム》
図18は、nの階乗(n!)のトランスコーディング方式に一般化した、例示的な送信および受信デバイスを例示しているブロック図であり、ここで、nは使用されるワイヤ(たとえば、導体、ライン)の数であり、mはシンボル/グループであり、wは、直並列変換器(DES)1806および並直列変換器(SER)1826ブロックのビット幅である。この例では、受信デバイス1802は、DESブロック1806を含む復号器1804を含んでよい。復号器1804は、図6で例示され、説明されるものと同様に動作してよい。加えて、送信デバイス1822は、SERブロック1826を含む符号化器1824を含んでよい。符号化器1824は、図5で例示され、説明されるものと同様に動作してよい。
1つの例において、2シンボルで9ビットを伝送できる、n=4、m=2、およびw=8の場合、8つのシンボルは、TXおよびRX側の両方におけるトランスコーディングによって同時に処理される。
図19は、n=4、m=2、およびw=8の場合にバス伝送トランスコーディング(RX側のみ)の例を例示しているブロック図である。この例は、図18の受信機1802および復号器1804の詳細図を例示する。図示するように、6つの受信機1912の各々は、別個の復号回路が一連のビットのうち異なるビットを復号するために使用されることを伴い、6つの直並列変換器1914を使用し得る。
統合されたクロックを有する例示的なデータ符号化のデバイスおよび方法
マルチワイヤシグナリング符号化を実行するための符号化回路が提供される。そのような符号化回路の様々な例およびそこで実行される機能は、図4(送信機402)、図5、図7、図8、図9、図13、図14、図15(符号化器1504)、図16(符号化器1604)、および図18(符号化器1824)において、見出される。ビット/遷移番号変換器は、一連のデータビットを複数のm個の遷移番号に変換するために機能する。遷移番号/シーケンス番号変換器は、各遷移番号を1組のシーケンス番号の中からのあるシーケンス番号に変換するために機能する。1組のシーケンス番号の中からのあるシーケンス番号に各遷移番号を変換することは、複数の遷移番号を1つのシーケンス番号に変換することを含んでよい。シーケンス番号/未処理シンボル変換器は、シーケンス番号を未処理シンボルに変換するために機能する。
シーケンス番号を未処理シンボルに変換することは、シーケンス番号を複数の未処理シンボルに変換することを含んでよい。未処理シンボルは、n本のワイヤのすべての対にかけられる、ゼロでない差動電圧を有することを保証されてよい。たとえば、図27に例示されるように、ワイヤAB、BC、およびCAにかけられる差動電圧2703はゼロでない。
複数の差動ドライバは、複数のn本のワイヤにわたって拡散された未処理シンボルを送信するために機能してもよく、ここで、遷移番号からシーケンス番号への変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの送信に効果的に組み込まれる。様々な例において、複数のn本のワイヤは、3または4本以上である。
n本のワイヤの対にかけられるnの階乗の差動信号の場合、rmの可能な異なる状態が遷移番号によって表され、ここでrはn!-1である。シーケンス番号は、直前のシーケンスシンボル番号からの遷移に基づいて、遷移番号から選択されてよい。たとえば、シーケンスシンボル番号のそのような選択は、図8に例示される。
nの階乗の差動信号の場合の1つの例において、複数の差動ドライバはnC2に等しく、ここでnC2=n!/(2!(n-2)!)=n(n-1)/2である。図28は、Nの階乗の差動シグナリングに関して表2802を例示する。たとえば、n=6のワイヤの場合、サイクル当たり9.49ビットは、サイクル当たり720の状態、5つの差動電圧レベル、および15のドライバ/受信機を使用して、送信できる。結果的に、従来の差動シグナリング手法に比べて、著しく多くの情報がサイクル当たり同数のワイヤにわたって送信されるだろう。
別の例では、複数の差動ドライバは、nに等しい。たとえば、使用される終端ネットワークは、ワイヤと同数の差動ドライバが、n=3、4、5、6などのすべての値に対して使用されるように、設計されてよい。
図25は、クロック信号がシンボル遷移内で符号化される、マルチワイヤシグナリング符号化を実行するための方法を例示する。一連のデータビットは、複数のm個の遷移番号に変換される(2502)。各遷移番号は、1組のシーケンスシンボル番号の中からのあるシーケンスシンボル番号に変換される(2504)。シーケンスシンボル番号は、未処理シンボルに変換され(2506)。未処理シンボルは、複数の差動ドライバにわたって拡散され、かつ複数のn本のワイヤ(たとえば、導体またはライン)にわたって拡散されて、送信され、ここで、遷移番号からシーケンス番号への変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの送信に効果的に組み込まれる(2508)。
《クロック再生を有する例示的な復号のデバイスおよび方法》
マルチワイヤシグナリング復号を実行するための復号回路が提供される。そのような復号回路およびそこで実行される機能の様々な例は、図4(受信機402)、図6、図7、図8、図9、図13、図14、図17(復号器1704)、および図18(復号器1804)において見出される。複数の差動受信機は、複数のn本のワイヤにわたって拡散された未処理シンボルを受信するために機能してよい。様々な例において、複数のn本のワイヤは、3または4本以上である。
未処理シンボル/シーケンス番号変換器は、1組のシーケンス番号の中からのあるシーケンス番号に未処理シンボルを変換するために機能してよい。未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換することは、複数の未処理シンボルを1つのシーケンス番号に変換することを含んでよい。未処理シンボルは、複数のn本のワイヤのすべての対にかけられるゼロでない差動電圧を有することを保証される。
シーケンス番号/遷移番号変換器は、各シーケンス番号を遷移番号に変換するために機能してよい。各シーケンス番号を遷移番号に変換することは、1つのシーケンス番号を複数の遷移番号に変換することを含んでよい。遷移番号は、シーケンス番号から、かつ直前のシーケンスシンボル番号に基づいて、選択されてよい。
遷移番号/ビット変換器は、複数の遷移番号を一連のデータビットに変換するために機能してよい。クロックデータ再生回路は、未処理シンボルの受信からクロック信号を抽出できる。未処理シンボル受信は、クロック信号を使用して同期させる。
nのドライバ全体にわたるnの階乗の差動シグナリングの場合、rm個の可能な異なる状態が遷移番号によって表されてもよく、ここでrはn!-1である。
図26は、クロック信号がシンボル遷移から抽出される、マルチワイヤシグナリング復号を実行するための方法を例示する。未処理シンボルは、複数の差動受信機を介して、複数のn本のワイヤにわたって拡散されて受信される(2602)。未処理シンボルは、1組のシーケンス番号の中からのあるシーケンス番号に変換される(2604)。各シーケンスシンボル番号は、遷移番号に変換される(2606)。複数の遷移番号は、一連のデータビットに変換される(2608)。クロック信号は、未処理シンボルの受信から抽出される(2610)。
《例示的な利用率》
使用されるワイヤの数および選択されるシンボル/グループに応じて、異なる利用割合が達成されるだろう。「利用率」は、グループ当たりのビット数が送信できる効率を意味し得る。これらの例において、「利用率」は、送信されるグループ当たりのビットの整数と、所与の数の導体およびグループ当たりのシンボルについて送信可能な、グループ当たりのビットの理論的な数との間の割合として表されてよい。
図20は、グループ当たり様々なシンボルにおける3本ワイヤシステムのための利用率表を例示する。この例において、2.321ビット/サイクルが28のシンボル/グループによって送信できる一方で、1のシンボル/グループでは2ビット/サイクルだけ送信できる。
図21は、グループ当たり様々なシンボルにおける4本ワイヤシステムのための利用率表を例示する。この例において、4.5ビット/サイクルが2のシンボル/グループによって送信できる一方で、1のシンボル/グループでは4ビット/サイクルだけ送信できる。
図22は、グループ当たり様々なシンボルにおける5本ワイヤシステムのための利用率表を例示する。この例において、6.8947ビット/サイクルが19のシンボル/グループによって送信できる一方で、1のシンボル/グループでは6ビット/サイクルだけ送信できる。とりわけ、14のシンボル/グループは、96ビット(32×3)を送信できる。
図23は、グループ当たり様々なシンボルにおける6本ワイヤシステムのための利用率表を例示する。この例において、9.483ビット/サイクルが31のシンボル/グループによって送信できる一方で、1のシンボル/グループでは9ビット/サイクルだけ送信できる。
図24は、グループ当たり様々なシンボルにおける7本ワイヤシステムのための利用率表を例示する。この例において、12.296ビット/サイクルが27のシンボル/グループによって送信できる一方で、1のシンボル/グループでは12ビット/サイクルだけを送信できる。
図に例示される、1つまたは複数の構成要素、ステップ、特徴、および/もしくは機能は、単一の構成要素、ステップ、特徴、もしくは機能に再構成され、ならびに/または組み合わせられ、または、いくつかの構成要素、ステップ、もしくは機能において具現化されてよい。付加的な要素、構成要素、ステップ、および/または機能は、本明細書に開示される新規な特徴を逸脱することなく、さらに加えられてよい。図に例示される装置、デバイス、および/または構成要素は、図で説明される1つまたは複数の方法、特徴、またはステップを実施するように構成されてよい。本明細書で説明される新規なアルゴリズムはまた、効率的に、ソフトウェアに実装され、および/または、ハードウェアに組み込まれてよい。
図に例示される、1つまたは複数の構成要素、ステップ、特徴、および/もしくは機能は、単一の構成要素、ステップ、特徴、もしくは機能に再構成され、ならびに/または組み合わせられ、または、いくつかの構成要素、ステップ、もしくは機能において具現化されてよい。付加的な要素、構成要素、ステップ、および/または機能は、本明細書に開示される新規な特徴を逸脱することなく、さらに加えられてよい。図に例示される装置、デバイス、および/または構成要素は、図で説明される1つまたは複数の方法、特徴、またはステップを実施するように構成されてよい。本明細書で説明される新規なアルゴリズムはまた、効率的に、ソフトウェアに実装され、および/または、ハードウェアに組み込まれてよい。
さらに、フローチャート、フローダイアグラム、構造図、またはブロック図として示されるプロセスとして、実施形態が説明されるだろうことに注意されたい。フローチャートが順序処理として動作を説明するだろうが、動作の多数は並行して、または同時に実行できる。加えて、動作の順序は、再構成されてよい。その動作が完了する場合、プロセスは終了する。プロセスは、方法、機能、手順、サブルーチン、サブプログラムなどに対応してよい。プロセスが関数に対応する場合、その終了は呼出している関数、またはメイン関数への関数のリターンに対応する。
さらに、記憶媒体は、読出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、および/または、情報を記憶するための他の機械可読媒体を含む、データを記憶するための1つまたは複数のデバイスを表してよい。「機械可読媒体」という用語は、限定されないが、携帯または固定の記憶デバイス、光記憶デバイス、無線チャネル、ならびに、命令および/またはデータを記憶、含有、または携帯することが可能な様々な他の媒体を含む。
さらにその上、実施形態は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、または任意のそれらの組合せによって実装されてよい。ソフトウェア、ファームウェア、ミドルウェア、またはマイクロコードに実装される場合、必要なタスクを実行するプログラムコード、またはコードセグメントは、記憶媒体または他の記憶装置などの機械可読媒体に記憶されてよい。プロセッサは、必要なタスクを実行してよい。コードセグメントは、プロシージャ、関数、サブプログラム、プログラム、ルーチン、サブルーチン、モジュール、ソフトウェアパッケージ、クラス、または、命令、データ構造、もしくはプログラム文の任意の組合せを表してよい。情報、データ、引数、パラメータ、またはメモリ内容を渡す、および/または受け取ることによって、コードセグメントは、別のコードセグメントまたはハードウェア回路に連結されてよい。情報、引数、パラメータ、データなどは、メモリ共有、メッセージ受渡し、トークンパッシング、ネットワーク送信などを含む任意の適当な手段を介して、渡され、転送され、または送信されてよい。
本明細書で開示される例に関連して説明される、様々な例示的な論理ブロック、モジュール、回路、素子、および/または構成部品は、汎用プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理構成部品、ディスクリートのゲートもしくはトランジスタロジック、ディスクリートのハードウェア構成部品、または、本明細書に説明される機能を実行するように設計される任意のそれらの組合せによって、実装されまたは実行されてよい。汎用プロセッサはマイクロプロセッサでよいが、代わりに、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械でよい。プロセッサは、コンピューティング構成部品の組合せ、たとえば、DSPおよびマイクロプロセッサの組合せ、多くのマイクロプロセッサ、DSPコアと連動する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として、さらに実装されてよい。
本明細書に開示される例に関連して説明される方法またはアルゴリズムは、直接、ハードウェアにおいて、プロセッサによって実行可能なソフトウェアモジュールにおいて、または両方の組合せにおいて、処理ユニット、プログラム命令、または他の手順の形式で、具現化されてよく、かつ、単一デバイスに含まれてよく、または複数のデバイスにわたって分散されてよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取外し可能ディスク、CD-ROM、または当該技術分野で知られた任意の他の形式の記憶媒体に存在してよい。プロセッサが記憶媒体から情報を読出し可能であり、それに情報を書込み可能であるように、記憶媒体はプロセッサに連結されてよい。代わりに、記憶媒体はプロセッサ内蔵であってよい。
本明細書に開示される実施形態に関連して説明される、様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装されてよいことを、当業者はさらに理解するだろう。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、様々な例示的構成部品、ブロック、モジュール、回路、およびステップが、それらの機能性に関して上記で一般的に説明された。そのような機能性が、ハードウェアとして実装されるかまたはソフトウェアとして実装されるかは、システム全体に課される特定用途および設計制約条件に依存する。
本明細書に説明される本発明の様々な特徴は、本発明から逸脱することなく異なるシステムに実装できる。前述の実施形態が単なる実例であり、本発明を制限するものとして解釈できない点に注意すべきである。実施形態の説明は、例示的であり、請求項の範囲を限定しないように意図されている。このように、本教示は他のタイプの装置に容易に適用可能であり、多くの代替例、修正例、および変更例は当業者にとって明らかだろう。
102 送信機
104 受信機
106 四面体終端ネットワーク
107 物理ワイヤ
108 クロックチャネル
110 符号化器
112 送信回路
114 受信回路
116 復号器
118 並直列変換器
120 複数のドライバ
122 複数の受信機
124 直並列変換器
202 送信機
204 受信機
206 四面体終端ネットワーク
208a ドライバ
208b 受信機
210 符号化器
212 送信回路
214 受信回路
216 復号器
302 送信デバイス
304 受信デバイス
306 符号化/復号方式
308 位相ロックループ
318 並直列変換器
324 直並列変換器
326 クロック信号
328 クロック信号
402 送信デバイス
404 受信デバイス
406 終端ネットワーク
408 符号化器
410 並直列変換器モジュール
410 直並列変換器モジュール
412 復号器
418 クロックデータ再生回路
426 クロック信号
428 クロック信号
502 ビット/遷移シンボル変換器
504 遷移シンボル/シーケンスシンボル変換器
506 シーケンスシンボル/未処理シンボル変換器
508 ドライバ
602 シンボル遷移/ビット変換器
604 シーケンスシンボル/遷移シンボル変換器
606 未処理シンボル/シーケンスシンボル変換器
608 受信機
702 送信機
704 受信機
706 「ビット/m×T」変換器
708 「m×T/ビット」変換器
802 表
804 シーケンスシンボル番号
1002 3本ワイヤ終端ネットワーク
1102 4本ワイヤ終端ネットワーク
1104 様々なノード間の電流フロー
1106 表
1107 ドライバ/受け手
1202 送信機/受信機トランスコーディング方式
1502 送信機
1504 符号化器
1506 ビット/シンボル遷移番号変換器
1602 送信機
1604 符号化器
1606 ビット/シンボル遷移番号変換器
1608 シンボル遷移番号/シーケンスシンボル番号変換器
1610 シーケンスシンボル番号/未処理シンボル変換器
1612 ドライバ
1702 受信デバイス
1703 受信機
1704 復号器
1706 未処理シンボル/シーケンスシンボル番号変換器
1708 シーケンスシンボル番号/シンボル遷移番号変換器
1710 シンボル遷移番号/未処理ビット変換器
1802 受信機
1804 復号器
1806 直並列変換器
1822 送信機
1824 符号化器
1826 並直列変換器
1912 受信機
1914 直並列変換器
2700 送信デバイス
2701 受信デバイス
2703 状態図
2704 線図
2705 線図
2708 マルチラインバス
2710 3ポート受信機
2712 複数の受信機
2714 第1の差動信号
2716 第2の差動信号
2718 第3の差動信号
2720 復号回路
2802 表

Claims (41)

  1. マルチワイヤシグナリング符号化を実行するための方法であって、
    一連のデータビットを複数のm個の遷移番号に変換するステップと、
    1組のシーケンス番号の中からのあるシーケンス番号に各遷移番号を変換するステップと、
    前記シーケンス番号を未処理シンボルに変換するステップと、
    複数の差動ドライバを介して、かつ複数のn本のワイヤにわたって拡散されて、前記未処理シンボルを送信するステップと、を含み、遷移番号からシーケンス番号への前記変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの前記送信に効果的に組み込まれる、方法。
  2. 1組のシーケンス番号の中からのあるシーケンス番号に各遷移番号を変換するステップが、
    複数の遷移番号をシーケンス番号に変換するステップを含む、請求項1に記載の方法。
  3. 前記シーケンス番号を未処理シンボルに変換するステップが、
    前記シーケンス番号を複数の未処理シンボルに変換するステップを含む、請求項1に記載の方法。
  4. 前記複数のn本のワイヤが、以上である、請求項1に記載の方法。
  5. 前記複数のn本のワイヤが、以上である、請求項1に記載の方法。
  6. 前記未処理シンボルは、前記複数のn本のワイヤのすべての対にかけられるゼロでない差動電圧を有することが保証される、請求項1に記載の方法。
  7. 前記n本のワイヤの対にかけられるnの階乗の差動信号について、rmの可能な異なる状態が前記遷移番号によって表され、ここでrはn!-1である、請求項1に記載の方法。
  8. 前記シーケンス番号が、直前のシーケンスシンボル番号からの遷移に基づいて、遷移番号から選択される、請求項1に記載の方法。
  9. 前記クロック信号を使用して、未処理シンボルの送信を同期させるステップ
    をさらに含む、請求項1に記載の方法。
  10. マルチワイヤシグナリング符号化を実行するための符号化回路であって、
    一連のデータビットを複数のm個の遷移番号に変換するためのビット/遷移番号変換器と、
    各遷移番号を1組のシーケンス番号の中からのあるシーケンス番号に変換するための遷移番号/シーケンス番号変換器と、
    前記シーケンス番号を未処理シンボルに変換するためのシーケンス番号/未処理シンボル変換器と、
    複数のn本のワイヤにわたって拡散された、前記未処理シンボルを送信するための複数の差動ドライバと、を含み、遷移番号からシーケンス番号への前記変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの前記送信に効果的に組み込まれる、符号化回路。
  11. 1組のシーケンス番号の中からのあるシーケンス番号に各遷移番号を変換するステップが、複数の遷移番号をシーケンス番号に変換するステップを含む、請求項10に記載の符号化回路。
  12. 前記シーケンス番号を未処理シンボルに変換するステップが、前記シーケンス番号を複数の未処理シンボルに変換するステップを含む、請求項10に記載の符号化回路。
  13. 前記複数のn本のワイヤが、3本以上である、請求項10に記載の符号化回路。
  14. 前記複数のn本のワイヤが、4本以上である、請求項10に記載の符号化回路。
  15. 前記未処理シンボルは、前記n本のワイヤのすべての対にかけられるゼロでない差動電圧を有することが保証される、請求項10に記載の符号化回路。
  16. 前記n本のワイヤの対にかけられるnの階乗の差動信号について、rmの可能な異なる状態が前記遷移番号によって表され、ここでrはn!-1である、請求項10に記載の符号化回路。
  17. 前記複数の差動ドライバはnC2に等しく、ここでnC2=n(n-1)/2である、請求項10に記載の符号化回路。
  18. 前記複数の差動ドライバがn個に等しい、請求項10に記載の符号化回路。
  19. 前記シーケンス番号が、直前のシーケンスシンボル番号からの遷移に基づいて、前記遷移番号から選択される、請求項10に記載の符号化回路。
  20. 一連のデータビットを複数のm個の遷移番号に変換するための手段と、
    各遷移番号を1組のシーケンス番号の中からのあるシーケンス番号に変換するための手段と、
    前記シーケンス番号を未処理シンボルに変換するための手段と、
    複数の差動ドライバを介して、かつ複数のn本のワイヤにわたって拡散されて、前記未処理シンボルを送信するための手段と、を含み、遷移番号からシーケンス番号への前記変換は2つの連続した未処理シンボルが同一でないことを保証するので、クロック信号は未処理シンボルの送信に効果的に組み込まれる、符号化回路。
  21. マルチワイヤシグナリング復号を実行するための方法であって、
    複数の差動受信機を介して、複数のn本のワイヤにわたって拡散された、未処理シンボルを受信するステップと、
    前記未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換するステップと、
    各シーケンス番号を遷移番号に変換するステップと、
    複数の遷移番号を一連のデータビットに変換するステップと、
    クロック信号を未処理シンボルの前記受信から抽出するステップと
    を含む方法。
  22. 各シーケンス番号を遷移番号に変換するステップが、
    シーケンス番号を複数の遷移番号に変換するステップを含む、請求項21に記載の方法。
  23. 前記未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換するステップが、
    複数の未処理シンボルをシーケンス番号に変換するステップを含む、請求項21に記載の方法。
  24. 前記複数のn本のワイヤが、以上である、請求項21に記載の方法。
  25. 前記複数のn本のワイヤが、以上である、請求項21に記載の方法。
  26. 前記未処理シンボルは、前記n本のワイヤのすべての対にかけられるゼロでない差動電圧を有することが保証される、請求項21に記載の方法。
  27. 前記n個のドライバにわたるnの階乗の差動シグナリングについて、rmの可能な異なる状態が前記遷移番号によって表され、ここでrはn!-1である、請求項21に記載の方法。
  28. 前記遷移番号が、前記シーケンス番号から選択され、直前のシーケンスシンボル番号に基づく、請求項21に記載の方法。
  29. 前記クロック信号を使用して、未処理シンボルの受信を同期させるステップ
    をさらに含む、請求項21に記載の方法。
  30. マルチワイヤシグナリング復号を実行するための復号回路であって、
    複数のn本のワイヤにわたって拡散された、未処理シンボルを受信する、複数の差動受信機と、
    前記未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換するための、未処理シンボル/シーケンス番号変換器と、
    各シーケンス番号を遷移番号に変換するための、シーケンス番号/遷移番号変換器と、
    複数の遷移番号を一連のデータビットに変換するための、遷移番号/ビット変換器と、
    クロック信号を未処理シンボルの前記受信から抽出するための、クロックデータ再生回路と
    を含む復号回路。
  31. 各シーケンス番号を遷移番号に変換するステップが、シーケンス番号を複数の遷移番号に変換するステップを含む、請求項30に記載の復号回路。
  32. 前記未処理シンボルを1組のシーケンス番号の中からのあるシーケンス番号に変換するステップが、複数の未処理シンボルをシーケンス番号に変換するステップを含む、請求項30に記載の復号回路。
  33. 前記複数のn本のワイヤが、3本以上である、請求項30に記載の復号回路。
  34. 前記複数のn本のワイヤが、4本以上である、請求項30に記載の復号回路。
  35. 前記未処理シンボルは、前記複数のn本のワイヤのすべての対にかけられるゼロでない差動電圧を有することが保証される、請求項30に記載の復号回路。
  36. 前記n個のドライバにわたるnの階乗の差動シグナリングについて、rmの可能な異なる状態が前記遷移番号によって表され、ここでrはn!-1である、請求項30に記載の復号回路。
  37. 前記複数の差動ドライバはnC2に等しく、ここでnC2=n(n-1)/2である、請求項30に記載の復号回路。
  38. 前記複数の差動ドライバがn個に等しい、請求項30に記載の復号回路。
  39. 前記遷移番号が、前記シーケンス番号から選択され、直前のシーケンスシンボル番号に基づく、請求項30に記載の復号回路。
  40. 未処理シンボル受信は、前記クロック信号を使用して同期させる、請求項30に記載の復号回路。
  41. マルチワイヤシグナリング復号を実行するための復号回路であって、
    複数の差動受信機を介して、複数のn本のワイヤにわたって拡散された、未処理シンボルを受信するための手段と、
    前記未処理シンボルを1組のシーケンスシンボル番号の中からのあるシーケンスシンボル番号に変換するための手段と、
    各シーケンスシンボル番号を遷移番号に変換するための手段と、
    複数の遷移番号を一連のデータビットに変換するための手段と、
    クロック信号を未処理シンボルの前記受信から抽出するための手段と
    を含む復号回路。
JP2015561729A 2013-03-07 2014-03-07 クロック情報を信号状態の遷移に組み込むマルチワイヤシグナリングのためのトランスコーディング方法 Ceased JP2016514430A (ja)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
US201361774408P 2013-03-07 2013-03-07
US201361774247P 2013-03-07 2013-03-07
US61/774,408 2013-03-07
US61/774,247 2013-03-07
US201361778768P 2013-03-13 2013-03-13
US61/778,768 2013-03-13
US14/199,898 US9337997B2 (en) 2013-03-07 2014-03-06 Transcoding method for multi-wire signaling that embeds clock information in transition of signal state
US14/199,898 2014-03-06
PCT/US2014/021979 WO2014138644A1 (en) 2013-03-07 2014-03-07 Transcoding method for multi-wire signaling that embeds clock information in transition of signal state

Publications (2)

Publication Number Publication Date
JP2016514430A true JP2016514430A (ja) 2016-05-19
JP2016514430A5 JP2016514430A5 (ja) 2017-03-30

Family

ID=51487808

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015561728A Active JP6461018B2 (ja) 2013-03-07 2014-03-07 状態周期ごとに状態を変えるとともにデータのレーン間スキューおよびデータ状態遷移グリッチに
JP2015561729A Ceased JP2016514430A (ja) 2013-03-07 2014-03-07 クロック情報を信号状態の遷移に組み込むマルチワイヤシグナリングのためのトランスコーディング方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015561728A Active JP6461018B2 (ja) 2013-03-07 2014-03-07 状態周期ごとに状態を変えるとともにデータのレーン間スキューおよびデータ状態遷移グリッチに

Country Status (8)

Country Link
US (3) US9363071B2 (ja)
EP (2) EP2965459B1 (ja)
JP (2) JP6461018B2 (ja)
KR (2) KR102205823B1 (ja)
CN (2) CN105009535B (ja)
ES (1) ES2705045T3 (ja)
HU (1) HUE042572T2 (ja)
WO (2) WO2014138644A1 (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231790B2 (en) 2007-03-02 2016-01-05 Qualcomm Incorporated N-phase phase and polarity encoded serial interface
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US9374216B2 (en) 2013-03-20 2016-06-21 Qualcomm Incorporated Multi-wire open-drain link with data symbol transition based clocking
US9178690B2 (en) * 2013-10-03 2015-11-03 Qualcomm Incorporated N factorial dual data rate clock and data recovery
US9313058B2 (en) 2013-03-07 2016-04-12 Qualcomm Incorporated Compact and fast N-factorial single data rate clock and data recovery circuits
US9363071B2 (en) 2013-03-07 2016-06-07 Qualcomm Incorporated Circuit to recover a clock signal from multiple wire data signals that changes state every state cycle and is immune to data inter-lane skew as well as data state transition glitches
US9118457B2 (en) * 2013-03-15 2015-08-25 Qualcomm Incorporated Multi-wire single-ended push-pull link with data symbol transition based clocking
EP2816765B1 (en) * 2013-06-17 2016-10-12 ST-Ericsson SA Three-wire three-level digital interface
US9735948B2 (en) 2013-10-03 2017-08-15 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9203599B2 (en) 2014-04-10 2015-12-01 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9755818B2 (en) 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
US9426082B2 (en) * 2014-01-03 2016-08-23 Qualcomm Incorporated Low-voltage differential signaling or 2-wire differential link with symbol transition clocking
CN106063181B (zh) * 2014-03-06 2018-03-13 高通股份有限公司 接收机电路和在接收机电路上操作的方法
US9246666B2 (en) * 2014-03-27 2016-01-26 Intel Corporation Skew tolerant clock recovery architecture
TWI690177B (zh) 2014-11-05 2020-04-01 日商新力股份有限公司 傳送裝置、傳送方法及通信系統
US9621332B2 (en) 2015-04-13 2017-04-11 Qualcomm Incorporated Clock and data recovery for pulse based multi-wire link
US9812057B2 (en) 2015-08-05 2017-11-07 Qualcomm Incorporated Termination circuit to reduce attenuation of signal between signal producing circuit and display device
WO2017062132A1 (en) * 2015-10-05 2017-04-13 Qualcomm Incorporated Multi-lane n-factorial encoded and other multi-wire communication systems
US10157161B2 (en) * 2015-10-16 2018-12-18 Qualcomm Incorporated Conditional embedding of dynamically shielded information on a bus
US9819523B2 (en) * 2016-03-09 2017-11-14 Qualcomm Incorporated Intelligent equalization for a three-transmitter multi-phase system
US9742597B1 (en) * 2016-03-29 2017-08-22 Xilinx, Inc. Decision feedback equalizer
US10705894B2 (en) 2016-05-30 2020-07-07 Samsung Electronics Co., Ltd. Electronic device for authenticating application and operating method thereof
KR101825301B1 (ko) * 2016-08-22 2018-02-02 한양대학교 산학협력단 신호 전송 장치 및 방법과, 신호 수신 장치
CN106385251A (zh) * 2016-09-14 2017-02-08 豪威科技(上海)有限公司 时钟数据恢复电路
KR20180061560A (ko) 2016-11-29 2018-06-08 삼성전자주식회사 통신 환경에 의존하여 지연을 조절하는 전자 회로
EP3634831A4 (en) 2017-05-17 2021-03-10 Illa Designs, LLC CAR SEAT BASE
KR101985082B1 (ko) * 2017-07-17 2019-05-31 숭실대학교산학협력단 위상 고정 루프 회로를 이용하지 않는 순수 디지털 클록 데이터 복원 장치
KR102223031B1 (ko) * 2019-03-20 2021-03-04 삼성전자주식회사 향상된 브레이드 클락 시그널링을 이용한 차동 신호 처리장치
CN110134178B (zh) * 2019-04-29 2023-04-07 中山大学 一种无线时钟树、方法和电路
US11095425B2 (en) 2019-10-25 2021-08-17 Qualcomm Incorporated Small loop delay clock and data recovery block for high-speed next generation C-PHY
US11687428B2 (en) 2021-01-20 2023-06-27 Stmicroelectronics International N.V. Glitch suppression apparatus and method
KR102265187B1 (ko) * 2021-02-08 2021-06-16 슈가스 주식회사 클럭 복구 회로
WO2023287437A1 (en) * 2021-07-16 2023-01-19 Lattice Semiconductor Corporation Communication systems and methods
CN113810319B (zh) * 2021-11-17 2022-02-08 伟恩测试技术(武汉)有限公司 时钟数据发送电路、接收电路、恢复电路和方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04230147A (ja) * 1990-05-21 1992-08-19 Philips Gloeilampenfab:Nv 多重レベルの差動信号伝送を提供するデータ伝送システムおよび装置
JP3360861B2 (ja) * 1993-03-02 2003-01-07 株式会社ソニー木原研究所 シリアルディジタルデータの伝送方法及び伝送装置
US6556628B1 (en) * 1999-04-29 2003-04-29 The University Of North Carolina At Chapel Hill Methods and systems for transmitting and receiving differential signals over a plurality of conductors

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4280221A (en) 1979-05-31 1981-07-21 The Boeing Company Digital data communication system
DE3329773A1 (de) 1983-08-18 1985-02-28 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur zeitgleichen flankenanpassung mehrerer taktsynchroner datenfluesse
US4644547A (en) 1984-06-28 1987-02-17 Westinghouse Electric Corp. Digital message format for two-way communication and control network
US4839907A (en) 1988-02-26 1989-06-13 American Telephone And Telegraph Company, At&T Bell Laboratories Clock skew correction arrangement
US5748043A (en) 1994-05-03 1998-05-05 Koslov; Vitali Ivanovich Digital PLL frequency synthesizer
JP3349830B2 (ja) 1994-07-29 2002-11-25 沖電気工業株式会社 クロック発生回路
US5493538A (en) 1994-11-14 1996-02-20 Texas Instruments Incorporated Minimum pulse width address transition detection circuit
US5835498A (en) 1995-10-05 1998-11-10 Silicon Image, Inc. System and method for sending multiple data signals over a serial link
US5959568A (en) 1996-06-26 1999-09-28 Par Goverment Systems Corporation Measuring distance
US5859669A (en) 1996-11-26 1999-01-12 Texas Instruments Incorporated System for encoding an image control signal onto a pixel clock signal
US5862180A (en) * 1997-02-01 1999-01-19 Heinz; Gary L. Differential encoding of self-clocking data streams
US6028639A (en) 1997-12-19 2000-02-22 Thomson Consumer Electronics, Inc. Process and apparatus for converting an MPEG-2 bitstream into SMPTE-259 compatible bitstream
US6564269B1 (en) 1998-09-10 2003-05-13 Silicon Image, Inc. Bi-directional data transfer using the video blanking period in a digital data stream
CA2250538A1 (en) 1998-10-30 2000-04-30 Mosaid Technologies Incorporated Duty cycle regulator
US6526112B1 (en) 1999-06-29 2003-02-25 Agilent Technologies, Inc. System for clock and data recovery for multi-channel parallel data streams
US6320406B1 (en) 1999-10-04 2001-11-20 Texas Instruments Incorporated Methods and apparatus for a terminated fail-safe circuit
JP3425905B2 (ja) 1999-10-14 2003-07-14 Ｎｅｃエレクトロニクス株式会社 クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US6728908B1 (en) 1999-11-18 2004-04-27 California Institute Of Technology I2C bus protocol controller with fault tolerance
KR100708078B1 (ko) 2000-05-04 2007-04-16 삼성전자주식회사 디지털 비디오 데이터 전송방법, 수신방법, 전송장치,그리고 수신장치
US6763477B1 (en) * 2000-07-31 2004-07-13 Hewlett-Packard Development Company, L.P. Method and apparatus for transmitting and receiving data using a self clocking link protocol
US6845131B1 (en) 2000-10-03 2005-01-18 Spectrum Signal Processing Inc. Differential signaling power management
JP4234337B2 (ja) 2000-11-17 2009-03-04 テキサス インスツルメンツ インコーポレイテッド データ伝送システムにおける又は関する改善
KR20020054053A (ko) 2000-12-27 2002-07-06 엘지전자 주식회사 동기식 전송 모드의 랜덤 패턴을 고려한 프레임 검출 장치및 그 방법
US7158593B2 (en) 2001-03-16 2007-01-02 Silicon Image, Inc. Combining a clock signal and a data signal
US6624766B1 (en) 2001-05-09 2003-09-23 Kestrel Solutions, Inc. Recovery and transmission of return-to-zero formatted data using non-return-to-zero devices
US6874097B1 (en) 2001-06-01 2005-03-29 Maxtor Corporation Timing skew compensation technique for parallel data channels
US7061939B1 (en) 2001-06-13 2006-06-13 Juniper Networs, Inc. Source synchronous link with clock recovery and bit skew alignment
US6799239B2 (en) 2001-10-23 2004-09-28 Storage Technology Corporation Centrally distributed serial bus
US7346357B1 (en) 2001-11-08 2008-03-18 At&T Corp. Frequency assignment for multi-cell IEEE 802.11 wireless networks
US6838712B2 (en) 2001-11-26 2005-01-04 Micron Technology, Inc. Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM
US7190754B1 (en) 2001-12-24 2007-03-13 Rambus Inc. Transceiver with selectable data rate
JP2003258844A (ja) 2002-03-01 2003-09-12 Fujitsu Ltd インターネットプロトコルネットワークの網終端装置及びその冗長系運転方法
US7167527B1 (en) 2002-05-02 2007-01-23 Integrated Memory Logic, Inc. System and method for multi-symbol interfacing
DE60211684T2 (de) 2002-07-22 2007-05-10 Texas Instruments Inc., Dallas Verfahren und Einrichtung für die parallele Synchronisation von mehreren seriellen Datenströmen
US20040028164A1 (en) 2002-08-07 2004-02-12 Hongtao Jiang System and method for data transition control in a multirate communication system
US8230114B2 (en) 2002-08-07 2012-07-24 Broadcom Corporation System and method for implementing a single chip having a multiple sub-layer PHY
US6731000B1 (en) 2002-11-12 2004-05-04 Koninklijke Philips Electronics N.V. Folded-flex bondwire-less multichip power package
JP2006517767A (ja) * 2003-01-29 2006-07-27 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 一定全電流を用いるデータ通信
US7076377B2 (en) 2003-02-11 2006-07-11 Rambus Inc. Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit
US7397848B2 (en) 2003-04-09 2008-07-08 Rambus Inc. Partial response receiver
US7986732B2 (en) 2003-04-10 2011-07-26 Nec Corporation Moving picture compression/encoding method conversion device and moving picture communication system
US7395347B2 (en) 2003-08-05 2008-07-01 Newisys, Inc, Communication between and within multi-processor clusters of multi-cluster computer systems
US7358869B1 (en) 2003-08-20 2008-04-15 University Of Pittsburgh Power efficient, high bandwidth communication using multi-signal-differential channels
US7072355B2 (en) 2003-08-21 2006-07-04 Rambus, Inc. Periodic interface calibration for high speed communication
GB0319756D0 (en) 2003-08-22 2003-09-24 4Links Ltd An alternative data-recovery method for spacewire and improved distribution of timecodes
JP2005086662A (ja) 2003-09-10 2005-03-31 Seiko Epson Corp 半導体装置
US7668271B2 (en) 2003-09-30 2010-02-23 Rambus Inc. Clock-data recovery (“CDR”) circuit, apparatus and method for variable frequency data
JP4874113B2 (ja) 2003-10-22 2012-02-15 エヌエックスピー ビー ヴィ 伝送媒体によってデータユニットを送り、受信する方法および装置
US7313208B2 (en) 2003-11-03 2007-12-25 Zenith Electronics Corporation Pre-equalization for low-cost DTV translators
US7463680B2 (en) 2003-12-16 2008-12-09 California Institute Of Technology Deterministic jitter equalizer
JP2005210695A (ja) 2003-12-22 2005-08-04 Kawasaki Microelectronics Kk データ伝送方式およびデータ伝送回路
US7030676B2 (en) 2003-12-31 2006-04-18 Intel Corporation Timing circuit for separate positive and negative edge placement in a switching DC-DC converter
US20050219083A1 (en) 2004-03-16 2005-10-06 Boomer James B Architecture for bidirectional serializers and deserializer
US20050207280A1 (en) 2004-03-16 2005-09-22 Fowler Michael L Bit clock with embedded word clock boundary
DE102004013093B3 (de) 2004-03-17 2005-07-21 Infineon Technologies Ag Empfängerschaltung für ein Gegentaktübertragungsverfahren
US7102407B2 (en) 2004-03-31 2006-09-05 Intel Corporation Programmable clock delay circuit
US7821428B2 (en) 2004-06-03 2010-10-26 Silicon Laboratories Inc. MCU with integrated voltage isolator and integrated galvanically isolated asynchronous serial data link
US7061266B2 (en) 2004-07-06 2006-06-13 Intel Corporation Methods and apparatus for improving impedance tolerance of on-die termination elements
US6933866B1 (en) 2004-09-14 2005-08-23 Avid Technology, Inc. Variable data rate receiver
JP4604627B2 (ja) 2004-09-22 2011-01-05 ソニー株式会社 エンコーダ装置およびデコーダ装置
KR20060040429A (ko) 2004-11-05 2006-05-10 삼성전자주식회사 무선-랜을 이용한 디지털 방송 데이터 제공 장치 및 그 방법
US20060123177A1 (en) 2004-12-02 2006-06-08 Ati Technologies, Inc. Method and apparatus for transporting and interoperating transition minimized differential signaling over differential serial communication transmitters
US7307554B2 (en) 2004-12-20 2007-12-11 Kawasaki Microelectronics, Inc. Parallel data transmission method and parallel data transmission system
US20060168615A1 (en) 2005-01-21 2006-07-27 Adimos Inc. System circuit application and method for wireless transmission of multimedia content from a computing platform
US8041845B2 (en) 2005-02-11 2011-10-18 Mstar Semiconductor, Inc. Method for detecting digital video interface off-line mode and associated receiver
US7787526B2 (en) 2005-07-12 2010-08-31 Mcgee James Ridenour Circuits and methods for a multi-differential embedded-clock channel
US20070073932A1 (en) 2005-09-13 2007-03-29 Alcatel Method and apparatus for a configurable data path interface
US8222917B2 (en) 2005-11-03 2012-07-17 Agate Logic, Inc. Impedance matching and trimming apparatuses and methods using programmable resistance devices
US9544602B2 (en) 2005-12-30 2017-01-10 Sharp Laboratories Of America, Inc. Wireless video transmission system
US7502953B2 (en) 2006-01-05 2009-03-10 International Business Machines Corporation Dynamically adding additional masters onto multi-mastered IIC buses with tunable performance
US7844762B2 (en) 2006-02-24 2010-11-30 Silicon Image, Inc. Parallel interface bus to communicate video data encoded for serial data links
US7746937B2 (en) 2006-04-14 2010-06-29 Formfactor, Inc. Efficient wired interface for differential signals
JP4129050B2 (ja) 2006-04-27 2008-07-30 松下電器産業株式会社 多重差動伝送システム
CN101356787B (zh) 2006-04-27 2011-11-16 松下电器产业株式会社 多路复用差动传送系统
US8000412B1 (en) 2006-06-01 2011-08-16 Netlogic Microsystems, Inc. Low power serial link
JP4783245B2 (ja) 2006-09-01 2011-09-28 株式会社日立製作所 送受信機、送信機、ならびに受信機
JP4940846B2 (ja) 2006-09-13 2012-05-30 富士通セミコンダクター株式会社 通信試験回路及び通信インタフェース回路並びに通信試験方法
CN101523783B (zh) 2006-09-29 2012-12-12 株式会社Ntt都科摩 发送装置以及发送帧构成方法
US9319143B2 (en) 2006-10-13 2016-04-19 Menara Networks, Inc. 40G/100G/200G/400G pluggable optical transceivers with advanced functionality
US7667500B1 (en) 2006-11-14 2010-02-23 Xilinx, Inc. Glitch-suppressor circuits and methods
US7881415B2 (en) 2006-12-29 2011-02-01 Atmel Corporation Communication protocol method and apparatus for a single wire device
US9711041B2 (en) 2012-03-16 2017-07-18 Qualcomm Incorporated N-phase polarity data transfer
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US7541838B2 (en) 2007-03-27 2009-06-02 Intel Corporation Transmitter swing control circuit and method
JP2008242884A (ja) 2007-03-28 2008-10-09 Matsushita Electric Ind Co Ltd Ｉ２ｃバス制御回路
WO2008130878A2 (en) 2007-04-19 2008-10-30 Rambus Inc. Techniques for improved timing control of memory devices
JP5180634B2 (ja) 2007-04-24 2013-04-10 パナソニック株式会社 差動伝送線路
EP2156555A4 (en) 2007-06-05 2013-07-24 Rambus Inc TECHNIQUES FOR MULTIPLE CODING WITH AN EMBEDDED CLOCK
JP2009021978A (ja) 2007-06-11 2009-01-29 Panasonic Corp 伝送ケーブル
US20090037006A1 (en) 2007-08-03 2009-02-05 Transtechnology, Inc. Device, medium, data signal, and method for obtaining audio attribute data
JP2009077188A (ja) 2007-09-21 2009-04-09 Hitachi Ltd 半導体装置
US8159376B2 (en) 2007-12-07 2012-04-17 Rambus Inc. Encoding and decoding techniques for bandwidth-efficient communication
ATE545091T1 (de) 2007-12-19 2012-02-15 Rambus Inc Asymmetrische kommunikation bei gemeinsamen verbindungen
US7962681B2 (en) * 2008-01-09 2011-06-14 Qualcomm Incorporated System and method of conditional control of latch circuit devices
GB2456517A (en) 2008-01-15 2009-07-22 Andrzej Radecki Serial data communication circuit for use with transmission lines using both data and clock to enable recovery of data synchronously
US7808418B2 (en) * 2008-03-03 2010-10-05 Qualcomm Incorporated High-speed time-to-digital converter
US8848810B2 (en) 2008-03-05 2014-09-30 Qualcomm Incorporated Multiple transmitter system and method
WO2009111175A1 (en) 2008-03-06 2009-09-11 Rambus Inc. Error detection and offset cancellation during multi-wire communication
US20090243681A1 (en) 2008-03-26 2009-10-01 Rambus Inc. Embedded Source-Synchronous Clock Signals
US9030976B2 (en) 2008-03-27 2015-05-12 Silicon Image, Inc. Bi-directional digital interface for video and audio (DIVA)
US8184651B2 (en) 2008-04-09 2012-05-22 Altera Corporation PLD architecture optimized for 10G Ethernet physical layer solution
US20100027607A1 (en) 2008-06-10 2010-02-04 Tad Kwasniewski Apparatus for time-domain pre-emphasis and time-domain equalization and associated methods
US8081705B2 (en) 2008-06-27 2011-12-20 Crestron Electronics Inc. Digital video physical layer using a multi-level data code
US7710144B2 (en) 2008-07-01 2010-05-04 International Business Machines Corporation Controlling for variable impedance and voltage in a memory system
US8094766B2 (en) 2008-07-02 2012-01-10 Teradyne, Inc. Tracker circuit and method for automated test equipment systems
US20100040169A1 (en) 2008-08-15 2010-02-18 Rambus Inc. Coding methods and systems for improved error margins
US8184760B2 (en) 2008-09-02 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive elastic buffer for communications
US8886987B2 (en) 2008-09-19 2014-11-11 Advantest (Singapore) Pte Ltd Data processing unit and a method of processing data
JP4645717B2 (ja) 2008-09-26 2011-03-09 ソニー株式会社 インタフェース回路および映像装置
FR2937203B1 (fr) 2008-10-13 2011-03-18 Sagem Defense Securite Dispositif de reconstitution de l'horloge d'un signal nrz et systeme de transmissoin associe.
KR101061989B1 (ko) 2008-12-03 2011-09-05 (주)신창코넥타 스페이서 및 그 스페이서를 포함하는 차량용 클럭 스프링 장치
WO2010077564A1 (en) 2008-12-08 2010-07-08 Analog Devices Inc. Multimedia switching over wired or wireless connections in a distributed environment
US20100183053A1 (en) 2009-01-20 2010-07-22 Tran Duke H System and apparatus for data transmission
CN102396170A (zh) 2009-04-16 2012-03-28 日本电气株式会社 检测并行信号之间时滞的方法和系统
TWI398151B (zh) 2009-04-17 2013-06-01 Univ Nat Taiwan 資料時脈回復電路
US7791370B1 (en) 2009-05-21 2010-09-07 Altera Corporation Clock distribution techniques for channels
KR101079603B1 (ko) 2009-08-11 2011-11-03 주식회사 티엘아이 3레벨 전압을 이용하는 차동 데이터 송수신 장치 및 차동 데이터 송수신 방법
US8621128B2 (en) 2009-12-04 2013-12-31 St-Ericsson Sa Methods and systems for reliable link startup
US8606184B1 (en) 2009-12-08 2013-12-10 Qualcomm Incorporated Coexistence message processing mechanism for wireless devices
US8077063B2 (en) * 2010-01-18 2011-12-13 Freescale Semiconductor, Inc. Method and system for determining bit stream zone statistics
JP2011172156A (ja) 2010-02-22 2011-09-01 Sony Corp コンテンツ再生システム、コンテンツ受信装置、音声再生装置、コンテンツ再生方法およびプログラム
JP5537192B2 (ja) 2010-03-04 2014-07-02 スパンション エルエルシー 受信装置及びゲイン設定方法
US8649445B2 (en) 2011-02-17 2014-02-11 École Polytechnique Fédérale De Lausanne (Epfl) Methods and systems for noise resilient, pin-efficient and low power communications with sparse signaling codes
JP2012029214A (ja) 2010-07-27 2012-02-09 Rohm Co Ltd インタフェース回路およびそれを用いた電子機器
JP5602662B2 (ja) 2011-03-02 2014-10-08 ルネサスエレクトロニクス株式会社 信号配線システム及びジッタ抑制回路
US8294502B2 (en) 2011-03-04 2012-10-23 Altera Corporation Delay circuitry
US8659957B2 (en) 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
TWI459774B (zh) 2011-04-29 2014-11-01 Ind Tech Res Inst 非同步主從式串列通訊系統及應用其之資料傳輸方法與控制模組
US20120307886A1 (en) 2011-05-31 2012-12-06 Broadcom Corporation Adaptive Video Encoding Based on Predicted Wireless Channel Conditions
US8698558B2 (en) 2011-06-23 2014-04-15 Qualcomm Incorporated Low-voltage power-efficient envelope tracker
JP2013021445A (ja) * 2011-07-08 2013-01-31 Kawasaki Microelectronics Inc 遷移検出回路
US8599913B1 (en) 2011-08-01 2013-12-03 Pmc-Sierra Us, Inc. Data regeneration apparatus and method for PCI express
US9219560B2 (en) 2011-10-25 2015-12-22 Cavium, Inc. Multi-protocol SerDes PHY apparatus
US8687752B2 (en) 2011-11-01 2014-04-01 Qualcomm Incorporated Method and apparatus for receiver adaptive phase clocked low power serial link
JP2013110554A (ja) 2011-11-21 2013-06-06 Panasonic Corp 送信装置、受信装置及びシリアル伝送システム
US20140168010A1 (en) 2011-12-22 2014-06-19 Farrokh Mohamadi Extended range, high data rate, point-to-point crosslink placed on fixed or mobile elevated platforms
US9838226B2 (en) 2012-01-27 2017-12-05 Apple Inc. Methods and apparatus for the intelligent scrambling of control symbols
US9020418B2 (en) 2012-02-29 2015-04-28 Fairchild Semiconductor Corporation Methods and apparatus related to a repeater
US8959268B2 (en) 2012-03-09 2015-02-17 Canon Kabushiki Kaisha Information processing apparatus, serial communication system, method of initialization of communication therefor and serial communication apparatus
US9071407B2 (en) 2012-05-02 2015-06-30 Ramnus Inc. Receiver clock test circuitry and related methods and apparatuses
US8446903B1 (en) 2012-05-22 2013-05-21 Intel Corporation Providing a load/store communication protocol with a low power physical unit
US8996740B2 (en) 2012-06-29 2015-03-31 Qualcomm Incorporated N-phase polarity output pin mode multiplexer
US9179117B2 (en) 2012-07-02 2015-11-03 Kabushiki Kaisha Toshiba Image processing apparatus
US8686754B2 (en) 2012-07-05 2014-04-01 Stmicroelectronics International N.V. Configurable lane architecture in source synchronous systems
US8934854B2 (en) 2012-08-29 2015-01-13 Crestcom, Inc. Transmitter with peak-tracking PAPR reduction and method therefor
KR101984902B1 (ko) 2012-09-14 2019-05-31 삼성전자 주식회사 단방향의 리턴 클락 신호를 사용하는 임베디드 멀티미디어 카드, 이를 제어하는 호스트, 및 이들을 포함하는 임베디드 멀티미디어 카드 시스템의 동작 방법
US9244872B2 (en) 2012-12-21 2016-01-26 Ati Technologies Ulc Configurable communications controller
US9235540B1 (en) 2013-03-01 2016-01-12 Altera Corporation Flexible high speed forward error correction (FEC) physical medium attachment (PMA) and physical coding sublayer (PCS) connection system
US9374216B2 (en) 2013-03-20 2016-06-21 Qualcomm Incorporated Multi-wire open-drain link with data symbol transition based clocking
US9071220B2 (en) 2013-03-07 2015-06-30 Qualcomm Incorporated Efficient N-factorial differential signaling termination network
US9178690B2 (en) 2013-10-03 2015-11-03 Qualcomm Incorporated N factorial dual data rate clock and data recovery
US9313058B2 (en) 2013-03-07 2016-04-12 Qualcomm Incorporated Compact and fast N-factorial single data rate clock and data recovery circuits
US9363071B2 (en) 2013-03-07 2016-06-07 Qualcomm Incorporated Circuit to recover a clock signal from multiple wire data signals that changes state every state cycle and is immune to data inter-lane skew as well as data state transition glitches
US9118457B2 (en) 2013-03-15 2015-08-25 Qualcomm Incorporated Multi-wire single-ended push-pull link with data symbol transition based clocking
US9369237B2 (en) * 2013-08-08 2016-06-14 Qualcomm Incorporated Run-length detection and correction
US9735948B2 (en) 2013-10-03 2017-08-15 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9203599B2 (en) 2014-04-10 2015-12-01 Qualcomm Incorporated Multi-lane N-factorial (N!) and other multi-wire communication systems
US9755818B2 (en) 2013-10-03 2017-09-05 Qualcomm Incorporated Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes
US9215063B2 (en) 2013-10-09 2015-12-15 Qualcomm Incorporated Specifying a 3-phase or N-phase eye pattern
US9231527B2 (en) 2013-11-22 2016-01-05 Qualcomm Incorporated Circuits and methods for power amplification with extended high efficiency
US20150220472A1 (en) 2014-02-05 2015-08-06 Qualcomm Incorporated Increasing throughput on multi-wire and multi-lane interfaces
KR101668858B1 (ko) 2014-04-28 2016-10-24 주식회사 이타기술 다채널 비디오 스트림 전송 방법, 그리고 이를 이용한 관제 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04230147A (ja) * 1990-05-21 1992-08-19 Philips Gloeilampenfab:Nv 多重レベルの差動信号伝送を提供するデータ伝送システムおよび装置
US5166956A (en) * 1990-05-21 1992-11-24 North American Philips Corporation Data transmission system and apparatus providing multi-level differential signal transmission
JP3360861B2 (ja) * 1993-03-02 2003-01-07 株式会社ソニー木原研究所 シリアルディジタルデータの伝送方法及び伝送装置
US6556628B1 (en) * 1999-04-29 2003-04-29 The University Of North Carolina At Chapel Hill Methods and systems for transmitting and receiving differential signals over a plurality of conductors

Also Published As

Publication number Publication date
EP2965482A1 (en) 2016-01-13
WO2014138644A1 (en) 2014-09-12
CN105027490A (zh) 2015-11-04
JP2016513920A (ja) 2016-05-16
US20140254733A1 (en) 2014-09-11
ES2705045T3 (es) 2019-03-21
KR20150121718A (ko) 2015-10-29
US9337997B2 (en) 2016-05-10
US20160127121A1 (en) 2016-05-05
HUE042572T2 (hu) 2019-07-29
US9363071B2 (en) 2016-06-07
EP2965459A1 (en) 2016-01-13
WO2014138640A1 (en) 2014-09-12
EP2965459B1 (en) 2018-10-24
US9673969B2 (en) 2017-06-06
CN105009535A (zh) 2015-10-28
JP6461018B2 (ja) 2019-01-30
KR20150121724A (ko) 2015-10-29
CN105009535B (zh) 2018-05-18
US20140254732A1 (en) 2014-09-11
CN105027490B (zh) 2018-03-16
KR102205823B1 (ko) 2021-01-20

Similar Documents

Publication Publication Date Title
US9673969B2 (en) Transcoding method for multi-wire signaling that embeds clock information in transition of signal state
US5777567A (en) System and method for serial to parallel data conversion using delay line
EP2926260A1 (en) Methods and systems for chip-to-chip communication with reduced simultaneous switching noise
WO2008151251A1 (en) Techniques for multi-wire encoding with an embedded clock
EP3268868B1 (en) Farewell reset and restart method for coexistence of legacy and next generation devices over a shared multi-mode bus
KR20100060616A (ko) 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 시스템 및 데이터 전송 방법
EP3114792B1 (en) Clock recovery circuit for multiple wire data signals
US9426082B2 (en) Low-voltage differential signaling or 2-wire differential link with symbol transition clocking
TW201810959A (zh) 用於符號轉變時鐘轉碼的偵錯和糾錯的翻轉位元
JP2018506915A (ja) データリンク電力低減およびスループット向上のためのマルチ変調
KR20180065119A (ko) 데이터 통신을 위한 수신기
TWI698092B (zh) 用於高速序列資料通訊系統的編碼和解碼架構及其相關方法、實體層電路、發射器與接收器及其中的通訊系統
Sathasivam et al. Implementation of HDB3 Encoder Chip Design
TW201924296A (zh) 簡化的三相映射及寫碼
CN114363131B (zh) 用于多模式信道的物理编码子层极性推断与自动翻转方法及装置
JP2005333508A (ja) 信号変換装置およびドライバ装置
CN114363131A (zh) 用于多模式信道的物理编码子层极性推断与自动翻转方法及装置
JP2017501493A (ja) レシーバクロックのみを用いるＣＣＩｅレシーバ論理レジスタ書込み
Simic et al. New CAN Bus Line Coding Scheme
JP2007243984A (ja) 同時双方向データ送受信システム
JP2005354431A (ja) 順序論理回路
JP2015104126A (ja) インデックス化入出力符号通信

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170221

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180326

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180615

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181203

A045 Written measure of dismissal of application

Free format text: JAPANESE INTERMEDIATE CODE: A045

Effective date: 20190422