KR20100060616A

KR20100060616A - 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 시스템 및 데이터 전송 방법

Info

Publication number: KR20100060616A
Application number: KR1020080119279A
Authority: KR
Inventors: 오명훈; 신치훈; 김영우; 김성남; 김성운; 남궁한
Original assignee: 한국전자통신연구원
Priority date: 2008-11-28
Filing date: 2008-11-28
Publication date: 2010-06-07
Also published as: KR101173942B1; US20100135430A1; US8199849B2

Abstract

지연 무관 데이터 전송 방식을 이용하여 데이터 전송하는 데이터 전송 장치 및 데이터 전송 방법이 제공된다. 이 데이터 전송 장치 및 데이터 전송 방법은 2-위상 핸드셰이크 프로토콜을 지원하는 지연 무관 데이터 전송방식을 이용하고, 데이터의 전송시 3진 인코딩 방식에 의해 스페이 상태가 없는 3가지 논리 상태로 상기 데이터가 인코딩된다. 이러한 상기 데이터 전송 장치 및 데이터 전송 방법에 의하면, 도선의 길이에 무관하게 데이터가 안전하게 수신측으로 전송되고, 데이터 전송률 측면에서 기존의 4-위상 지연 데이터 전송 방식에 비해 보다 향상된 성능을 제공한다.

Description

데이터 송신 장치, 데이터 수신 장치, 데이터 전송 시스템 및 데이터 전송 방법{DATA TRANSMISSION DEVICE, DATA RECEIVING DEVICE, DATA TRANSMITTING SYSTEM AND METHOD FOR TRANSMITTING DATA}

본 발명은 데이터 전송 시스템 및 데이터 전송 방법에 관한 것으로서, 구체적으로 지연 무관 데이터 전송방식에 의해 정보를 전달하는 데이터 전송 시스템 및 데이터 전송 방법에 관한 것이다.

본 발명은 지식경제부 및 정보통신연구진흥원 IT신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제명: 초저전력 비동기 프로세서 개발]

현재, 집적 회로 시스템은 반도체 공정 기술과 집적 회로 설계 기술의 발전으로 인하여 하나의 칩 단위로 구현되는 시스템-온-칩(System-on-Chip: SoC) 방식으로 주로 설계되고 있다.

최근에는 반도체 공정 기술과 집적 회로 설계 기술이 더욱 발달하여 하나의 칩에 집적할 수 있는 소자의 수가 점차 증가하는 추세이다. 이로 인해 하나의 칩에 설계되는 전송 선로의 배선 구조가 더욱 복잡해지고 있다. 따라서, 집적회로 시스 템이 SoC 설계 방식을 구현되는 경우, 전송 선로의 수, 전송 선로의 길이 및 각 전송 선로들 간의 간섭에 의한 신호 지연 등은 칩 전체의 올바른 동작을 위하여 매우 중요하게 고려되어야 하는 설계변수들이다.

한편, SoC 방식을 구현되는 집적 회로 시스템에 전역 클록을 이용한 동기식 설계 방식이 적용되는 경우, 클록 속도 증가에 따른 클록 스큐(skew)와 지터(jitter) 및 전송 선로 수와 길이 증가에 따른 데이터의 전송 지연 등이 발생한다. 이러한 문제점들은 SoC 방식을 구현되는 집적 회로 시스템에 비동기식 설계 방식을 적용함으로써 해결될 수 있다.

비동기식 설계 방식은 전역 클록(global clock)을 사용하지 않고, 지연 시간에 무관한 핸드셰이크 프로토콜(handshake protocol)을 지원하는 지연 무관 (DI: Delay Insensitive) 데이터 전송 방식에 의해 데이터 전송이 수행됨으로써 상기와 같은 동기식 설계 기법에 따른 문제점을 해결할 수 있다. 그러나 이러한 비동기식 설계방식은 전체 회로의 설계가 복잡해지고, 또한, 이러한 비동기식 설계를 위한 CAD툴이 부족하다.

상술한 바와 같은 동기식 설계 방식의 문제점과 비동기식 설계방식의 문제점을 동시에 해결할 수 있는 방안으로 최근 GALS(globally asynchronous locally synchronous) 시스템에 대한 연구가 활발히 진행되고 있다.

GALS 시스템은 기본적으로 전역 클록을 사용하지 않고, 서로 독립적인 클록에 의해 동작하는 다수의 LS(locally synchronous)모듈로 구성된다. 각 LS 모듈 간의 데이터 전송은 비동기 핸드셰이크 프로토콜에 의해 수행된다.

이와 같이, GALS 시스템은 전역 클록을 사용하지 않으므로, 클록 스큐, 지터 등의 문제가 해결되며, DI 데이터 전송 방식에 의해 서로 다른 타이밍으로 동작하는 LS 모듈 간의 데이터 전송이 이루어짐으로써, 안정된 데이터 전송이 확보된다.

DI 데이터 전송방식에서는, dual-rail, 1-of-4와 같은 인코딩 방식에 의해 데이터가 표현되며, 기존의 동기식 설계방식과 유사한 4-위상 핸드 세이킹 프로토콜이 사용된다.

4-위상 핸드세이킹 프로토콜에서는, 데이터가 기본적으로 제로 복귀(Return to Zero: RZ) 타입의 이진값으로 표현된다. 즉, 4-위상 핸드세이킹 프로토콜에는, 연속된 데이터를 구분하기 위한 스페이스(space) 상태가 존재한다. 상기 스페이스 상태는 데이터와 동일한 레이턴시(latency)를 가지므로, 데이터의 전송이 빈번한 GALS 시스템에서는 4-위상 핸드세이킹 프로토콜 방식보다는 스페이스 상태가 없는 2-위상 핸드세이킹 프로토콜 방식이 더 효율적이다.

Level-Encoded 2-phase Dual-Rail(LEDR)로 알려진 듀얼 레일(dual-rail) 기반의 2-위상 핸드셰이킹 프로토콜은 두 개의 도선에서 ‘0’과 ‘1’의 데이터 전송을 각각 도선의 상태 변환으로 인코딩하는 전통적인 dual-rail 기반 2-위상 프로토콜과는 달리, 한 도선은 데이터, 다른 도선은 위상 변화로 인코딩한다. 즉, 한 도선에서는 ‘0’과 ‘1’의 데이터를 상태 변환이 아닌 레벨로 인코딩하고, 데이터와 데이터 사이의 구분은 다른 도선의 변화로 구분한다.

결과적으로 두 도선의 XOR 값은 데이터 전송마다 변화하게 되며 이를 감지하여 데이터의 유효성을 판별한다. 데이터의 디코딩이 필요 없으므로 전통적인 dual- rail 기반 2-위상 프로토콜에 비해서 성능이 높고 설계 복잡도를 줄일 수 있다. 그러나 N 비트 데이터 전송에 2N+1개의 도선이 필요하므로, 늘어난 도선의 수만큼 성능, 전력 소모, 설계 복잡성 측면에서 불리하다.

대한민국 특허출원번호 1997-018460의 "새로운 배선시스템용 신호전송 및 수신장치"에서는 집적 회로 내의 다수의 기능 블록간에서 하나의 도선을 통해 여러 개의 다른 종류의 신호를 동시에 보냄으로써 배선이 점유하는 면적을 감소시킬 수 있는 새로운 배선 시스템용 신호전송 및 수신 장치를 제공하였다. 이론적으로 N 비트의 데이터 전송 시 도선 1개에 2^N 개의 삼각 펄스 형태의 전압 치를 인코딩하여 전송, 이를 수신회로에서 감지하여 데이터를 복원함으로써 배선에 필요한 도선의 수를 감소시켜 전체적으로 집적회로의 면적을 줄일 수 있다. 그러나 도선에 인코딩할 수 있는 전압 치의 수가 늘어날수록 복호화해야 하는 논리의 수가 증가하여 수신회로의 복잡도가 크게 증가할 수 있으므로 줄일 수 있는 도선의 수가 한정되어 있다. 그리고 집적회로 내의 공급전압이 낮아지고 있는 추세에서, 이 발명에서 사용하는 전압을 이용한 다치 논리 회로 기술은 수신 회로에서 전압의 노이즈 마진 특성이 악화될 수 있다. 또한, DI 전송에 필요한 핸드셰이크 프로토콜을 지원하기 위한 기능을 제공하지 않기 때문에 GALS 시스템에 적용할 수 없다.

DI 전송을 지원하고, 도선의 수를 줄이기 위해 삼진(ternary) 인코딩 방식을 적용한 프로토콜이 연구되고 있다.

미국등록특허 제7,282,946호의 "Delay-insensitive data transfer circuit using current-mode multiple-valued logic"에서는, 전류 모드 방식의 다치 논리 회로(Multiple Valued Logic Circuit)를 사용하여 공급 전압의 노이즈 마진에 영향을 받지 않으며, 하나의 도선에 3가지의 논리 상태를 표현할 수 있으므로 N 비트의 데이터 전송에 N+1개의 도선으로 회로 설계가 가능하다.

또한, 미국공개특허 20080123765의 "Delay insensitive data transfer apparatus with low power consumption"에서는, 기존의 전류 모드의 DI 데이터 전송 방식에서 발생하는 높은 정전류 소모 특성을 보완함으로써, 대기 상태에서 전력 소모를 획기적으로 줄였다.

그러나 상술한 2가지 전류 모드 회로를 이용한 DI 데이터 전송 방식은 기본적으로 4-위상 데이터 전송 방식을 기반으로 하고 있으므로, LEDR과 같은 2-위상 DI 데이터 전송 방식에 비해 성능이 이론적으로는 1/2로 떨어진다.

본 발명의 목적은 전송 지연 시간에 무관하게 데이터를 전송할 수 있는 지연 무관 데이터 전송 방식의 2-위상 핸드셰이크 프로토콜을 지원하고, 스페이스 상태가 없는 3진 인코딩 방식에 의해 데이터를 인코딩하는 데이터 송신 장치를 제공하는 것이다.

본 발명의 다른 목적은 지연 무관 데이터 전송 방식의 2-위상 핸드셰이크 프로토콜을 지원하고, 스페이스 상태가 없는 3진 인코딩 방식에 의해 인코딩된 데이터를 디코딩하는 데이터 수신 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 데이터 송신 장치 및 상기 데이터 수신 장치로 이루어진 데이터 전송 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 지연 무관 데이터 전송 방식의 2-위상 핸드셰이크 프로토콜을 지원하고, 스페이스 상태가 없는 3진 인코딩 방식에 데이터를 전송하는 데이터 전송 방법을 제공하는 것이다.

본 발명의 일면에 따른 지연 무관 데이터 전송 방식에 따라 데이터를 송신하는 데이터 송신 장치는 데이터 송신기 및 인코더를 포함되, 상기 데이터 송신기는 요구 신호와, 상기 요구신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(Non-Return-to-Zero; NRZ) 형식의 데이터 신호를 발생한다. 상기 인코더는 수신된 상기 요구 신호와 상기 데이터 신호를 연산하여, 상기 '0'의 이진값, 상기 '1'의 이진값 및 이전의 이진값과 동일한 현재의 이진값을 서로 다른 전류 레벨로 각각 변환한다.

본 발명의 다른 일면에 따른 지연 무관 데이터 전송 방식에 따라 송신측으로부터 요구 신호 및 데이터 신호를 수신하는 데이터 수신 장치는 디코더 및 데이터 수신기를 포함하되, 상기 디코더는 '1'의 이진값을 나타내는 하이 상태와, '0'의 이진값을 나타내는 로우 상태와, 이전의 이진값과 동일한 현재의 이진값을 나타내는 미들 상태로 인코딩된 입력 전류 신호를 수신하고, 내부에서 생성된 기준 전류를 이용하여 상기 3가지 논리 상태에 대응하는 전압 값을 생성하고, 상기 생성된 전압 값에 따라 상기 요구 신호와 상기 데이터 신호를 복원한다. 상기 데이터 수신기는 상기 복원된 요구 신호와 상기 복원된 데이터 신호에 응답하여 응답 신호를 상기 송신측에 전송한다.

본 발명의 또 다른 일면에 따른 지연 무관 데이터 전송 방식을 따라 상호 데이터 통신을 수행하는 다수의 동기식 모듈(locally synchronous module)을 포함하는 데이터 전송 시스템은 데이터 송신기, 인코더, 디코더 및 데이터 수신기를 포함한다. 상기 데이터 송신기는 요구 신호와, 상기 요구신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(NonReturn-to-Zero; NRZ) 형식의 데이터 신호를 발생한다. 상기 인코더는 상기 요구 신호와 상기 데이터 신호를 인가받고, 상기 '1'의 이진값을 전송하는 경우, 제1 전류 레벨을 출력하고, 상기 '0'의 이진값을 전송하는 경우, 상기 제1 전류 레벨보다 낮은 제2 전류 레벨을 출력하고, 이전의 이진값과 동일한 현재의 이진값을 전송하는 경우, 상기 제1 전류 레벨보다 낮고, 상기 제2 전류 레벨보다 높은 제3 전류 레벨을 출력한다. 상기 디코더는 상기 제1 내지 제3 전류 레벨을 검출하고, 상기 검출된 전류 레벨에 대응하는 전압 값을 생성하고, 상기 생성된 전압값에 따라 상기 요구 신호와 상기 데이터 신호를 복원한다. 상기 데이터 수신기는 상기 복원된 요구 신호와 상기 데이터 신호에 응답하여 응답 신호를 생성하여, 상기 데이터 송신기에 전송한다.

본 발명의 또 다른 일면에 따른 지연 무관 데이터 전송 방식에 따라 데이터를 전송하는 데이터 전송 방법은, 요구 신호와, 상기 요구신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(Non-Return-to-Zero; NRZ) 형식의 데이터 신호를 수신하는 단계와, 상기 요구 신호의 천이 시점에서 현재 입력되는 상기 데이터 신호(이하, 현재의 데이터 신호)를 샘플링하고, 상기 요구 신호의 천이 시점에서 이전에 입력되는 상기 데이터 신호(이전의 데이터 신호)를 샘플링하는 단계와, 상기 샘플링된 이전의 데이터 신호와 상기 샘플링된 현재의 데이터 신호를 비교연산하고, 연산된 결과치에 따라 상기 '0'의 이진값을 제1 전류 레벨로 코딩하고, 상기 '1'의 이진값을 상기 제1 전류 레벨보다 낮은 제2 전류 레벨로 코딩하고, 이전의 이진값과 동일한 현재의 이진값을 상기 제1 전류 레벨보다 낮고, 상기 제2 전류 레벨보다 높은 제3 전류 레벨로 코딩하는 단계와, 상기 코딩된 제1 내지 제3 전류 레벨 중 어느 하나의 전류 레벨을 수신하는 단계와, 상기 수신된 어느 하나의 전류 레벨을 검출하고, 검출된 전류 레벨에 따라 제1 및 제2 논리 전압을 생성하는 단계, 및 상기 제1 및 제2 논리 전압을 연산하여 상기 데이터 신호 및 상기 요구 신호를 복원하는 단계를 포함한다.

본 발명에 따르면, 2-위상 핸드셰이크 프로토콜을 지원하는 지연 무관 데이터 전송방식을 이용하여 데이터를 전송함으로써, 도선의 길이에 무관하게 데이터를 안전하게 전송할 수 있다.

또한, 본 발명에 따르면, 스페이스 상태가 없는 3진 인코딩 방식에 의해 데이터가 인코딩됨으로써, 데이터 전송률 측면에서 기존의 4-위상 지연 데이터 전송 방식에 비해 보다 향상된 성능을 제공할 수 있다.

이하, 도면을 참조하여 본 발명에 따른 데이터 전송 장치의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식에 따라 인코딩된 값의 논리 상태 변화를 나타내는 도면이다.

도 1을 참조하면, 본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식에서는 이진값 '0'과 이진값 '1'을 표시하기 위해 데이터 신호가 스페이스(space) 상태가 없는 비 복귀 제로(Non-Return to Zero: 이하, NRZ) 방식으로 포맷(format)된다. NRZ 방식으로 포맷된 데이터 신호는 3가지의 논리 상태로 인코딩된다. 예컨대, 이진값 '1'을 전송하는 경우, 데이터 신호는 하이(High) 상태로 인코딩되고, 이진값 '0'을 전송하는 경우, 데이터 신호는 로우(Low) 상태로 인코딩된다.

만일, 이전의 데이터 신호의 이진값과 동일한 현재의 데이터 신호의 이진값 을 전송하는 경우, 현재의 데이터 신호는 미들(Middle) 상태로 인코딩된다. 물론, 이진값 '0'을 나타내는 데이터 신호가 하이(High) 상태로 인코딩되고, 이진값 '1'을 나타내는 데이터 신호가 로우(Low) 상태로 인코딩될 수도 있으나, 본 명세서에서는 이진값 '0'을 나타내는 데이터 신호는 로우(Low) 상태로 인코딩되고, 이진값 '1'을 나타내는 데이터 신호는 하이(High) 상태로 인코딩되는 것으로 가정한다.

본 발명에서는 상기 3가지의 논리 상태(High, Middle 및 Low)를 나타내는 인코딩된 값(Encoded Value)들은 수신 측으로 전송되기 위해 서로 다른 3가지 전류 레벨로 각각 변환된다. 예컨대, 상기 하이(High) 상태는 제1 전류 레벨로 표현되고, 상기 로우(Low) 상태는 상기 제1 전류 레벨보다 작은 제2 전류 레벨로 표현된다. 상기 미들(Middle) 상태는 상기 제1 전류 레벨보다 작고, 상기 제2 전류 레벨보다 큰 제3 전류 레벨로 표현된다. 여기서, 이진값 '0'을 나타내는 데이터 신호가 하이 상태로 인코딩되고, 이진값 '1'을 나타내는 데이터 신호가 로우(High) 상태로 인코딩되는 경우, 상기 이진값 '0'을 나타내는 데이터 신호는 상기 제1 전류 레벨로 변환되고, 상기 이진값 '1'을 나타내는 데이터 신호는 상기 제3 전류 레벨로 변환될 수도 있다.

본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식은 종래의 4-위상 3진 인코딩 방식과는 달리 스페이스(space) 상태가 없으므로, 적은 수의 신호 변환으로 데이터 신호를 전송할 수 있다.

도 2는 본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식에 따라 인코딩된 값의 일례를 설명하기 위한 타이밍 도이다.

도 2를 참조하면, 본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식에 따라 인코딩된 값은 2-위상 번들 데이터(2-phase bundled data) 전송 방식에 따라 수신 측으로 전송된다.

본 발명의 데이터 전송 장치에서 사용되는 상기 2-위상 번들 데이터 전송 방식에서는, 도 2에 도시된 바와 같이, 상기 데이터 신호(DAT)와 더불어 상기 데이터 신호(DAT)의 '1'의 이진값 및 '0'의 이진값을 추출하기 위한 요구 신호(REQ)가 필요하다. 즉, 상기 요구 신호(REQ)의 천이시점을 기준으로 상기 데이터 신호(DAT)는 '1'의 이진값 및 '0'의 이진값으로 추출된다. 결과적으로, 번들 데이터 전송 방식에서는 데이터 신호(DAT)를 샘플링하기 위한 요구 신호(REQ)가 필요하다.

상기 데이터 신호(DAT)가 수신 측에 안정적으로 전송되기 위해서는 상기 요구 신호(REQ)에 의해 안정적으로 샘플링되어야 한다. 따라서, 상기 번들 데이터 전송 방식에서는 도 2에 도시된 바와 같이, 데이터 신호(DAT)가 먼저 안정화된 이후에 요구 신호(REQ)가 발생한다(assert). 즉, 상기 데이터 신호(DAT)의 라이징(rising) 시점이 요구 신호(REQ)의 상승 시점보다 빠르게 설정된다.

도 2에서는 연속된 일련의 데이터 신호(1 1 0 0 1 0 1 0 0 1)와 상기 요구 신호(REQ)를 이용하여 2-위상 번들 데이터(2-phase bundled data) 전송 방식 환경에서 인코딩된 값 (Encoded Value)의 일례가 나타난다.

도 1에서 설명한 바와 같이, 인코딩된 값(Encoded Value)이 하이(High) 상태인 경우, 이진값 '1'을 나타내는 데이터 신호(DAT)가 제1 전류 레벨("2I")로서 수신 측으로 전송되고, 로우(Low) 상태인 경우, 이진값 '0'을 나타내는 데이터 신 호(DAT)는 상기 제1 전류 레벨("2I")보다 낮은 제2 전류 레벨("I")로서 수신 측으로 전송된다. 또한, 인코딩된 값(Encoded Value)이 미들(Middle) 상태인 경우, 이전의 이진값과 동일한 이진값을 나타내는 데이터 신호(DAT)가 상기 제1 전류 레벨("2I")보다 낮고, 상기 제2 전류 레벨("O")보다 높은 제3 전류 레벨("I")로서 상기 수신 측으로 전송된다.

이와 같이, 본 발명에서는 3진 인코딩 방식을 구현하기 위하여 3가지 상태(High, Middle 및 Low)를 서로 다른 전류 레벨로 각각 변환하여 수신 측으로 전송한다. 따라서, 본 발명에서는 상기 3가지 상태(High, Middle 및 Low)를 서로 다른 전류 레벨로 각각 변환하는 전류 모드 방식의 다치 논리 회로(Multiple Valued Logic Circuit)가 채용된다.

다치 논리 회로는 전압 모드 방식과 본 발명에서 채용되는 전류 모드 방식이 있다.

만일, 전압 모드 방식의 다치 논리 회로가 본 발명에서 채용되는 경우, 상기 3가지 상태(High, Low, Middle)를 표현하기 위하여 제1 전압 레벨("2V"), 상기 제1 전압 레벨("2V")보다 낮은 제2 전압 레벨 ("0V" 또는 GND) 및 상기 제1 전압 레벨보다 낮고, 상기 제2 전압 레벨보다 높은 제3 전압 레벨("V")이 이용될 것이다.

그러나 상기 3가지 상태를 표현하기 위해 전압 모드 방식의 다치 논리 회로가 이용되는 것은 바람직하지 못하다.

배경기술에서도 언급하였듯이, 반도체 공정 기술의 발달로 인하여 집적회로 내의 공급 전압이 점차 낮아지고 있는 상황이다. 이러한 상황에서 전압 모드 방식 의 다치 논리 회로가 사용되는 것은 수신 측 회로에서 전압의 노이즈 마진을 저하시킨다. 즉, 공급 전압이 낮아지고 있는 상황에서 3개의 레벨 사이의 노이즈 마진은 더 작아진다.

반면, 전류 모드 방식의 다치 논리 회로는 공급 전압과는 상관없이 전류량을 조절할 수 있으므로, 더 큰 노이즈 마진이 확보될 수 있다. 더욱이, 전압에 비하여 전류는 작은 스윙(swing) 폭을 가지므로, 전력 소모를 줄일 수 있다. 따라서, 본 발명에서는 상기 3가지 상태(High, , Middle, Low)를 표현하기 위하여 전류 모드 방식의 다치 논리 회로가 채용된다.

이하, 도 1 및 도 2를 참조하여 설명한 내용에 기초하여 본 발명의 실시예에 따른 지연 무관 데이터 전송 방식을 이용한 데이터 전송 장치가 상세히 기술된다.

도 3은 본 발명의 실시예에 따른 데이터 전송 시스템의 전체 구성을 나타내는 블록도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 데이터 전송 시스템(500)는 데이터 송신기(Sender)(100), 인코더(Encoder)(200), 디코더(Decoder)(300) 및 데이터 수신기(Receiver)(400)를 포함한다.

상기 데이터 송신기(100)는 전압 레벨(Voltage level)의 입력 요구 신호(REQ_IN)와 전압레벨의 NRZ 타입의 입력 데이터 신호(DAT_IN)를 생성한다. 상기 생성된 입력 요구 신호(REQ_IN)와 상기 NRZ 타입의 입력 데이터 신호(DAT_IN)는 2위상 핸드셰이크 프로토콜을 지원하는 2-위상 번들 데이터(2-phase bundled data) 전송 방식에 따라 상기 인코더(200)에 전송된다.

상기 인코더(200)는 상기 데이터 송신기(100)로부터 인가된 상기 입력 데이터 신호(DAT_IN)와 상기 입력 요구 신호(REQ_IN)에 응답하여 상기 입력 데이터 신호(DAT_IN)의 이진값을 3가지의 전류 레벨(current level)로 이루어진 출력 전류 신호(I_OUT)로 인코딩한다.

구체적으로, 상기 인코더(200)는 상기 데이터 송신기(100)로부터 이진값 '1'을 나타내는 입력 데이터 신호(DAT_IN)를 인가받는 경우, 제1 전류 레벨의 출력 신호(Iout)를 출력하고, 이진값 '0'을 나타내는 입력 데이터 신호(DAT_IN)를 인가받는 경우, 상기 제1 전류 레벨보다 낮은 제2 전류 레벨의 출력 신호(Iout)를 출력하고, 이전의 이진값과 동일한 현재의 이진값을 나타내는 입력 데이터 신호(DAT_IN)를 인가받는 경우, 상기 제1 전류 레벨보다 낮고, 상기 제2 전류 레벨보다 높은 제3 전류 레벨의 출력 신호(Iout)를 출력한다. 상기 인코더(200)로부터 출력되는 출력 신호(Iout)는 2-위상 지연 무관(2-phase Delay Insensitive: 2-phase DI) 데이터 전송 방식에 따라 상기 인코더(200)와 도선으로 연결된(Wire interconnect) 상기 디코더(300)에 전송된다.

상기 디코더(300)는 상기 인코더(200)로부터 출력된 상기 전류 레벨의 출력 전류 신호(I_OUT)를 상기 도선을 통해 전류 레벨의 입력 신호(I_IN)로서 인가받고, 상기 전류 레벨의 입력 신호(I_IN)로부터 전압 레벨의 입력 요구 신호(REQ_IN)와 입력 데이터 신호(DAT_IN)를 복원한다. 상기 디코더(300)는 상기 2-위상 번들 데이터 전송 방식에 따라 상기 복원된 입력 요구 신호(REQ_IN)를 출력 요구 신호(REQ_OUT)로서 상기 데이터 수신기(400)에 전송하고, 상기 복원된 입력 데이터 신호(DAT_IN)를 출력 데이터 신호(DAT_OUT)로서 상기 데이터 수신기(400)에 전송한다.

상기 데이터 수신기(400)는 상기 디코더(300)로부터 전송된 출력 데이터 신호(DAT_OUT)와 출력 요구 신호(REQ_OUT)에 응답하여 전압 레벨의 출력 응답 신호(ACK_OUT)를 생성하고, 상기 데이터 송신기(100)는 상기 생성된 출력 응답 신호(ACK_OUT)를 입력 응답 신호(ACK_IN)로서 인가받는다. 상기 데이터 송신기(100)가 상기 입력 응답 신호(ACK_IN)를 인가받음으로써, 한 사이클이 종료된다.

요약 하면, 상기 인코더(200)는 2-위상 형태의 이진 전압 모드의 입력 요구 신호와 입력 데이터 신호를 전류 레벨로 변환한다. 변환된 전류 레벨에는 3 진 형태로 3개의 논리 상태(High, Middle, Low)가 할당된다. 종래와는 달리 본 발명에서는 상기 변환된 전류 레벨에 스페이스 상태가 할당되지 않는다. 대신, 이전의 이진값과 동일한 현재의 이진값의 논리 상태를 표현하는 미들(Middle) 상태가 상기 전류 레벨에 할당된다. 이것은 유효한 데이터만을 전달하는 데이터 전송 효율 측면에서 종래의 4-위상 DI 데이터 전송 방식의 데이터 전송 장치에 비하여 본 발명에 따른 2-위상 DI 데이터 전송 방식의 데이터 전송 장치의 성능이 월등히 우수함을 의미한다. 상기 디코더(300)는 상기 인코더(200)에서 생성된 전류 레벨을 원래의 입력 요구 신호와 입력 데이터 신호로 복원한다.

한편, 데이터 송신기(100)와 데이터 수신기(400)는 GALS 시스템의 LS(locally synchronous) 모듈로서, 데이터 송신기(100)와 데이터 수신기(400) 간의 데이터 통신에서는 2 위상 번들 데이터(2-phase bundled data) 프로토콜이 사용 된다. 상기 인코더(200)와 상기 디코더(300)는 데이터 송신기(100)와 데이터 수신기(400) 간에 전송되는 신호를 저장하는 버퍼 형태의 저장 수단이 구비되지 않는다. 따라서, 상기 데이터 수신기로부터 출력되는 입력 응답 신호(ACK_IN)는 이진 전압 형태로 상기 데이터 송신기(100)에 전송된다.

도 4는 도 3에 도시된 인코더의 내부 구성의 일례를 나타내는 회로도이다.

도 4를 참조하면, 상기 인코더(200)는 데이터 비교기(220)와 전압전류 변환기(240)를 포함한다. 상기 데이터 비교기(220)는 데이터 송신기(100)로부터 수신된 입력 요구 신호(REQ_IN)와 입력 데이터 신호(DAT_IN)에 응답하여 3가지 논리 상태를 나타내는 전압 형태의 논리 신호를 생성한다. 상기 전압전류 변환기(240)는 상기 데이터 비교기(220)로부터의 논리 신호에 따라 제1 내지 제3 전류 레벨("2I", "0", "I")을 생성한다.

구체적으로, 상기 데이터 비교기(220)는 지연기(D1)(222)와, 제1 플립 플롭(224)(FF1), 제2 플립 플롭(FF2)(226) 및 XOR 게이트(228)(XOR1)를 구비한다.

상기 지연기(222)는 상기 데이터 송신기(100)로부터 수신된 입력 데이터 신호(DAT_IN)를 기 설정된 지연 시간(t1)만큼 지연시킨 지연 데이터 신호(DAT_DEL)를 생성한다.

상기 제1 플립 플롭(224)은 상기 입력 요구 신호(REQ_IN)의 천이 시점마다 상기 입력 데이터 신호(DAT_IN)를 샘플링한다. 이를 위하여 상기 제1 플립 플롭(224)은 듀얼 에지 트리거링(dual edge triggering) 방식에 의해 동작한다. 즉, 상기 제1 플립 플롭(224)은 상기 입력 요구 신호(REQ_IN)의 상승 에지(rising edge 또는 leading edge) 및 하강 에지(falling edge 또는 trailing edge)에서 상기 입력 데이터 신호(DAT_IN)가 샘플링된다. 상기 제1 플립 플롭(224)의 입력단에는 입력 데이터 신호(DAT_IN)가 인가되고, 클록단에는 상기 입력 요구 신호(REQ_IN)가 인가되며, 상기 리셋단에는 상기 제1 플립 플롭(224)을 리셋시키는 반전된 리셋 신호(RSTB)가 인가된다. 상기 제1 플립 플롭(224)의 출력단에서는 상기 입력 요구 신호(REQ_IN)의 상승 에지와 하강 에지에서 샘플링된 데이터 신호(DAT_SYNC)가 출력된다. 여기서, 상기 제1 플립 플롭(224)의 상기 제2 입력단은 듀얼 에지 트리거링 방식을 표현하기 위해 "▷◁ "와 같은 기호로 표시된다.

상기 제2 플립 플롭(226)은 상기 제1 플립 플롭(224)과 동일한 듀얼 에지 트리거링 방식에 의해 동작하며, 상기 지연기(222)에 의해 지연된 상기 지연 데이터 신호(DAT_DEL)를 상기 입력 요구 신호(REQ_IN)의 천이 시점마다 샘플링한다. 상기 제2 플립 플롭(226)의 입력단에는 상기 지연기(222)에 의해 지연된 상기 지연 데이터 신호(DAT_DEL)가 인가되고, 상기 제2 플립 플롭(226)의 클록단에는 상기 입력 요구 신호(REQ_IN)가 인가되고, 상기 제2 플립 플록(226)의 출력단에서는 상기 입력 요구 신호(REQ_IN)의 상승 에지와 하강 에지에서 각각 샘플링된 지연 데이터 신호(DAT_SYNC)가 출력된다.

상기 XOR 게이트(228)는 상기 제1 플립 플롭(224)에 의해 상기 샘플링된 데이터 신호(DAT_SYNC)와, 상기 제2 플립 플롭(226)에 의해 상기 샘플링된 지연 데이터 신호(DAT_DEL_SYNC)를 XOR(exclusive-OR) 연산하고, 연산된 결과치를 연산 신호(COND)로서 출력한다. 상기 XOR 게이트(228)에 의하면, 상기 데이터 비교기(220) 에 인가되는 n번째 입력되는 입력 데이터 신호(DAT_IN)를 현재에 입력되는 입력 데이터 신호(DAT_IN_n: 이하, "현재의 입력 데이터 신호")라 가정하고, n-1번째 입력되는 입력 데이터 신호를(DAT_IN)를 이전에 입력되는 입력 데이터 신호(DAT_IN_n-1: 이하, "이전의 입력 데이터 신호")라 가정하면, 상기 XOR 게이트(228)는 샘플링된 현재 데이터 신호(DAT_IN_n)와 샘플링된 이전의 데이터 신호(DAT_IN_n-1)를 XOR 연산한다. 따라서, 상기 이전의 입력 데이터 신호()의 논리 상태와 상기 현재의 입력 데이터 신호()의 논리 상태가 동일한 경우, 상기 XOR 게이트(228)는 논리 '0'의 연산 신호(COND)를 출력한다. 반면, 상기 이전의 입력 데이터 신호(DAT_IN_n-1)의 논리 상태와 상기 현재의 입력 데이터 신호(DAT_IN_n)의 논리 상태가 다른 경우, 상기 XOR 게이트(228)는 논리 '1'의 연산 신호(COND)를 출력한다.

상기 전압전류 변환기(240)는 상기 데이터 비교기(220)로부터의 상기 샘플링된 데이터 신호(DAT_SYNC)의 논리 상태와 상기 연산 신호(COND)의 논리 상태의 논리 조합에 따라 제1 내지 제3 전류 레벨("2I", "0", "I")을 출력한다.

구체적으로, 상기 전압전류 변환기(240)는 인코더용 전류원(242)과, 인코더용 전류 미러 회로(244) 및 출력 회로(246)를 구비한다.

상기 인코더용 전류원(242)은 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)로 이루어진다. 상기 PMOS 트랜지스터(MP0)와 상기 NMOS 트랜지스터(MN0)는 전원과 접지 사이에서 상기 PMOS 트랜지스터(MP0)의 드레인과 상기 NMOS 트랜지스터(MN0)의 드레인을 연결하는 공통 노드(Common Node)를 통해 직렬로 연결된다. 상기 인코더용 전류원(242)에 의하면, 상기 PMOS 트래지스터(MP0)의 드레인과 소스 사이의 전압과 상기 PMOS 트래지스터(MP0)의 게이트와 소스 사이의 전압이 동일하다. 또한, 상기 NMOS 트래지스터(MN0)의 드레인과 소스 사이의 전압과 상기 NMOS 트래지스터(MN0)의 게이트와 소스 사이의 전압이 동일하다. 따라서, 상기 PMOS 트랜지스터(MP0)와 NMOS 트랜지스터(MN0)는 항상 포화 영역에서 동작하여 상기 공통 노드에는 일정레벨의 정전류(Is)가 흐르게 된다.

상기 전류 미러 회로(current mirror circuit: 244)는 상기 정전류(Is)의 전류 레벨에 따라 제1 전류 레벨(2I) 및 제3 전류 레벨(I)을 생성한다. 구체적으로, 상기 인코더용 전류 미러 회로(244)는 제1 및 제2 PMOS 트랜지스터(MP1, MP2)로 이루어진다. 상기 인코더용 전류원(242)으로부터 발생된 상기 정전류(Is)는 상기 제1 PMOS 트랜지스터(MP1)의 드레인과 상기 제2 PMOS 트랜지스터(MP2)의 드레인에 각각 복사된다. 이때, 제2 PMOS 트랜지스터(MP2)의 크기는 상기 제1 POMS 트랜지스터(MP1)의 크기의 2배이다. 따라서, 상기 제1 PMOS 트랜지스터(MP1)의 드레인에는 상기 제3 전류 레벨(I)에 해당하는 전류량이 복사되고, 상기 제2 PMOS 트랜지스터(MP2)의 드레인에는 상기 제3 전류 레벨(I)의 2배인 제1 전류 레벨(2I)에 해당하는 전류량이 복사된다. 여기서, 상기 크기는 트랜지스터의 채널폭(W)과 채널 길이(L)의 비율(W/L)을 의미한다.

상기 출력 회로(246)는 상기 데이터 비교기(220)로부터 인가된 상기 샘플링된 데이터 신호(DAT_SYNC)의 논리 상태와 상기 연산 신호(COND)의 논리 상태의 조합에 따라 상기 제1 내지 제3 전류 레벨(2I, O, I) 중 어느 하나를 선택적으로 출력한다. 구체적으로, 상기 출력 회로(246)는 인버터(INV)와, 제1 내지 제3 NMOS 트 랜지스터(NM1, NM2, NM3)로 이루어진다. 상기 인버터(INV)는 상기 데이터 비교기(220)에 구비된 XOR 게이트(228)로부터 출력되는 연산 신호(COND)를 반전시킨다. 상기 제1 NMOS 트랜지스터(NM1)는 상기 인코더용 전류 미러 회로(244)부터의 제3 전류 레벨(I)을 인가받는 드레인과, 상기 인버터(INV)에 의해 반전된 연산 신호(COND)를 인가받는 게이트, 및 상기 제3 전류 레벨(I)을 출력 전류 신호(I_OUT)로서 출력하는 출력단(248)에 연결되는 소스로 이루어진다. 상기 제2 NMOS 트랜지스터(NM2)는 상기 인코더용 전류 미러 회로(244)의 제1 전류 레벨(2I)을 인가받는 드레인과, 상기 데이터 비교기(220)에 구비된 XOR 게이트(228)로부터 출력되는 연산 신호를 인가받는 게이트, 및 상기 제3 NMOS 트랜지스터(NM3)의 드레인에 연결되는 소스로 이루어진다. 상기 제3 NMOS 트랜지스터(NM3)는 상기 제2 NMOS 트랜지스터(NM2)의 소스와 연결되는 드레인, 제1 플립 플롭(224)로부터 출력되는 샘플링된 데이터 신호(DAT_SYNC)를 인가받는 게이트, 및 상기 제2 NMOS 트랜지스터(MN3)의 드레인에 인가된 상기 제1 전류 레벨(2I)을 출력 전류 신호(I_OUT)로서 출력하는 출력단(248)에 연결되는 소스로 이루어진다.

상기 출력 회로(246)에 의하면, 상기 데이터 비교기(220)로부터 인가되는 연산 신호(COND)가 논리 '1'이고, 샘플링된 데이터 신호(DAT_SYNC)가 '0'인 경우, 제1 및 제3 NMOS 트랜지스터(MN1, MN3)가 모두 턴 오프되므로, 상기 출력 회로(246)의 출력단(248)에 흐르는 전류 레벨은 '0'이다.

상기 연산 신호(COND)가 논리 '1'이고, 상기 샘플링된 데이터 신호(DAT_SYNC)가 '1'인 경우, 상기 제1 NMOS 트랜지스터(MN1)가 턴 오프되고, 상기 제2 및 제3 NMOS 트랜지스터(MN2, MN3)가 모두 턴 온되므로, 상기 출력 회로(246)의 출력단(248)에 흐르는 전류 레벨은 '2I'이다.

상기 연산 신호(COND)가 논리 '0'인 경우, 상기 샘플링된 데이터 신호(DAT_SYNC)의 논리 상태에 관계없이 상기 출력 회로(246)의 출력단(248)에 흐르는 전류 레벨은 'I'이다.

결과적으로, 상기 데이터 송신기(100)로부터 상기 인코더(200)에 인가되는 현재의 입력 데이터 신호(DAT_IN_n)의 논리 상태와 이전의 입력 데이터 신호(DAT_IN_n-1)의 논리 상태가 동일한 경우, 즉 연산 신호(COND)의 논리 상태가 '0'인 경우, 상기 인코더(200)는 미들(Middle) 상태에 해당하는 상기 제3 전류 레벨(I)을 출력한다.

반면, 상기 데이터 송신기(100)로부터 상기 인코더(200)에 인가되는 현재의 입력 데이터 신호(DAT_IN_n)의 논리 상태와 이전의 입력 데이터 신호(DAT_IN_n-1)의 논리 상태가 다른 경우, 즉, 연산 신호(COND)의 논리 상태가 '1'인 경우, 상기 인코더(200)는 샘플링된 데이터 신호(DAT_SYNC)의 논리 상태에 따라 하이(High) 상태에 해당하는 제1 전류 레벨 또는 로우(Low) 상태에 해당하는 제2 전류 레벨(0)를 출력한다. 다시 말해, 샘플링된 데이터 신호(DAT_SYNC)의 논리 상태가 '1'인 경우, 상기 인코더(200)는 제1 전류 레벨(2I)을 출력하고, 샘플링된 데이터 신호(DAT_SYNC)의 논리 상태가 '0'인 경우, 제2 전류 레벨(0)을 출력한다.

아래의 표 1은 지금까지 설명한 내용을 토대로 연산 신호(COND)와 샘플링된 데이터 신호(DAT_SYNC)의 조합에 따라 인코더(200)로부터 출력되는 전류 레벨을 나 타내는 표이다.

도 5는 도 4에 도시된 인코더 내부에서 발생하는 신호들의 타이밍 도이다.

도 4 및 도 5를 참조하면, 상기 데이터 비교기(220)에 구비된 상기 제1 플립 플롭(224)에서는 상기 입력 요구 신호(REQ_IN)의 상승 에지와 하강 에지에서 현재의 입력 데이터 신호(DAT_IN_n)와 다음의 입력 데이터 신호(DAT_IN_n+1)가 각각 래치되어 순차적으로 출력된다. 상기 제2 플립 플롭(226)에서는 상기 입력 요구 신호(REQ_IN)의 상승 에지에서 이전의 입력 데이터(DAT_IN_n-1)가 래치되어 출력하고, 상기 입력 요구 신호(REQ_IN)의 하강 에지에서 지연기(222)에 의해 기설정된 지연 시간(t1)만큼 지연된 상기 현재의 입력 데이터 신호(DAT_IN_n)가 래치되어 출력된다.

번들 데이터 전송 방식에서는, 상기 데이터 비교기(220)에 인가되는 두 개의 입력 신호(REQ_IN, DAT_IN) 중 입력 데이터 신호가 먼저 발생한다. 따라서, 제1 플립 플롭(224)에서는 상기 입력 요구 신호(REQ_IN)의 상승 에지에서 현재의 입력 데이터 신호(DAT_IN_n)가 안정적으로 샘플링된다. 즉, 상기 제1 플립 플롭(224)은 상기 입력 요구 신호(REQ_IN)의 상승 에지에서 현재의 데이터 신호(DAT_IN_n)를 래치하고, 래치된 상기 현재의 데이터 신호(DAT_IN_n)를 샘플링된 데이터 신호(DAT_SYNC_n)로서 출력하게 된다.

상기 제2 플립 플롭(226)에는 상기 현재의 입력 데이터 신호(DAT_IN_n)가 지연기(222)에 의해 기설정된 지연 시간(t1)만큼 지연되어 인가되므로, 상기 입력 요구 신호(REQ_IN)의 상승 에지에서 이전의 입력 데이터 신호(DAT_IN_n-1)가 샘플링된다. 즉, 제2 플립 플롭(224)은 상기 입력 요구 신호(REQ_IN)의 상승 에지에서 상기 이전의 입력 데이터 신호(DAT_IN_n-1)를 래치하고, 래치된 상기 이전의 입력 데이터 신호(DAT_IN_n-1)를 샘플링된 이전의 데이터 신호(DAT_DEL_SYNC_n-1)로서 출력하게 된다.

최종적으로, 상기 제1 플립 플롭(224)으로부터의 샘플링된 현재의 데이터 신호(DAT_SYNC_n)와 상기 제2 플립 플롭(226)으로부터의 샘플링된 이전의 데이터 신호(DAT_DEL_SYNC_n-1)가 XOR 연산되고, 연산된 결과치가 연산 신호(COND)로서 발생한다(assert).

도 5에 도시된 바와 같이, 상기 샘플링된 현재의 데이터 신호(DAT_SYNC_n)와 상기 연산 신호(COND)가 각각 논리 '1' 및 논리 '1'인 경우, 상기 인코더(200)는 제1 전류 레벨(2I)을 출력한다. 상기 연산 신호(COND)가 논리 '0'인 경우, 제1 플립 플롭(224)의 출력값에 관계없이 상기 인코더(200)는 제3 전류 레벨(I)을 출력한다. 만일, 상기 제1 플립플롭(224)으로부터의 출력값이 논리 '0'이고, 상기 연산 신호(COND)가 논리 '1'인 경우, 상기 인코더(200)는 제2 전류 레벨(0)을 출력한다.

도 6은 도 3에 도시된 디코더의 내부 구성의 일례를 나타내는 회로도이고, 도 7은 도 6에 도시된 디코더 내부에서 발생하는 내부 신호들의 타이밍 도이다.

도 6을 참조하면, 상기 디코더(300)는 전류전압 변환기(320)와, 요구 신호 복원기(340) 및 데이터 신호 복원기(360)를 포함한다.

상기 전류전압 변환기(320)는 2-위상 지연 무관 전송방식에 의해 전송된 상기 인코더(200)로부터의 출력 전류 신호(I_OUT)를 입력 전류 신호(I_IN)로서 인가받고, 상기 입력 전류 신호(I_IN)의 전류 레벨을 전압 모드 신호로 변환한다.

상기 요구 신호 복원기(340)는 상기 전류전압 변환기(320)로부터의 전압 모드 신호에 따라 입력 요구 신호(REQ_IN)를 복원하고, 복원된 입력 요구 신호(REQ_IN)를 출력 요구 신호(REQ_OUT)로서 생성한다.

상기 데이터 신호 복원기(360)는 상기 요구 신호 복원기(340)의 내부에서 생성된 신호 및 상기 전압 모드 신호에 따라 입력 데이터 신호(DAT_IN)를 복원하고, 복원된 입력 데이터 신호(DAT_IN)를 출력 데이터 신호(DAT_OUT)로서 생성한다.

상기 디코더(300)에 대해 보다 상세히 설명하면 다음과 같다.

먼저, 상기 전류전압 변환기(320)는 디코더용 전류원(322), 디코더용 전류 미러 회로(324), 입력 전류 미러 회로(326) 그리고, 제1 및 제2 출력 노드(Na, Nb)를 포함한다.

상기 디코더용 전류원(322)은 정전류(Is)를 생성한다. 상기 디코더용 전류 미러 회로(324)는 상기 디코더용 전류원(322)으로부터의 정전류(Is)의 전류 레벨에 응답하여 인코더(200)로부터 전송된 입력 전류 신호(I_IN)의 전류 레벨를 검출하는데 필요한 소정 전류 레벨의 제1 기준 전류(0.5I) 및 제2 기준 전류(1.5I)를 생성한다. 상기 입력 전류 미러 회로(326)는 상기 인코더(200)로부터 인가된 입력 전류 신호(Iin)의 전류 레벨에 응답하여 상기 디코더용 전류 미러 회로(202)에서 생성된 상기 제1 및 제2 기준 전류(0.5I, 1.5I)를 차분한다. 상기 출력 노드(328)는 상기 차분된 제1 및 제2 기준 전류(0.5I, 1.5I)를 검출하고, 상기 검출된 차분 전류를 전압 모드 신호로 복원한다.

상기 전류전압 변환기(320)에 대해 보다 상세히 설명하면 다음과 같다.

먼저, 상기 디코더용 전류원(322)은 전압원과 접지 사이에 직렬로 연결된 제3 PMOS 트랜지스터(MP3)와 제4 NMOS 트랜지스터(MN4)로 이루어진다. 여기서, 상기 디코더용 전류원(322)은 도 4를 참조하여 설명한 인코더용 전류원(242)과 동일한 구성 및 기능을 수행하므로, 이에 대한 구체적인 설명은 생략하기로 한다.

상기 디코더용 전류 미러 회로(324)는 제4 PMOS 트랜지스터(MP4)와 제5 PMOS 트랜지스터(MP5)로 이루어지며, 마찬가지로, 도 4를 참조하여 설명한 인코더용 전류 미러 회로(244)와 동일한 구성 및 기능을 수행하므로, 이에 대한 구체적인 설명은 생략하기로 한다. 다만, 상기 디코더용 전류 미러 회로(324)는 제4 PMOS 트랜지스터(MP4)의 드레인에는 제1 기준 전류(0.5I)가 복사되고, 상기 제5 PMOS 트랜지스터(MP5)의 드레인에는 제2 기준 전류(1.5I)가 복사된다는 점에서 상기 인코더용 전류 미러 회로(244)와 그 차이점이 있다.

상기 입력 전류 미러 회로(326)는 제5, 제6 및 제7 MNOS 트랜지스터(MN5, MN6, MN7)로 이루어진다. 상기 제5 NMOS 트랜지스터(NM5)의 드레인과 게이트에는 상기 인코더(200)로부터 전송되는 입력 전류 신호(I_IN)가 각각 인가되고, 상기 제5 NMOS 트랜지스터(NM5)의 소스는 접지에 연결된다. 상기 제6 NMOS 트랜지스터(MN6)의 드레인에는 상기 디코더용 전류 미러 회로(324)로부터의 제1 기준 전류(0.5I)가 상기 제1 출력 노드(Na)를 통해 인가되고, 게이트에는 상기 입력 전류 신호(I_IN)가 인가되고, 소스는 접지에 연결된다. 상기 제7 NMOS 트랜지스터(MN7)의 드레인에는 상기 디코더용 전류 미러 회로(324)로부터의 제2 기준 전류(1.5I)가 상기 출력 노드(328)에 구비된 제2 노드를 통해 인가되고, 게이트에는 상기 입력 전류 신호(I_IN)가 인가되고, 소스는 접지에 연결된다.

이와 같이, 상기 제1 및 제2 출력 노드(Na, Nb)를 통해 제4 PMOS 트랜지스터(MP4)의 드레인 및 제5 PMOS 트랜지스터(MP5)의 드레인이 제6 NMOS 트랜지스터의 드레인과(MN6) 상기 제7 NMOS 트랜지스터(MN7)의 드레인과 각각 연결됨으로써, 상기 입력 전류 미러 회로(326)는 일종의 전류 비교기 회로를 구성한다. 즉, 상기 입력 전류 미러 회로(326)는 제1 내지 제3 전류 레벨(2I, 0, I)로 인코딩된 입력 전류 신호(I_IN)와 상기 디코더용 전류 미러 회로(324)에서 발생된 기준 전류들(O.5I, 1.5I) 간의 차분 전류(Differential Current)로부터 상기 입력 전류 신호(I_IN)의 전류 레벨을 감지한다. 이로 인해, 상기 입력 전류 신호(I_IN)와 상기 기준 전류들(O.5I, 1.5I) 간의 차이에 따라 상기 제1 및 제2 출력 노드(Na, Nb)의 전위 상태가 변동하고, 변동된 상기 제1 및 제2 출력 노드(Na, Nb)의 전위 상태에 따라 원래의 전압 레벨이 복원될 수 있다.

입력 전류 신호(I_IN)가 제2 전류 레벨(0)인 경우, 상기 입력 전류 미러 회로(326)의 제6 및 제7 NMOS 트랜지스터(MN6, MN7)의 드레인에서는 전류를 Pull하지 않으므로, 상기 제1 및 제2 출력 노드(Na, Nb)는 모두 논리 '1'의 전위 상태를 나타낸다.

입력 전류 신호(I_IN)가 제3 전류 레벨인(I)인 경우, 제 6 NMOS 트랜지스터(MN6)의 드레인에는 상기 제3 전류 레벨(I)을 Pull하기 위해 제1 기준 전류(0.5I)를 사용하므로 제1 출력 노드(Na)는 논리 '1'의 전위 상태를 나타내지만, 제2 노드(Nb)에는 차분 전류가 존재하므로, 논리 '1'의 전위 상태를 나타낸다.

입력 전류 신호(I_IN)가 제1 전류 레벨(2I)인 경우, 제1 및 제2 출력 노드(Na, Nb)는 모두 논리 '0'의 전위 상태를 나타낸다.

상기 요구 신호 복원기(340)와 상기 데이터 신호 복원기(360)는 입력 전류 신호(I_IN)의 전류 레벨에 따라 변하는 상기 제1 및 제2 출력 노드(Na, Nb)의 전위 상태를 이용하여 입력 요구 신호(REQ_IN)와 입력 데이터 신호(DAT_IN)를 출력 요구 신호(REQ_OUT)와 출력 데이터 신호(DAT_OUT)로서 각각 복원한다.

상기 요구 신호 복원기(340)에서는 상기 제1 및 제2 출력 노드(Na, Nb)의 전위 상태의 변화를 감지하여, 주기적인 템프 요구 신호(REQ_TEMP)와 입력 요구 신호(REQ_IN)가 복원된 출력 요구 신호(REQ_OUT)를 발생한다. 이를 위하여, 상기 요구 신호 복원기(340)는 제1 출력 노드(Na)의 논리 상태와, 지연기(D2)에 의해 기설정된 시간만큼 지연된 상기 제1 출력 노드(Na)의 논리 상태를 인가받는 제3 XOR 게이트(342), 제2 출력 노드(Na)의 논리 상태와, 지연기(D2)에 의해 기설정된 시간만큼 지연된 상기 제2 출력 노드(Nb)의 논리 상태를 인가받는 제4 XOR 게이트(344), 상기 제3 XOR 게이트(342)의 출력값과 상기 제4 XOR 게이트(344)의 출력값을 OR 연산하여 템프 요구 신호(REQ_TEMP)를 출력하는 OR 게이트(346) 및 지연기(D3)에 의해 기설정된 시간만큼 지연된 상기 템프 요구 신호(REQ_TEMP)에 응답하여 출력 요구 신호(REQ_OUT)를 출력하는 제4 플립플롭(348)(FF4)을 포함한다. 여기서, 상기 제4 플립플롭(348)은 T-플립플롭일 수 있다.

상기 데이터 신호 복원기(360)는 상기 제1 및 제2 출력 노드(Na, Nb)의 논리 상태(또는 전위 상태)와, 상기 요구 신호 복원기(340)에 구비된 OR 게이트(346)의 템프 요구 신호(REQ_TEMP)을 이용하여 내부에서 템프 데이터 신호(DAT_TEMP)와 템프 클록 신호(CLK_TEMP)를 생성한다.

상기 데이터 신호 복원기(360)는 상기 템프 클록 신호(CLK_TEMP)를 이용하여 상기 템프 데이터 신호(DAT_TEMP)를 샘플링하고, 샘플링된 템프 데이터 신호(DAT_TEMP)를 출력 데이터 신호(DAT_TEMP)로서 출력한다. 이를 위하여 상기 데이터 신호 복원기(360)는 제1 출력노드(Na)의 논리 상태와 제2 출력 노드(Nb)의 논리 상태를 입력받는 낸드 게이트(362)와, 제1 출력노드(Na)의 논리 상태와 제2 출력 노드(Nb)의 논리 상태를 입력받는 XNOR 게이트(364)와, 상기 XNOR 게이트(364)의 출력값과 상기 요구 신호 복원기(340)로부터의 템프 요구 신호(REQ_TEMP)를 입력받아서 템프 클록 신호(CLK_TEMP)를 출력하는 앤드 게이트(366) 및 상기 템프 클록 신호(CLK_TEMP)를 이용하여 상기 템프 데이터 신호(DAT_TEMP)를 샘플링하여 출력 데이터 신호(DAT_OUT)를 출력하는 제3 플립플롭(FF3)(368)을 포함한다.

도 7은 도 6에 도시된 디코더 내부에서 발생하는 내부 신호들의 타이밍 도이다.

도 6 및 도 7을 참조하면, 요구 신호 복원기(340)에서는, 도 7에 도시된 바와 같이, 제1 및 제2 출력 노드(Na, Nb)의 논리 상태(또는 전위 상태)를 감지하여, 지연기(D2)에 의해 기설정된 지연 시간(t2) 동안 하이 구간을 갖는 주기적인 템프 요구 신호(REQ_TEMP)를 생성한다.

상기 템프 요구 신호(REQ_TEMP)를 이용하여 데이터 신호 복원기(360)에서는 제1 전류레벨('2I') 또는 제3 전류 레벨('0')의 입력 전류 신호(I_IN)가 입력되는 시점에서 발생하는 템프 클록 신호(CLK_TEMP)가 생성된다.

상기 데이터 신호 복원기(360)에 구비된 제3 플립플롭(368)은 생성된 템프 클록 신호(CLK_TEMP)를 이용하여 템프 데이터 신호(DAT_TEMP)를 샘플링한다. 샘플링된 템프 데이터 신호(DAT_TEMP)는 최종적으로 입력 데이터 신호(DAT_IN)가 복원된 출력 데이터 신호(DAT_OUT)로서 제공된다.

한편, 상기 요구 신호 복원기(340)의 내부에서 생성된 템프 요구 신호(REQ_TEMP)는 제4 플립 플롭(348)을 통해 입력 요구 신호(REQ_IN)가 복원된 출력 요구 신호(REQ_OUT)를 출력한다. 이때, 상기 템프 요구 신호(REQ_TEMP)는 상기 제4 플립플롭(348)으로 입력되기에 앞서 지연기(D3)에 의해 기설정된 시간만큼 지연됨으로써, 출력 데이터 신호(DAT_OUT)와 출력 요구 신호(REQ_OUT) 간에 요구되는 번들 데이터의 가정이 충족된다.

이상, 실시예와 첨부된 도면을 참조하여 본 발명에 대하여 구체적으로 설명하였으나, 이는 예시에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 물론이다. 따라서, 본 발명의 권리범위는 전술한 실시예 및 첨부된 도면에 의해 한정되지 아니하고, 이하의 특허청구범위의 기재에 의하여 정하여져야 할 것이다.

도 1은 본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식에 따라 인코딩된 값의 논리 상태의 변화를 나타내는 도면이다.

도 2는 본 발명의 데이터 전송 장치에 적용되는 2-위상 3진 인코딩 방식에 따라 인코딩된 값의 일례를 설명하는 도면이다.

도 3은 본 발명의 실시예에 따른 데이터 전송 장치의 내부 구성을 나타내는 블록도이다.

도 5는 도 4에 도시된 인코더 내부에서 발생하는 내부 신호들의 타이밍 도이다.

도 6은 도 3에 도시된 디코더의 내부 구성의 일례를 나타내는 회로도이다.

Claims

지연 무관 데이터 전송 방식에 따라 데이터를 송신하는 데이터 송신 장치에 있어서,

요구 신호와, 상기 요구신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(Non-Return-to-Zero; NRZ) 형식의 데이터 신호를 생성하는 데이터 송신기; 및

상기 요구 신호와 상기 데이터 신호를 인가받고, 상기 수신된 요구 신호와 상기 데이터 신호를 연산하여, 상기 '0'의 이진값, 상기 '1'의 이진값 및 이전의 이진값과 동일한 현재의 이진값을 서로 다른 전류 레벨로 각각 변환하는 인코더를 포함하는 데이터 송신 장치.
제1항에 있어서, 상기 서로 다른 전류 레벨은 제1 전류 레벨, 상기 제1 전류 레벨보다 낮은 제2 전류 레벨 및 상기 제1 전류 레벨보다 작고, 상기 제2 전류 레벨보다 큰 제3 전류 레벨을 포함하고,

상기 인코더는 상기 '1'의 이진값을 전송하는 경우, 상기 제1 전류 레벨를 출력하고, 상기 '0'의 이진값을 전송하는 경우, 상기 제1 전류 레벨보다 작은 제2 전류 레벨을 출력하고, 상기 이전의 이진값과 동일한 상기 현재의 이진값의 데이터 신호를 전송하는 경우, 상기 제1 전류 레벨보다 작고, 상기 제2 전류 레벨보다 큰 제3 전류 레벨을 출력하는 것인 데이터 송신 장치.
제2항에 있어서, 상기 인코더는,

상기 데이터 신호를 기설정된 지연시간만큼 지연시킨 지연 데이터 신호를 생성하고, 상기 요구 신호를 이용하여 상기 데이터 신호와 상기 지연 데이터 신호를 각각 샘플링하고, 상기 샘플링된 데이터 신호와, 상기 샘플링된 데이터 신호와 상기 샘플링된 지연 데이터 신호가 비교 연산된 연산 신호를 출력하는 데이터 비교기; 및

상기 샘플링된 데이터 신호와 상기 연산 신호의 논리조합에 따라 상기 제1 내지 제3 전류 레벨을 출력하는 전압전류 변환기를 포함하는 것인 데이터 송신 장치.
제3항에 있어서, 상기 데이터 비교기는,

상기 데이터 신호를 상기 지연시간만큼 지연시키는 지연기;

상기 요구 신호의 천이 시점에 따라 상기 데이터 신호를 샘플링하고, 상기 샘플링된 데이터 신호를 출력하는 제1 플립플롭;

상기 요구 신호의 천이 시점에 따라 상기 지연 데이터 신호를 샘플링하는 제2 플립플롭; 및

상기 제1 플립플롭에 의해 상기 샘플링된 데이터 신호와, 상기 제2 플립플롭에 의해 상기 샘플링된 지연 데이터 신호를 XOR(exclusive-OR) 연산하여 상기 연산신호를 출력하는 XOR 게이트를 포함하는 것인 데이터 송신 장치.
제4항에 있어서, 상기 제1 및 제2 플립 플롭은 상기 요구 신호의 상승 에지와 하강 에지에서 상기 데이터 신호와 상기 지연 데이터 신호를 각각 샘플링하는 듀얼 에지 트리거링 방식에 의해 동작하는 것인 데이터 송신 장치.
제3항에 있어서, 상기 전압전류 변환기는,

정전류를 생성하는 인코더용 전류원;

상기 생성된 정전류를 이용하여 상기 제2 전류 레벨 및 상기 제3 전류 레벨을 생성하는 인코더용 전류 미러 회로; 및

상기 샘플링된 데이터 신호의 논리 상태와 상기 연산 신호의 논리 상태의 조합에 따라 상기 제1 내지 제3 전류 레벨을 선택적으로 출력하는 출력 회로를 포함하는 것인 데이터 송신 장치.
제6항에 있어서, 상기 출력 회로는,

상기 연산 신호를 반전시키는 인버터;

상기 반전된 연산 신호가 인가되는 게이트, 상기 제2 전류 레벨이 인가되는 드레인 및 상기 제2 전류 레벨을 출력하는 출력단자와 연결되는 소스를 구비한 제1 NMOS 트랜지스터;

상기 연산 신호가 인가되는 게이트, 상기 제3 전류 레벨이 인가되는 드레인 및 상기 제3 전류 레벨을 출력하는 소스를 구비한 제2 NMOS 트랜지스터; 및

상기 제2 NMOS 트랜지스터와 직렬로 연결되고, 상기 샘플링된 데이터 신호가 인가되는 게이트 및 상기 출력단자와 연결되는 소스를 구비한 제3 NMOS 트랜지스터를 포함하는 것인 데이터 송신 장치.
송신측으로부터 요구 신호 및 데이터 신호를 지연 무관 데이터 전송 방식에 따라 수신하는 데이터 수신 장치에 있어서,

'1'의 이진값을 나타내는 하이 상태와, '0'의 이진값을 나타내는 로우 상태와, 이전의 이진값과 동일한 현재의 이진값을 나타내는 미들 상태로 인코딩된 입력 전류 신호를 수신하고, 내부에서 생성된 기준 전류를 이용하여 상기 3가지 논리 상태에 대응하는 전압 값을 생성하고, 상기 생성된 전압 값에 따라 상기 요구 신호와 상기 데이터 신호를 복원하는 디코더; 및

상기 복원된 요구 신호와 상기 복원된 데이터 신호에 응답하여 응답 신호를 상기 송신측에 전송하는 데이터 수신기를 포함하는 데이터 수신 장치.
제8항에 있어서, 상기 복원된 데이터 신호는 상기 복원된 요구 신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(Non-Return-to-Zero; NRZ) 형식인 것인 데이터 수신 장치.
제8항에 있어서, 상기 입력 전류 신호는 상기 하이 상태에 대응하는 제1 전류 레벨, 상기 로우 상태에 대응하는 제2 전류 레벨 및 상기 미들 상태에 대응하는 제3 전류 레벨 중 어느 하나의 전류 레벨로 이루어지고,

상기 제2 전류 레벨은 상기 제1 전류 레벨보다 낮고, 상기 제3 전류 레벨은 상기 제1 전류 레벨보다 낮고, 상기 제2 전류 레벨보다 큰 것인 데이터 수신 장치.
제8항에 있어서, 상기 입력 전류 신호는 상기 로우 상태에 대응하는 제1 전류 레벨, 상기 하이 상태에 대응하는 제2 전류 레벨 및 상기 미들 상태에 대응하는 제3 전류 레벨 중 어느 하나의 전류 레벨로 이루어지고,

상기 제2 전류 레벨은 상기 제1 전류 레벨보다 낮고, 상기 제3 전류 레벨은 상기 제1 전류 레벨보다 낮고 상기 제2 전류 레벨보다 큰 것인 데이터 수신 장치.
제8항에 있어서, 상기 디코더는,

내부에서 생성된 기준 전류의 전류 레벨과 상기 수신된 입력 전류 신호의 전류 레벨을 차분하고, 상기 차분된 전류 레벨에 대응하는 제1 및 제2 논리 전압을 출력하는 전류전압 변환기;

상기 제1 및 제2 논리 전압을 이용하여 주기적인 템프 요구 신호를 생성하고, 상기 템프 요구 신호를 지연시키고, 상기 지연된 템프 요구 신호의 상승 시점마다 논리 레벨이 변하는 상기 요구 신호를 생성하는 요구 신호 복원기; 및

상기 제1 및 제2 논리 전압에 대하여 제1 연산을 수행하여 템프 데이터 신호를 생성하고, 상기 제1 및 제2 논리 전압과 상기 템프 요구 신호에 대하여 제2 연산을 수행하여 템프 클록 신호를 생성하고, 상기 템프 클록 신호를 이용하여 상기 템프 데이터 신호를 샘플링하여, 상기 데이터 신호를 생성하는 데이터 신호 복원기를 포함하는 것인 데이터 수신장치.
제12항에 있어서, 상기 요구 신호 복원기는,

상기 제1 논리 전압과, 소정 시간만큼 지연된 상기 제1 논리 전압을 XOR 연산하는 제3 XOR 게이트;

상기 제2 논리 전압과, 상기 소정 시간만큼 지연된 상기 제2 논리 전압을 XOR 연산하는 제4 XOR 게이트;

상기 제3 XOR 게이트의 출력값과, 상기 제4 XOR 게이트의 출력값을 오아(OR)연산하여 상기 템프 요구 신호를 출력하는 OR 게이트;

상기 템프 요구 신호를 지연시키는 지연기; 및

상기 지연된 템프 요구 신호의 상승 시점마다 논리 레벨이 변하는 상기 요구 신호를 생성하는 T-플립플롭을 포함하는 것인 데이터 수신장치.
제12항에 있어서,

상기 제1 연산은 낸드(NAND) 연산을 포함하고,

상기 제2 연산은 상기 제1 및 제2 논리 전압에 대하여 수행되는 XNOR 연산과, 상기 XNOR 연산에 의한 결과치와 상기 템프 요구 신호에 대하여 수행되는 앤드(AND) 연산을 포함하는 것인 데이터 수신장치.
제14항에 있어서, 상기 데이터 신호 복원기는,

상기 제1 및 제2 논리 전압을 상기 낸드 연산하여 상기 템프 데이터 신호를 생성하는 낸드 게이트;

상기 제1 및 제2 논리 전압을 XNOR 연산하는 XNOR 게이트;

상기 XNOR 게이트의 출력값과 상기 템프 요구 신호를 상기 앤드 연산하여, 상기 템프 클록 신호를 생성하는 앤드 게이트; 및

상기 템프 클록 신호에 따라 상기 템프 데이터 신호를 샘플링하는 플립플롭을 포함하는 것인 데이터 수신장치.
지연 무관 데이터 전송 방식을 따라 상호 데이터 통신을 수행하는 다수의 동기식 모듈(locally synchronous module)을 포함하는 데이터 전송 시스템에 있어서,

요구 신호와, 상기 요구신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(Non-Return-to-Zero; NRZ) 형식의 데이터 신호를 발생하는 데이터 송신기;

상기 요구 신호와 상기 데이터 신호를 인가받고, 상기 '1'의 이진값을 전송하는 경우, 제1 전류 레벨을 출력하고, 상기 '0'의 이진값을 전송하는 경우, 상기 제1 전류 레벨보다 낮은 제2 전류 레벨을 출력하고, 이전의 이진값과 동일한 현재의 이진값을 전송하는 경우, 상기 제1 전류 레벨보다 낮고, 상기 제2 전류 레벨보다 높은 제3 전류 레벨을 출력하는 인코더;

상기 제1 내지 제3 전류 레벨을 검출하고, 상기 검출된 전류 레벨에 대응하 는 전압 값을 생성하고, 상기 생성된 전압값에 따라 상기 요구 신호와 상기 데이터 신호를 복원하는 디코더; 및

상기 복원된 요구 신호와 상기 데이터 신호에 응답하여 응답 신호를 생성하여, 상기 데이터 송신기에 전송하는 데이터 수신기를 포함하는 데이터 전송 시스템.
제16항에 있어서, 상기 데이터 송신기와 상기 인코더 간의 데이터 통신 및 상기 디코더와 상기 데이터 수신기 간의 데이터 통신은 2-위상 번들 데이터 전송방식인 것인 데이터 전송 시스템.
제16항에 있어서, 상기 응답 신호는 전압 형태인 것인 데이터 전송 시스템.
지연 무관 데이터 전송 방식에 의해 데이터를 전송하는 데이터 전송 방법에 있어서,

요구 신호와, 상기 요구신호의 천이 시점에 의해 '0'의 이진값 및 '1'의 이진값으로 구분되는 비 복귀 제로(Non-Return-to-Zero; NRZ) 형식의 데이터 신호를 수신하는 단계;

상기 요구 신호의 천이 시점에서 현재 입력되는 상기 데이터 신호(이하, 현재의 데이터 신호)를 샘플링하고, 상기 요구 신호의 천이 시점에서 이전에 입력되는 상기 데이터 신호(이전의 데이터 신호)를 샘플링하는 단계;

상기 샘플링된 이전의 데이터 신호와 상기 샘플링된 현재의 데이터 신호를 비교연산하고, 연산된 결과치에 따라 상기 '0'의 이진값을 제1 전류 레벨로 코딩하고, 상기 '1'의 이진값을 상기 제1 전류 레벨보다 낮은 제2 전류 레벨로 코딩하고, 이전의 이진값과 동일한 현재의 이진값을 상기 제1 전류 레벨보다 낮고, 상기 제2 전류 레벨보다 높은 제3 전류 레벨로 코딩하는 단계;

상기 코딩된 제1 내지 제3 전류 레벨 중 어느 하나의 전류 레벨을 수신하는 단계;

상기 수신된 어느 하나의 전류 레벨을 검출하고, 검출된 전류 레벨에 따라 제1 및 제2 논리 전압을 생성하는 단계; 및

상기 제1 및 제2 논리 전압을 연산하여 상기 데이터 신호 및 상기 요구 신호를 복원하는 단계를 포함하는 데이터 전송 방법.
제19항에 있어서, 상기 어느 하나의 전류 레벨은 2-위상 지연 무관 데이터 전송 방식에 따라 수신되는 것인 데이터 전송 방법.