KR20220132368A - 신호 전송 장치, 신호 수신 장치, 이를 이용하는 송수신 시스템 및 송수신 방법 - Google Patents

신호 전송 장치, 신호 수신 장치, 이를 이용하는 송수신 시스템 및 송수신 방법 Download PDF

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Abstract

신호 전송 장치는 출력 제어 회로 및 전송 회로를 포함할 수 있다. 상기 출력 제어 회로는 각각 제 1 비트 및 제 2 비트를 갖는 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시켜 제 1 내지 제 4 인코딩된 심벌과 반전 플래그 신호를 생성하고, 상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 제 1 출력 제어 신호 및 제 2 출력 제어 신호를 생성할 수 있다. 상기 전송 회로는 상기 제 1 및 제 2 출력 제어 신호에 기초하여 생성된 전송 신호와 상기 반전 플래그 신호를 전송할 수 있다.

Description

신호 전송 장치, 신호 수신 장치, 이를 이용하는 송수신 시스템 및 송수신 방법 {SIGNAL TRANSMITTING DEVICE, A SIGNAL RECEIVING DEVICE, A TRANSMITTING AND RECEVING SYSTEM USING THE SAME, AND A TRANSMITTING AND RECEIVING METHOD}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 신호 전송 회로, 신호 수신 회로, 이를 이용하는 송수신 시스템 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 데이터 버스와 같은 신호 버스를 통해 다른 반도체 장치와 연결되고, 상기 신호 버스를 통해 데이터에 대응하는 정보를 갖는 신호를 전송할 수 있다. 상기 반도체 장치들은 상기 신호 버스를 통해 상기 신호를 전송하기 위해 신호 전송 회로를 구비할 수 있고, 상기 신호 전송 회로는 상기 신호 버스를 통해 아날로그 전압을 전송함으로써, 상기 신호를 전송할 수 있다. 일반적으로, 상기 신호 전송 회로는 하이 로직 레벨에 대응하는 아날로그 전압과 로우 로직 레벨에 대응하는 아날로그 전압을 전송할 수 있다. 하지만, 한번의 신호 전송으로 보다 많은 정보를 전송하기 위해 펄스 진폭 변조(Pulse Amplitude Modulation, PAM)을 사용하는 멀티 레벨 신호 전송 방식이 사용되고 있다. 상기 멀티 레벨 신호 전송 방식은 상기 신호 버스를 통해 전송되는 아날로그 전압의 레벨을 세분화하여 2비트 이상의 디지털 정보를 하나의 아날로그 신호로 전송할 수 있다.
본 발명의 실시예는 신호 전송 버스를 통해 최대 천이 또는 풀 스윙되는 전송 신호가 전송되는 것을 방지할 수 있도록 심벌을 인코딩할 수 있는 신호 전송 장치, 이를 이용하는 송수신 시스템 및 송수신 방법을 제공할 수 있다.
본 발명의 실시예는 반전 플래그 신호 및 전송 신호에 기초하여 상기 전송 신호로부터 심벌을 복원할 수 있는 신호 수신 장치, 이를 이용하는 송수신 시스템 및 송수신 방법을 제공할 수 있다.
본 발명의 실시예에 따른 신호 전송 장치는 각각 제 1 비트 및 제 2 비트를 갖는 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시켜 제 1 내지 제 4 인코딩된 심벌과 반전 플래그 신호를 생성하고, 상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 제 1 출력 제어 신호 및 제 2 출력 제어 신호를 생성하는 출력 제어 회로; 및 상기 제 1 및 제 2 출력 제어 신호에 기초하여 생성된 전송 신호와 상기 반전 플래그 신호를 전송하는 전송 회로를 포함할 수 있다.
본 발명의 실시예에 따른 송수신 시스템은 복수의 전압 레벨을 갖는 전송 신호를 전송하는 신호 전송 장치; 및 상기 전송 신호를 수신하는 신호 수신 장치를 포함할 수 있다. 상기 신호 전송 장치는, 각각 제 1 비트 및 제 2 비트를 갖는 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시켜 제 1 내지 제 4 인코딩된 심벌과 반전 플래그 신호를 생성하고, 상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 제 1 출력 제어 신호 및 제 2 출력 제어 신호를 생성하는 출력 제어 회로; 및 상기 제 1 및 제 2 출력 제어 신호에 기초하여 생성된 전송 신호와 상기 반전 플래그를 전송하는 전송 회로를 포함할 수 있다. 상기 신호 수신 장치는, 상기 전송 신호에 기초하여 수신 심벌을 생성하고, 상기 반전 플래그 신호를 수신하는 수신 회로; 및 상기 수신 심벌 및 상기 반전 플래그 신호에 기초하여 상기 제 1 내지 제 4 심벌을 복원하는 입력 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 송수신 방법은 복수의 데이터에 기초하여 각각 제 1 비트 및 제 2 비트를 포함하는 제 1 내지 제 4 심벌을 생성하는 단계; 상기 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 반전 플래그 신호를 생성하고 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시키고, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 심벌을 제 1 내지 제 4 인코딩된 심벌로 제공하는 단계; 및 상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 생성된 전송 신호와 상기 반전 플래그 신호를 전송하는 단계를 포함할 수 있다.
본 발명의 실시예는 멀티 레벨 신호의 유효 윈도우를 확장시키고, 아날로그 전압 신호를 전송하기 위한 전력 소모를 최소화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성 및 전송 신호 버스를 통해 전송되는 전송 신호의 전압 레벨을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 송수신 시스템의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 신호 전송 장치의 동작을 보여주는 흐름도이다.
도 4는 본 발명의 실시예에 따른 신호 수신 장치의 동작을 보여주는 흐름도이다.
도 5는 도 2에 도시된 출력 제어 회로의 구성을 보여주는 도면이다.
도 6은 도 5에 도시된 인코딩 회로의 구성을 보여주는 도면이다.
도 7은 도 5에 도시된 제 1 전송기의 구성을 보여주는 도면이다.
도 8은 도 2에 도시된 제 1 수신기의 구성을 보여주는 도면이다.
도 9는 도 2에 도시된 입력 제어 회로의 구성을 보여주는 도면이다.
도 10은 도 9에 도시된 디코딩 회로의 구성을 보여주는 도면이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 신호 전송 장치를 통해 생성되는 심벌 및 전송 신호를 보여주는 테이블이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성과 전송 신호 버스(101)를 통해 전송되는 전송 신호(TS)의 전압 레벨을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(110)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체 장치(120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(120)는 복수의 버스를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 라인, 링크 또는 채널일 수 있다. 도시되지는 않았지만, 예를 들어, 상기 복수의 버스는 클럭 버스, 커맨드 어드레스 버스 및 데이터 버스 등을 포함할 수 있다. 상기 클럭 버스 및 상기 커맨드 어드레스 버스는 단방향 버스일 수 있고, 상기 데이터 버스는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(120)는 전송 신호 버스(101)를 통해 상기 제 1 반도체 장치(110)와 연결될 수 있다. 상기 전송 신호 버스(101)는 클럭 신호에 동기되는 신호를 전송하는 어떠한 종류의 버스라도 포함할 수 있다. 예를 들어, 상기 전송 신호 버스(101)는 상기 데이터 버스와 같은 양방향 버스일 수 있다. 일 실시예에서, 상기 전송 신호 버스(101)는 단방향 버스일 수 있고, 상기 전송 신호 버스(101)가 단방향 버스일 경우에도 본 발명의 기술적 사상이 유사하게 적용될 수 있을 것이다. 상기 전송 신호 버스(101)를 통해 전송되는 전송 신호(TS)는 멀티 레벨 신호일 수 있고, 상기 전송 신호 버스(101)는 멀티 레벨 신호를 전송하는 멀티 레벨 신호 전송 라인일 수 있다. 예를 들어, 상기 전송 신호(TS)는 적어도 4개의 서로 다른 전압 레벨을 가질 수 있고, 상기 전송 신호(TS)는 심벌의 값에 따라 상기 4개의 서로 다른 전압 레벨 중 하나의 전압 레벨을 가질 수 있다. 상기 심벌은 적어도 2개의 바이너리 (binary) 비트들을 포함할 수 있다. 상기 심벌은 적어도 제 1 상태, 제 2 상태, 제 3 상태 및 제 4 상태를 가질 수 있다. 상기 제 1 상태는 '0, 0'의 로직 값에 대응될 수 있고, 상기 제 2 상태는 '0, 1'의 로직 값에 대응될 수 있으며, 상기 제 3 상태는 '1, 0'의 로직 값에 대응될 수 있고, 상기 제 4 상태는 '1, 1'의 로직 값에 대응될 수 있다. 상기 전송 신호(TS)는 제 1 전압 레벨, 제 2 전압 레벨, 제 3 전압 레벨 및 제 4 전압 레벨을 가질 수 있다. 도 1에 도시된 그래프는 상기 전송 신호 버스(101)를 통해 전송되는 상기 전송 신호(TS)의 전압 레벨을 보여주는 도면이다. 상기 그래프에서, x 축은 시간일 수 있고, y 축은 전압일 수 있다. 상기 제 1 상태의 심벌을 전송하기 위해 상기 전송 신호(TS)는 상기 제 1 전압 레벨(V1)을 가질 수 있다. 상기 제 2 상태의 심벌을 전송하기 위해 상기 전송 신호(TS)는 상기 제 2 전압 레벨(V2)을 가질 수 있다. 상기 제 3 상태의 심벌을 전송하기 위해 상기 전송 신호(TS)는 상기 제 3 전압 레벨(V3)을 가질 수 있다. 상기 제 4 상태의 심벌을 전송하기 위해 상기 전송 신호(TS)는 상기 제 4 전압 레벨(V4)을 가질 수 있다. 상기 제 2 전압 레벨(V2)은 상기 제 1 전압 레벨(V1)보다 높을 수 있고, 상기 제 3 전압 레벨(V3)은 상기 제 2 전압 레벨(V2)보다 높을 수 있으며, 상기 제 4 전압 레벨(V4)은 상기 제 3 전압 레벨(V3)보다 높을 수 있다. 상기 전송 신호(TS)는 상기 심벌의 상태가 천이되는지 여부에 따라 현재의 전압 레벨로 유지되거나 다른 3개의 전압 레벨로 변화될 수 있다. 예를 들어, 심벌이 제 2 상태에서 제 3 상태로 천이하면, 상기 전송 신호(TS)는 제 2 전압 레벨(V2)에서 제 3 전압 레벨(V3)로 변화될 수 있다.
상기 제 1 반도체 장치(110)는 신호 전송 장치(111) 및 신호 수신 장치(112)를 포함할 수 있다. 상기 신호 전송 장치(111) 및 상기 신호 수신 장치(112)는 패드(113)를 통해 상기 전송 신호 버스(101)와 연결될 수 있다. 상기 신호 전송 장치(111)는 상기 제 1 반도체 장치(110)의 내부 신호(IS1)를 수신하고, 상기 내부 신호(IS1)에 기초하여 생성된 전송 신호(TS)를 상기 패드(113) 및 상기 전송 신호 버스(101)를 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 신호 수신 장치(112)는 상기 전송 신호 버스(101) 및 패드(113)를 통해 전송된 상기 전송 신호(TS)를 수신하고, 상기 전송 신호(TS)에 기초하여 상기 내부 신호(IS1)를 생성할 수 있다. 예를 들어, 상기 신호 전송 장치(111)는 상기 내부 신호(IS1)의 비트 스트림에 기초하여 생성된 심벌의 상태에 따라 상기 제 1 내지 제 4 전압 레벨 중 하나의 전압 레벨을 갖는 상기 전송 신호(TS)를 생성할 수 있다. 상기 신호 전송 장치(111)는 디지털 신호인 상기 내부 신호(IS1)의 비트 스트림을 아날로그 전압인 상기 전송 신호(TS)로 변환하는 디지털 투 아날로그 컨버터 (Digital to Analog Converter, DAC)일 수 있다. 상기 신호 수신 장치(112)는 상기 전송 신호(TS)의 전압 레벨을 감지하고, 상기 전송 신호(TS)로부터 상기 비트 스트림을 복원할 수 있다. 상기 신호 수신 장치(112)는 상기 전송 신호(TS)로부터 심벌을 복원하고, 상기 심벌에 기초하여 상기 내부 신호(IS1)의 비트 스트림을 생성할 수 있다. 상기 신호 수신 장치(112)는 아날로그 전압인 상기 전송 신호(TS)를 디지털 신호인 상기 비트 스트림으로 변환하는 아날로그 투 디지털 컨버터 (Analog to Digital Converter, ADC)일 수 있다.
상기 제 2 반도체 장치(120)는 신호 전송 장치(121) 및 신호 수신 장치(122)를 포함할 수 있다. 상기 신호 전송 장치(121) 및 상기 신호 수신 장치(122)는 패드(123)를 통해 상기 전송 신호 버스(101)와 연결될 수 있다. 상기 신호 전송 장치(121)는 상기 제 2 반도체 장치(120)의 내부 신호(IS2)를 수신하고, 상기 내부 신호(IS2)에 기초하여 생성된 전송 신호(TS)를 상기 패드(123) 및 상기 전송 신호 버스(101)를 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 신호 수신 장치(122)는 상기 전송 신호 버스(101) 및 패드(123)를 통해 전송된 상기 전송 신호(TS)를 수신하고, 상기 전송 신호(TS)에 기초하여 상기 내부 신호(IS2)를 생성할 수 있다. 예를 들어, 상기 신호 전송 장치(121)는 상기 내부 신호(IS2)의 비트 스트림에 기초하여 생성된 심벌의 상태에 따라 상기 제 1 내지 제 4 전압 레벨 중 하나의 전압 레벨을 갖는 상기 전송 신호(TS)를 생성할 수 있다. 상기 신호 전송 장치(121)는 디지털 신호인 상기 내부 신호(121)의 비트 스트림을 아날로그 전압인 상기 전송 신호(TS)로 변환하는 디지털 투 아날로그 컨버터 (Digital to Analog Converter, DAC)일 수 있다. 상기 신호 수신 장치(122)는 상기 전송 신호(TS)의 전압 레벨을 감지하고, 상기 전송 신호(TS)로부터 상기 비트 스트림을 복원할 수 있다. 상기 신호 수신 장치(122)는 상기 전송 신호(TS)로부터 심벌을 복원하고, 상기 심벌에 기초하여 상기 내부 신호(IS2)의 비트 스트림을 생성할 수 있다. 상기 신호 수신 장치(122)는 아날로그 전압인 상기 전송 신호(TS)를 디지털 신호인 상기 비트 스트림으로 변환하는 아날로그 투 디지털 컨버터 (Analog to Digital Converter, ADC)일 수 있다.
도 2는 본 발명의 실시예에 따른 송수신 시스템(200)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 송수신 시스템(200)은 신호 전송 장치(210) 및 신호 수신 장치(220)를 포함할 수 있다. 상기 신호 전송 장치(210)는 전송 신호(TS)를 상기 신호 수신 장치(220)로 전송하고, 상기 신호 수신 장치(220)는 상기 신호 전송 장치(210)로부터 전송된 상기 전송 신호(TS)를 수신할 수 있다. 상기 신호 전송 장치(210)는 상기 신호 수신 장치(220)가 구비되는 반도체 장치와 다른 반도체 장치에 구비될 수 있다. 상기 신호 전송 장치(210)는 도 1에 도시된 신호 전송 장치(111, 121)로 각각 적용될 수 있고, 상기 신호 수신 장치(220)는 도 1에 도시된 신호 수신 장치(112, 122)로 각각 적용될 수 있다. 일 실시예에서, 상기 신호 전송 장치(210)는 상기 신호 수신 장치(220)와 동일한 반도체 장치 내에 구비될 수도 있다. 상기 신호 전송 장치(210)는 출력 데이터 스트림(DO<0:7>)에 대응하는 심벌들을 생성할 수 있다. 상기 심벌들은 각각 2 비트를 포함할 수 있다. 상기 신호 전송 장치(210)는 상기 심벌들에 기초하여 상기 전송 신호(TS)를 생성하고, 상기 전송 신호(TS)를 상기 신호 수신 장치(220)로 전송할 수 있다. 상기 전송 신호(TS)는 도 1에 도시된 것과 같이 복수의 전압 레벨을 갖는 멀티 레벨 신호일 수 있다. 상기 신호 수신 장치(220)는 상기 전송 신호(TS)를 수신하고, 상기 전송 신호(TS)로부터 상기 심벌들을 복원할 수 있다. 상기 신호 수신 장치(220)는 상기 복원된 심벌들에 기초하여 입력 데이터 스트림(DI<0:7>)을 생성할 수 있다.
상기 신호 전송 장치(210)는 출력 제어 회로(211) 및 전송 회로(222)를 포함할 수 있다. 상기 출력 제어 회로(211)는 상기 출력 데이터 스트림(DO<0:7>)을 수신할 수 있다. 상기 출력 데이터 스트림(DO<0:7>)은 연속되는 데이터의 비트들을 포함할 수 있다. 예를 들어, 상기 출력 데이터 스트림(DO<0:7>)은 8비트의 데이터를 포함할 수 있지만, 상기 출력 데이터 스트림(DO<0:7>)이 포함하는 데이터의 비트 수를 한정하려는 의도는 아니다. 상기 출력 제어 회로(211)는 상기 출력 데이터 스트림(DO<0:7>)에 기초하여 복수의 심벌을 생성할 수 있다. 예를 들어, 상기 복수의 심벌들이 각각 2비트를 포함할 때, 상기 출력 제어 회로(211)는 상기 8 비트의 데이터로부터 4개의 심벌들을 생성할 수 있다. 상기 4개의 심벌들은 각각 제 1 비트 및 제 2 비트를 포함할 수 있다. 상기 제 1 비트는 최상위 비트일 수 있고, 상기 제 2 비트는 최하위 비트일 수 있다. 상기 출력 제어 회로(211)는 상기 4개의 심벌들을 인코딩하여 4개의 인코딩된 심벌들(ME<0:3>, LE<0:3>)을 생성할 수 있다. 상기 출력 제어 회로(211)는 상기 4개의 인코딩된 심벌들(ME<0:3>, LE<0:3>)을 제 1 출력 제어 신호(MSBO) 및 제 2 출력 제어 신호(LSBO)로 제공할 수 있다. 상기 출력 제어 회로는 상기 4개의 인코딩된 심벌들의 제 1 비트들(ME<0:3>)을 순차적으로 상기 제 1 출력 제어 신호(MSBO)로 제공할 수 있고, 상기 4개의 인코딩된 심벌들의 제 2 비트들(LE<0:3>)을 순차적으로 상기 제 2 출력 제어 신호(LSBO)로 제공할 수 있다.
상기 출력 제어 회로(211)는 상기 4개의 심벌들 사이에 최대 천이가 존재할 때 상기 4개의 심벌의 제 2 비트들의 로직 레벨을 반전시킬 수 있다. 또한, 상기 출력 제어 회로(211)는 상기 4개의 심벌들의 제 2 비트들의 로직 레벨을 반전시킬 때, 반전 플래그 신호(LSBI)를 생성할 수 있다. 상기 심벌들 사이에 최대 천이가 존재한다는 것은 인접하는 적어도 2개 심벌이 하나의 경계 상태에서 다른 경계 상태로 변화되는 것을 의미할 수 있다. 도 1을 함께 참조하면, 이전 심벌이 제 1 상태를 갖고 다음 심벌이 제 4 상태를 가질 때 최대 천이가 발생될 수 있다. 또는 이전 심벌이 제 4 상태를 갖고 다음 심벌이 제 1 상태를 가질 때 최대 천이가 발생될 수 있다. 심벌들 사이에 최대 천이가 존재하는 경우, 상기 심벌들에 기초하여 생성되는 상기 전송 신호(TS)는 하나의 경계 전압 레벨로부터 반대쪽 경계 전압 레벨로 상승 또는 하강해야 할 수 있다. 상기 심벌들 사이에 최대 천이가 존재하면, 상기 전송 신호(TS)는 제 1 전압 레벨로부터 제 4 전압 레벨로 상승되거나 제 4 전압 레벨로부터 상기 제 1 전압 레벨로 하강될 수 있다. 상기 신호 전송 장치(210)가 고속 및 저전력 환경에서 동작할 때 상기 최대 천이가 존재하면, 상기 전송 신호(TS)는 정해진 시간 내에 타겟 전압 레벨에 충분히 도달하지 못할 수 있다. 상기 전송 신호(TS)가 타겟 전압 레벨에 충분히 도달하지 못하면, 상기 전송 신호(TS)의 유효 윈도우 (valid window)가 감소되고, 상기 신호 수신 장치(220)는 상기 전송 신호(TS)를 정확하게 수신하지 못할 수 있다. 상기 출력 제어 회로(211)는 상기 4개의 심벌들 사이에 최대 천이가 존재할 때, 상기 4개의 심벌들을 인코딩하고 인코딩된 심벌들에 기초하여 상기 전송 신호(TS)가 생성되도록 함으로써 상기 전송 신호(TS)의 전압 레벨이 최대로 변화되거나 풀 스윙 (full swing)하는 것을 방지할 수 있다.
상기 4개의 심벌들 사이에 최대 천이가 존재하여 상기 4개의 심벌들의 제 2 비트들의 로직 레벨을 반전시키더라도, 반전된 제 2 비트들을 포함하는 상기 4개의 심벌들 사이에는 또 다시 최대 천이가 존재할 수 있다. 상기 출력 제어 회로(211)는 상기 제 2 비트들의 로직 레벨을 반전시킨 후에도 최대 천이가 존재하면, 에지 심벌들의 제 2 비트들의 로직 레벨을 다시 반전시켜 상기 4개의 인코딩된 심벌들(ME<0:3>, LE<0:3>)을 생성할 수 있다. 상기 에지 심벌들은 4개의 심벌들 중에 가장자리 심벌들을 의미할 수 있다. 예를 들어, 4개의 심벌들이 순차적으로 제 1 내지 제 4 심벌을 포함할 때, 상기 에지 심벌들은 상기 제 1 심벌 및 제 4 심벌을 의미할 수 있다.
상기 전송 회로(212)는 상기 제 1 및 제 2 출력 제어 신호(MSBO, LSBO)에 기초하여 상기 전송 신호(TS)를 생성하고, 상기 전송 신호(TS)를 제 1 신호 전송 라인(201)을 통해 상기 수신 장치(220)로 전송할 수 있다. 상기 전송 회로(212)는 상기 반전 플래그 신호(LSBI)를 제 2 신호 전송 라인(202)을 통해 상기 수신 장치(220)로 전송할 수 있다. 상기 전송 회로(212)는 제 1 전송기(212-1) 및 제 2 전송기(212-2)를 포함할 수 있다. 상기 제 1 전송기(212-1)는 상기 출력 제어 회로(211)로부터 상기 제 1 및 제 2 출력 제어 신호(MSBO, LSBO)를 수신하고, 상기 제 1 및 제 2 출력 제어 신호(MSBO, LSBO)에 기초하여 상기 제 1 신호 전송 라인(201)을 구동하여 상기 전송 신호(TS)를 전송할 수 있다. 상기 제 2 전송기(212-2)는 상기 출력 제어 회로(211)로부터 상기 반전 플래그 신호(LSBI)를 수신하고, 상기 반전 플래그 신호(LSBI)를 상기 제 2 신호 전송 라인(202)을 통해 전송할 수 있다.
상기 신호 수신 장치(220)는 수신 회로(221) 및 입력 제어 회로(222)를 포함할 수 있다. 상기 수신 회로(221)는 상기 제 1 및 제 2 신호 전송 라인(201, 202)과 연결되고, 상기 제 1 및 제 2 신호 전송 라인(201, 202)을 통해 전송된 상기 전송 신호(TS) 및 상기 반전 플래그 신호(LSBI)를 각각 수신할 수 있다. 상기 수신 회로(221)는 상기 전송 신호(TS)의 전압 레벨을 감지하여 수신 심벌들(MR<0:3>, LR<0:3>)을 생성할 수 있다. 예를 들어, 상기 수신 회로(221)는 4개의 전송 신호(TS)를 순차적으로 수신하여 4개의 수신 심벌들(MR<0:3>, LR<0:3>)을 생성할 수 있다. 상기 수신 회로(221)는 상기 반전 플래그 신호(LSBI)를 수신하고, 상기 반전 플래그 신호(LSBI)를 상기 입력 제어 회로(222)로 제공할 수 있다.
상기 입력 제어 회로(222)는 상기 수신 회로(221)로부터 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 입력 제어 회로(222)는 상기 수신 심벌들(MR<0:3>, LR<0:3>) 및 상기 반전 플래그 신호(LSBI)에 기초하여 상기 출력 제어 회로(211)에서 생성된 상기 4개의 심벌들을 복원할 수 있다. 상기 입력 제어 회로(222)는 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>)을 디코딩하여 4개의 디코딩된 심벌들을 생성할 수 있다. 상기 입력 제어 회로(222)는 상기 4개의 디코딩된 심벌들에 기초하여 입력 데이터 스트림(DI<0:7>)을 생성할 수 있다. 상기 입력 제어 회로(222)는 상기 반전 플래그 신호(LSBI)에 기초하여 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>)의 제 2 비트들의 로직 레벨을 반전시켜 상기 디코딩된 심벌들을 생성할 수 있다. 상기 입력 제어 회로(222)는 상기 4개의 수신 심벌들의 제 2 비트들의 로직 레벨이 반전된 후에, 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>) 사이에 최대 천이가 존재하지 않을 때, 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>) 중에서 에지 심벌들의 제 2 비트의 로직 레벨을 다시 반전시킬 수 있다. 상기 입력 제어 회로(222)가 상기 반전 플래그 신호(LSBI)에 기초하여 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>)의 제 2 비트들의 로직 레벨을 반전시키는 동작은 상기 출력 제어 회로(211)가 상기 4개의 심벌들의 제 2 비트들의 로직 레벨을 반전시킨 암호화 동작을 복호화하는 것일 수 있다. 상기 입력 제어 회로(222)가 상기 4개의 수신 심벌들(MR<0:3>, LR<0:3>)의 제 2 비트들의 로직 레벨을 반전시킨 후 상기 에지 심벌들의 제 2 비트들의 로직 레벨을 다시 반전시키는 동작은 상기 출력 제어 회로(211)가 상기 4개의 심벌의 제 2 비트들의 로직 레벨을 반전시킨 후 상기 에지 심벌들의 제 2 비트들의 로직 레벨을 다시 반전시킨 암호화 동작을 복호화하는 것일 수 있다. 따라서, 상기 입력 제어 회로(222)는 상기 출력 제어 회로(211)와 상보적으로 동작하여 상기 출력 데이터 스트림(DO<0:7>)에 기초하여 생성된 심벌들과 동일한 값을 갖는 디코딩된 심벌들을 생성할 수 있다. 상기 입력 제어 회로(222)는 상기 4개의 디코딩된 심벌들에 기초하여 상기 입력 데이터 스트림(DI<0:7>)을 생성할 수 있다. 상기 입력 데이터 스트림(DI<0:7>)은 상기 출력 데이터 스트림(DO<0:7>)과 실질적으로 동일한 로직 값을 가질 수 있다.
도 3은 도 2에 도시된 신호 전송 장치(210)의 동작을 보여주는 흐름도이다. 도 2 및 도 3을 함께 참조하면, 본 발명의 실시예에 따른 신호 전송 장치(210)는 다음과 같이 동작할 수 있다. 상기 신호 전송 장치(210)는 제 1 신호 전송 라인(201)을 통해 전송되는 전송 신호(TS)의 레벨 변화가 최대가 되는 것 또는 상기 전송 신호(TS)가 풀 스윙하는 것을 방지하기 위해 상기 전송 신호(TS)를 생성하기 위한 심벌들을 인코딩할 수 있다. S31에서, 상기 출력 제어 회로(211)는 8개의 비트를 포함하는 출력 데이터 스트림(DO<0:7>)으로부터 4개의 심벌들을 생성할 수 있다. 4개의 심벌들은 각각 제 1 비트 및 제 2 비트를 포함할 수 있다. S32에서, 상기 출력 제어 회로(211)는 상기 4개의 심벌들 사이에 최대 천이가 존재하는지 여부를 판단할 수 있다. 최대 천이가 존재하지 않으면 (S32의 아니오), S33에서 상기 반전 플래그 신호(LSBI)를 디스에이블시키고, 상기 출력 데이터 스트림(DO<0:7>)으로부터 생성된 4개의 심벌들을 그대로 상기 4개의 인코딩된 심벌들(ME<0:3>, LE<0:3>)로 제공할 수 있다. S34에서, 상기 전송 회로(212)는 상기 4개의 심벌들과 동일한 값을 갖는 4개의 인코딩된 심벌들(ME<0:3>, LE<0:3>)에 기초하여 4개의 전송 신호(TS)를 상기 제 1 신호 전송 라인(201)을 통해 순차적으로 전송하고, 디스에이블된 상기 반전 플래그 신호(LSBI)도 상기 제 2 신호 전송 라인(202)을 통해 전송할 수 있다.
S32에서 최대 천이가 존재하는 것으로 판단되면 (S32의 예), S35에서 상기 반전 플래그 신호(LSBI)를 인에이블시키고, 상기 4개의 심볼들의 제 2 비트들의 로직 레벨을 반전시킬 수 있다. S36에서, 상기 4개의 심볼들의 제 2 비트들의 로직 레벨이 반전된 후에, 반전된 제 2 비트를 포함하는 4개의 심벌들 사이에 최대 천이가 존재하는지 여부가 다시 판단될 수 있다. 최대 천이가 존재하지 않으면 (S36의 아니오), S37에서 상기 출력 제어 회로는 반전된 제 2 비트를 포함하는 4개의 심벌들을 상기 4개의 인코딩된 심벌들(ME<0:3>, LE<0:3>)로 제공할 수 있다. 상기 전송 회로(212)는 상기 반전된 제 2 비트를 포함하는 4개의 심벌들에 기초하여 4개의 전송 신호(TS)를 상기 제 1 신호 전송 라인(201)을 통해 순차적으로 전송하고, 인에이블된 상기 반전 플래그 신호(LSBI)도 상기 제 2 신호 전송 라인(202)을 통해 전송할 수 있다.
S36에서 최대 천이가 존재하는 것으로 판단되면 (S36의 예), S38에서 상기 출력 제어 회로(211)는 4개의 심벌들 중에서 에지 심벌들의 제 2 비트들의 로직 레벨을 다시 반전시킬 수 있다. 따라서, 상기 4개의 심벌들 중에서 에지 심벌들은 상기 출력 데이터 스트림(DO<0:7>)으로부터 생성된 대응되는 심벌들과 동일한 값을 가질 수 있다. 에지 심벌이 아닌 나머지 심벌들은 제 2 비트들의 로직 레벨이 반전되어 상기 출력 데이터 스트림(DO<0:7>)으로부터 생성된 대응되는 심벌들과 다른 값을 가질 수 있다. 상기 출력 제어 회로(222)는 재반전된 제 2 비트를 포함하는 2개의 에지 심벌들과 반전된 제 2 비트를 포함하는 나머지 2개의 심벌을 상기 4개의 인코딩 심벌(ME<0:3>, LE<0:3>)로 생성할 수 있다. 상기 전송 회로(212)는 상기 4개의 인코딩 심벌(ME<0:3>, LE<0:3>)에 기초하여 4개의 전송 신호(TS)를 상기 제 1 신호 전송 라인(201)을 통해 순차적으로 전송하고, 인에이블된 상기 반전 플래그 신호(LSBI)도 상기 제 2 신호 전송 라인(202)을 통해 전송할 수 있다.
도 4는 도 2에 도시된 신호 신호 수신 장치(220)의 동작을 보여주는 흐름도이다. 도 2 내지 도 4를 함께 참조하면, 본 발명의 실시예에 따른 신호 수신 장치(220)는 다음과 같이 동작할 수 있다. 상기 신호 수신 장치(220)는 상기 출력 데이터 스트림(DO<0:7>)과 동일한 로직 값을 갖는 입력 데이터 스트림(DI<0:7>)을 생성하기 위해, 상기 신호 전송 장치(210)의 인코딩 방식과 상보적으로 상기 전송 신호(TS)로부터 생성된 심벌들을 디코딩할 수 있다. S41에서, 상기 수신 회로(221)는 상기 제 1 신호 전송 라인(201)을 통해 상기 신호 전송 장치(210)로부터 전송된 4개의 전송 신호(TS)를 순차적으로 수신할 수 있다. 상기 수신 회로(221)는 상기 제 2 신호 전송 라인(202)을 통해 상기 신호 전송 장치(210)로부터 전송된 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 수신 회로(221)는 상기 전송 신호(TS)를 복수의 기준 전압과 비교하여 복수의 전압 감지 신호를 생성할 수 있다. 상기 수신 회로(221)는 상기 복수의 전압 감지 신호에 기초하여 상기 전송 신호(TS)로부터 4개의 수신 심벌들(MR<0:3>, LR<0:3>)을 생성할 수 있다.
S42에서 상기 반전 플래그 신호(LSBI)가 인에이블 되었는지 여부가 판단될 수 있다. 상기 반전 플래그 신호(LSBI)가 디스에이블된 상태일 때 (S42의 아니오), S43에서 상기 입력 제어 회로(222)는 4개의 수신 심벌들(MR<0:3>, LR<0:3>)을 그대로 4개의 디코딩된 심벌들로 제공할 수 있다. 상기 입력 제어 회로(222)는 상기 4개의 수신 심벌들에 기초하여 8개의 비트를 갖는 입력 데이터 스트림(DI<0:3>)을 복원할 수 있다.
S42에서 상기 반전 플래그 신호가 인에이블되었을 때 (S42의 예), S44에서 상기 입력 제어 회로(222)는 4개의 수신 심벌들의 제 2 비트들의 로직 레벨을 반전시킬 수 있다. S45에서 상기 입력 제어 회로(222)는 반전된 제 2 비트들을 포함하는 4개의 수신 심벌들 사이에 최대 천이가 존재하는지 여부를 판단할 수 있다. 최대 천이가 존재하면 (S45의 예), 상기 입력 제어 회로(222)는 상기 출력 제어 회로(211)에 의해 에지 심벌들의 제 2 비트들이 재반전되지 않았음을 판단할 수 있다. S46에서 상기 입력 제어 회로(222)는 반전된 제 2 비트들을 포함하는 4개의 수신 심벌들을 상기 4개의 디코딩된 심벌들로 제공할 수 있다. 상기 입력 제어 회로(222)는 상기 반전된 제 2 비트들을 포함하는 4개의 수신 심벌들에 기초하여 8개의 비트를 갖는 상기 입력 데이터 스트림(DI<0:7>)을 복원할 수 있다.
S45에서 최대 천이가 존재하지 않는 것으로 판단되면 (S45의 아니오), 상기 입력 제어 회로(222)는 상기 출력 제어 회로(211)에 의해 에지 심벌들의 제 2 비트들이 재반전되었음을 판단할 수 있다. S47에서 상기 입력 제어 회로(222)는 4개의 수신 심벌들 중에서 에지 심벌들의 제 2 비트들의 로직 레벨을 다시 반전시킬 수 있다. 따라서, 상기 4개의 수신 심벌들 중에서 에지 심벌들은 상기 전송 신호(TS)로부터 생성된 대응되는 수신 심벌과 동일한 값을 가질 수 있다. 에지 심벌이 아닌 나머지 수신 심벌들은 제 2 비트들의 로직 레벨이 반전되어 상기 전송 신호(TS)로부터 생성된 대응되는 수신 심벌과 다른 값을 가질 수 있다. 상기 입력 제어 회로(222)는 재반전된 제 2 비트를 포함하는 2개의 에지 심벌과 반전된 제 2 비트를 포함하는 나머지 2개의 심벌을 4개의 디코딩된 심벌들로 제공할 수 있다. 상기 입력 제어 회로(222)는 상기 4개의 디코딩된 심벌들로부터 8개의 비트를 갖는 상기 입력 데이터 스트림(DI<0:7>)을 복원할 수 있다.
도 5는 도 2에 도시된 출력 제어 회로(211)의 구성을 보여주는 블록도이다. 도 5를 참조하면, 상기 출력 제어 회로(211)는 인코딩 회로(510)를 포함할 수 있다. 상기 인코딩 회로(510)는 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)을 수신하고, 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>) 사이에 최대 천이가 존재하는지 여부에 따라 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)을 인코딩하여 제 1 내지 제 4 인코딩된 심벌(ME<0:3>, LE<0:3>)을 생성할 수 있다. 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)은 각각 제 1 비트 및 제 2 비트를 포함할 수 있다. 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)은 상기 출력 데이터 스트림(DO<0:7>)에 기초하여 생성될 수 있다. 상기 출력 제어 회로(211)는 상기 출력 데이터 스트림(DO<0:7>)에 기초하여 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)을 생성하는 전송 심벌 생성 회로(520)를 더 포함할 수 있다. 상기 전송 심벌 생성 회로(520)는 8비트를 갖는 상기 출력 데이터 스트림(DO<0:7>)으로부터 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)을 생성할 수 있다. 상기 전송 심벌 생성 회로(520)는 상기 출력 데이터 스트림의 제 1 비트(DO<0>)를 상기 제 1 심벌의 제 1 비트(M<0>)로 제공하고, 상기 출력 데이터 스트림의 제 2 비트(DO<1>)를 상기 제 1 심벌의 제 2 비트(L<0>)로 제공할 수 있다. 상기 전송 심벌 생성 회로(520)는 상기 출력 데이터 스트림의 제 3 비트(DO<2>)를 상기 제 2 심벌의 제 1 비트(M<1>)로 제공하고, 상기 출력 데이터 스트림의 제 4 비트(DO<3>)를 상기 제 2 심벌의 제 2 비트(L<1>)로 제공할 수 있다. 상기 전송 심벌 생성 회로(520)는 상기 출력 데이터 스트림의 제 5 비트(DO<4>)를 상기 제 3 심벌의 제 1 비트(M<2>)로 제공하고, 상기 출력 데이터 스트림의 제 6 비트(DO<5>)를 상기 제 3 심벌의 제 2 비트(L<2>)로 제공할 수 있다. 상기 전송 심벌 생성 회로(520)는 상기 출력 데이터 스트림의 제 7 비트(DO<6>)를 상기 제 4 심벌의 제 1 비트(M<3>)로 제공하고, 상기 출력 데이터 스트림의 제 8 비트(DO<7>)를 상기 제 4 심벌의 제 2 비트(L<3>)로 제공할 수 있다.
상기 인코딩 회로(510)는 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>) 사이에 최대 천이가 존재하는지 여부를 감지하고, 상기 최대 천이가 존재하는지 여부에 따라 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 인코딩 회로(510)는 상기 최대 천이가 존재하지 않으면, 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시키지 않고, 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)을 그대로 상기 제 1 내지 제 4 인코딩 심벌(ME<0:3>, LE<0:3>)로 제공할 수 있다. 상기 인코딩 회로(510)는 상기 최대 천이가 존재하면, 상기 반전 플래그 신호(LSBI)를 인에이블시키고 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킬 수 있다. 예를 들어, 상기 인코딩 회로(510)는 상기 반전 플래그 신호(LSBI)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 인코딩 회로(510)는 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킨 후, 반전된 제 2 비트를 포함하는 상기 제 1 내지 제 4 심벌 사이에 최대 천이가 존재하는지 여부를 다시 판단할 수 있다. 상기 인코딩 회로(510)는 상기 최대 천이가 존재하지 않으면, 반전된 제 2 비트를 포함하는 상기 제 1 내지 제 4 심벌을 상기 제 1 내지 제 4 인코딩 심벌(ME<0:3>, LE<0:3>)로 제공할 수 있다. 상기 인코딩 회로(510)는 상기 최대 천이가 존재하면, 상기 제 1 내지 제 4 심벌 중 에지 심벌에 대응하는 상기 제 1 및 제 4 심벌의 제 2 비트(L<0>, L<3>)를 다시 반전시킬 수 있다. 따라서, 상기 제 1 및 제 4 인코딩된 심벌(ME<0>, LE<0>, ME<3>, LE<3>)은 상기 출력 데이터 스트림(DO<0:7>)으로부터 생성된 제 1 및 제 4 심벌(M<0>, L<0>, M<3>, L<3>)과 동일한 값을 가질 수 있다. 상기 제 2 및 제 3 인코딩된 심벌(ME<1>, LE<1>, ME<2>, LE<2>)은 제 2 비트의 로직 레벨이 반전된 제 2 및 제 3 심벌과 동일한 값을 가질 수 있다.
상기 출력 제어 회로(211)는 제 1 직렬화기(531) 및 제 2 직렬화기(532)를 더 포함할 수 있다. 상기 제 1 직렬화기(531)는 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>)을 수신하고, 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>)을 순차적으로 제 1 출력 제어 신호(MSBO)로 출력할 수 있다. 상기 제 1 직렬화기(531)는 클럭 신호(CLK)를 더 수신하고, 상기 클럭 신호(CLK)에 동기하여 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>)을 순차적으로 상기 제 1 출력 제어 신호(MSBO)로 출력할 수 있다. 예를 들어, 상기 제 1 직렬화기(531)는 상기 클럭 신호(CLK)의 첫 번째 에지에 동기하여 상기 제 1 인코딩된 심벌의 제 1 비트(ME<0>)를 상기 제 1 출력 제어 신호로 출력하고, 상기 클럭 신호(CLK)의 두 번째 에지에 동기하여 상기 제 2 인코딩된 심벌의 제 1 비트(ME<1>)를 상기 제 1 출력 제어 신(MSBO)호로 출력할 수 있다. 상기 제 1 직렬화기(531)는 상기 클럭 신호(CLK)의 세 번째 에지에 동기하여 상기 제 3 인코딩된 심벌의 제 1 비트(ME<2>)를 상기 제 1 출력 제어 신호(MSBO)로 출력하고, 상기 클럭 신호(CLK)의 네 번째 에지에 동기하여 상기 제 4 인코딩된 심벌의 제 1 비트(ME<3>)를 상기 제 1 출력 제어 신호(MSBO)로 출력할 수 있다.
상기 제 2 직렬화기(532)는 상기 제 1 내지 제 4 인코딩된 심벌의 제 2 비트들(LE<0:3>)을 수신하고, 상기 제 1 내지 제 4 인코딩된 심벌의 제 2 비트들(LE<0:3>)을 순차적으로 제 2 출력 제어 신호(LSBO)로 출력할 수 있다. 상기 제 2 직렬화기(532)는 상기 클럭 신호(CLK)를 더 수신하고, 상기 클럭 신호(CLK)에 동기하여 상기 제 1 내지 제 4 인코딩된 심벌의 제 2 비트들(LE<0:3>)을 순차적으로 상기 제 2 출력 제어 신호(LSBO)로 출력할 수 있다. 예를 들어, 상기 제 2 직렬화기(532)는 상기 클럭 신호(CLK)의 첫 번째 에지에 동기하여 상기 제 1 인코딩된 심벌의 제 2 비트(LE<0>)를 상기 제 2 출력 제어 신호(LSBO)로 출력하고, 상기 클럭 신호(CLK)의 두 번째 에지에 동기하여 상기 제 2 인코딩된 심벌의 제 2 비트(LE<1>)를 상기 제 2 출력 제어 신호(LSBO)로 출력할 수 있다. 상기 제 2 직렬화기(532)는 상기 클럭 신호(CLK)의 세 번째 에지에 동기하여 상기 제 3 인코딩된 심벌의 제 2 비트(LE<2>)를 상기 제 2 출력 제어 신호(LSBO)로 출력하고, 상기 클럭 신호(CLK)의 네 번째 에지에 동기하여 상기 제 4 인코딩된 심벌의 제 2 비트(LE<3>)를 상기 제 2 출력 제어 신호(LSBO)로 출력할 수 있다.
상기 출력 제어 회로(211)는 프리 드라이버(540)를 더 포함할 수 있다. 상기 프리 드라이버(540)는 상기 제 1 및 제 2 직렬화기(531, 532)와 연결될 수 있다. 상기 프리 드라이버(540)는 상기 제 1 직렬화기(531)의 출력을 지연 및 구동하여 상기 제 1 출력 제어 신호(MSBO)를 생성할 수 있다. 상기 프리 드라이버(540)는 상기 제 2 직렬화기(532)의 출력을 지연 및 구동하여 상기 제 2 출력 제어 신호(LSBO)를 생성할 수 있다.
도 6은 도 5에 도시된 인코딩 회로의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 인코딩 회로(510)는 제 1 감지 회로(610), 비트 반전 회로(640), 제 2 감지 회로(650) 및 비트 재반전 회로(670)를 포함할 수 있다. 상기 제 1 감지 회로(610)는 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>) 사이에 최대 천이가 존재하는지 여부를 감지하여 상기 반전 플래그 신호(LSBI)를 생성할 수 있다. 상기 제 1 감지 회로(610)는 상기 제 1 내지 제 4 심벌의 제 1 비트들(M<0:3>) 및 제 2 비트들(L<0:3>)의 로직 레벨을 감지하여 상기 반전 플래그 신호(LSBI)를 생성할 수 있다. 상기 제 1 감지 회로(610)는 제 1 내지 제 4 심벌 각각의 제 1 및 제 2 비트(M<0:3>, L<0:3>)의 로직 레벨을 비교하고, 인접하는 2개의 심벌의 제 1 및 제 2 비트의 로직 레벨을 각각 비교할 수 있다. 상기 제 1 감지 회로(610)는 상기 비교 결과들에 기초하여 상기 반전 플래그 신호(LSBI)를 인에이블시킬 수 있다. 상기 비트 반전 회로(640)는 상기 반전 플래그 신호(LSBI) 및 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)을 수신할 수 있다. 상기 비트 반전 회로(640)는 상기 반전 플래그 신호(LSBI)에 기초하여 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킬 수 있다. 예를 들어, 상기 비트 반전 회로(640)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨로 인에이블되었을 때, 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 비트 반전 회로(640)는 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨로 디스에이블되었을 때, 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시키지 않고 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 유지시킬 수 있다.
상기 제 2 감지 회로(650)는 상기 비트 반전 회로(640)와 연결되고, 상기 비트 반전 회로(640)로부터 출력된 반전된 제 2 비트들을 수신할 수 있다. 또한, 상기 제 2 감지 회로는 상기 제 1 내지 제 4 심벌의 제 1 비트들(M<0:3>)을 수신할 수 있다. 상기 제 2 감지 회로(650)는 상기 제 1 내지 제 4 심벌의 제 1 비트들(M<0:3>)과 상기 반전된 제 2 비트들의 로직 레벨을 감지하여 최대 천이가 존재하는지 여부에 따라 재반전 플래그 신호(LSBIR)를 생성할 수 있다. 상기 제 2 감지 회로(650)는 상기 제 1 내지 제 4 심벌 각각의 제 1 비트(M<0:3>)와 반전된 제 2 비트를 비교할 수 있다. 상기 제 2 감지 회로(650)는 상기 제 1 심벌 및 제 2 심벌의 제 1 비트들(M<0:3>)과 반전된 제 2 비트들의 로직 레벨을 각각 비교할 수 있다. 상기 제 2 감지 회로(650)는 상기 비교 결과들에 기초하여 상기 재반전 플래그 신호(LSBIR)를 인에이블시킬 수 있다. 상기 비트 재반전 회로(670)는 상기 재반전 플래그 신호(LSBIR) 및 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들을 수신할 수 있다. 상기 비트 재반전 회로(670)는 상기 재반전 플래그 신호(LSBIR)에 기초하여 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시킬 수 있다. 예를 들어, 상기 비트 재반전 회로(670)는 상기 재반전 플래그 신호(LSBIR)가 하이 로직 레벨로 인에이블되었을 때, 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시킬 수 있다. 상기 비트 재반전 회로(670)는 상기 재반전 플래그 신호(LSBIR)가 로우 로직 레벨로 디스에이블되었을 때, 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시키지 않고 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 유지시킬 수 있다.
상기 제 1 내지 제 4 심벌의 제 1 비트들(M<0:3>)은 각각 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>)로 각각 제공될 수 있다. 상기 제 1 심벌의 제 1 비트(M<0>)는 상기 제 1 인코딩된 심벌의 제 1 비트(ME<1>)로 제공되고, 상기 제 2 심벌의 제 1 비트(M<1>)는 상기 제 2 인코딩된 심벌의 제 1 비트(ME<1>)로 제공되며 상기 제 3 심벌의 제 1 비트(M<2>)는 상기 제 3 인코딩된 심벌의 제 1 비트(ME<2>)로 제공되고, 상기 제 4 심벌의 제 1 비트(M<3>)는 상기 제 4 인코딩된 심벌의 제 1 비트(ME<3>)로 제공될 수 있다. 상기 비트 반전 회로(640)로부터 출력된 제 2 및 제 3 심벌의 반전된 제 2 비트들은 상기 제 2 및 제 3 인코딩된 심벌의 제 2 비트들(LE<1>, LE<2>)로 각각 제공될 수 있다. 상기 제 2 심벌의 반전된 제 2 비트는 상기 제 2 인코딩된 심벌의 제 2 비트(LE<1>)로 제공되고, 상기 제 3 심벌의 반전된 제 2 비트는 상기 제 3 인코딩된 심벌의 제 2 비트(LE<2>)로 제공될 수 있다. 상기 비트 재반전 회로(670)로부터 출력된 제 1 및 제 4 심벌의 재반전된 제 2 비트들은 상기 제 1 및 제 4 인코딩된 심벌의 제 2 비트들(LE<0>, LE<3>)로 각각 제공될 수 있다. 상기 제 1 심벌의 재반전된 제 2 비트들은 상기 제 1 인코딩된 심벌의 제 2 비트(LE<0>)로 제공되고, 상기 제 4 심벌의 재반전된 제 2 비트들은 상기 제 4 인코딩된 심벌의 제 2 비트로(LE<3>) 제공될 수 있다.
상기 제 1 감지 회로(610)는 제 1 배타적 오어 게이트(611), 제 1 인버터(612), 제 2 배타적 오어 게이트(613), 제 2 인버터(614), 제 3 배타적 오어 게이트(615), 제 1 낸드 게이트(616), 제 4 배타적 오어 게이트(621), 제 3 인FR버터(622), 제 5 배타적 오어 게이트(623), 제 4 인버터(624), 제 6 배타적 오어 게이트(625), 제 2 낸드 게이트(626), 제 7 배타적 오어 게이트(631), 제 5 인버터(632), 제 8 배타적 오어 게이트(633), 제 6 인버터(634), 제 9 배타적 오어 게이트(635), 제 3 낸드 게이트(636) 및 제 4 낸드 게이트(637)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(611)는 상기 제 1 심벌의 제 1 및 제 2 비트(M<0>, L<0>)를 수신하고, 상기 제 1 심벌의 제 1 및 제 2 비트(M<0>, L<0>)의 로직 레벨을 비교할 수 있다. 상기 제 1 인버터(612)는 상기 제 1 배타적 오어 게이트(611)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 2 배타적 오어 게이트(613)는 상기 제 2 심벌의 제 1 및 제 2 비트(M<1>, L<1>)를 수신하고, 상기 제 2 심벌의 제 1 및 제 2 비트(M<1>, L<1>)의 로직 레벨을 비교할 수 있다. 상기 제 2 인버터(614)는 상기 제 2 배타적 오어 게이트(613)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 3 배타적 오어 게이트(615)는 상기 제 1 심벌의 제 2 비트(L<0>)와 상기 제 2 심벌의 제 2 비트(L<1>)를 수신하고, 상기 제 1 심벌의 제 2 비트(L<0>)와 상기 제 2 심벌의 제 2 비트(L<1>)의 로직 레벨을 비교할 수 있다. 상기 제 1 낸드 게이트(616)는 상기 제 1 인버터(612), 상기 제 2 인버터(614) 및 상기 제 3 배타적 오어 게이트(615)의 출력에 대해 낸드 연산을 수행할 수 있다.
상기 제 4 배타적 오어 게이트(621)는 상기 제 2 심벌의 제 1 및 제 2 비트(M<1>, L<1>)를 수신하고, 상기 제 2 심벌의 제 1 및 제 2 비트(M<1>, L<1>)의 로직 레벨을 비교할 수 있다. 상기 제 3 인버터(622)는 상기 제 4 배타적 오어 게이트(621)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 5 배타적 오어 게이트(623)는 상기 제 3 심벌의 제 1 및 제 2 비트(M<2>, L<2>)를 수신하고, 상기 제 3 심벌의 제 1 및 제 2 비트(M<2>, L<2>)의 로직 레벨을 비교할 수 있다. 상기 제 4 인버터(624)는 상기 제 5 배타적 오어 게이트(623)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 6 배타적 오어 게이트(624)는 상기 제 2 심벌의 제 2 비트(L<1>)와 상기 제 3 심벌의 제 2 비트(L<2>)를 수신하고, 상기 제 2 심벌의 제 2 비트(L<1>)와 상기 제 3 심벌의 제 2 비트(L<2>)의 로직 레벨을 비교할 수 있다. 상기 제 2 낸드 게이트(626)는 상기 제 3 인버터(622), 상기 제 4 인버터(624) 및 상기 제 6 배타적 오어 게이트(625)의 출력에 대해 낸드 연산을 수행할 수 있다.
상기 제 7 배타적 오어 게이트(631)는 상기 제 3 심벌의 제 1 및 제 2 비트(M<2>, L<2>)를 수신하고, 상기 제 3 심벌의 제 1 및 제 2 비트(M<2>, L<2>)의 로직 레벨을 비교할 수 있다. 상기 제 5 인버터(632)는 상기 제 7 배타적 오어 게이트(631)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 8 배타적 오어 게이트(633)는 상기 제 4 심벌의 제 1 및 제 2 비트(M<3>, L<3>)를 수신하고, 상기 제 4 심벌의 제 1 및 제 2 비트(M<3>, L<3>)의 로직 레벨을 비교할 수 있다. 상기 제 6 인버터(634)는 상기 제 8 배타적 오어 게이트(633)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 9 배타적 오어 게이트(635)는 상기 제 3 심벌의 제 2 비트(L<2>)와 상기 제 4 심벌의 제 2 비트(L<3>)를 수신하고, 상기 제 3 심벌의 제 2 비트(L<2>)와 상기 제 4 심벌의 제 2 비트(L<3>)의 로직 레벨을 비교할 수 있다. 상기 제 3 낸드 게이트(636)는 상기 제 5 인버터(632), 상기 제 6 인버터(634) 및 상기 제 9 배타적 오어 게이트(635)의 출력에 대해 낸드 연산을 수행할 수 있다. 상기 제 4 낸드 게이트(637)는 상기 제 1 내지 제 3 낸드 게이트(616, 626, 636)의 출력을 수신하고, 상기 제 1 내지 제 3 낸드 게이트(616, 626, 636)의 출력에 대해 낸드 연산을 수행하여 상기 반전 플래그 신호(LSBI)를 생성할 수 있다.
상기 비트 반전 회로(640)는 제 1 배타적 오어 게이트(641), 제 2 배타적 오어 게이트(642), 제 3 배타적 오어 게이트(643) 및 제 4 배타적 오어 게이트(644)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(641)는 상기 제 1 심벌의 제 2 비트(L<0>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 1 배타적 오어 게이트(641)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 1 심벌의 제 2 비트(L<0>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 1 심벌의 제 2 비트(L<0>)의 로직 레벨을 유지시킬 수 있다. 상기 제 2 배타적 오어 게이트(642)는 상기 제 2 심벌의 제 2 비트(L<1>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 2 배타적 오어 게이트(642)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 2 심벌의 제 2 비트(L<1>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 2 심벌의 제 2 비트(L<1>)의 로직 레벨을 유지시킬 수 있다. 상기 제 3 배타적 오어 게이트(643)는 상기 제 3 심벌의 제 2 비트(L<2>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 3 배타적 오어 게이트(643)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 3 심벌의 제 2 비트(L<2>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 3 심벌의 제 2 비트(L<2>)의 로직 레벨을 유지시킬 수 있다. 상기 제 4 배타적 오어 게이트(644)는 상기 제 4 심벌의 제 2 비트(L<3>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 4 배타적 오어 게이트(644)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 4 심벌의 제 2 비트(L<3>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 4 심벌의 제 2 비트(L<3>)의 로직 레벨을 유지시킬 수 있다. 상기 제 2 배타적 오어 게이트(642)의 출력은 상기 제 2 인코딩된 심벌의 제 2 비트(LE<1>)로 제공될 수 있고, 상기 제 3 배타적 오어 게이트(643)의 출력은 상기 제 3 인코딩된 심벌의 제 2 비트(LE<2>)로 제공될 수 있다.
상기 제 2 감지 회로(650)는 제 1 배타적 오어 게이트(651), 제 2 배타적 오어 게이트(652), 제 1 인버터(653), 제 3 배타적 오어 게이트(654), 제 2 인버터(655), 제 1 낸드 게이트(656), 제 4 배타적 오어 게이트(661), 제 3 인버터(662), 제 5 배타적 오어 게이트(663), 제 4 인버터(664), 제 6 배타적 오어 게이트(665), 제 2 낸드 게이트(666) 및 제 3 낸드 게이트(667)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(651)는 상기 제 1 심벌의 제 1 비트(M<0>)와 상기 제 2 심벌의 제 1 비트(M<1>)를 수신하고, 상기 제 1 심벌의 제 1 비트(M<0>)와 상기 제 2 심벌의 제 1 비트(M<2>)의 로직 레벨을 비교할 수 있다. 상기 제 2 배타적 오어 게이트(652)는 상기 비트 반전 회로(640)의 제 1 배타적 오어 게이트(641)의 출력(L0)과 상기 제 1 심벌의 제 1 비트(M<0>)를 수신하고, 상기 제 1 배타적 오어 게이트(641)의 출력(LO)과 상기 제 1 심벌의 제 1 비트(M<0>)의 로직 레벨을 비교할 수 있다. 상기 제 1 인버터(653)는 상기 제 2 배타적 오어 게이트(652)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 3 배타적 오어 게이트(654)는 상기 비트 반전 회로(640)의 제 2 배타적 오어 게이트(642)의 출력(LE<1>)과 상기 제 2 심벌의 제 1 비트(M<1>)를 수신하고, 상기 제 2 배타적 오어 게이트(642)의 출력(LE<1>)과 상기 제 2 심벌의 제 1 비트(M<1>)의 로직 레벨을 비교할 수 있다. 상기 제 2 인버터(655)는 상기 상기 제 3 배타적 오어 게이트(654)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 1 낸드 게이트(656)는 상기 제 1 배타적 오어 게이트(651), 상기 제 1 인버터(653) 및 상기 제 2 인버터(655)의 출력을 수신하고, 상기 제 1 배타적 오어 게이트(651), 상기 제 1 인버터(653) 및 상기 제 2 인버터(655)의 출력에 대한 낸드 연산을 수행할 수 있다.
상기 제 4 배타적 오어 게이트(661)는 상기 비트 반전 회로(640)의 제 3 배타적 오어 게이트(643)의 출력(LE<2>)과 상기 제 3 심벌의 제 1 비트(M<2>)를 수신하고, 상기 제 3 배타적 오어 게이트(LE<2>)의 출력과 상기 제 3 심벌의 제 1 비트(M<2>)의 로직 레벨을 비교할 수 있다. 상기 제 3 인버터(662)는 상기 제 4 배타적 오어 게이트(661)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 5 배타적 오어 게이트(663)는 상기 비트 반전 회로(640)의 제 4 배타적 오어 게이트(644)의 출력(L3)과 상기 제 4 심벌의 제 1 비트(M<3>)를 수신하고, 상기 제 4 배타적 오어 게이트(644)의 출력(L3)과 상기 제 4 심벌의 제 1 비트(M<3>)의 로직 레벨을 비교할 수 있다. 상기 제 4 인버터(664)는 상기 제 5 배타적 오어 게이트(663)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 6 배타적 오어 게이트(665)는 상기 제 3 심벌의 제 1 비트(M<2>)와 상기 제 4 심벌의 제 1 비트(M<3>)를 수신하고, 상기 제 3 심벌의 제 1 비트(M<2>)와 상기 제 4 심벌의 제 1 비트(M<3>)의 로직 레벨을 비교할 수 있다. 상기 제 2 낸드 게이트(666)는 상기 제 3 인버터(662), 상기 제 4 인버터(664) 및 상기 제 6 배타적 오어 게이트(665)의 출력을 수신하고, 상기 제 3 인버터(662), 상기 제 4 인버터(664) 및 상기 제 6 배타적 오어 게이트(665)의 출력에 대한 낸드 연산을 수행할 수 있다. 상기 제 3 낸드 게이트(667)는 상기 제 1 낸드 게이트(656) 및 상기 제 2 낸드 게이트(666)의 출력을 수신하고, 상기 제 1 낸드 게이트(656) 및 상기 제 2 낸드 게이트(666)의 출력에 대한 낸드 연산을 수행하여 재반전 플래그 신호(LSBIR)를 생성할 수 있다.
상기 비트 재반전 회로(670)는 제 1 배타적 오어 게이트(671) 및 제 2 배타적 오어 게이트(672)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(671)는 상기 비트 반전 회로(640)의 제 1 배타적 오어 게이트(641)의 출력(L0)과 상기 재반전 플래그 신호(LSBIR)를 수신할 수 있다. 상기 제 1 배타적 오어 게이트(671)는 상기 재반전 플래그 신호(LSBIR)가 하이 로직 레벨일 때 상기 비트 반전 회로(640)의 상기 제 1 배타적 오어 게이트(641)의 출력(L0)의 로직 레벨을 반전시키고, 상기 재반전 플래그 신호(LSBIR)가 로우 로직 레벨일 때 상기 비트 반전 회로(640)의 상기 제 1 배타적 오어 게이트(641)의 출력(L0)의 로직 레벨을 유지시킬 수 있다. 상기 제 2 배타적 오어 게이트(672)는 상기 비트 반전 회로(640)의 제 4 배타적 오어 게이트(644)의 출력(L3)과 상기 재반전 플래그 신호(LSBIR)를 수신할 수 있다. 상기 제 2 배타적 오어 게이트(671)는 상기 재반전 플래그 신호(LSBIR)가 하이 로직 레벨일 때 상기 비트 반전 회로(640)의 상기 제 4 배타적 오어 게이트(644)의 출력(L3)의 로직 레벨을 반전시키고, 상기 재반전 플래그 신호(LSBIR)가 로우 로직 레벨일 때 상기 비트 반전 회로(640)의 상기 제 4 배타적 오어 게이트(644)의 출력(L3)의 로직 레벨을 유지시킬 수 있다. 상기 제 1 배타적 오어 게이트(671)의 출력은 상기 제 1 인코딩된 심벌의 제 2 비트(LE<0>)로 제공될 수 있고, 상기 제 2 배타적 오어 게이트(672)의 출력은 상기 제 4 인코딩된 심벌의 제 2 비트(LE<3>)로 제공될 수 있다.
도 7은 도 2에 도시된 제 1 전송기(612-1)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 제 1 전송기(612-1)는 제 1 출력 드라이버(710) 및 제 2 출력 드라이버(720)를 포함할 수 있다. 상기 제 1 출력 드라이버(710)는 상기 제 1 출력 제어 신호(MSBO)를 수신하고, 상기 제 1 출력 제어 신호(MSBO)에 기초하여 출력 노드(ON)를 풀업 및 풀다운 구동할 수 있다. 상기 출력 노드(ON)를 통해서 상기 전송 신호(TS)가 출력될 수 있다. 상기 제 1 출력 드라이버(710)는 제 1 전원 전압(VD1) 및 제 2 전원 전압(VD2)을 수신할 수 있다. 상기 제 2 전원 전압(VD2)은 상기 제 1 전원 전압(VD1)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 1 출력 드라이버(710)는 상기 제 1 출력 제어 신호(MSBO)에 기초하여 상기 출력 노드(ON)를 상기 제 1 전원 전압(VD1)으로 풀업 구동하거나 상기 출력 노드(ON)를 상기 제 2 전원 전압(VD2)으로 풀다운 구동할 수 있다. 상기 제 2 출력 드라이버(720)는 상기 제 2 출력 제어 신호(LSBO)를 수신하고, 상기 제 2 출력 제어 신호(LSBO)에 기초하여 상기 출력 노드(ON)를 풀업 및 풀다운 구동할 수 있다. 상기 제 2 출력 드라이버(720)는 상기 제 1 전원 전압(VD1) 및 상기 제 2 전원 전압(VD2)을 수신할 수 있다. 상기 제 2 출력 드라이버(720)는 상기 제 2 출력 제어 신호(LSBO)에 기초하여 상기 출력 노드(ON)를 상기 제 1 전원 전압(VD1)으로 풀업 구동하거나 상기 출력 노드(ON)를 상기 제 2 전원 전압(VD2)으로 풀다운 구동할 수 있다. 상기 제 1 출력 드라이버(710)가 상기 출력 노드(ON)를 풀업 및 풀다운시키는 구동력은 상기 제 2 출력 드라이버(720)가 상기 출력 노드(ON)를 풀업 및 풀다운시키는 구동력보다 클 수 있다.
상기 제 1 출력 드라이버(710)는 제 1 트랜지스터(711) 및 제 2 트랜지스터(712)를 포함할 수 있다. 상기 제 1 트랜지스터(711)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 2 트랜지스터(712)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(711)의 소스는 상기 제 1 전원 전압(VD1)을 수신하고, 상기 제 1 트랜지스터(711)의 드레인은 상기 출력 노드(ON)와 연결되며, 상기 제 1 트랜지스터(711)의 게이트는 상기 제 1 출력 제어 신호(MSBO)를 수신할 수 있다. 상기 제 2 트랜지스터(712)의 드레인은 상기 출력 노드(ON)와 연결되고, 상기 제 2 트랜지스터(712)의 소스는 상기 제 2 전원 전압(VD2)을 수신하며, 상기 제 2 트랜지스터(712)의 게이트는 상기 제 1 출력 제어 신호(MSBO)를 수신할 수 있다. 상기 제 2 출력 드라이버(720)는 제 3 트랜지스터(721) 및 제 4 트랜지스터(722)를 포함할 수 있다. 상기 제 3 트랜지스터(721)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 4 트랜지스터(722)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(721)의 소스는 상기 제 1 전원 전압(VD1)을 수신하고, 상기 제 3 트랜지스터(721)의 드레인은 상기 출력 노드(ON)와 연결되며, 상기 제 3 트랜지스터(721)의 게이트는 상기 제 2 출력 제어 신호(LSBO)를 수신할 수 있다. 상기 제 4 트랜지스터(722)의 드레인은 상기 출력 노드(ON)와 연결되고, 상기 제 4 트랜지스터(722)의 소스는 상기 제 2 전원 전압(VD2)을 수신하며, 상기 제 4 트랜지스터(722)의 게이트는 상기 제 4 출력 제어 신호(LSBO)를 수신할 수 있다. 상기 제 1 트랜지스터(711)의 전류 구동력 및/또는 사이즈는 상기 제 3 트랜지스터(721)의 전류 구동력 및/또는 사이즈보다 클 수 있다. 상기 사이즈는 트랜지스터의 채널 길이에 대한 채널 폭의 비율 (W/L ratio)일 수 있다. 상기 제 2 트랜지스터(712)의 전류 구동력 및/또는 사이즈는 상기 제 4 트랜지스터(722)의 전류 구동력 및/또는 사이즈보다 클 수 있다.
도 8은 도 2에 도시된 제 1 수신기(221-1)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 제 1 수신기(221-1)는 제 1 비교기(811), 제 2 비교기(812), 제 3 비교기(813) 및 수신 심벌 생성 회로(820)를 포함할 수 있다. 상기 제 1 비교기(811)는 상기 전송 신호(TS) 및 제 1 기준 전압(VRL)을 수신할 수 있다. 상기 제 1 비교기(811)는 상기 전송 신호(TS)와 상기 제 1 기준 전압(VRL)의 전압 레벨을 비교하여 제 1 전압 감지 신호(OL)를 생성할 수 있다. 상기 제 2 비교기(812)는 상기 전송 신호(TS) 및 제 2 기준 전압(VRC)을 수신할 수 있다. 상기 제 2 비교기(812)는 상기 전송 신호(TS)와 상기 제 2 기준 전압(VRC)의 전압 레벨을 비교하여 제 2 전압 감지 신호(OC)를 생성할 수 있다. 상기 제 3 비교기(813)는 상기 전송 신호(TS) 및 제 3 기준 전압(VRH)을 수신할 수 있다. 상기 제 3 비교기(813)는 상기 전송 신호(TS)와 상기 제 3 기준 전압(VRH)의 전압 레벨을 비교하여 제 3 전압 감지 신호(OH)를 생성할 수 있다. 상기 제 1 기준 전압(VRL)은 상기 제 2 기준 전압(VRC)보다 낮은 전압 레벨을 갖고, 상기 제 2 기준 전압(VRC)은 상기 제 3 기준 전압(VRH)보다 낮은 전압 레벨을 가질 수 있다. 도 1을 함께 참조하면, 상기 제 1 기준 전압(VRL)은 상기 제 1 전압(V1)과 상기 제 2 전압(V2) 사이의 전압 레벨을 가질 수 있고, 상기 제 2 기준 전압(VRC)은 상기 제 2 전압(V2)과 상기 제 3 전압(V3) 사이의 전압 레벨을 가질 수 있으며, 상기 제 3 기준 전압(VRH)은 상기 제 3 전압(V3)과 상기 제 4 전압(V4) 사이의 전압 레벨을 가질 수 있다. 따라서, 상기 제 1 내지 제 3 비교기(811, 812, 813)로부터 생성되는 상기 제 1 내지 제 3 전압 감지 신호(OL, OC, OH)는 상기 전송 신호(TS)의 전압 레벨을 특정할 수 있다.
상기 수신 심벌 생성 회로(820)는 상기 제 1 내지 제 3 전압 감지 신호(OL, OC, OH)를 수신하고, 상기 제 1 내지 제 3 전압 감지 신호(OL, OC, OH)에 기초하여 수신 심벌을 생성할 수 있다. 예를 들어, 상기 제 1 내지 제 3 전압 감지 신호(OL, OC, OH)가 모두 디스에이블되면, 상기 전송 신호(TS)는 제 1 전압(V1)의 전압 레벨을 갖는 것으로 판단될 수 있고, 상기 수신 심벌 생성 회로(820)는 상기 수신 심벌의 제 1 및 제 2 비트(MR, LR)를 모두 하이 로직 레벨로 생성할 수 있다. 상기 제 1 전압 감지 신호(OL)가 인에이블되고 상기 제 2 및 제 3 전압 감지 신호(OC, OH)가 디스에이블되면, 상기 전송 신호(TS)는 제 2 전압(V2)의 전압 레벨을 갖는 것으로 판단될 수 있고, 상기 수신 심벌 생성 회로(820)는 상기 수신 심벌의 제 1 비트(MR)를 하이 로직 레벨로 생성하고 상기 수신 심벌의 제 2 비트(LR)를 로우 로직 레벨로 생성할 수 있다. 상기 제 1 및 제 2 전압 감지 신호(OL, OC)가 인에이블되고 상기 제 3 전압 감지 신호(OH)가 디스에이블되면, 상기 전송 신호(TS)는 제 3 전압(V3)의 전압 레벨을 갖는 것으로 판단될 수 있고, 상기 수신 심벌 생성 회로(820)는 상기 수신 심벌의 제 1 비트(MR)를 로우 로직 레벨로 생성하고 상기 수신 심벌의 제 2 비트(LR)를 하이 로직 레벨로 생성할 수 있다. 상기 제 1 내지 제 3 전압 감지 신호(OL, OC, OH)가 모두 인에이블되면, 상기 전송 신호(TS)는 제 4 전압(V4)의 전압 레벨을 갖는 것으로 판단될 수 있고, 상기 수신 심벌 생성 회로(820)는 상기 수신 심벌의 제 1 및 제 2 비트(MR, LR)를 모두 로우 로직 레벨로 생성할 수 있다.
도 9는 도 2에 도시된 입력 제어 회로(222)의 구성을 보여주는 도면이다. 도 9를 참조하면, 상기 입력 제어 회로(222)는 디코딩 회로(910)를 포함할 수 있다. 상기 디코딩 회로(910)는 상기 제 1 내지 제 4 수신 심벌(MR<0:3>, LR<0:3>)을 순차적으로 수신하고 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 디코딩 회로(910)는 상기 제 1 내지 제 4 수신 심벌(MR<0:3>, LR<0:3>) 및 상기 반전 플래그 신호(LSBI)에 기초하여 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)을 생성할 수 있다. 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)은 8개의 비트를 갖는 입력 데이터 스트림(DI<0:7>)으로 제공될 수 있다. 상기 입력 제어 회로(222)는 데이터 복원 회로(920)를 더 포함할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)에 기초하여 상기 입력 데이터 스트림(DI<0:7>)을 생성할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 1 내지 제 4 디코딩된 심벌의 제 1 및 제 2 비트들(MD<0:3>, LD<0:3>)을 각각 상기 입력 데이터 스트림의 제 1 내지 제 8 비트(DI<0:7>)로 제공할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 1 디코딩된 심벌의 제 1 비트(MD<0>)를 상기 입력 데이터 스트림의 제 1 비트(DI<0>)로 제공하고, 상기 제 1 디코딩된 심벌의 제 2 비트(LD<0>)를 상기 입력 데이터 스트림의 제 2 비트(DI<1>)로 제공할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 2 디코딩된 심벌의 제 1 비트(MD<1>)를 상기 입력 데이터 스트림의 제 3 비트(DI<2>)로 제공하고, 상기 제 2 디코딩된 심벌의 제 2 비트(LD<1>)를 상기 입력 데이터 스트림의 제 4 비트(DI<3>)로 제공할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 3 디코딩된 심벌의 제 1 비트(MD<2>)를 상기 입력 데이터 스트림의 제 5 비트(DI<4>)로 제공하고, 상기 제 3 디코딩된 심벌의 제 2 비트(LD<2>)를 상기 입력 데이터 스트림의 제 6 비트(DI<5>)로 제공할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 4 디코딩된 심벌의 제 1 비트(MD<3>)를 상기 입력 데이터 스트림의 제 7 비트(DI<6>)로 제공하고, 상기 제 4 디코딩된 심벌의 제 2 비트(LD<3>)를 상기 입력 데이터 스트림의 제 8 비트(DI<7>)로 제공할 수 있다.
상기 디코딩 회로(910)는 상기 반전 플래그 신호(LSBI)에 기초하여 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LD<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 디코딩 회로(910)는 상기 반전 플래그 신호(LSBI)가 인에이블되었을 때, 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LD<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 디코딩 회로(910)는 상기 반전 플래그 신호(LSBI)가 디스에이블되었을 때, 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LD<0:3>)의 로직 레벨을 반전시키기 않고, 상기 제 2 비트들(LD<0:3>)의 로직 레벨을 유지시킬 수 있다. 상기 디코딩 회로(910)는 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들의 로직 레벨을 반전시킨 후, 상기 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 수신 심벌 사이에 최대 천이가 존재하는지 여부를 감지하고, 최대 천이가 존재하는지 여부에 따라 상기 제 1 및 제 4 수신 심벌의 제 2 비트들을 다시 반전시킬 수 있다. 상기 디코딩 회로(910)는 상기 최대 천이가 존재하지 않는 경우, 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시킬 수 있다. 상기 디코딩 회로(910)는 상기 최대 천이가 존재하는 경우, 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 반전시키지 않고, 반전된 제 2 비트들의 로직 레벨을 유지시킬 수 있다.
상기 입력 제어 회로(222)는 제 1 병렬화기(931) 및 제 2 병렬화기(932)를 더 포함할 수 있다. 상기 제 1 및 제 2 병렬화기(931, 932)는 도 8에 도시된 상기 수신 심벌 생성 회로(820)로부터 출력되는 복수의 수신 심벌(MR, LR)을 순차적으로 수신하고, 상기 복수의 수신 심벌(MR, LR)로부터 상기 제 1 내지 제 4 수신 심벌(MR<0:3>, LR<0:3>)을 생성할 수 있다. 상기 제 1 병렬화기(931)는 상기 복수의 수신 심벌의 제 1 비트(MR)로부터 상기 제 1 내지 제 4 수신 심벌의 제 1 비트들(MR<0:3>)을 생성할 수 있다. 상기 제 1 병렬화기(931)는 클럭 신호(CLK)를 더 수신하고, 상기 클럭 신호(CLK)에 동기하여 상기 복수의 수신 심벌의 제 1 비트(MR)를 상기 제 1 내지 제 4 수신 심벌의 제 1 비트(MR<0:3>)로 제공할 수 있다. 예를 들어, 상기 제 1 병렬화기(931)는 상기 클럭 신호(CLK)의 첫 번째 에지에 동기하여 첫 번째로 생성된 수신 심벌의 제 1 비트(MR)를 상기 제 1 수신 심벌의 제 1 비트(MR<0>)로 출력하고, 상기 클럭 신호(CLK)의 두 번째 에지에 동기하여 두 번째로 생성된 수신 심벌 제 1 비트(MR)를 상기 제 2 수신 심벌의 제 1 비트(MR<1>)로 출력할 수 있다. 상기 제 1 병렬화기(931)는 상기 클럭 신호(CLK)의 세 번째 에지에 동기하여 세 번째로 생성된 수신 심벌의 제 1 비트(MR)를 상기 제 3 수신 심벌의 제 1 비트(MR<2>)로 출력하고, 상기 클럭 신호(CLK)의 네 번째 에지에 동기하여 네 번째로 생성된 수신 심벌 제 1 비트(MR)를 상기 제 4 수신 심벌의 제 1 비트(MR<3>)로 출력할 수 있다.
상기 제 2 병렬화기(932)는 상기 복수의 수신 심벌의 제 2 비트(LR)로부터 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)을 생성할 수 있다. 상기 제 2 병렬화기(932)는 상기 클럭 신호(CLK)를 더 수신하고, 상기 클럭 신호(CLK)에 동기하여 상기 복수의 수신 심벌의 제 2 비트(LR)를 상기 제 1 내지 제 4 수신 심벌의 제 2 비트(LR<<0:3>)로 제공할 수 있다. 예를 들어, 상기 제 2 병렬화기(932)는 상기 클럭 신호(CLK)의 첫 번째 에지에 동기하여 첫 번째로 생성된 수신 심벌의 제 2 비트(LR)를 상기 제 1 수신 심벌의 제 2 비트(LR<0>)로 출력하고, 상기 클럭 신호(CLK)의 두 번째 에지에 동기하여 두 번째로 생성된 수신 심벌 제 2 비트(LR)를 상기 제 2 수신 심벌의 제 2 비트(LR<1>)로 출력할 수 있다. 상기 제 2 병렬화기(932)는 상기 클럭 신호(CLK)의 세 번째 에지에 동기하여 세 번째로 생성된 수신 심벌의 제 2 비트(LR)를 상기 제 3 수신 심벌의 제 2 비트(LR<2>)로 출력하고, 상기 클럭 신호(CLK)의 네 번째 에지에 동기하여 네 번째로 생성된 수신 심벌 제 2 비트(LR)를 상기 제 4 수신 심벌의 제 2 비트(LR<3>)로 출력할 수 있다.
도 10은 도 9에 도시된 디코딩 회로(910)의 구성을 보여주는 도면이다. 도 9를 참조하면, 상기 디코딩 회로(910)는 비트 반전 회로(1010), 감지 회로(1020) 및 비트 재반전 회로(1060)를 포함할 수 있다. 상기 비트 반전 회로(1010)는 상기 반전 플래그 신호(LSBI) 및 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)을 수신할 수 있다. 상기 비트 반전 회로(1010)는 상기 반전 플래그 신호(LSBI)에 기초하여 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 비트 반전 회로(1010)는 상기 반전 플래그 신호(LSBI)가 인에이블되었을 때, 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 비트 반전 회로(1010)는 상기 반전 플래그 신호(LSBI)가 디스에이블되었을 때 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)의 로직 레벨을 반전시키지 않고, 상기 제 2 비트들(LR<0:3>)의 로직 레벨을 유지시킬 수 있다.
상기 감지 회로(1020)는 상기 비트 반전 회로(1010)로부터 출력된 반전된 제 2 비트들과 상기 제 1 내지 제 4 심벌의 제 1 비트들(MR<0:3>)을 수신할 수 있다. 상기 감지 회로(1020)는 상기 제 1 내지 제 4 심벌의 제 1 비트들(MR<0:3>)과 반전된 제 2 비트들의 로직 레벨을 비교하여 재반전 플래그 신호(LSBIR')를 생성할 수 있다. 상기 감지 회로(1020)는 상기 제 1 내지 제 4 수신 심벌 각각의 제 1 비트와 반전된 제 2 비트의 로직 레벨을 비교하고, 인접하는 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 각각 비교할 수 있다. 상기 비트 재반전 회로(1060)는 상기 재반전 플래그 신호(LSBIR')와 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트를 수신할 수 있다. 상기 비트 재반전 회로(1060)는 상기 재반전 플래그 신호(LSBIR')가 인에이블되었을 때 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트를 다시 반전시킬 수 있다. 상기 비트 재반전 회로(1060)는 상기 재반전 플래그 신호(LSBIR')가 디스에이블되었을 때 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트를 다시 반전시키지 않고, 반전된 제 2 비트들의 로직 레벨을 유지시킬 수 있다.
상기 제 1 내지 제 4 수신 심벌의 제 1 비트들(MR<0:3>)은 제 1 내지 제 4 디코딩된 심벌의 제 1 비트들(MD<0:3>)로 각각 제공될 수 있다. 상기 제 1 수신 심벌의 제 1 비트(MR<0>)는 상기 제 1 디코딩된 심벌의 제 1 비트(MD<0>)로 제공되고, 상기 제 2 수신 심벌의 제 1 비트(MR<1>)는 상기 제 2 디코딩된 심벌의 제 1 비트(MD<1>)로 제공될 수 있다. 상기 제 3 수신 심벌의 제 1 비트(MR<2>)는 상기 제 3 디코딩된 심벌의 제 1 비트(MD<2>)로 제공되고, 상기 제 4 수신 심벌의 제 1 비트(MR<3>)는 상기 제 4 디코딩된 심벌의 제 1 비트(MD<3>)로 제공될 수 있다. 상기 비트 반전 회로(1010)로부터 출력되는 상기 제 2 및 제 3 수신 심벌의 반전된 제 2 비트들은 상기 제 2 및 제 3 디코딩된 심벌의 제 2 비트들(LD<2:3>)로 각각 제공될 수 있다. 상기 제 2 수신 심벌의 반전된 제 2 비트는 상기 제 2 디코딩된 심벌의 제 2 비트(LD<2>)로 제공되고, 상기 제 3 수신 심벌의 반전된 제 2 비트는 상기 제 3 디코딩된 심벌의 제 2 비트(LD<3>)로 제공될 수 있다. 상기 비트 재반전 회로(1060)로부터 출력되는 상기 제 1 및 제 4 수신 심벌의 재반전된 제 2 비트들은 상기 제 1 및 제 4 디코딩된 심벌의 제 2 비트들(LD<0>, LD<3>)로 각각 제공될 수 있다. 상기 제 1 수신 심벌의 재반전된 제 2 비트는 상기 제 1 디코딩된 심벌의 제 2 비트(LD<0>)로 제공되고, 상기 제 4 수신 심벌의 재반전된 제 2 비트는 상기 제 4 디코딩된 심벌의 제 2 비트(LD<3>)로 제공될 수 있다.
상기 비트 반전 회로(1010)는 제 1 배타적 오어 게이트(1011), 제 2 배타적 오어 게이트(1012), 제 3 배타적 오어 게이트(1013) 및 제 4 배타적 오어 게이트(1014)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(1011)는 상기 제 1 수신 심벌의 제 2 비트(LR<0>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 1 배타적 오어 게이트(1011)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 1 수신 심벌의 제 2 비트(LR<0>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 1 수신 심벌의 제 2 비트(LR<0>)의 로직 레벨을 유지시킬 수 있다. 상기 제 2 배타적 오어 게이트(1012)는 상기 제 2 수신 심벌의 제 2 비트(LR<1>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 2 배타적 오어 게이트(1012)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 2 수신 심벌의 제 2 비트(LR<1>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 2 수신 심벌의 제 2 비트(LR<1>)의 로직 레벨을 유지시킬 수 있다. 상기 제 3 배타적 오어 게이트(1013)는 상기 제 3 수신 심벌의 제 2 비트(LR<2>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 3 배타적 오어 게이트(1013)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 3 수신 심벌의 제 2 비트(LR<2>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 3 수신 심벌의 제 2 비트(LR<2>)의 로직 레벨을 유지시킬 수 있다. 상기 제 4 배타적 오어 게이트(1014)는 상기 제 4 수신 심벌의 제 2 비트(LR<3>) 및 상기 반전 플래그 신호(LSBI)를 수신할 수 있다. 상기 제 4 배타적 오어 게이트(1014)는 상기 반전 플래그 신호(LSBI)가 하이 로직 레벨일 때 상기 제 4 수신 심벌의 제 2 비트(LR<3>)의 로직 레벨을 반전시키고, 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨일 때 상기 제 4 수신 심벌의 제 2 비트(LR<3>)의 로직 레벨을 유지시킬 수 있다. 상기 비트 반전 회로(1010)의 제 2 배타적 오어 게이트(1012)의 출력은 상기 제 2 디코딩된 심벌의 제 2 비트(LD<1>)로 제공되고, 상기 제 3 배타적 오어 게이트(1013)의 출력은 상기 제 3 디코딩된 심벌의 제 2 비트(LD<2>)로 제공될 수 있다.
상기 감지 회로(1020)는 제 1 배타적 오어 게이트(1021), 제 1 인버터(1022), 제 2 배타적 오어 게이트(1023), 제 2 인버터(1024), 제 3 배타적 오어 게이트(1025), 제 1 낸드 게이트(1026), 제 4 배차적 오어 게이트(1031), 제 3 인버터(1032), 제 5 배타적 오어 게이트(1033), 제 4 인버터(1034), 제 6 배타적 오어 게이트(1035), 제 2 낸드 게이트(1036), 제 7 배타적 오어 게이트(1041), 제 5 인버터(1042), 제 8 배타적 오어 게이트(1043), 제 6 인버터(1044), 제 9 배타적 오어 게이트(1045), 제 3 낸드 게이트(1046), 제 4 낸드 게이트(1047), 제 7 인버터(1048), 제 9 낸드 게이트(1049) 및 제 8 인버터(1051)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(1021)는 상기 제 1 수신 심벌의 제 1 비트(MR<0>)와 상기 비트 반전 회로(1010)의 제 1 배타적 오어 게이트(1011)의 출력(L0')을 수신하고, 상기 제 1 수신 심벌의 제 1 비트(MR<0>)와 상기 제 1 배타적 오어 게이트(1011)의 출력(L0')의 로직 레벨을 비교할 수 있다. 상기 제 1 인버터(1022)는 상기 제 1 배타적 오어 게이트(1011)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 2 배타적 오어 게이트(1023)는 상기 제 2 수신 심벌의 제 1 비트(MR<1>)와 상기 비트 반전 회로(1010)의 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)을 수신하고, 상기 제 2 수신 심벌의 제 1 비트(MR<1>)와 상기 제 2 배차적 오어 게이트(1012)의 출력(LD<1>)의 로직 레벨을 비교할 수 있다. 상기 제 2 인버터(1024)는 상기 제 2 배타적 오어 게이트(1023)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 3 배타적 오어 게이트(1025)는 상기 제 1 배타적 오어 게이트(1011)의 출력(L0')과 상기 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)을 수신하고, 상기 제 1 배타적 오어 게이트(1011)의 출력(L0')과 상기 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)의 로직 레벨을 비교할 수 있다. 상기 제 1 낸드 게이트(1026)는 상기 제 1 인버터(1022), 상기 제 2 인버터(1024) 및 상기 제 3 배타적 오어 게이트(1025)의 출력에 대해 낸드 연산을 수행할 수 있다.
상기 제 4 배타적 오어 게이트(1031)는 상기 제 2 수신 심벌의 제 1 비트(MR<1>) 및 상기 비트 반전 회로(1010)의 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)을 수신하고, 상기 제 2 수신 심벌의 제 1 비트(MR<1>)와 상기 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)의 로직 레벨을 비교할 수 있다. 상기 제 3 인버터(1032)는 상기 제 4 배타적 오어 게이트(1031)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 5 배타적 오어 게이트(1033)는 상기 제 3 수신 심벌의 제 1 비트(MR<2>)와 상기 비트 반전 회로(1010)의 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)을 수신하고, 상기 제 3 수신 심벌의 제 1 비트(MR<2>) 및 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)의 로직 레벨을 비교할 수 있다. 상기 제 4 인버터(1034)는 상기 제 5 배타적 오어 게이트(1033)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 6 배타적 오어 게이트(1035)는 상기 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)과 상기 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)을 수신하고, 상기 제 2 배타적 오어 게이트(1012)의 출력(LD<1>)과 상기 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)의 로직 레벨을 비교할 수 있다. 상기 제 2 낸드 게이트(1036)는 상기 제 3 인버터(1032), 상기 제 4 인버터(1034) 및 상기 제 6 배타적 오어 게이트(1035)의 출력에 대해 낸드 연산을 수행할 수 있다.
상기 제 7 배타적 오어 게이트(1041)는 상기 제 3 수신 심벌의 제 1 비트(MR<2>) 및 상기 비트 반전 회로(1010)의 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)을 수신하고, 상기 제 3 심벌의 제 1 비트(MR<2>)와 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)의 로직 레벨을 비교할 수 있다. 상기 제 5 인버터(1042)는 상기 제 7 배타적 오어 게이트(1041)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 8 배타적 오어 게이트(1043)는 상기 제 4 수신 심벌의 제 1 비트(MR<3>) 및 상기 비트 반전 회로(1010)의 제 4 배타적 오어 게이트(1014)의 출력(L3')을 수신하고, 상기 제 4 수신 심벌의 제 1 비트(MR<3>)와 제 4 배타적 오어 게이트(1014)의 출력(L3')의 로직 레벨을 비교할 수 있다. 상기 제 6 인버터(1044)는 상기 제 8 배타적 오어 게이트(1043)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 9 배타적 오어 게이트(1045)는 상기 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)과 상기 제 4 배타적 오어 게이트(1014)의 출력(L3')을 수신하고, 상기 제 3 배타적 오어 게이트(1013)의 출력(LD<2>)과 상기 제 4 배타적 오어 게이트(1014)의 출력(L3')의 로직 레벨을 비교할 수 있다. 상기 제 3 낸드 게이트(1046)는 상기 제 5 인버터(1042), 상기 제 6 인버터(1044) 및 상기 제 9 배타적 오어 게이트(1045)의 출력에 대해 낸드 연산을 수행할 수 있다.
상기 제 4 낸드 게이트(1047)는 상기 제 1 내지 제 3 낸드 게이트(1026, 1036, 1046)의 출력을 수신하고, 상기 제 1 내지 제 3 낸드 게이트(1026, 1036, 1046)의 출력에 대해 낸드 연산을 수행할 수 있다. 상기 제 7 인버터(1048)는 상기 제 4 낸드 게이트(1047)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 5 낸드 게이트(1051)는 상기 제 7 인버터(1048)의 출력과 상기 반전 플래그 신호(LSBI)를 수신하고, 상기 제 7 인버터(1048)의 출력과 상기 반전 플래그 신호(LSBI)에 대해 낸드 연산을 수행할 수 있다. 상기 제 8 인버터(1052)는 상기 제 5 낸드 게이트(1051)의 출력의 로직 레벨을 반전시킬 수 있다. 상기 제 5 낸드 게이트(1051) 및 상기 제 8 인버터(1052)는 상기 반전 플래그 신호(LSBI)의 인에이블 여부에 따라 상기 재반전 플래그 신호(LSBIR')의 인에이블 여부를 결정할 수 있다. 상기 반전 플래그 신호(LSBI)가 로우 로직 레벨로 디스에이블되었을 때, 상기 재반전 플래그 신호(LSBIR')는 상기 제 7 인버터(1048)의 출력의 로직 레벨과 무관하게 로우 로직 레벨로 디스에이블될 수 있다. 상기 제 5 낸드 게이트(1051) 및 상기 제 8 인버터(1052)는 상기 반전 플래그 신호(LSBI)가 인에이블되었을 때, 상기 제 7 인버터(1048)의 출력을 유효한 재반전 플래그 신호(LSBIR')로 출력할 수 있다.
상기 비트 재반전 회로(1060)는 제 1 배타적 오어 게이트(1061) 및 제 2 배타적 오어 게이트(1062)를 포함할 수 있다. 상기 제 1 배타적 오어 게이트(1061)는 상기 비트 반전 회로(1060)의 제 1 배타적 오어 게이트(1061)의 출력과 상기 재반전 플래그 신호(LSBIR')를 수신할 수 있다. 상기 제 1 배타적 오어 게이트(1061)는 상기 재반전 플래그 신호(LSBIR')가 하이 로직 레벨일 때 상기 비트 반전 회로(1010)의 상기 제 1 배타적 오어 게이트(1011)의 출력(L0')의 로직 레벨을 반전시키고, 상기 재반전 플래그 신호(LSBIR')가 로우 로직 레벨일 때 상기 제 1 배타적 오어 게이트(1011)의 출력(L0')의 로직 레벨을 유지시킬 수 있다. 상기 제 2 배타적 오어 게이트(1062)는 상기 비트 반전 회로(1010)의 제 4 배타적 오어 게이트(1014)의 출력(L3')과 상기 재반전 플래그 신호(LSBIR')를 수신할 수 있다. 상기 제 2 배타적 오어 게이트(1062)는 상기 재반전 플래그 신호(LSBIR')가 하이 로직 레벨일 때 상기 비트 반전 회로(1010)의 상기 제 4 배타적 오어 게이트(1014)의 출력(L3')의 로직 레벨을 반전시키고, 상기 재반전 플래그 신호(LSBIR')가 로우 로직 레벨일 때 상기 제 4 배타적 오어 게이트(1014)의 출력(L3')의 로직 레벨을 유지시킬 수 있다. 상기 비트 재반전 회로(1060)의 상기 제 1 배타적 오어 게이트(1061)의 출력은 상기 제 1 디코딩된 심벌의 제 2 비트(LD<1>)로 제공되고, 상기 제 2 배타적 오어 게이트(1062)의 출력은 상기 제 4 디코딩된 심벌의 제 2 비트(LD<3>)로 제공될 수 있다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 신호 전송 장치(210)를 통해 생성되는 심벌 및 전송 신호를 보여주는 테이블이다. 도 1 내지 도 11b를 참조하여, 본 발명의 실시예에 따른 신호 전송 장치(210) 및 송수신 시스템(200)의 동작을 설명하면 다음과 같다. 도 11a에 도시된 것과 같이, 상기 출력 데이터 스트림의 제 1 비트(DO<0>)가 하이 로직 레벨이고, 제 2 비트(DO<1>)가 로우 로직 레벨이며, 제 3 내지 제 8 비트(DO<2:7>)가 하이 로직 레벨이면, 상기 제 1 심벌의 제 1 비트(M<0>)는 하이 로직 레벨을 갖고 제 1 심벌의 제 2 비트(L<0>)는 로우 로직 레벨을 가질 수 있다. 상기 제 2 내지 제 4 심벌의 제 1 비트 및 제 2 비트(M<1:3>, L<1:3>)는 각각 하이 로직 레벨을 가질 수 있다. 상기 제 1 내지 제 4 심벌에 기초하여 생성되는 전송 신호(TS)는 제 3 전압(V3)에서 제 1 전압(V1)의 전압 레벨로 변화되고 상기 제 1 전압(V1)의 전압 레벨을 유지할 수 있다. 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>) 사이에는 최대 천이가 발생되지 않고, 상기 인코딩 회로(510)는 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)을 그대로 상기 제 1 내지 제 4 인코딩된 심벌(ME<0:3>, LE<0:3>)로 제공될 수 있다. 아울러, 상기 인코딩 회로(510)는 상기 반전 플래그 신호(LSBI)를 로우 로직 레벨로 디스에이블시키고, 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시키지 않을 수 있다. 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>) 및 제 2 비트들(LE<0:3>)은 순차적으로 상기 제 1 출력 제어 신호(MSBO) 및 상기 제 2 출력 제어 신호(LSBO)로 제공되고, 상기 제 1 전송기(212-1)는 상기 제 3 전압(V3) 및 제 1 전압(V1)의 전압 레벨을 갖는 전송 신호(TS)를 전송할 수 있다.
상기 제 1 수신기(221-1)는 상기 전송 신호(TS)를 수신하고, 상기 제 1 수신 심벌의 제 1 비트(MR<0>)는 하이 로직 레벨을 갖고 상기 제 1 수신 심벌의 제 2 비트(LR<0>)는 로우 로직 레벨을 가질 수 있다. 상기 제 2 내지 제 4 수신 심벌의 제 1 비트들(MR<1:3>) 및 제 2 비트들(LR<1:3>)은 각각 하이 로직 레벨을 가질 수 있다. 상기 디코딩 회로(910)는 로우 로직 레벨을 갖는 상기 반전 플래그 신호(LSBI)를 수신하므로, 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)의 로직 레벨을 반전시키지 않고, 상기 제 1 내지 제 4 수신 심벌(MR<0:3>, LR<0:3>)을 그대로 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)로 제공할 수 있다. 상기 데이터 복원 회로(920)는 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)에 기초하여 입력 데이터 스트림(DI<0:7>)을 복원할 수 있다. 상기 입력 데이터 스트림의 제 1 비트(DI<0>)는 하이 로직 레벨을 갖고, 제 2 비트(DI<1>)는 로우 로직 레벨을 가지며, 제 3 내지 제 8 비트(DI<2:7>)는 하이 로직 레벨을 가질 수 있다. 따라서, 상기 출력 데이터 스트림(DO<0:7>)과 동일한 로직 값을 갖는 상기 입력 데이터 스트림(DI<0:7>)이 생성될 수 있다.
상기 출력 데이터 스트림의 제 1 비트 및 제 2 비트(DO<0:1>)가 로우 로직 레벨이고, 상기 출력 데이터 스트림의 제 3 내지 제 8 비트(DO<2:7>)가 하이 로직 레벨이면, 상기 제 1 심벌의 제 1 비트(M<0>) 및 제 2 비트(L<0>)는 로우 로직 레벨을 갖고, 상기 제 2 내지 제 4 심벌의 제 1 비트들(M<1:3>) 및 제 2 비트들(L<1:3>)은 하이 로직 레벨을 가질 수 있다. 상기 제 1 내지 제 4 심벌(M<0:3>, L<0:3>)에 기초하여 생성되는 전송 신호(TS)는 제 4 전압(V4)에서 제 1 전압(V1)의 전압 레벨로 풀 스윙되고, 상기 제 1 전압(V1)의 전압 레벨을 유지할 수 있다. 상기 제 1 및 제 2 심벌(M<0:1>, L<0:1>) 사이에서 최대 천이가 발생되므로, 상기 인코딩 회로(510)는 상기 반전 플래그 신호(LSBI)를 하이 로직 레벨로 인에이블시키고, 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 제 1 심벌의 반전된 제 2 비트는 하이 로직 레벨을 갖고, 제 2 내지 제 4 심벌의 반전된 제 2 비트는 로우 로직 레벨을 가질 수 있다. 반전된 제 2 비트들을 포함하는 제 1 내지 제 4 심벌 사이에는 최대 천이가 발생되지 않을 수 있고, 반전된 제 2 비트들을 포함하는 제 1 내지 제 4 심벌이 상기 제 1 내지 제 4 인코딩된 심벌(ME<0:3>, LE<0:3>)로 제공될 수 있다. 상기 제 1 인코딩된 심벌의 제 1 비트(ME<0>)는 로우 로직 레벨을 갖고 상기 제 1 인코딩된 심벌의 제 2 비트(LE<0>)는 하이 로직 레벨을 가질 수 있다. 상기 제 2 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<1:3>)은 하이 로직 레벨을 가질 수 있고, 상기 제 2 내지 제 4 인코딩된 심벌의 제 2 비트들(LE<0:3>)은 로우 로직 레벨을 가질 수 있다. 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>) 및 제 2 비트들(LE<0:3>)은 순차적으로 상기 제 1 출력 제어 신호(MSBO) 및 상기 제 2 출력 제어 신호(LSBO)로 제공되고, 상기 제 1 전송기(212-1)는 상기 제 2 전압(V2)에서 제 3 전압(V3)의 전압 레벨로 변화되고, 상기 제 3 전압(V3)의 전압 레벨을 유지하는 상기 전송 신호(TS)를 전송할 수 있다. 따라서, 상기 전송 신호(TS)는 풀 스윙 되지 않을 수 있으며, 상기 전송 신호(TS)를 전송하는데 필요한 전력 소모를 감소시키고, 상기 전송 신호(TS)의 유효 윈도우를 개선할 수 있다.
상기 제 1 수신기(221-1)는 상기 전송 신호(TS)를 수신하고, 상기 전송 신호(TS)로부터 상기 제 1 내지 제 4 수신 심벌(MR<0:3>, LR<0:3>)을 생성할 수 있다. 상기 제 1 수신 심벌의 제 1 비트(MR<0>)는 로우 로직 레벨을 갖고 상기 제 1 수신 심벌의 제 2 비트(LR<0>)는 하이 로직 레벨을 가질 수 있다. 상기 제 2 내지 제 4 수신 심벌의 제 1 비트들(MR<1:3>)은 하이 로직 레벨을 갖고, 상기 제 2 내지 제 4 수신 심벌의 제 2 비트들(LR<1:3>)은 로우 로직 레벨을 가질 수 있다. 상기 디코딩 회로(910)는 하이 로직 레벨을 갖는 상기 반전 플래그 신호(LSBI)를 수신하므로, 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 제 1 수신 심벌의 반전된 제 2 비트는 로우 로직 레벨을 갖고, 상기 제 2 내지 제 4 수신 심벌의 제 2 비트들은 하이 로직 레벨을 가질 수 있다. 상기 디코딩 회로(910)는 반전된 제 2 비트들을 포함하는 제 1 내지 제 4 수신 심벌을 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)로 제공할 수 있다. 상기 제 1 디코딩된 심벌의 제 1 비트(MD<0>) 및 제 2 비트(LD<0>)는 로우 로직 레벨을 갖고, 상기 제 2 내지 제 4 디코딩된 심벌의 제 1 비트들(MD<1:3>) 및 제 2 비트들(LD<1:3>)은 하이 로직 레벨을 가질 수 있다. 상기 데이터 복원 회로(920)는 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)에 기초하여 상기 입력 데이터 스트림(DI<0:7>)을 생성할 수 있다. 상기 입력 데이터 스트림의 제 1 비트(DI<0>) 및 제 2 비트(DI<1>)는 로우 로직 레벨을 갖고, 제 3 내지 제 8 비트(DI<2:7>)는 하이 로직 레벨을 가지므로, 상기 출력 데이터 스트림(DO<0:7>)과 동일한 로직 값을 갖는 상기 입력 데이터 스트림(DI<0:7>)이 생성될 수 있다.
도 11b에 도시된 것과 같이, 상기 출력 데이터 스트림의 제 1 비트(DO<0>), 제 2 비트(DO<1>), 제 5 비트(DO<4>) 및 제 7 비트(DO<7>)가 로우 로직 레벨이고, 제 3 비트(DO<2>), 제 4 비트(DO<3>), 제 6 비트(DO<5>) 및 제 7 비트(DO<6>)가 하이 로직 레벨이면, 상기 제 1 심벌의 제 1 비트(M<0>) 및 제 2 비트(L<0>)는 로우 로직 레벨을 갖고, 제 2 심벌의 제 1 비트(M<1>) 및 제 2 비트(L<1>)는 하이 로직 레벨을 가지며, 상기 제 3 심벌의 제 1 비트(M<2>) 및 제 2 비트(L<2>)는 각각 로우 로직 레벨 및 하이 로직 레벨을 갖고, 상기 제 4 심벌의 제 1 비트(M<3>) 및 제 2 비트(L<3>)는 각각 하이 로직 레벨 및 로우 로직 레벨을 가질 수 있다. 상기 제 1 내지 제 4 심벌(M<<0:3>, L<0:3>)에 기초하여 생성되는 전송 신호(TS)는 제 4 전압(V4)에서 제 1 전압(V1)의 전압 레벨로 풀 스윙되고, 제 1 전압(V1)에서 제 2 전압(V2)의 전압 레벨로 변화되며, 제 2 전압(V2)에서 제 3 전압(V3)의 전압 레벨로 변화될 수 있다. 상기 제 1 및 제 2 심벌(M<0:1>, L<0:1>)사이에서 최대 천이가 발생되므로, 상기 인코딩 회로(510)는 상기 반전 플래그 신호(LSBI)를 하이 로직 레벨로 인에이블시키고, 상기 제 1 내지 제 4 심벌의 제 2 비트들(L<0:3>)의 로직 레벨을 반전시킬 수 있다. 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들(L<0>', L<3>')은 하이 로직 레벨을 갖고, 상기 제 2 및 제 3 심벌의 반전된 제 2 비트들(L<1>', L<2>')은 로우 로직 레벨을 가질 수 있다. 상기 반전된 제 2 비트들(L<0>', L<1>', L<2>', L<3>')을 포함하는 제 1 내지 제 4 심벌에 기초하여 생성되는 전송 신호(TS)는 제 2 전압(V2)에서 제 3 전압(V3)의 전압 레벨로 변화되고, 제 3 전압(V3)에서 제 4 전압(V4)의 전압 레벨로 변화되며, 제 4 전압(V4)에서 제 1 전압(V1)의 전압 레벨로 풀 스윙될 수 있다. 따라서, 상기 반전된 제 2 비트들(L<2>', L<3>')을 포함하는 제 3 및 제 4 심벌 사이에서 다시 최대 천이가 발생할 수 있다. 상기 인코딩 회로(510)는 에지 심벌인 제 1 및 제 4 심벌의 반전된 제 2 비트들(L<0>', L<3>')의 로직 레벨을 다시 반전시킬 수 있다. 따라서, 상기 제 1 및 제 4 심벌의 재반전된 제 2 비트는 다시 로우 로직 레벨을 가질 수 있다. 상기 제 1 인코딩된 심벌의 제 1 비트(ME<0>) 및 제 2 비트(LE<0>)는 로우 로직 레벨을 갖고, 상기 제 2 인코딩된 심벌의 제 1 비트(ME<1>) 및 제 2 비트(LE<1>)는 각각 하이 로직 레벨 및 로우 로직 레벨을 가질 수 있고, 상기 제 3 인코딩된 심벌의 제 1 비트(ME<2>) 및 제 2 비트(LE<2>)는 로우 로직 레벨을 가질 수 있고, 상기 제 4 인코딩된 심벌의 제 1 비트(ME<3>) 및 제 2 비트(LE<3>)는 각각 하이 로직 레벨 및 로우 로직 레벨을 가질 수 있다. 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들(ME<0:3>) 및 제 2 비트들(LE<0:3>)은 순차적으로 상기 제 1 출력 제어 신호(MSBO) 및 상기 제 2 출력 제어 신호(LSBO)로 제공되고, 상기 제 1 전송기(212-1)는 제 4 전압(V4)에서 제 3 전압(V3)의 전압 레벨로 변화되고, 제 3 전압(V3)에서 제 4 전압(V4)의 전압 레벨로 변화되며, 상기 제 4 전압(V4)에서 제 3 전압(V3)의 전압 레벨로 변화되는 상기 전송 신호(TS)를 전송할 수 있다. 따라서, 상기 전송 신호(TS)는 풀 스윙 되지 않을 수 있으며, 상기 전송 신호(TS)를 전송하는데 필요한 전력 소모를 감소시키고, 상기 전송 신호(TS)의 유효 윈도우를 개선할 수 있다.
상기 제 1 수신기(221-1)는 상기 전송 신호(TS)를 수신하고, 상기 전송 신호(TS)로부터 제 1 내지 제 4 수신 심벌(MR<0:3>, LR<0:3>)을 생성할 수 있다. 상기 제 1 수신 심벌의 제 1 비트(MR<0>) 및 제 2 비트(LR<0>)는 로우 로직 레벨을 갖고, 상기 제 2 수신 심벌의 제 1 비트(MR<1>) 및 제 2 비트(LR<1>)는 각각 하이 로직 레벨 및 로우 로직 레벨을 가지며, 상기 제 3 수신 심벌의 제 1 비트(MR<2>) 및 제 2 비트(LR<2>)는 로우 로직 레벨을 갖고, 상기 제 4 수신 심벌의 제 1 비트(MR<3>) 및 제 2 비트(LR<3>)는 각각 로우 로직 레벨 및 하이 로직 레벨을 가질 수 있다. 상기 디코딩 회로(910)는 하이 로직 레벨을 갖는 상기 반전 플래그 신호(LSBI)를 수신하므로, 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들(LR<0:3>)의 로직 레벨을 반전시킬 수 있다. 따라서, 상기 제 1 내지 제 4 수신 심벌의 반전된 제 2 비트들은 하이 로직 레벨을 가질 수 있고, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 수신 심벌들 사이에는 최대 천이가 존재하지 않을 수 있다. 상기 디코딩 회로(910)는 반전된 제 2 비트들을 포함하는 제 1 내지 제 4 심벌 사이에 최대 천이가 존재하지 않는 것으로 판단하면 에지 심벌인 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시킬 수 있다. 따라서, 상기 제 1 및 제 4 수신 심벌의 재반전된 제 2 비트는 다시 로우 로직 레벨을 가질 수 있다. 상기 제 1 디코딩된 심벌의 제 1 비트(MD<0>) 및 제 2 비트(LD<0>)는 로우 로직 레벨을 갖고, 상기 제 2 디코딩된 심벌의 제 1 비트(MD<1>) 및 제 2 비트(LD<1>)는 하이 로직 레벨을 가지며, 상기 제 3 디코딩된 심벌의 제 1 비트(MD<2>) 및 제 2 비트(LD<2>)는 로우 로직 레벨 및 하이 로직 레벨을 갖고, 상기 제 4 디코딩된 심벌의 제 1 비트(MD<3>) 및 제 2 비트(LD<3>)는 하이 로직 레벨 및 로우 로직 레벨을 가질 수 있다. 상기 데이터 복원 회로(920)는 상기 제 1 내지 제 4 디코딩된 심벌(MD<0:3>, LD<0:3>)에 기초하여 상기 입력 데이터 스트림(DI<0:7>)을 생성할 수 있다. 상기 입력 데이터 스트림의 제 1 비트(DI<0>) 및 제 2 비트(DI<1>)는 로우 로직 레벨을 갖고, 제 3 비트(DI<2>) 및 제 4 비트(DI<3>)는 하이 로직 레벨을 가지며, 제 5 비트(DI<4>) 및 제 8 비트(DI<7>)는 로우 로직 레벨을 갖고, 제 6 비트(DI<5>) 및 제 7 비트(DI<6>)는 하이 로직 레벨을 가지므로, 상기 출력 데이터 스트림(DO<0:7>)과 동일한 로직 값을 갖는 상기 입력 데이터 스트림(DI<0:7>)이 생성될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 각각 제 1 비트 및 제 2 비트를 갖는 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시켜 제 1 내지 제 4 인코딩된 심벌과 반전 플래그 신호를 생성하고, 상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 제 1 출력 제어 신호 및 제 2 출력 제어 신호를 생성하는 출력 제어 회로; 및
    상기 제 1 및 제 2 출력 제어 신호에 기초하여 생성된 전송 신호와 상기 반전 플래그 신호를 전송하는 전송 회로를 포함하는 신호 전송 장치.
  2. 제 1 항에 있어서,
    상기 출력 제어 회로는 상기 제 1 내지 제 4 심벌의 제 2 비트들을 반전시킨 후, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 심벌들 사이에 최대 천이가 존재할 때, 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시켜 상기 제 1 내지 제 4 인코딩된 심벌을 생성하는 신호 전송 장치.
  3. 제 2 항에 있어서,
    상기 출력 제어 회로는 인코딩 회로를 포함하고,
    상기 인코딩 회로는, 상기 제 1 내지 제 4 심벌의 제 1 비트들 및 제 2 비트들의 로직 레벨을 감지하여 상기 제 1 내지 제 4 심벌 사이에 최대 천이가 존재하는지 여부에 따라 상기 반전 플래그 신호를 생성하는 제 1 감지 회로;
    상기 반전 플래그 신호에 기초하여 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시키는 비트 반전 회로;
    상기 제 1 내지 제 4 심벌의 제 1 비트들과 반전된 제 2 비트들의 로직 레벨을 감지하여 최대 천이가 존재하는지 여부에 따라 재반전 플래그 신호를 생성하는 제 2 감지 회로; 및
    상기 재반전 플래그 신호에 기초하여 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시키는 비트 재반전 회로를 포함하고,
    상기 제 1 내지 제 4 심벌의 제 1 비트들은 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들로 각각 제공되고, 상기 제 2 및 제 3 심벌의 반전된 제 2 비트들은 상기 제 2 및 제 3 인코딩된 심벌의 제 2 비트들로 각각 제공되며, 상기 제 1 및 제 4 심벌의 재반전된 제 2 비트들은 상기 제 1 및 제 4 인코딩된 심벌의 제 2 비트들로 각각 제공되는 신호 전송 장치.
  4. 제 3 항에 있어서,
    상기 출력 제어 회로는, 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들을 클럭 신호에 동기하여 순차적으로 제 1 출력 제어 신호로 출력하는 제 1 직렬화기; 및
    상기 제 1 내지 제 4 인코딩된 심벌의 제 2 비트들을 상기 클럭 신호에 동기하여 순차적으로 제 2 출력 제어 신호로 출력하는 제 2 직렬화기를 더 포함하는 신호 전송 장치.
  5. 제 1 항에 있어서,
    상기 전송 회로는, 상기 제 1 및 제 2 출력 제어 신호에 기초하여 상기 전송 신호를 생성하는 제 1 전송기; 및
    상기 반전 플래그 신호를 전송하는 제 2 전송기를 포함하는 신호 전송 장치.
  6. 제 5 항에 있어서,
    상기 제 1 전송기는, 상기 제 1 출력 제어 신호에 기초하여 출력 노드를 풀업 및 풀다운 구동하고, 상기 출력 노드를 통해 상기 전송 신호가 출력되는 제 1 출력 드라이버; 및
    상기 제 2 출력 제어 신호에 기초하여 상기 출력 노드를 풀업 및 풀다운 구동하는 제 2 출력 드라이버를 포함하고,
    상기 제 1 출력 드라이버가 상기 출력 노드를 풀업 및 풀다운 구동하는 구동력은 상기 제 2 출력 드라이버가 상기 출력 노드를 풀업 및 풀다운 구동하는 구동력보다 큰 신호 전송 장치.
  7. 복수의 전압 레벨을 갖는 전송 신호를 전송하는 신호 전송 장치; 및
    상기 전송 신호를 수신하는 신호 수신 장치를 포함하고,
    상기 신호 전송 장치는, 각각 제 1 비트 및 제 2 비트를 갖는 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시켜 제 1 내지 제 4 인코딩된 심벌과 반전 플래그 신호를 생성하고, 상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 제 1 출력 제어 신호 및 제 2 출력 제어 신호를 생성하는 출력 제어 회로; 및
    상기 제 1 및 제 2 출력 제어 신호에 기초하여 생성된 전송 신호와 상기 반전 플래그를 전송하는 전송 회로를 포함하며,
    상기 신호 수신 장치는, 상기 전송 신호에 기초하여 수신 심벌을 생성하고, 상기 반전 플래그 신호를 수신하는 수신 회로; 및
    상기 수신 심벌 및 상기 반전 플래그 신호에 기초하여 상기 제 1 내지 제 4 심벌을 복원하는 입력 제어 회로를 포함하는 송수신 시스템.
  8. 제 7 항에 있어서,
    상기 출력 제어 회로는 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨 반전시킨 후, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 심벌들 사이에 최대 천이가 존재할 때, 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시켜 상기 제 1 내지 제 4 인코딩된 심벌을 생성하는 송수신 시스템.
  9. 제 8 항에 있어서,
    상기 출력 제어 회로는 인코딩 회로를 포함하고,
    상기 인코딩 회로는, 상기 제 1 내지 제 4 심벌의 제 1 비트들 및 제 2 비트들의 로직 레벨을 감지하여 상기 제 1 내지 제 4 심벌 사이에 최대 천이가 존재하는지 여부에 따라 상기 반전 플래그 신호를 생성하는 제 1 감지 회로;
    상기 반전 플래그 신호에 기초하여 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시키는 비트 반전 회로;
    상기 제 1 내지 제 4 심벌의 제 1 비트들과 반전된 제 2 비트들의 로직 레벨을 감지하여 최대 천이가 존재하는지 여부에 따라 재반전 플래그 신호를 생성하는 제 2 감지 회로; 및
    상기 재반전 플래그 신호에 기초하여 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시키는 비트 재반전 회로를 포함하고,
    상기 제 1 내지 제 4 심벌의 제 1 비트들은 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들로 각각 제공되고, 상기 제 2 및 제 3 심벌의 반전된 제 2 비트들은 상기 제 2 및 제 3 인코딩된 심벌의 제 2 비트들로 각각 제공되며, 상기 상기 제 1 및 제 4 심벌의 재반전된 제 2 비트들은 상기 제 1 및 제 4 인코딩된 심벌의 제 2 비트들로 각각 제공되는 송수신 시스템.
  10. 제 9 항에 있어서,
    상기 출력 제어 회로는, 상기 제 1 내지 제 4 인코딩된 심벌의 제 1 비트들을 클럭 신호에 동기하여 순차적으로 제 1 출력 제어 신호로 출력하는 제 1 직렬화기; 및
    상기 제 1 내지 제 4 인코딩된 심벌의 제 2 비트들을 상기 클럭 신호에 동기하여 순차적으로 제 2 출력 제어 신호로 출력하는 제 2 직렬화기를 더 포함하는 송수신 시스템.
  11. 제 7 항에 있어서,
    상기 전송 회로는, 상기 제 1 및 제 2 출력 제어 신호에 기초하여 상기 전송 신호를 생성하는 제 1 전송기; 및
    상기 반전 플래그 신호를 전송하는 제 2 전송기를 포함하는 송수신 시스템.
  12. 제 11 항에 있어서,
    상기 제 1 전송기는, 상기 제 1 출력 제어 신호에 기초하여 출력 노드를 풀업 및 풀다운 구동하고, 상기 출력 노드를 통해 상기 전송 신호가 출력되는 제 1 출력 드라이버; 및
    상기 제 2 출력 제어 신호에 기초하여 상기 출력 노드를 풀업 및 풀다운 구동하는 제 2 출력 드라이버를 포함하고,
    상기 제 1 출력 드라이버가 상기 출력 노드를 풀업 및 풀다운 구동하는 구동력은 상기 제 2 출력 드라이버가 상기 출력 노드를 풀업 및 풀다운 구동하는 구동력보다 큰 송수신 시스템.
  13. 제 7 항에 있어서,
    상기 수신 회로는, 상기 전송 신호를 서로 다른 전압 레벨을 갖는 복수의 기준 전압과 비교하여 복수의 전압 감지 신호를 생성하는 복수의 비교기; 및
    상기 복수의 전압 감지 신호에 기초하여 적어도 제 1 비트와 제 2 비트를 갖는 상기 수신 심벌을 생성하는 수신 심벌 생성 회로를 포함하는 송수신 시스템.
  14. 제 13 항에 있어서,
    상기 입력 제어 회로는 상기 반전 플래그 신호에 기초하여 상기 수신 심벌로부터 생성된 제 1 내지 제 4 수신 심벌의 제 2 비트들의 로직 레벨을 반전시켜 제 1 내지 제 4 디코딩된 심벌을 생성하는 송수신 시스템.
  15. 제 14 항에 있어서,
    상기 입력 제어 회로는 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들의 로직 레벨을 반전시킨 후, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 수신 심벌 사이에 최대 천이가 존재하지 않을 때, 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시키는 송수신 시스템.
  16. 제 15 항에 있어서,
    상기 입력 제어 회로는 디코딩 회로를 포함하고,
    상기 디코딩 회로는, 상기 반전 플래그 신호에 기초하여 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들의 로직 레벨을 반전시키는 비트 반전 회로;
    상기 제 1 내지 제 4 수신 심벌의 제 1 비트들과 반전된 제 2 비트들의 로직 레벨을 감지하여 상기 제 1 내지 제 4 수신 심벌 사이에 최대 천이가 존재하는지 여부에 따라 재반전 플래그 신호를 생성하는 감지 회로; 및
    상기 재반전 플래그 신호에 기초하여 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시키는 비트 재반전 회로를 포함하고,
    상기 제 1 내지 제 4 수신 심벌의 제 1 비트들은 상기 제 1 내지 제 4 디코딩된 심벌의 제 1 비트들로 각각 제공되고, 상기 제 2 및 제 3 수신 심벌의 반전된 제 2 비트들은 상기 제 2 및 제 3 디코딩된 심벌의 제 2 비트들로 각각 제공되며, 상기 제 1 및 제 4 수신 심벌의 재반전된 제 2 비트들은 상기 제 1 및 제 4 디코딩된 심벌의 제 2 비트들로 각각 제공되는 송수신 시스템.
  17. 제 16 항에 있어서,
    상기 입력 제어 회로는, 클럭 신호에 동기하여 상기 수신 심벌의 제 1 비트를 상기 제 1 내지 제 4 수신 심벌의 제 1 비트로 순차적으로 제공하는 제 1 병렬화기; 및
    상기 클럭 신호에 동기하여 상기 수신 심벌의 제 2 비트를 상기 제 1 내지 제 수신 심벌의 제 2 비트로 순차적으로 제공하는 제 2 병렬화기를 더 포함하는 송수신 시스템.
  18. 복수의 데이터에 기초하여 각각 제 1 비트 및 제 2 비트를 포함하는 제 1 내지 제 4 심벌을 생성하는 단계;
    상기 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 반전 플래그 신호를 생성하고 상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시키고, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 심벌을 제 1 내지 제 4 인코딩된 심벌로 제공하는 단계; 및
    상기 제 1 내지 제 4 인코딩된 심벌에 기초하여 생성된 전송 신호와 상기 반전 플래그 신호를 전송하는 단계를 포함하는 송수신 방법.
  19. 제 18 항에 있어서,
    상기 제 1 내지 제 4 심벌의 제 2 비트들의 로직 레벨을 반전시킨 후, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 심벌 사이에 최대 천이가 존재할 때 상기 제 1 및 제 4 심벌의 반전된 제 2 비트들을 다시 반전시키고, 반전된 제 2 비트들을 포함하는 제 2 및 제 3 심벌을 상기 제 2 및 제 3 인코딩된 심벌로 제공하고, 재반전된 제 2 비트들을 포함하는 제 1 및 제 4 심벌을 상기 제 1 및 제 4 인코딩된 심벌로 제공하는 단계를 더 포함하는 송수신 방법.
  20. 제 19 항에 있어서,
    상기 전송 신호를 수신하여 제 1 내지 제 4 수신 심벌을 생성하고, 상기 반전 플래그 신호를 수신하는 단계; 및
    상기 반전 플래그 신호에 기초하여 상기 제 1 내지 제 4 수신 심벌의 제 2 비트들의 로직 레벨을 반전시키고, 반전된 제 2 비트들을 포함하는 제 1 내지 제 4 수신 심벌을 제 1 내지 제 4 디코딩된 심벌로 제공하는 단계를 더 포함하는 송수신 방법.
  21. 제 20 항에 있어서,
    상기 제 1 내지 제 4 수신 심벌의 제 2 비트들의 로직 레벨을 반전시킨 후, 반전된 제 2 비트들을 포함하는 상기 제 1 내지 제 4 수신 심벌 사이에 최대 천이가 존재하지 않을 때, 상기 제 1 및 제 4 수신 심벌의 반전된 제 2 비트들의 로직 레벨을 다시 반전시키고, 반전된 제 2 비트들을 포함하는 제 2 및 제 3 수신 심벌을 상기 제 2 및 제 3 디코딩된 심벌로 제공하고, 재반전된 제 2 비트들을 포함하는 상기 제 1 및 제 4 심벌을 상기 제 1 및 제 4 디코딩된 심벌로 제공하는 단계를 더 포함하는 송수신 방법.
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