TW202239180A - 訊號發送裝置、發送和接收系統以及發送和接收方法 - Google Patents

Abstract

本發明關於訊號發送裝置、接收裝置、發送和接收系統以及方法。一種訊號發送裝置包括輸出控制電路和發送電路。當在第一至第四符號之間存在最大轉變時，輸出控制電路透過將第一符號、第二符號、第三符號和第四符號的第二位元的邏輯位準反相來產生第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號以及反相標誌訊號，以及基於第一至第四編碼符號產生第一輸出控制訊號和第二輸出控制訊號。發送電路可以發送反相標誌訊號和基於第一輸出控制訊號和第二輸出控制訊號而產生的發送（Tx）訊號。

Description

訊號發送裝置、訊號接收裝置、使用訊號發送裝置及訊號接收裝置的發送和接收系統以及發送和接收方法

各實施方式整體上關於積體電路技術，更具體地，關於訊號發送電路、訊號接收電路、使用訊號發送電路和訊號接收電路的發送和接收系統以及發送和接收方法。

電子裝置可以包括許複數個電子部件。在電子部件中，電腦系統可以包括由半導體構成的許複數個半導體設備。構成電腦系統的半導體設備可以發送和接收時脈訊號和資料以彼此通訊。每個半導體設備可以透過諸如資料匯流排的訊號匯流排耦接至其他半導體設備，並且透過訊號匯流排發送具有與資料對應的資訊的訊號。每個半導體設備可以包括訊號發送電路以透過訊號匯流排發送訊號，並且訊號發送電路可以透過訊號匯流排發送類比電壓以便發送訊號。通常，訊號發送電路可以發送對應於高邏輯位準的類比電壓和對應於低邏輯位準的類比電壓。然而，爲了透過一次訊號發送來發送更多條資訊，使用脈衝幅度調製（PAM）的多位準訊號發送方法被採用。多位準訊號發送方法可以對透過訊號匯流排發送的類比電壓的位準進行劃分，將2位元或更多位元的數位資訊作爲一個類比訊號進行發送。

在一個實施方式中，一種訊號發送裝置可以包括輸出控制電路和發送電路。輸出控制電路可被配置爲產生第一符號、第二符號、第三符號和第四符號，每個符號具有對應於輸出資料流的第一位元和第二位元；當在第一至第四符號之間存在最大轉變時，透過將第一符號、第二符號、第三符號和第四符號的第二位元的邏輯位準反相來產生第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號以及反相標誌訊號，以及基於第一至第四編碼符號產生第一輸出控制訊號和第二輸出控制訊號。發送電路可被配置爲發送反相標誌訊號和基於第一和第二輸出控制訊號產生的發送（Tx）訊號。

在一個實施方式中，一種發送和接收系統可以包括訊號發送裝置和訊號接收裝置。訊號發送裝置可被配置爲發送具有複數個電壓位準的Tx訊號。訊號接收裝置可被配置爲接收Tx訊號。訊號發送裝置可以包括輸出控制電路和發送電路。輸出控制電路可被配置爲產生第一符號、第二符號、第三符號和第四符號，每個符號具有對應於輸出資料流的第一位元和第二位元；當在第一至第四符號之間存在最大轉變時，透過將第一符號、第二符號、第三符號和第四符號的第二位元的邏輯位準反相來產生第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號以及反相標誌訊號，以及基於第一至第四編碼符號產生第一輸出控制訊號和第二輸出控制訊號。發送電路可被配置爲發送反相標誌訊號和基於第一和第二輸出控制訊號產生的Tx訊號。訊號接收裝置可以包括接收電路和輸入控制電路。接收電路可被配置爲基於Tx訊號產生接收（Rx）符號，以及接收反相標誌訊號。輸入控制電路可被配置爲基於Rx符號和反相標誌訊號恢復第一至第四符號。

在一個實施方式中，一種發送和接收方法可以包括：基於複數個資料產生第一符號、第二符號、第三符號和第四符號，每個符號包括第一位元和第二位元。該方法可以包括：當在第一至第四符號之間存在最大轉變時，產生反相標誌訊號，將第一至第四符號的第二位元的邏輯位準反相，以及提供包括反相的第二位元的第一至第四符號作爲第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號。並且該方法可以包括發送反相標誌訊號和基於第一至第四編碼符號產生的Tx訊號。

相關申請案的交叉引用： 本發明案請求於2021年3月23日提交韓國智慧財產局的韓國申請案第10- 2021-0037594號的優先權，其整體內容透過引用合併於此。

在下文中，將參考圖式透過實施方式的示例來描述根據本揭示內容的訊號發送電路、訊號接收電路、使用訊號發送電路和接收電路的發送和接收系統以及發送和接收方法。

圖1是示出根據實施方式的半導體系統1的配置以及透過Tx訊號匯流排101發送的Tx訊號TS的電壓位準的示圖。參照圖1，半導體系統1可以包括第一半導體設備110和第二半導體設備120。第一半導體設備110可以提供第二半導體設備120操作所需的各種控制訊號。第一半導體設備110可以包括各種類型的主機設備。例如，第一半導體設備110可以包括中央處理單元（CPU）、圖形處理單元（GPU）、多媒體處理器（MMP）、數位訊號處理器、應用處理器（AP）和記憶體控制器中的一個或更多個。第二半導體設備120可以是例如記憶體設備，並且該記憶體設備可以包括揮發性記憶體和非揮發性記憶體。揮發性記憶體的示例可以包括靜態RAM（SRAM）、動態RAM（DRAM）和同步DRAM（SDRAM），並且非揮發性記憶體的示例可以包括唯讀記憶體（ROM）、可編程ROM（PROM）、電可擦除可編程ROM（EEPROM）、電可編程ROM（EPROM）、快閃記憶體、相變RAM（PRAM）、磁性RAM （MRAM）、電阻式RAM（RRAM）和鐵電RAM（FRAM）。

第二半導體設備120可以透過複數個匯流排耦接至第一半導體設備110。複數個匯流排可以是用於發送訊號的訊號發送線、鏈路或通道。儘管未示出，但是複數個匯流排可以包括例如時脈匯流排、命令位址匯流排和資料匯流排等。時脈匯流排和命令位址匯流排可以是單向匯流排，而資料匯流排可以是雙向匯流排。第二半導體設備120可以透過Tx訊號匯流排101耦接至第一半導體設備110。Tx訊號匯流排101可以包括被配置爲發送與時脈訊號同步的訊號的任何類型的匯流排。例如，Tx訊號匯流排101可以是雙向匯流排，像資料匯流排。在一個實施方式中，Tx訊號匯流排101可以是單向匯流排。即使當Tx訊號匯流排101是單向匯流排時，本揭示內容的技術思想也可以以類似的方式應用。透過Tx訊號匯流排101發送的Tx訊號TS可以是多位準訊號，並且Tx訊號匯流排101可以是用於發送多位準訊號的多位準訊號發送線。例如，Tx訊號TS可以具有至少四個不同的電壓位準。根據符號的值，Tx訊號TS可以具有四個不同的電壓位準中的一個電壓位準。符號可以包括兩個或更多個二進位位元。符號可以具有至少第一狀態、第二狀態、第三狀態和第四狀態。第一狀態可以對應於邏輯值「0,0」，第二狀態可以對應於邏輯值「0,1」，第三狀態可以對應於邏輯值「1,0」，並且第四狀態可以對應於邏輯值「1,1」。Tx訊號TS可以具有第一電壓位準V1、第二電壓位準V2、第三電壓位準V3和第四電壓位準V4。圖1中所示的曲線圖示出了透過Tx訊號匯流排101發送的Tx訊號TS的電壓位準。在該曲線圖中，x軸可以表示時間，y軸可以表示電壓。爲了發送具有第一狀態的符號，Tx訊號TS可以具有第一電壓位準V1。爲了發送具有第二狀態的符號，Tx訊號TS可以具有第二電壓位準V2。爲了發送具有第三狀態的符號，Tx訊號TS可以具有第三電壓位準V3。爲了發送具有第四狀態的符號，Tx訊號TS可以具有第四電壓位準V4。第二電壓位準V2可高於第一電壓位準V1，第三電壓位準V3可高於第二電壓位準V2，而第四電壓位準V4可高於第三電壓位準V3。根據符號的狀態是否轉變，Tx訊號TS可以保持在當前電壓位準或其電壓位準可以變爲其他三個電壓位準。例如，當符號從第二狀態轉變爲第三狀態時，Tx訊號TS可以從第二電壓位準V2變爲第三電壓位準V3。

第一半導體設備110可以包括訊號發送裝置111和訊號接收裝置112。訊號發送裝置111和訊號接收裝置112可以透過焊盤113耦接至Tx訊號匯流排101。訊號發送裝置111可以接收第一半導體設備110的內部訊號IS1，並且將基於內部訊號IS1產生的Tx訊號TS透過焊盤113和Tx訊號匯流排101發送至第二半導體設備120。訊號接收裝置112可以接收透過Tx訊號匯流排101和焊盤113發送的Tx訊號TS，並且基於Tx訊號TS產生內部訊號IS1。例如，訊號發送裝置111可以根據基於內部訊號IS1的位元流產生的符號的狀態來產生具有第一至第四電壓位準中的一個電壓位準的Tx訊號TS。訊號發送裝置111可以是數位類比轉換器（DAC），其被配置爲將作爲數位訊號的內部訊號IS1的位元流轉換爲作爲類比電壓的Tx訊號TS。訊號接收裝置112可以檢測Tx訊號TS的電壓位準，並且從Tx訊號TS恢復位元流。訊號接收裝置112可以從Tx訊號TS恢復符號，並且基於符號產生內部訊號IS1的位元流。訊號接收裝置112可以是類比數位轉換器（ADC），其被配置爲將作爲類比電壓的Tx訊號TS轉換爲作爲數位訊號的位元流。

第二半導體設備120可以包括訊號發送裝置121和訊號接收裝置122。訊號發送裝置121和訊號接收裝置122可以透過焊盤123耦接至Tx訊號匯流排101。訊號發送裝置121可以接收第二半導體設備120的內部訊號IS2，並且將基於內部訊號IS2產生的Tx訊號TS透過焊盤123和Tx訊號匯流排101發送至第一半導體設備110。訊號接收裝置122可以接收透過Tx訊號匯流排101和焊盤123發送的Tx訊號TS，並且基於Tx訊號TS產生內部訊號IS2。例如，訊號發送裝置121可以根據基於內部訊號IS2的位元流產生的符號的狀態來產生具有第一至第四電壓位準中的一個電壓位準的Tx訊號TS。訊號發送裝置121可以是DAC，其被配置爲將作爲數位訊號的內部訊號IS2的位元流轉換爲作爲類比電壓的Tx訊號TS。訊號接收裝置122可以檢測Tx訊號TS的電壓位準，並且從Tx訊號TS恢復位元流。訊號接收裝置122可以從Tx訊號Ts恢復符號，並且基於符號產生內部訊號IS2的位元流。訊號接收裝置122可以是ADC，其被配置爲將作爲類比電壓的Tx訊號TS轉換爲作爲數位訊號的位元流。

圖2是圖示根據實施方式的發送和接收系統200的配置的示圖。參照圖2，發送和接收系統200可以包括訊號發送裝置210和訊號接收裝置220。訊號發送裝置210可以將Tx訊號TS發送到訊號接收裝置220，並且訊號接收裝置220可以接收從訊號發送裝置210發送的Tx訊號TS。訊號發送裝置210可以安裝在與其中安裝有訊號接收裝置220的半導體設備不同的半導體設備中。訊號發送裝置210可被應用爲圖1中所示的訊號發送裝置111和訊號發送裝置121中的每一個，而訊號接收裝置220可被應用爲圖1所示的訊號接收裝置112和訊號接收裝置122中的每一個。在一個實施方式中，訊號發送裝置210可以安裝在與訊號接收裝置220相同的半導體設備中。訊號發送裝置210可以產生對應於輸出資料流DO＜0:7＞的符號。每個符號可以包括兩個位元。訊號發送裝置210可以基於符號產生Tx訊號TS，並將Tx訊號TS發送到訊號接收裝置220。如圖1所示，Tx訊號TS可以是具有複數個電壓位準的多位準訊號。訊號接收裝置220可接收Tx訊號TS，並從Tx訊號TS恢復符號。訊號接收裝置220可以基於恢復的符號產生輸入資料流DI＜0:7＞。

訊號發送裝置210可以包括輸出控制電路211和發送電路212。輸出控制電路211可以接收輸出資料流DO＜0:7＞。輸出資料流DO＜0:7＞可包括連續資料位元。例如，輸出資料流DO＜0:7＞可以包括8位元資料，但是輸出資料流DO＜0:7＞中包括的資料位元的數量不受限制。輸出控制電路211可基於輸出資料流DO＜0:7＞產生複數個符號。例如，當複數個符號均包括兩位元時，輸出控制電路211可以從8位元資料產生四個符號。這四個符號均可以包括第一位元和第二位元。第一位元可以是最高有效位元，而第二位元可以是最低有效位元。輸出控制電路211可以透過對四個符號進行編碼來產生四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞。輸出控制電路211可以提供四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞作爲第一輸出控制訊號MSBO和第二輸出控制訊號LSBO。輸出控制電路可依序提供四個編碼符號的第一位元ME＜0:3＞作爲第一輸出控制訊號MSBO，並依序提供四個編碼符號的第二位元LE＜0:3＞作爲第二輸出控制訊號LSBO。

當四個符號之間存在最大轉變時，輸出控制電路211可以將四個符號的第二位元的邏輯位準反相。此外，輸出控制電路211可以在將四個符號的第二位元的邏輯位準反相時產生反相標誌訊號LSBI。在符號之間存在最大轉變可以指示彼此相鄰的至少兩個符號從一種邊界狀態改變爲另一種邊界狀態。結合圖1參照圖2，在當前符號具有第一狀態而下一符號具有第四狀態時，可能出現最大轉變。或者，在當前符號具有第四狀態並且下一符號具有第一狀態時，可能出現最大轉變。當符號之間存在最大轉變時，基於符號產生的Tx訊號TS可能需要從一個邊界電壓位準上升或下降到相反的邊界電壓位準。當符號之間存在最大轉變時，Tx訊號TS可以從第一電壓位準上升至第四電壓位準或者從第四電壓位準下降至第一電壓位準。當在訊號發送裝置210在高速和低功率環境中操作的情况下存在最大轉變時，Tx訊號TS可能無法在預定時間內充分達到目標電壓位準。當Tx訊號TS未充分達到目標電壓位準時，Tx訊號TS的有效窗口可能會减小，並且訊號接收裝置220可能無法準確地接收Tx訊號TS。當四個符號之間存在最大轉變時，輸出控制電路211可對四個符號進行編碼，並基於編碼符號產生Tx訊號TS，從而防止Tx訊號TS的電壓位準轉變爲最大或完全擺動。如本文所用的關於諸如預定時間的參數的詞語「預定」意味著在參數被用於處理或演算法之前參數的值確定。對於一些實施方式，在處理或演算法開始之前參數的值確定。在其他實施方式中，在處理或演算法期間但在參數用於處理或演算法之前參數的值確定。

儘管因爲在四個符號之間存在最大轉變導致四個符號的第二位元的邏輯位準被反相，但是包括反相的第二位元的四個符號之間也可存在最大轉變。當即使在第二位元的邏輯位準被反相之後也存在最大轉變時，輸出控制電路211可以將邊緣符號的第二位元的邏輯位準重新反相，從而產生四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞。邊緣符號可以指示四個符號中的位於邊緣處的符號。例如，當四個符號依序包括第一至第四符號時，邊緣符號可以指示第一和第四符號。

發送電路212可以基於第一輸出控制訊號MSBO和第二輸出控制訊號LSBO產生Tx訊號TS，並透過第一訊號發送線201將Tx訊號TS發送到訊號接收裝置220。發送電路212可以透過第二訊號發送線202將反相標誌訊號LSBI發送到訊號接收裝置220。發送電路212可以包括第一發送器212-1和第二發送器212-2。第一發送器212-1可以從輸出控制電路211接收第一輸出控制訊號MSBO和第二輸出控制訊號LSBO，並基於第一輸出控制訊號MSBO和第二輸出控制訊號LSBO驅動第一訊號發送線201，以便發送Tx訊號TS。第二發送器212-2可以從輸出控制電路211接收反相標誌訊號LSBI，並透過第二訊號發送線202發送反相標誌訊號LSBI。

訊號接收裝置220可以包括接收電路221和輸入控制電路222。接收電路221可以耦接至第一訊號發送線201和第二訊號發送線202，並接收分別透過第一訊號發送線201和第二訊號發送線202發送的Tx訊號TS和反相標誌訊號LSBI。接收電路221可檢測Tx訊號TS的電壓位準，並產生接收（Rx）符號MR＜0:3＞和接收符號LR＜0:3＞。例如，接收電路221可依序接收四個Tx訊號TS，並產生四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞。接收電路221可以接收反相標誌訊號LSBI，並將反相標誌訊號LSBI提供給輸入控制電路222。在一個實施方式中，接收電路221可以包括第一接收器221-1和第二接收器221-2。

輸入控制電路222可以從接收電路221接收四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞以及反相標誌訊號LSBI。輸入控制電路222可以基於四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞以及反相標誌訊號LSBI恢復透過輸出控制電路211產生的四個符號。輸入控制電路222可以透過解碼四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞來產生四個解碼符號。輸入控制電路222可基於四個解碼符號產生輸入資料流DI＜0:7＞。輸入控制電路222可以透過基於反相標誌訊號LSBI將四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞的第二位元的邏輯位準反相來產生解碼符號。當在四個Rx符號的第二位元的邏輯位準反相之後在四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞之間不存在最大轉變時，輸入控制電路222可以將四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞中的邊緣符號的第二位元的邏輯位準重新反相。輸入控制電路222基於反相標誌訊號LSBI將四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞的第二位元的邏輯位準反相的操作可以指示對已被輸出控制電路211反相的四個符號的第二位元的邏輯位準進行解碼的操作。輸入控制電路222在將四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞的第二位元反相之後將邊緣符號的第二位元的邏輯位準重新反相的操作可以指示對已被輸出控制電路211在四個符號的第二位元的邏輯位準被反相之後重新反相的邊緣符號的第二位元的邏輯位準進行解碼的操作。因此，輸入控制電路222可以與輸出控制電路211互補地操作，並產生具有與基於輸出資料流DO＜0:7＞產生的符號相同的值的解碼符號。輸入控制電路222可基於四個解碼符號產生輸入資料流DI＜0:7＞。輸入資料流DI＜0:7＞可具有與輸出資料流DO＜0:7＞實質上相同的邏輯值。

圖3是圖示圖2所示的訊號發送裝置210的操作的流程圖。參照圖2和圖3，根據本實施方式的訊號發送裝置210可以如下操作。訊號發送裝置210可對用於產生Tx訊號TS的符號進行編碼，以便防止透過第一訊號發送線201發送的Tx訊號TS的電壓位轉變爲最大或完全擺動。在步驟S31中，輸出控制電路211可以從包括八位元的輸出資料流DO＜0:7＞產生四個符號。這四個符號均可以包括第一位元和第二位元。在步驟S32中，輸出控制電路211可以確定在四個符號之間是否存在最大轉變。當確定結果指示不存在最大轉變時（步驟S32爲「否」），在步驟S33中，輸出控制電路211可失能反相標誌訊號LSBI，並提供從輸出資料流DO＜0:7＞產生的四個符號作爲四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞。在步驟S34中，發送電路212可以不僅基於具有與四個符號相同的值的四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞透過第一訊號發送線201依序發送四個Tx訊號TS，而且透過第二訊號發送線202發送失能的反相標誌訊號LSBI。

當步驟S32的確定結果指示存在最大轉變時（步驟S32爲「是」），在步驟S35中，輸出控制電路211可以致能反相標誌訊號LSBI，並將四個符號的第二位元的邏輯位準反相。在步驟S36中，輸出控制電路211可以在四個符號的第二位元的邏輯位準被反相之後，重新確定在包括反相的第二位元的四個符號之間是否存在最大轉變。當重新確定結果指示不存在最大轉變時（步驟S36爲「否」），在步驟S37中，輸出控制電路211可以提供包括反相的第二位元的四個符號作爲四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞。發送電路212可以不僅基於包括反相的第二位元的四個符號透過第一訊號發送線201依序發送四個Tx訊號TS，而且透過第二訊號發送線202發送致能的反相標誌訊號LSBI。

當步驟S36的重新確定結果指示存在最大轉變時（步驟S36爲「是」），在步驟S38中，輸出控制電路211可以將四個符號中的邊緣符號的第二位元的邏輯位準重新反相。因此，四個符號中的邊緣符號可具有與從輸出資料流DO＜0:7＞產生的相應符號的值相同的值。由於四個符號中的不是邊緣符號的其他符號的第二位元的邏輯位準被反相，因此其他符號可以具有與從輸出資料流DO＜0:7＞產生的相應符號的值不同的值。輸出控制電路211可以將均包括重新反相的第二位元的兩個邊緣符號和均包括反相的第二位元的另外兩個符號產生作爲四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞。發送電路212可以不僅根據四個編碼符號ME＜0:3＞和四個編碼符號LE＜0:3＞透過第一訊號發送線201依序發送四個Tx訊號TS，而且透過第二訊號發送線202發送致能的反相標誌訊號LSBI。

圖4是圖示圖2所示的訊號接收裝置220的操作的流程圖。參照圖2至圖4，根據本實施方式的訊號接收裝置220可以如下操作。訊號接收裝置220可與訊號發送裝置210的編碼方法互補地解碼從Tx訊號TS產生的符號，以便輸入資料流DI＜0:7＞具有與輸出資料流DO＜0:7＞相同的邏輯值。在步驟S41中，接收電路221可以透過第一訊號發送線201依序接收從訊號發送裝置210發送的四個Tx訊號TS。接收電路221可以透過第二訊號發送線202接收從訊號發送裝置210發送的反相標誌訊號LSBI。接收電路221可以透過將Tx訊號TS與複數個參考電壓進行比較來產生複數個電壓檢測訊號。接收電路221可基於複數個電壓檢測訊號產生四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞。

在步驟S42中，接收電路221可以確定反相標誌訊號LSBI是否被致能。當確定結果指示反相標誌訊號LSBI被失能時（步驟S42爲「否」），在步驟S43中，輸入控制電路222可提供四個Rx符號MR＜0:3＞和四個Rx符號LR＜0:3＞作爲四個解碼符號。輸入控制電路222可基於四個Rx符號恢復8位元輸入資料流DI＜0:7＞。

當步驟S42的確定結果指示反相標誌訊號被致能時（步驟S42爲「是」），在步驟S44中，輸入控制電路222可將四個Rx符號的第二位元的邏輯位準反相。在步驟S45中，輸入控制電路222可以確定在包括反相的第二位元的四個Rx符號之間是否存在最大轉變。當確定結果指示存在最大轉變時（步驟S45爲「是」），輸入控制電路222可以確定邊緣符號的第二位元沒有被輸出控制電路211重新反相。在步驟S46中，輸入控制電路222可以提供包括反相的第二位元的四個Rx符號作爲四個解碼符號。輸入控制電路222可以基於包括反相的第二位元的四個Rx符號來恢復8位元輸入資料流DI＜0:7＞。

當步驟S45的確定結果指示不存在最大轉變時（步驟S45爲「否」），輸入控制電路222可以確定邊緣符號的第二位元被輸出控制電路211重新反相了。在步驟S47中，輸入控制電路222可以重新反相四個Rx符號中的邊緣符號的第二位元的邏輯位準。因此，四個Rx符號中的邊緣符號可以具有與從Tx訊號TS產生的相應Rx符號的值相同的值。由於不是邊緣符號的其他Rx符號的第二位元的邏輯位準被反相，因此其他Rx符號可以具有與從Tx訊號TS產生的相應Rx符號的值不同的值。輸入控制電路222可以提供均包括重新反相的第二位元的兩個邊緣符號和均包括反相的第二位元的另外兩個符號作爲四個解碼符號。輸入控制電路222可以從四個解碼符號恢復8位元輸入資料流DI＜0:7＞。

圖5是圖示圖2所示的輸出控制電路211的配置的方塊圖。參照圖5，輸出控制電路211可包括編碼電路510。編碼電路510可接收第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞，並透過根據在第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞之間是否存在最大轉變而對第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞進行編碼來產生第一至第四編碼符號ME＜0:3＞和第一至第四編碼符號LE＜0:3＞。第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞均可包括第一位元和第二位元。第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞可基於輸出資料流DO＜0:7＞產生。輸出控制電路211還可以包括Tx符號產生電路520，以基於輸出資料流DO＜0:7＞產生第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞。Tx符號產生電路520可從8位元輸出資料流DO＜0:7＞產生第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞。Tx符號產生電路520可以提供輸出資料流的第一位元DO＜0＞作爲第一符號的第一位元M＜0＞，並提供輸出資料流的第二位元DO＜1＞作爲第一符號的第二位元L＜0＞。Tx符號產生電路520可以提供輸出資料流的第三位元DO＜2＞作爲第二符號的第一位元M＜1＞，並提供輸出資料流的第四位元DO＜3＞作爲第二符號的第二位元L＜1＞。Tx符號產生電路520可以提供輸出資料流的第五位元DO＜4＞作爲第三符號的第一位元M＜2＞，並提供輸出資料流的第六位元DO＜5＞作爲第三符號的第二位元L＜2＞。Tx符號產生電路520可以提供輸出資料流的第七位元DO＜6＞作爲第四符號的第一位元M＜3＞，並提供輸出資料流的第八位元DO＜7＞作爲第四符號的第二位元L＜3＞。

編碼電路510可檢測第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞之間是否存在最大轉變，並根據是否存在最大轉變而將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。當不存在最大轉變時，編碼電路510可不將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相，而是提供第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞作爲第一至第四編碼符號ME＜0:3＞和第一至第四編碼符號LE＜0:3＞。當存在最大轉變時，編碼電路510可以致能反相標誌訊號LSBI，並且將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。例如，編碼電路510可以將反相標誌訊號LSBI致能爲高邏輯位準。編碼電路510可以將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相，然後重新確定在包括反相的第二位元的第一至第四符號之間是否存在最大轉變。當不存在最大轉變時，編碼電路510可以提供包括反相的第二位元的第一至第四符號作爲第一至第四編碼符號ME＜0:3＞和第一至第四編碼符號LE＜0:3＞。當存在最大轉變時，編碼電路510可以將與第一至第四符號中的邊緣符號相對應的第一符號的第二位元L＜0＞和第四符號的第二位元L＜3＞重新反相。因此，第一編碼符號ME＜0＞、第一編碼符號LE＜0＞、第四編碼符號ME＜3＞和第四編碼符號LE＜3＞可以具有與從輸出資料流DO＜0:7＞產生的第一符號M＜0＞、第一符號L＜0＞、第四符號M＜3＞和第四符號L＜3＞相同的值。第二編碼符號ME＜1＞、第二編碼符號LE＜1＞、第三編碼符號ME＜2＞和第三編碼符號LE＜2＞可以具有與第二位元的邏輯位準被反相的第二和第三符號的值相同的值。

輸出控制電路211還可以包括第一串行器531和第二串行器532。第一串行器531可以接收第一至第四編碼符號的第一位元ME＜0:3＞，並依序輸出第一至第四編碼符號的第一位元ME＜0:3＞作爲第一輸出控制訊號MSBO。第一串行器531還可接收時脈訊號CLK，並與時脈訊號CLK同步地依序輸出第一至第四編碼符號的第一位元ME＜0:3＞作爲第一輸出控制訊號MSBO。例如，第一串行器531可以與時脈訊號CLK的第一邊緣同步地輸出第一編碼符號的第一位元ME＜0＞作爲第一輸出控制訊號，並與時脈訊號CLK的第二邊緣同步地輸出第二編碼符號的第一位元ME＜1＞作爲第一輸出控制訊號MSBO。第一串行器531可以與時脈訊號CLK的第三邊緣同步地輸出第三編碼符號的第一位元ME＜2＞作爲第一輸出控制訊號MSBO，並與時脈訊號CLK的第四邊緣同步地輸出第四編碼符號的第一位元ME＜3＞作爲第一輸出控制訊號MSBO。

第二串行器532可以接收第一至第四編碼符號的第二位元LE＜0:3＞，並依序輸出第一至第四編碼符號的第二位元LE＜0:3＞作爲第二輸出控制訊號LSBO。第二串行器532還可接收時脈訊號CLK，並與時脈訊號CLK同步地依序輸出第一至第四編碼符號的第二位元LE＜0:3＞作爲第二輸出控制訊號LSBO。例如，第二串行器532可以與時脈訊號CLK的第一邊緣同步地輸出第一編碼符號的第二位元LE＜0＞作爲第二輸出控制訊號LSBO，並與時脈訊號CLK的第二邊緣同步地輸出第二編碼符號的第二位元LE＜1＞作爲第二輸出控制訊號LSBO。第二串行器532可以與時脈訊號CLK的第三邊緣同步地輸出第三編碼符號的第二位元LE＜2＞作爲第二輸出控制訊號LSBO，並與時脈訊號CLK的第四邊緣同步地輸出第四編碼符號的第二位元LE＜3＞作爲第二輸出控制訊號LSBO。

輸出控制電路211還可以包括預驅動器540。預驅動器540可以耦接至第一串行器531和第二串行器532。預驅動器540可以透過延遲和驅動第一串行器531的輸出來產生第一輸出控制訊號MSBO。預驅動器540可以透過延遲和驅動第二串行器532的輸出來產生第二輸出控制訊號LSBO。

圖6是圖示圖5所示的編碼電路的配置的示圖。參照圖6，編碼電路510可以包括第一檢測電路610、位元反相電路640、第二檢測電路650和位元重新反相電路670。第一檢測電路610可以透過檢測在第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞之間是否存在最大轉變來產生反相標誌訊號LSBI。第一檢測電路610可以透過檢測第一至第四符號的第一位元M＜0:3＞和第二位元L＜0:3＞的邏輯位準來產生反相標誌訊號LSBI。第一檢測電路610可以比較第一至第四符號的第一位元M＜0:3＞和第二位元L＜0:3＞的邏輯位準，並比較相鄰兩個符號的第一位元和第二位元的邏輯位準。第一檢測電路610可基於比較結果致能反相標誌訊號LSBI。位元反相電路640可以接收反相標誌訊號LSBI和第一至第四符號的第二位元L＜0:3＞。位元反相電路640可以基於反相標誌訊號LSBI將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。例如，當反相標誌訊號LSBI被致能爲高邏輯位準時，位元反相電路640可以將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。當反相標誌訊號LSBI被失能爲低邏輯位準時，位元反相電路640可不將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相，而是保持第一至第四符號的第二位元L＜0:3＞的邏輯位準。

第二檢測電路650可以耦接至位元反相電路640，並且接收從位元反相電路640輸出的反相的第二位元。第二檢測電路可以接收第一至第四符號的第一位元M＜0:3＞。第二檢測電路650可檢測第一至第四符號的第一位元M＜0:3＞和反相的第二位元的邏輯位準，並根據是否存在最大轉變來產生重新反相標誌訊號LSBIR。第二檢測電路650可以將第一至第四符號的第一位元M＜0:3＞與反相的第二位元進行比較。第二檢測電路650可以比較第一和第二符號的第一位元M＜0:3＞和反相的第二位元的邏輯位準。第二檢測電路650可基於比較結果來致能重新反相標誌訊號LSBIR。位元重新反相電路670可以接收重新反相標誌訊號LSBIR和第一和第四符號的反相的第二位元。位元重新反相電路670可以基於重新反相標誌訊號LSBIR而將第一和第四符號的第二位元的反相的邏輯位準重新反相。例如，當重新反相標誌訊號LSBIR被致能爲高邏輯位準時，位元重新反相電路670可以將第一和第四符號的第二位元的反相的邏輯位準重新反相。當重新反相標誌訊號LSBIR被失能爲低邏輯位準時，位元重新反相電路670可不將第一和第四符號的第二位元的反相的邏輯位準重新反相，而是保持第一和第四符號的第二位元的反相的邏輯位準。

第一至第四符號的第一位元M＜0:3＞可分別被提供爲第一至第四編碼符號的第一位元ME＜0:3＞。第一符號的第一位元M＜0＞可被提供爲第一編碼符號的第一位元ME＜0＞，第二符號的第一位元M＜1＞可被提供爲第二編碼符號的第一位元ME＜1＞，第三符號的第一位元M＜2＞可以被提供爲第三編碼符號的第一位元ME＜2＞，並且第四符號的第一位元M＜3＞可以被提供爲第四編碼符號的第一位元ME＜3＞。從位元反相電路640輸出的第二和第三符號的反相的第二位元可以分別提供爲第二編碼符號的第二位元LE＜1＞和第三編碼符號的第二位元LE＜2＞。第二符號的反相的第二位元可被提供爲第二編碼符號的第二位元LE＜1＞，並且第三符號的反相的第二位元可被提供爲第三編碼符號的第二位元LE＜2＞。從位元重新反相電路670輸出的第一和第四符號的重新反相的第二位元可以分別被提供爲第一編碼符號的第二位元LE＜0＞和第四編碼符號的第二位元LE＜3＞。第一符號的重新反相的第二位元可被提供爲第一編碼符號的第二位元LE＜0＞，並且第四符號的重新反相的第二位元可被提供爲第四編碼符號的第二位元LE＜3＞。

第一檢測電路610可以包括第一互斥或（XOR）閘611、第一反相器612、第二互斥或閘613、第二反相器614、第三互斥或閘615、第一反及（NAND）閘616、第四互斥或閘621、第三反相器622、第五互斥或閘623、第四反相器624、第六互斥或閘625、第二反及閘626、第七互斥或閘631、第五反相器632、第八互斥或閘633、第六反相器634、第九互斥或閘635、第三反及閘636和第四反及閘637。第一互斥或閘611可以接收第一符號的第一位元M＜0和第二位元L＜0＞，並比較第一符號的第一位元M＜0＞和第二位元L＜0＞的邏輯位準。第一反相器612可以將第一互斥或閘611的輸出的邏輯位準反相。第二互斥或閘613可以接收第二符號的第一位元M＜1＞和第二位元L＜1＞，並比較第二符號的第一位元M＜1＞和第二位元L＜1＞的邏輯位準。第二反相器614可以將第二互斥或閘613的輸出的邏輯位準反相。第三互斥或閘615可以接收第一符號的第二位元L＜0＞和第二符號的第二位元L＜1＞，比較第一符號的第二位元L＜0＞和第二符號的第二位元L＜1＞的邏輯位準。第一反及閘616可以對第一反相器612、第二反相器614和第三互斥或閘615的輸出執行反及運算。

第四互斥或閘621可以接收第二符號的第一位元M＜1＞和第二位元L＜1＞，並比較第二符號的第一位元M＜1＞和第二位元L＜1＞的邏輯位準。第三反相器622可以將第四互斥或閘621的輸出的邏輯位準反相。第五互斥或閘623可以接收第三符號的第一位元M＜2＞和第二位元L＜2＞，並比較第三符號的第一位元M＜2＞和第二位元L＜2＞邏輯位準。第四反相器624可以將第五互斥或閘623的輸出的邏輯位準反相。第六互斥或閘625可以接收第二符號的第二位元L＜1＞和第三符號的第二位元L＜2＞，並比較第二符號的第二位元L＜1＞和第三符號的第二位元L＜2＞的邏輯位準。第二反及閘626可以對第三反相器622、第四反相器624和第六互斥或閘625的輸出執行反及運算。

第七互斥或閘631可以接收第三符號的第一位元M＜2＞和第二位元L＜2＞，並比較第三符號的第一位元M＜2＞和第二位元L＜2＞的邏輯位準。第五反相器632可以將第七互斥或閘631的輸出的邏輯位準反相。第八互斥或閘633可以接收第四符號的第一位元M＜3＞和第二位元L＜3＞，並比較第四符號的第一位元M＜3＞和第二位元L＜3＞的邏輯位準。第六反相器634可以將第八互斥或閘633的輸出的邏輯位準反相。第九互斥或閘635可以接收第三符號的第二位元L＜2＞和第四符號的第二位元L＜3＞，並比較第三符號的第二位元L＜2＞和第四符號的第二位元L＜3＞的邏輯位準。第三反及閘636可以對第五反相器632、第六反相器634和第九互斥或閘635的輸出執行反及運算。第四反及閘637可以接收第一反及閘616、第二反及閘626至第三反及閘636的輸出，並透過對第一反及閘616、第二反及閘626至第三反及閘636的輸出執行反及運算來產生反相標誌訊號LSBI。

位元反相電路640可以包括第一互斥或閘641、第二互斥或閘642、第三互斥或閘643和第四互斥或閘644。第一互斥或閘641可以接收第一符號的第二位元L＜0＞和反相標誌訊號LSBI。第一互斥或閘641可以在反相標誌訊號LSBI處於高邏輯位準時將第一符號的第二位元L＜0＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第一符號的第二位元L＜0＞的邏輯位準。第二互斥或閘642可以接收第二符號的第二位元L＜1＞和反相標誌訊號LSBI。第二互斥或閘642可以在反相標誌訊號LSBI處於高邏輯位準時將第二符號的第二位元L＜1＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第二符號的第二位元L＜1＞的邏輯位準。第三互斥或閘643可以接收第三符號的第二位元L＜2＞和反相標誌訊號LSBI。第三互斥或閘643可以在反相標誌訊號LSBI處於高邏輯位準時將第三符號的第二位元L＜2＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第三符號的第二位元L＜2＞的邏輯位準。第四互斥或閘644可以接收第四符號的第二位元L＜3＞和反相標誌訊號LSBI。第四互斥或閘644可以在反相標誌訊號LSBI處於高邏輯位準時將第四符號的第二位元L＜3＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第四符號的第二位元L＜3＞的邏輯位準。第二互斥或閘642的輸出可以被提供爲第二編碼符號的第二位元LE＜1＞，並且第三互斥或閘643的輸出可以被提供爲第三編碼符號的第二位元LE＜2＞。

第二檢測電路650可以包括第一互斥或閘651、第二互斥或閘652、第一反相器653、第三互斥或閘654、第二反相器655、第一反及閘656、第四互斥或閘661、第三反相器662、第五互斥或閘663、第四反相器664、第六互斥或閘665、第二反及閘666和第三反及閘667。第一互斥或閘651可以接收第一符號的第一位元M＜0＞和第二符號的第一位元M＜1＞，並比較第一符號的第一位元M＜0＞和第二符號的第一位元M＜1＞的邏輯位準。第二互斥或閘652可以接收位元反相電路640的第一互斥或閘641的輸出L0和第一符號的第一位元M＜0＞，並比較第一互斥或閘641的輸出L0和第一符號的第一位元M＜0＞的邏輯位準。第一反相器653可以將第二互斥或閘652的輸出的邏輯位準反相。第三互斥或閘654可以接收位元反相電路640的第二互斥或閘642的輸出LE＜1＞和第二符號的第一位元M＜1＞，並比較第二互斥或閘642的輸出LE＜1＞和第二符號的第一位元M＜1＞的邏輯位準。第二反相器655可以將第三互斥或閘654的輸出的邏輯位準反相。第一反及閘656可以接收第一互斥或閘651、第一反相器653和第二反相器655的輸出，並對第一互斥或閘651、第一反相器653和第二反相器655的輸出執行反及運算。

第四互斥或閘661可以接收位元反相電路640的第三互斥或閘643的輸出LE＜2＞和第三符號的第一位元M＜2＞，並比較第三互斥或閘643的輸出LE＜2＞和第三符號的第一位元M＜2＞的邏輯位準。第三反相器662可以將第四互斥或閘661的輸出的邏輯位準反相。第五互斥或閘663可以接收位元反相電路640的第四互斥或閘644的輸出L3和第四符號的第一位元M＜3＞，並比較第四互斥或閘644的輸出L3和第四符號的第一位元M＜3＞的邏輯位準。第四反相器664可以將第五互斥或閘663的輸出的邏輯位準反相。第六互斥或閘665可以接收第三符號的第一位元M＜2＞和第四符號的第一位元M＜3＞，並比較第三符號的第一位元M＜2＞和第四符號的第一位元M＜3＞的邏輯位準。第二反及閘666可以接收第三反相器662、第四反相器664和第六互斥或閘665的輸出，並對第三反相器662、第四反相器664和第六互斥或閘665的輸出執行反及運算。第三反及閘667可以接收第一反及閘656和第二反及閘666的輸出，並透過對第一反及閘656和第二反及閘666的輸出執行反及運算來產生重新反相標誌訊號LSBIR。

位元重新反相電路670可以包括第一互斥或閘671和第二互斥或閘672。第一互斥或閘671可以接收位元反相電路640的第一互斥或閘641的輸出L0和重新反相標誌訊號LSBIR。第一互斥或閘671可以在重新反相標誌訊號LSBIR處於高邏輯位準時將位元反相電路640的第一互斥或閘641的輸出L0的邏輯位準反相，而在重新反相標誌訊號LSBIR處於低邏輯位準時保持位元反相電路640的第一互斥或閘641的輸出L0的邏輯位準。第二互斥或閘672可以接收位元反相電路640的第四互斥或閘644的輸出L3和重新反相標誌訊號LSBIR。第二互斥或閘672可以在重新反相標誌訊號LSBIR處於高邏輯位準時將位元反相電路640的第四互斥或閘644的輸出L3的邏輯位準反相，而在重新反相標誌訊號LSBIR處於低邏輯位準時保持位元反相電路640的第四互斥或閘644的輸出L3的邏輯位準。第一互斥或閘671的輸出可以被提供爲第一編碼符號的第二位元LE＜0＞，並且第二互斥或閘672的輸出可以被提供爲第四編碼符號的第二位元LE＜3＞。

圖7是圖示圖2所示的第一發送器212-1的配置的示圖。參照圖7，第一發送器212-1可以包括第一輸出驅動器710和第二輸出驅動器720。第一輸出驅動器710可以接收第一輸出控制訊號MSBO，並基於第一輸出控制訊號MSBO上拉或下拉輸出節點ON。Tx訊號TS可以透過輸出節點ON輸出。第一輸出驅動器710可以接收第一電源電壓VD1和第二電源電壓VD2。第二電源電壓VD2可以具有比第一電源電壓VD1低的電壓位準。第一輸出驅動器710可以基於第一輸出控制訊號MSBO將輸出節點ON上拉至第一電源電壓VD1或將輸出節點ON下拉至第二電源電壓VD2。第二輸出驅動器720可以接收第二輸出控制訊號LSBO，並基於第二輸出控制訊號LSBO上拉或下拉輸出節點ON。第二輸出驅動器720可以接收第一電源電壓VD1和第二電源電壓VD2。第二輸出驅動器720可以基於第二輸出控制訊號LSBO將輸出節點ON上拉至第一電源電壓VD1或將輸出節點ON下拉至第二電源電壓VD2。第一輸出驅動器710上拉或下拉輸出節點ON的驅動力可以大於第二輸出驅動器720上拉或下拉輸出節點ON的驅動力。

第一輸出驅動器710可以包括第一電晶體711和第二電晶體712。第一電晶體711可以是P通道MOS電晶體，而第二電晶體712可以是N通道MOS電晶體。第一電晶體711可以具有被配置爲接收第一電源電壓VD1的源極、耦接至輸出節點ON的汲極以及被配置爲接收第一輸出控制訊號MSBO的閘極。第二電晶體712可以具有耦接至輸出節點ON的汲極、被配置爲接收第二電源電壓VD2的源極以及被配置爲接收第一輸出控制訊號MSBO的閘極。第二輸出驅動器720可以包括第三電晶體721和第四電晶體722。第三電晶體721可以是P通道MOS電晶體，而第四電晶體722可以是N通道MOS電晶體。第三電晶體721可以具有被配置爲接收第一電源電壓VD1的源極、耦接至輸出節點ON的汲極以及被配置爲接收第二輸出控制訊號LSBO的閘極。第四電晶體722可以具有耦接至輸出節點ON的汲極、被配置爲接收第二電源電壓VD2的源極以及被配置爲接收第二輸出控制訊號LSBO的閘極。第一電晶體711的電流驅動力和/或尺寸可以大於第三電晶體721的電流驅動力和/或尺寸。該尺寸可以對應於相應電晶體中的通道寬度與通道長度之比（W/L比）。第二電晶體712的電流驅動力和/或尺寸可以大於第四電晶體722的電流驅動力和/或尺寸。

圖8是圖示圖2所示的第一接收器221-1的配置的示圖。參照圖8，第一接收器221-1可以包括第一比較器811、第二比較器812、第三比較器813和Rx符號產生電路820。第一比較器811可以接收Tx訊號TS和第一參考電壓VRL。第一比較器811可以透過比較Tx訊號TS和第一參考電壓VRL的電壓位準來產生第一電壓檢測訊號OL。第二比較器812可以接收Tx訊號TS和第二參考電壓VRC。第二比較器812可以透過比較Tx訊號TS和第二參考電壓VRC的電壓位準來產生第二電壓檢測訊號OC。第三比較器813可以接收Tx訊號TS和第三參考電壓VRH。第三比較器813可以透過比較Tx訊號TS和第三參考電壓VRH的電壓位準來產生第三電壓檢測訊號OH。第一參考電壓VRL可以具有比第二參考電壓VRC低的電壓位準，並且第二參考電壓VRC可以具有比第三參考電壓VRH低的電壓位準。結合圖1參照圖8，第一參考電壓VRL可以具有在第一電壓位準V1和第二電壓位準V2之間的電壓位準，第二參考電壓VRC可以具有在第二電壓位準V2和第三電壓位準V3之間的電壓位準，並且第三參考電壓VRH可以具有在第三電壓位準V3和第四電壓位準V4之間的電壓位準。因此，透過第一比較器811至第三比較器813產生的第一電壓檢測信號訊號OL、第二電壓檢測信號訊號OC至第三電壓檢測信號訊號OH可以指定Tx訊號TS的電壓位準。

Rx符號產生電路820可接收第一電壓檢測信號訊號OL、第二電壓檢測信號訊號OC至第三電壓檢測信號訊號OH，並基於第一電壓檢測信號訊號OL、第二電壓檢測信號訊號OC至第三電壓檢測信號訊號OH產生Rx符號。例如，當第一電壓檢測信號訊號OL、第二電壓檢測信號訊號OC至第三電壓檢測信號訊號OH全部被失能時，可以確定Tx訊號TS具有第一電壓位準V1，並且Rx符號產生電路820可以產生Rx符號的處於高邏輯位準的第一位元MR和第二位元LR。當第一電壓檢測訊號OL被致能而第二電壓檢測訊號OC和第三電壓檢測訊號OH被失能時，可以確定Tx訊號TS具有第二電壓位準V2，並且Rx符號產生電路820可以產生Rx符號的處於高邏輯位準的第一位元MR，並且產生Rx符號的處於低邏輯位準的第二位元LR。當第一電壓檢測訊號OL和第二電壓檢測訊號OC被致能並且第三電壓檢測訊號OH被失能時，可以確定Tx訊號TS具有第三電壓位準V3，並且Rx符號產生電路820可以產生Rx符號的具有低邏輯位準的第一位元MR，並且產生Rx符號的處於高邏輯位準的第二位元LR。當第一電壓檢測信號訊號OL、第二電壓檢測信號訊號OC至第三電壓檢測信號訊號OH全部被致能時，可以確定Tx訊號TS具有第四電壓位準V4，並且Rx符號產生電路820可以產生Rx符號的處於低邏輯位準的第一位元MR和第二位元LR。

圖9是示出圖2所示的輸入控制電路222的配置的示圖。參照圖9，輸入控制電路222可包括解碼電路910。解碼電路910可依序接收第一至第四Rx符號MR＜0:3＞和第一至第四Rx符號LR＜0:3＞，並接收反相標誌訊號LSBI。解碼電路910可基於第一至第四Rx符號MR＜0:3＞和第一至第四Rx符號LR＜0:3＞以及反相標誌訊號LSBI產生第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞。第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞可以被提供爲8位元輸入資料流DI＜0:7＞。輸入控制電路222還可包括資料恢復電路920。資料恢復電路920可基於第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞產生輸入資料流DI＜0:7＞。資料恢復電路920可以提供第一至第四解碼符號的第一位元MD＜0:3＞和第二位元LD＜0:3＞分別作爲輸入資料流DI＜0:7＞的第一至第八位元。資料恢復電路920可以提供第一解碼符號的第一位元MD＜0＞作爲輸入資料流的第一位元DI＜0＞，並提供第一解碼符號的第二位元LD＜0＞作爲輸入資料流的第二位元DI＜0＞。資料恢復電路920可以提供第二解碼符號的第一位元MD＜1＞作爲輸入資料流的第三位元DI＜2＞，並提供第二解碼符號的第二位元LD＜1＞作爲輸入資料流的第四位元DI＜3＞。資料恢復電路920可以提供第三解碼符號的第一位元MD＜2＞作爲輸入資料流的第五位元DI＜4＞，並且提供第三解碼符號的第二位元LD＜2＞作爲輸入資料流的第六位元DI＜5＞。資料恢復電路920可以提供第四解碼符號的第一位元MD＜3＞作爲輸入資料流的第七位元DI＜6＞，並提供第四解碼符號的第二位元LD＜3＞作爲輸入資料流的第八位元DI＜7＞。

解碼電路910可以基於反相標誌訊號LSBI將第一至第四Rx符號的第二位元LD＜0:3＞的邏輯位準反相。當反相標誌訊號LSBI被致能時，解碼電路910可以將第一至第四Rx符號的第二位元LD＜0:3＞的邏輯位準反相。當反相標誌訊號LSBI被失能時，解碼電路910可以不反相第一至第四Rx符號的第二位元LD＜0:3＞的邏輯位準，而是保持第二位元LD＜0:3＞的邏輯位準。解碼電路910可以反相第一至第四Rx符號的第二位元的邏輯位準，檢測在包括反相的第二位元的第一至第四Rx符號之間是否存在最大轉變，並且根據是否存在最大轉變將第一和第四Rx符號的第二位元重新反相。當不存在最大轉變時，解碼電路910可以將第一和第四Rx符號的反相的第二位元的邏輯位準重新反相。當存在最大轉變時，解碼電路910可不將第一和第四Rx符號的反相的第二位元的邏輯位準重新反相，而是保持反相的第二位元的邏輯位準。

輸入控制電路222還可以包括第一解串器931和第二解串器932。第一解串器931和第二解串器932可以依序地接收從如圖8所示的Rx符號產生電路820輸出的複數個Rx符號MR和Rx符號LR，並且從複數個Rx符號MR和Rx符號LR產生第一至第四Rx符號MR＜0:3＞和第一至第四Rx符號LR＜0:3＞。第一解串器931可以從複數個Rx符號的第一位元MR產生第一至第四Rx符號的第一位元MR＜0:3＞。第一解串器931還可接收時脈訊號CLK，並與時脈訊號CLK同步地提供複數個Rx符號的第一位元MR作爲第一至第四Rx符號的第一位元MR＜0:3＞。例如，第一解串器931可以與時脈訊號CLK的第一邊緣同步地輸出第一次產生的Rx符號的第一位元MR作爲第一Rx符號的第一位元MR＜0＞，並且與時脈訊號CLK的第二邊緣同步地輸出第二次產生的Rx符號的第一位元MR作爲第二Rx符號的第一位元MR＜1＞。第一解串器931可以與時脈訊號CLK的第三邊緣同步地輸出第三次產生的Rx符號的第一位元MR作爲第三Rx符號的第一位元MR＜2＞，並且與時脈訊號CLK的第四邊緣同步地輸出第四次產生的Rx符號的第一位元MR作爲第四Rx符號的第一位元MR＜3＞。

第二解串器932可以從複數個Rx符號的第二位元LR產生第一至第四Rx符號的第二位元LR＜0:3＞。第二解串器932還可接收時脈訊號CLK，並與時脈訊號CLK同步地提供複數個Rx符號的第二位元LR作爲第一至第四Rx符號的第二位元LR＜0:3＞。例如，第二解串器932可以與時脈訊號CLK的第一邊緣同步地輸出第一次產生的Rx符號的第二位元LR作爲第一Rx符號的第二位元LR＜0＞，並且與時脈訊號CLK的第二邊緣同步地輸出第二次產生的Rx符號的第二位元LR作爲第二Rx符號的第二位元LR＜1＞。第二解串器932可以與時脈訊號CLK的第三邊緣同步地輸出第三次產生的Rx符號的第二位元LR作爲第三Rx符號的第二位元LR＜2＞，並且與時脈訊號CLK的第四邊緣同步地輸出第四次產生的Rx符號的第二位元LR作爲第四Rx符號的第二位元LR＜3＞。

圖10是圖示圖9所示的解碼電路910的配置的示圖。參照圖10，解碼電路910可以包括位元反相電路1010、檢測電路1020和位元重新反相電路1060。位元反相電路1010可以接收反相標誌訊號LSBI和第一至第四Rx符號的第二位元LR＜0:3＞。位元反相電路1010可以基於反相標誌訊號LSBI將第一至第四Rx符號的第二位元LR＜0:3＞的邏輯位準反相。當反相標誌訊號LSBI被致能時，位元反相電路1010可以將第一至第四Rx符號的第二位元LR＜0:3＞的邏輯位準反相。當反相標誌訊號LSBI被失能時，位元反相電路1010可以不將第一至第四Rx符號的第二位元LR＜0:3＞的邏輯位準反相，而是保持第二位元LR＜0:3＞的邏輯位準。

檢測電路1020可以接收從位元反相電路1010輸出的反相的第二位元和第一至第四符號的第一位元MR＜0:3＞。檢測電路1020可以透過比較第一至第四符號的第一位元MR＜0:3＞和反相的第二位元的邏輯位準來產生重新反相標誌訊號LSBIR'。檢測電路1020可以比較第一至第四Rx符號的第一位元和反相的第二位元的邏輯位準，並比較相鄰Rx符號的反相的第二位元的邏輯位準。位元重新反相電路1060可以接收重新反相標誌訊號LSBIR'以及第一和第四Rx符號的反相的第二位元。當重新反相標誌訊號LSBIR'被致能時，位元重新反相電路1060可以將第一和第四Rx符號的反相的第二位元重新反相。當重新反相標誌訊號LSBIR'被失能時，位元重新反相電路1060可以不將第一和第四Rx符號的反相的第二位元重新反相，並保持反相的第二位元的邏輯位準。

第一至第四Rx符號的第一位元MR＜0:3＞可分別被提供爲第一至第四解碼符號的第一位元MD＜0:3＞。第一Rx符號的第一位元MR＜0＞可以被提供爲第一解碼符號的第一位元MD＜0＞，並且第二Rx符號的第一位元MR＜1＞可以被提供爲第二解碼符號的第一位元MD＜1＞。第三Rx符號的第一位元MR＜2＞可以被提供爲第三解碼符號的第一位元MD＜2＞，並且第四Rx符號的第一位元MR＜3＞可以被提供爲第四解碼符號的第一位元MD＜3＞。從位元反相電路1010輸出的第二和第三Rx符號的反相的第二位元可以分別被提供爲第二和第三解碼符號的第二位元LD＜2:3＞。第二Rx符號的反相的第二位元可以被提供爲第二解碼符號的第二位元LD＜2＞，並且第三Rx符號的反相的第二位元可以被提供爲第三解碼符號的第二位元LD＜3＞。從位元重新反相電路1060輸出的第一和第四Rx符號的重新反相的第二位元可以分別被提供爲第一和第四解碼符號的第二位元LD＜0＞和LD＜3＞。第一Rx符號的重新反相的第二位元可以被提供爲第一解碼符號的第二位元LD＜0＞，並且第四Rx符號的重新反相的第二位元可以被提供爲第四解碼符號的第二位元LD＜3＞。

位元反相電路1010可以包括第一互斥或閘1011、第二互斥或閘1012、第三互斥或閘1013和第四互斥或閘1014。第一互斥或閘1011可以接收第一Rx符號的第二位元LR＜0＞和反相標誌訊號LSBI。第一互斥或閘1011可以在反相標誌訊號LSBI處於高邏輯位準時將第一Rx符號的第二位元LR＜0＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第一Rx符號的第二位元LR＜0＞的邏輯位準。第二互斥或閘1012可以接收第二Rx符號的第二位元LR＜1＞和反相標誌訊號LSBI。第二互斥或閘1012可以在反相標誌訊號LSBI處於高邏輯位準時將第二Rx符號的第二位元LR＜1＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第二Rx符號的第二位元LR＜1＞的邏輯位準。第三互斥或閘1013可以接收第三Rx符號的第二位元LR＜2＞和反相標誌訊號LSBI。第三互斥或閘1013可以在反相標誌訊號LSBI處於高邏輯位準時將第三Rx符號的第二位元LR＜2＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第三Rx符號的第二位元LR＜2＞的邏輯位準。第四互斥或閘1014可以接收第四Rx符號的第二位元LR＜3＞和反相標誌訊號LSBI。第四互斥或閘1014可以在反相標誌訊號LSBI處於高邏輯位準時將第四Rx符號的第二位元LR＜3＞的邏輯位準反相，而在反相標誌訊號LSBI處於低邏輯位準時保持第四Rx符號的第二位元LR＜3＞的邏輯位準。位元反相電路1010的第二互斥或閘1012的輸出可以被提供爲第二解碼符號的第二位元LD＜1＞，並且第三互斥或閘1013的輸出可以被提供爲第三解碼符號的第二位元LD＜2＞。

檢測電路1020可以包括第一互斥或閘1021、第一反相器1022、第二互斥或閘1023、第二反相器1024、第三互斥或閘1025、第一反及閘1026、第四互斥或閘1031、第三反相器1032、第五互斥或閘1033、第四反相器1034、第六互斥或閘1035、第二反及閘1036、第七互斥或閘1041、第五反相器1042、第八互斥或閘1043、第六反相器1044、第九互斥或閘1045、第三反及閘1046、第四反及閘1047、第七反相器1048、第五反及閘1051和第八反相器1052。第一互斥或閘1021可以接收第一Rx符號的第一位元MR＜0＞和位元反相電路1010的第一互斥或閘1011的輸出L0'，並比較第一Rx符號的第一位元MR＜0＞和第一互斥或閘1011的輸出L0'的邏輯位準。第一反相器1022可以將第一互斥或閘1011的輸出的邏輯位準反相。第二互斥或閘1023可以接收第二Rx符號的第一位元MR＜1＞和位元反相電路1010的第二互斥或閘1012的輸出LD＜1＞，並且比較第二Rx符號的第一位元MR＜1＞和第二互斥或閘1012的輸出LD＜1＞的邏輯位準。第二反相器1024可以將第二互斥或閘1023的輸出的邏輯位準反相。第三互斥或閘1025可以接收第一互斥或閘1011的輸出L0'和第二互斥或閘1012的輸出LD＜1＞，並且比較第一互斥或閘1011的輸出L0'和第二互斥或閘1012的輸出LD＜1＞的邏輯位準。第一反及閘1026可以對第一反相器1022、第二反相器1024和第三互斥或閘1025的輸出執行反及運算。

第四互斥或閘1031可以接收第二Rx符號的第一位元MR＜1＞和位元反相電路1010的第二互斥或閘1012的輸出LD＜1＞，並且比較第二Rx符號的第一位元MR＜1＞和第二互斥或閘1012的輸出LD＜1＞的邏輯位準。第三反相器1032可以將第四互斥或閘1031的輸出的邏輯位準反相。第五互斥或閘1033可以接收第三Rx符號的第一位元MR＜2＞和位元反相電路1010的第三互斥或閘1013的輸出LD＜2＞，並且比較第三Rx符號的第一位元MR＜2＞以及第三互斥或閘1013的輸出LD＜2＞的邏輯位準。第四反相器1034可以將第五互斥或閘1033的輸出的邏輯位準反相。第六互斥或閘1035可以接收第二互斥或閘1012的輸出LD＜1＞和第三互斥或閘1013的輸出LD＜2＞，並且比較第二互斥或閘1012的輸出LD＜1＞和第三互斥或閘1013的輸出LD＜2＞的邏輯位準。第二反及閘1036可以對第三反相器1032、第四反相器1034和第六互斥或閘1035的輸出執行反及運算。

第七互斥或閘1041可以接收第三Rx符號的第一位元MR＜2＞和位元反相電路1010的第三互斥或閘1013的輸出LD＜2＞，並比較第三Rx符號的第一位元MR＜2＞和第三互斥或閘1013的輸出LD＜2＞的邏輯位準。第五反相器1042可以將第七互斥或閘1041的輸出的邏輯位準反相。第八互斥或閘1043可以接收第四Rx符號的第一位元MR＜3＞和位元反相電路1010的第四互斥或閘1014的輸出L3'，並且比較第四Rx符號的第一位元MR＜3＞和第四互斥或閘1014的輸出L3'的邏輯位準。第六反相器1044可以將第八互斥或閘1043的輸出的邏輯位準反相。第九互斥或閘1045可以接收第三互斥或閘1013的輸出LD＜2＞和第四互斥或閘1014的輸出L3'，並且比較第三互斥或閘1013的輸出LD＜2＞和第四互斥或閘1014的輸出L3'的邏輯位準。第三反及閘1046可以對第五反相器1042、第六反相器1044和第九互斥或閘1045的輸出執行反及運算。

第四反及閘1047可以接收第一反及閘1026、第二反及閘1036和第三反及閘1046的輸出，並對第一反及閘1026、第二反及閘1036和第三反及閘1046的輸出執行反及運算。第七反相器1048可以將第四反及閘1047的輸出的邏輯位準反相。第五反及閘1051可以接收第七反相器1048的輸出和反相標誌訊號LSBI，並對第七反相器1048的輸出和反相標誌訊號LSBI執行反及運算。第八反相器1052可以將第五反及閘1051的輸出的邏輯位準反相。第五反及閘1051和第八反相器1052可以根據反相標誌訊號LSBI是否致能來決定是否致能重新反相標誌訊號LSBIR'。當反相標誌訊號LSBI被失能爲低邏輯位準時，重新反相標誌訊號LSBIR'可以被失能爲低邏輯位準，而不管第七反相器1048的輸出的邏輯位準如何。當反相標誌訊號LSBI被致能時，第五反及閘1051和第八反相器1052可以輸出第七反相器1048的輸出作爲有效的重新反相標誌訊號LSBIR'。

位元重新反相電路1060可以包括第一互斥或閘1061和第二互斥或閘1062。第一互斥或閘1061可以接收位元反相電路1010的第一互斥或閘1011的輸出和重新反相標誌訊號LSBIR'。第一互斥或閘1061可以在重新反相標誌訊號LSBIR'處於高邏輯位準時將位元反相電路1010的第一互斥或閘1011的輸出L0'的邏輯位準反相，而在重新反相標誌訊號LSBIR'處於低邏輯位準時保持第一互斥或閘1011的輸出L0'的邏輯位準。第二互斥或閘1062可以接收位元反相電路1010的第四互斥或閘1014的輸出L3'和重新反相標誌訊號LSBIR'。第二互斥或閘1062可以在重新反相標誌訊號LSBIR'處於高邏輯位準時將位元反相電路1010的第四互斥或閘1014的輸出L3'的邏輯位準反相，而在重新反相標誌訊號LSBIR'處於低邏輯位準時保持第四互斥或閘1014的輸出L3'的邏輯位準。位元重新反相電路1060的第一互斥或閘1061的輸出可以被提供爲第一解碼符號的第二位元LD＜0＞，並且第二互斥或閘1062的輸出可以被提供爲第四解碼符號的第二位元LD＜3＞。

圖11A和11B是示出根據本實施方式的透過訊號發送裝置210產生的符號和Tx訊號的表格。參照圖1至圖10、圖11A和圖11B，將如下描述根據本實施方式的訊號發送裝置210以及發送和接收系統200的操作。如圖11A所示，當輸出資料流的第一位元DO＜0＞處於高邏輯位準、其第二位元DO＜1＞處於低邏輯位準、並且其第三至第八位元DO＜2:7＞處於高邏輯位準時，第一符號的第一位元M＜0＞可以具有高邏輯位準，並且第一符號的第二位元L＜0＞可以具有低邏輯位準。第二至第四符號的第一位元M＜1:3＞和第二位元L＜1:3＞可均具有高邏輯位準。基於第一至第四符號產生的Tx訊號TS的電壓位準可以從第三電壓位準V3轉變爲第一電壓位準V1，並保持第一電壓位準V1。在第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞之間可以不出現最大轉變，並且編碼電路510可以提供第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞作爲第一至第四編碼符號ME＜0:3＞和第一至第四編碼符號LE＜0:3＞。此外，編碼電路510可以將反相標誌訊號LSBI失能爲低邏輯位準，並且不將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。第一至第四編碼符號的第一位元ME＜0:3＞和第二位元LE＜0:3＞可以被依序提供爲第一輸出控制訊號MSBO和第二輸出控制訊號LSBO，並且第一發送器212-1可以發送具有第三電壓位準V3和第一電壓位準V1的Tx訊號TS。

第一接收器221-1可以接收Tx訊號TS，並且第一Rx符號的第一位元MR＜0＞可以具有高邏輯位準並且其第二位元LR＜0＞可以具有低邏輯位準。第二至第四Rx符號的第一位元MR＜1:3＞和第二位元LR＜1:3＞可均具有高邏輯位準。由於解碼電路910接收具有低邏輯位準的反相標誌訊號LSBI，解碼電路910可不將第一至第四Rx符號的第二位元LR＜0:3＞的邏輯位準反相，而是提供第一至第四Rx符號MR＜0:3＞和第一至第四Rx符號LR＜0:3＞作爲第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞。資料恢復電路920可以基於第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞來恢復輸入資料流DI＜0:7＞。輸入資料流的第一位元DI＜0＞可以具有高邏輯位準、其第二位元DI＜1＞可以具有低邏輯位準、並且第三至第八位元DI＜2:7＞均可以具有高邏輯位準。因此，可以產生具有與輸出資料流DO＜0:7＞相同的邏輯值的輸入資料流DI＜0:7＞。

當輸出資料流的第一和第二位元DO＜0:1＞處於低邏輯位準並且輸出資料流的第三至第八位元DO＜2:7＞處於高邏輯位準時，第一符號的第一位元M＜0＞和第二位元L＜0＞均可以具有低邏輯位準，並且第二符號至第四符號的第一位元M＜1:3＞和第二位元L＜1:3＞均可以具有高邏輯位準。基於第一至第四符號M＜0:3＞和第一至第四符號L＜0:3＞產生的Tx訊號TS可以從第四電壓位準V4完全擺動至第一電壓位準V1，並保持第一電壓位準V1。由於在第一號M＜0:1＞和第二符號L＜0:1＞之間出現最大轉變，因此編碼電路510可以將反相標誌訊號LSBI致能爲高邏輯位準，並將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。第一符號的反相的第二位元可具有高邏輯位準，並且第二至第四符號的反相的第二位元均可以具有低邏輯位準。在包括反相的第二位元的第一至第四符號之間可以不出現最大轉變，並且包括反相的第二位元的第一至第四符號可以被提供爲第一至第四編碼符號ME＜0:3＞~LE＜0：3＞。第一編碼符號的第一位元ME＜0＞可以具有低邏輯位準，並且第一編碼符號的第二位元LE＜0＞可以具有高邏輯位準。第二至第四編碼符號的第一位元ME＜1:3＞均可以具有高邏輯位準，並且第二至第四編碼符號的第二位元LE＜0:3＞均可以具有低邏輯位準。第一至第四編碼符號的第一位元ME＜0:3＞和第二位元LE＜0:3＞可以被依序地提供爲第一輸出控制訊號MSBO和第二輸出控制訊號LSBO，並且第一發送器212-1可以發送電壓位準從第二電壓位準V2轉變爲第三電壓位準V3並且保持第三電壓位準V3的Tx訊號TS。因此，Tx訊號TS可以不完全擺動，發送Tx訊號TS所需的功耗可以降低，並且Tx訊號TS的有效窗口可以提高。

第一接收器221-1可以接收Tx訊號TS，並且從Tx訊號TS產生第一至第四Rx符號MR＜0:3＞和第一至第四Rx符號LE＜0:3＞。第一Rx符號的第一位元MR＜0＞可以具有低邏輯位準，並且第一Rx符號的第二位元LR＜0＞可以具有高邏輯位準。第二至第四Rx符號的第一位元MR＜1:3＞均可以具有高邏輯位準，並且第二至第四Rx符號的第二位元LR＜1:3＞均可以具有低邏輯位準。由於解碼電路910接收具有高邏輯位準的反相標誌訊號LSBI，因此解碼電路910可以將第一至第四Rx符號的第二位元LR＜0:3＞的邏輯位準反相。第一Rx符號的反相的第二位元可以具有低邏輯位準，並且第二至第四Rx符號的反相的第二位元均可以具有高邏輯位準。解碼電路910可以提供包括反相的第二位元的第一至第四Rx符號作爲第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞。第一解碼符號的第一位元MD＜0＞和第二位元LD＜0＞均可以具有低邏輯位準，並且第二至第四解碼符號的第一位元MD＜1:3＞和第二位元LD＜1:3＞均可以具有高邏輯位準。資料恢復電路920可基於第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞產生輸入資料流DI＜0:7＞。由於輸入資料流的第一位元DI＜0＞和第二位元DI＜1＞均具有低邏輯位準、而其第三至第八位元DI＜2:7＞均具有高邏輯位準，因此可以產生具有與輸出資料流DO＜0:7＞相同的邏輯值的輸入資料流DI＜0:7＞。

如圖11B所示，當輸出資料流的第一位元DO＜0＞、第二位元DO＜1＞、第五位元DO＜4＞和第八位元DO＜7＞均具有低邏輯位準並且其第三位元DO＜2＞、第四位元DO＜3＞、第六位元DO＜5＞和第七位元DO＜6＞均具有高邏輯位準時，第一符號的第一位元M＜0＞和第二位元L＜0＞均可以具有低邏輯位準，第二符號的第一位元M＜1＞和第二位元L＜1＞均可以具有高邏輯位準，第三符號的第一位元M＜2＞和第二位元L＜2＞可以分別具有低邏輯位準和高邏輯位準，並且第四符號的第一位元M＜3＞和第二位元L＜3＞可以分別具有高邏輯位準和低邏輯位準。基於第一至第四符號M＜0:3＞~L＜0:3＞產生的Tx訊號TS可以從第四電壓位準V4完全擺動至第一電壓位準V1，從第一電壓位準V1轉變爲第二電壓位準V2，並且從第二電壓位準V2轉變爲第三電壓位準V3。由於在第一符號M＜0:1＞和第二符號L＜0:1＞之間出現最大轉變，編碼電路510可以將反相標誌訊號LSBI致能爲高邏輯位準，並將第一至第四符號的第二位元L＜0:3＞的邏輯位準反相。第一符號的反相的第二位元L＜0＞'和第四符號的反相的第二位元L＜3＞'均可以具有高邏輯位準，並且第二符號的反相的第二位元L＜1＞'和第三符號的反相的第二位元L＜2＞'均可以具有低邏輯位準。基於包括反相的第二位元L＜0＞'、L＜1＞'、L＜2＞'和L＜3＞'的第一至第四符號產生的Tx訊號TS可以從第二電壓位準V2轉變爲第三電壓位準V3，從第三電壓位準V3轉變爲第四電壓位準V4，並且從第四電壓位準V4完全擺動至第一電壓位準V1。因此，在包括反相的第二位元L＜2＞'和L＜3＞'的第三和第四符號之間可以再次出現最大轉變。編碼電路510可以將作爲邊緣符號的第一符號的反相的第二位元L＜0＞'和第四符號的反相的第二位元L＜3＞'的邏輯位準重新反相。因此，第一和第四符號的重新反相的第二位元均可以再次具有低邏輯位準。第一編碼符號的第一位元ME＜0＞和第二位元LE＜0＞均可以具有低邏輯位準，第二編碼符號的第一位元ME＜1＞和第二位元LE＜1＞可以分別具有高邏輯位準和低邏輯位準，第三編碼符號的第一位元ME＜2＞和第二位元LE＜2＞均可以具有低邏輯位準，並且第四編碼符號的第一位元ME＜3＞和第二位元LE＜3＞可以分別具有高邏輯位準和低邏輯位準。第一至第四編碼符號的第一位元ME＜0:3＞和第二位元LE＜0:3＞可以被依序提供爲第一輸出控制訊號MSBO和第二輸出控制訊號LSBO，並且第一發送器212-1可以發送從第四電壓位準V4轉變爲第三電壓位準V3、從第三電壓位準V3轉變爲第四電壓位準V4並且從第四電壓位準V4轉變爲第三電壓位準V3的Tx訊號TS。因此，Tx訊號TS可以不完全擺動，發送Tx訊號TS所需的功耗可以降低，並且Tx訊號TS的有效窗口可以提高。

第一接收器221-1可以接收Tx訊號TS，並且從Tx訊號TS產生第一至第四Rx符號MR＜0:3＞和第一至第四Rx符號LR＜0:3＞。第一Rx符號的第一位元MR＜0＞和第二位元LR＜0＞均可以具有低邏輯位準，第二Rx符號的第一位元MR＜1＞和第二位元LR＜1＞可以分別具有高邏輯位準和低邏輯位準，第三Rx符號的第一位元MR＜2＞和第二位元LR＜2＞均可以具有低邏輯位準，並且第四Rx符號的第一位元MR＜3＞和第二位元LR＜3＞可以分別具有低邏輯位準和高邏輯位準。由於解碼電路910接收具有高邏輯位準的反相標誌訊號LSBI，所以解碼電路910可以將第一至第四Rx符號的第二位元LR＜0:3＞的邏輯位準反相。因此，第一至第四Rx符號的反相的第二位元均可以具有高邏輯位準，並且在包括反相的第二位元的第一至第四Rx符號之間可以不存在最大轉變。當確定在包括反相的第二位元的第一至第四符號之間不存在最大轉變時，解碼電路910可以將作爲邊緣符號的第一和第四Rx符號的反相的第二位元的邏輯位準重新反相。因此，第一和第四Rx符號的重新反相的第二位元均可以再次具有低邏輯位準。第一解碼符號的第一位元MD＜0＞和第二位元LD＜0＞均可以具有低邏輯位準，第二解碼符號的第一位元MD＜1＞和第二位元LD＜1＞均可以具有具有高邏輯位準，第三解碼符號的第一位元MD＜2＞和第二位元LD＜2＞可以分別具有低邏輯位準和高邏輯位準，並且第四解碼符號的第一位元MD＜3＞和第二位元LD＜3＞可以分別具有高邏輯位準和低邏輯位準。資料恢復電路920可基於第一至第四解碼符號MD＜0:3＞和第一至第四解碼符號LD＜0:3＞產生輸入資料流DI＜0:7＞。由於輸入資料流的第一位元DI＜0＞和第二位元DI＜1＞均具有低邏輯位準、其第三位元DI＜2＞和第四位元DI＜3＞均具有高邏輯位準、其第五位元DI＜4＞和第八位元DI＜7＞均具有低邏輯位準、並且其第六位元DI＜5＞和第七位元DI＜6＞均具有高邏輯位準，因此可以產生具有與輸出資料流DO＜0:7＞相同的邏輯值的輸入資料流DI＜0:7＞。

儘管上文已描述了各種實施方式，但是本發明所屬技術領域中具有通常知識者將理解，所描述的實施方式僅是示例。因此，此處描述的訊號發送電路、訊號接收電路、使用其的發送和接收系統以及發送和接收方法不應基於所描述的實施方式而受到限制。

1:半導體系統 101:Tx訊號匯流排 110:第一半導體設備 111:訊號發送裝置 112:訊號接收裝置 113:焊盤 120:第二半導體設備 121:訊號發送裝置 122:訊號接收裝置 123:焊盤 200:發送和接收系統 201:第一訊號發送線 202:第二訊號發送線 210:訊號發送裝置 211:輸出控制電路 212:發送電路 212-1:第一發送器 212-2:第二發送器 220:訊號接收裝置 221:接收電路 221-1:第一接收器 221-2:第二接收器 222:輸入控制電路 510:編碼電路 520:Tx符號產生電路 531:第一串行器 532:第二串行器 540:預驅動器 610:第一檢測電路 611:第一互斥或閘 612:第一反相器 613:第二互斥或閘 614:第二反相器 615:第三互斥或閘 616:第一反及閘 621:第四互斥或閘 622:第三反相器 623:第五互斥或閘 624:第四反相器 625:第六互斥或閘 626:第二反及閘 631:第七互斥或閘 632:第五反相器 633:第八互斥或閘 634:第六反相器 635:第九互斥或閘 636:第三反及閘 637:第四反及閘 640:位元反相電路 641:第一互斥或閘 642:第二互斥或閘 643:第三互斥或閘 644:第四互斥或閘 650:第二檢測電路 651:第一互斥或閘 652:第二互斥或閘 653:第一反相器 654:第三互斥或閘 655:第二反相器 656:第一反及閘 661:第四互斥或閘 662:第三反相器 663:第五互斥或閘 664:第四反相器 665:第六互斥或閘 666:第二反及閘 667:第三反及閘 670:位元重新反相電路 671:第一互斥或閘 672:第二互斥或閘 710:第一輸出驅動器 711:第一電晶體 712:第二電晶體 720:第二輸出驅動器 721:第三電晶體 722:第四電晶體 811:第一比較器 812:第二比較器 813:第三比較器 820:Rx符號產生電路 910:解碼電路 920:資料恢復電路 931:第一解串器 932:第二解串器 1010:位元反相電路 1011:第一互斥或閘 1012:第二互斥或閘 1013:第三互斥或閘 1014:第四互斥或閘 1020:檢測電路 1021:第一互斥或閘 1022:第一反相器 1023:第二互斥或閘 1024:第二反相器 1025:第三互斥或閘 1026:第一反及閘 1031:第四互斥或閘 1032:第三反相器 1033:第五互斥或閘 1034:第四反相器 1035:第六互斥或閘 1036:第二反及閘 1041:第七互斥或閘 1042:反相器 1043:第八互斥或閘 1044:第六反相器 1045:第九互斥或閘 1046:第三反及閘 1047:第四反及閘 1048:第七反相器 1051:第五反及閘 1052:第八反相器 1060:位元重新反相電路 1061:第一互斥或閘 1062:第二互斥或閘 CLK:時脈訊號 DI＜0:7＞:輸入資料流 DI＜0＞:輸入資料流的第一位元 DI＜1＞:輸入資料流的第二位元 DI＜2＞:輸入資料流的第三位元 DI＜3＞:輸入資料流的第四位元 DI＜4＞:輸入資料流的第五位元 DI＜5＞:輸入資料流的第六位元 DI＜6＞:輸入資料流的第七位元 DI＜7＞:輸入資料流的第八位元 DO＜0:7＞:輸出資料流 DO＜0＞:輸出資料流的第一位元 DO＜1＞:輸出資料流的第二位元 DO＜2＞:輸出資料流的第三位元 DO＜3＞:輸出資料流的第四位元 DO＜4＞:輸出資料流的第五位元 DO＜5＞:輸出資料流的第六位元 DO＜6＞:輸出資料流的第七位元 DO＜7＞:輸出資料流的第八位元 IS1:內部訊號 IS2:內部訊號 L0:輸出 L0':輸出 L3':輸出 L＜0＞:第一符號的第二位元 L＜1＞:第二符號的第二位元 L＜2＞:第三符號的第二位元 L＜3＞:第四符號的第二位元 L＜0＞':第一符號的反相的第二位元 L＜1＞':第二符號的反相的第二位元 L＜2＞':第三符號的反相的第二位元 L＜3＞':第四符號的反相的第二位元 L＜0:3＞:第一至第四符號的第二位元 LD＜0:3＞:解碼符號 LD＜0＞:第一解碼符號的第二位元 LD＜1＞:第二解碼符號的第二位元 LD＜2＞:第三解碼符號的第二位元 LD＜3＞:第四解碼符號的第二位元 LE＜0:3＞:第一至第四編碼符號的第二位元 LE＜0＞:第一編碼符號的第二位元 LE＜1＞:第二編碼符號的第二位元 LE＜2＞:第三編碼符號的第二位元 LE＜3＞:第四編碼符號的第二位元 LR＜0:3＞:接收符號 LR＜0＞:第一Rx符號的第二位元 LR＜1＞:第二Rx符號的第二位元 LR＜2＞:第三Rx符號的第二位元 LR＜3＞:第四Rx符號的第二位元 LR:第二位元 LSBO:第二輸出控制訊號 LSBI:反相標誌訊號 LSBIR:重新反相標誌訊號 LSBIR':重新反相標誌訊號 M＜0＞:第一符號的第一位元 M＜1＞:第二符號的第一位元 M＜2＞:第三符號的第一位元 M＜3＞:第四符號的第一位元 M＜0:3＞:第一至第四符號的第一位元 MD＜0:3＞:解碼符號 MD＜0＞:第一解碼符號的第一位元 MD＜1＞:第二解碼符號的第一位元 MD＜2＞:第三解碼符號的第一位元 MD＜3＞:第四解碼符號的第一位元 ME＜0:3＞:第一至第四編碼符號的第一位元 ME＜0＞:第一編碼符號的第一位元 ME＜1＞:第二編碼符號的第一位元 ME＜2＞:第三編碼符號的第一位元 ME＜3＞:第四編碼符號的第一位元 MR＜0:3＞:接收符號 MR＜0＞:第一Rx符號的第一位元 MR＜1＞:第二Rx符號的第一位元 MR＜2＞:第三Rx符號的第一位元 MR＜3＞:第四Rx符號的第一位元 MR:第一位元 MSBO:第一輸出控制訊號 OC:第二電壓檢測訊號 OH:第三電壓檢測訊號 OL:第一電壓檢測訊號 ON:輸出節點 S31~S38:步驟 S41~S48:步驟 TS:Tx訊號 V1:第一電壓位準 V2:第二電壓位準 V3:第三電壓位準 V4:第四電壓位準 VD1:第一電源電壓 VD2:第二電源電壓 VRC:第二參考電壓 VRL:第一參考電壓 VRH:第三參考電壓

圖1是圖示根據實施方式的半導體系統的配置以及透過發送（Tx）訊號匯流排發送的Tx訊號的電壓位準的示圖。 圖2是圖示根據實施方式的發送和接收系統的配置的示圖。 圖3是圖示根據實施方式的訊號發送裝置的操作的流程圖。 圖4是圖示根據實施方式的訊號接收裝置的操作的流程圖。 圖5是圖示圖2所示的輸出控制電路的配置的示圖。 圖6是圖示圖5所示的編碼電路的配置的示圖。 圖7是圖示圖5所示的第一發送器的配置的示圖。 圖8是圖示圖2所示的第一接收器的配置的示圖。 圖9是圖示圖2所示的輸入控制電路的配置的示圖。 圖10是圖示圖9所示的解碼電路的配置的示圖。 圖11A和圖11B是示出根據本實施方式的透過訊號發送裝置產生的符號和Tx訊號的表格。

無

201:第一訊號發送線

202:第二訊號發送線

210:訊號發送裝置

211:輸出控制電路

212:發送電路

212-1:第一發送器

212-2:第二發送器

220:訊號接收裝置

221:接收電路

221-1:第一接收器

221-2:第二接收器

222:輸入控制電路

DI<0：7>:輸入資料流

DO<0：7>:輸出資料流

LE<0：3>:第一至第四編碼符號的第二位元

LR<0：3>:接收符號

LSBI:反相標誌訊號

LSBO:第二輸出控制訊號

ME<0：3>:第一至第四編碼符號的第一位元

MR<0：3>:接收符號

MSBO:第一輸出控制訊號

TS:Tx訊號

Claims (21)

1. 一種訊號發送裝置，包括： 輸出控制電路，其：產生第一符號、第二符號、第三符號和第四符號，每個符號具有對應於輸出資料流的第一位元和第二位元；當在所述第一符號至所述第四符號之間存在最大轉變時，透過將所述第一符號、所述第二符號、所述第三符號和所述第四符號的第二位元的邏輯位準反相來產生第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號以及反相標誌訊號，以及基於所述第一編碼符號至所述第四編碼符號產生第一輸出控制訊號和第二輸出控制訊號；以及 發送電路，發送所述反相標誌訊號和基於所述第一輸出控制訊號和所述第二輸出控制訊號而產生的發送訊號。
2. 如請求項1所述的訊號發送裝置，其中，所述輸出控制電路將所述第一符號至所述第四符號的第二位元反相，然後當在包括反相的第二位元的所述第一符號至所述第四符號之間存在最大轉變時，透過將所述第一符號和所述第四符號的反相的第二位元的邏輯位準重新反相來產生所述第一編碼符號至所述第四編碼符號。
3. 如請求項2所述的訊號發送裝置，其中，所述輸出控制電路包括編碼電路， 其中，所述編碼電路包括： 第一檢測電路，檢測所述第一符號至所述第四符號的第一位元和第二位元的邏輯位準，並根據所述第一符號至所述第四符號之間是否存在最大轉變來產生所述反相標誌訊號； 位元反相電路，基於所述反相標誌訊號將所述第一符號至所述第四符號的第二位元的邏輯位準反相； 第二檢測電路，檢測所述第一符號至所述第四符號的第一位元和反相的第二位元的邏輯位準，並根據所述第一符號至所述第四符號之間是否存在最大轉變來產生重新反相標誌訊號；以及 位元重新反相電路，基於所述重新反相標誌訊號將所述第一符號和所述第四符號的反相的第二位元的邏輯位準重新反相， 其中，所述第一符號至所述第四符號的第一位元分別被提供爲所述第一編碼符號至所述第四編碼符號的第一位元，所述第二符號和所述第三符號的反相的第二位元分別被提供爲所述第二編碼符號和所述第三編碼符號的第二位元，以及所述第一符號和所述第四符號的重新反相的第二位元分別被提供爲所述第一編碼符號和所述第四編碼符號的第二位元。
4. 如請求項3所述的訊號發送裝置，其中，所述輸出控制電路還包括： 第一串行器，與時脈訊號同步地依序輸出所述第一編碼符號至所述第四編碼符號的第一位元作爲第一輸出控制訊號；以及 第二串行器，與所述時脈訊號同步地依序輸出所述第一編碼符號至所述第四編碼符號的第二位元作爲第二輸出控制訊號。
5. 如請求項1所述的訊號發送裝置，其中，所述發送電路包括： 第一發送器，基於所述第一輸出控制訊號和所述第二輸出控制訊號產生所述發送訊號；以及 第二發送器，發送所述反相標誌訊號。
6. 如請求項5所述的訊號發送裝置，其中，所述第一發送器包括： 第一輸出驅動器，基於所述第一輸出控制訊號上拉和下拉輸出節點，以及透過所述輸出節點輸出所述發送訊號；以及 第二輸出驅動器，基於所述第二輸出控制訊號上拉和下拉所述輸出節點， 其中，相比於用以上拉和下拉所述輸出節點的所述第二輸出驅動器，用以上拉和下拉所述輸出節點的所述第一輸出驅動器具有更大的驅動力。
7. 一種發送和接收系統，包括： 訊號發送裝置，發送具有複數個電壓位準的發送訊號；以及 訊號接收裝置，接收所述發送訊號， 其中，所述訊號發送裝置包括： 輸出控制電路，其：產生第一符號、第二符號、第三符號和第四符號，每個符號具有對應於輸出資料流的第一位元和第二位元；當在所述第一符號至所述第四符號之間存在最大轉變時，透過將所述第一符號、所述第二符號、所述第三符號和所述第四符號的第二位元的邏輯位準反相來產生第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號以及反相標誌訊號，以及基於所述第一編碼符號至所述第四編碼符號產生第一輸出控制訊號和第二輸出控制訊號；以及 發送電路，發送所述反相標誌訊號和基於所述第一輸出控制訊號和所述第二輸出控制訊號而產生的發送訊號， 其中，所述訊號接收裝置包括： 接收電路，基於所述發送訊號產生接收符號，以及接收所述反相標誌訊號；以及 輸入控制電路，基於所述接收符號和所述反相標誌訊號恢復所述第一符號至所述第四符號。
8. 如請求項7所述的發送和接收系統，其中，所述輸出控制電路將所述第一符號至所述第四符號的第二位元的邏輯位準反相，然後當在包括反相的第二位元的所述第一符號至所述第四符號之間存在最大轉變時，透過將所述第一符號和所述第四符號的反相的第二位元的邏輯位準重新反相來產生所述第一編碼符號至所述第四編碼符號。
9. 如請求項8所述的發送和接收系統，其中，所述輸出控制電路包括編碼電路， 其中，所述編碼電路包括： 第一檢測電路，檢測所述第一符號至所述第四符號的第一位元和第二位元的邏輯位準，並根據所述第一符號至所述第四符號之間是否存在最大轉變來產生所述反相標誌訊號； 位元反相電路，基於所述反相標誌訊號將所述第一符號至所述第四符號的第二位元的邏輯位準反相； 第二檢測電路，檢測所述第一符號至所述第四符號的第一位元和反相的第二位元的邏輯位準，並根據所述第一符號至所述第四符號之間是否存在最大轉變來產生重新反相標誌訊號；以及 位元重新反相電路，基於所述重新反相標誌訊號將所述第一符號和所述第四符號的反相的第二位元的邏輯位準重新反相， 其中，所述第一符號至所述第四符號的第一位元分別被提供爲所述第一編碼符號至所述第四編碼符號的第一位元，所述第二符號和所述第三符號的反相的第二位元分別被提供爲所述第二編碼符號和所述第三編碼符號的第二位元，以及所述第一符號和所述第四符號的重新反相的第二位元分別被提供爲所述第一編碼符號和所述第四編碼符號的第二位元。
10. 如請求項9所述的發送和接收系統，其中，所述輸出控制電路還包括： 第一串行器，與時脈訊號同步地依序輸出所述第一編碼符號至所述第四編碼符號的第一位元作爲第一輸出控制訊號；以及 第二串行器，與所述時脈訊號同步地依序輸出所述第一編碼符號至所述第四編碼符號的第二位元作爲第二輸出控制訊號。
11. 如請求項7所述的發送和接收系統，其中，所述發送電路包括： 第一發送器，基於所述第一輸出控制訊號和所述第二輸出控制訊號產生所述發送訊號；以及 第二發送器，發送所述反相標誌訊號。
12. 如請求項11所述的發送和接收系統，其中，所述第一發送器包括： 第一輸出驅動器，基於所述第一輸出控制訊號上拉和下拉輸出節點，以及透過所述輸出節點輸出所述發送訊號；以及 第二輸出驅動器，基於所述第二輸出控制訊號上拉和下拉所述輸出節點， 其中，相比於用以上拉和下拉所述輸出節點的所述第二輸出驅動器，用以上拉和下拉所述輸出節點的所述第一輸出驅動器具有更大的驅動力。
13. 如請求項7所述的發送和接收系統，其中，所述接收電路包括： 複數個比較器，透過將所述發送訊號與具有不同電壓位準的複數個參考電壓進行比較來產生複數個電壓檢測訊號；以及 接收符號產生電路，基於所述複數個電壓檢測訊號產生至少具有第一位元和第二位元的所述接收符號。
14. 如請求項13所述的發送和接收系統，其中，所述輸入控制電路基於所述反相標誌訊號透過將從所述接收符號產生的第一接收符號、第二接收符號、第三接收符號和第四接收符號的第二位元的邏輯位準反相來產生第一解碼符號、第二解碼符號、第三解碼符號和第四解碼符號。
15. 如請求項14所述的發送和接收系統，其中，所述輸入控制電路將所述第一接收符號至所述第四接收符號的第二位元的邏輯位準反相，然後當在包括反相的第二位元的所述第一接收符號至所述第四接收符號之間不存在最大轉變時，將所述第一接收符號和所述第四接收符號的反相的第二位元的邏輯位準重新反相。
16. 如請求項15所述的發送和接收系統，其中，所述輸入控制電路包括解碼電路， 其中，所述解碼電路包括： 位元反相電路，基於所述反相標誌訊號將所述第一接收符號至所述第四接收符號的第二位元的邏輯位準反相； 檢測電路，檢測所述第一接收符號至所述第四接收符號的第一位元和反相的第二位元的邏輯位準，並根據所述第一接收符號至所述第四接收符號之間是否存在最大轉變來產生重新反相標誌訊號；以及 位元重新反相電路，基於所述重新反相標誌訊號將所述第一接收符號和所述第四接收符號的反相的第二位元的邏輯位準重新反相， 其中，所述第一接收符號至所述第四接收符號的第一位元分別被提供爲所述第一解碼符號至所述第四解碼符號的第一位元，所述第二接收符號和所述第三接收符號的反相的第二位元分別被提供爲所述第二解碼符號和所述第三解碼符號的第二位元，以及所述第一接收符號和所述第四接收符號的重新反相的第二位元分別被提供爲所述第一解碼符號和所述第四解碼符號的第二位元。
17. 如請求項16所述的發送和接收系統，其中，所述輸入控制電路還包括： 第一解串器，與時脈訊號同步地依序提供所述接收符號的第一位元作爲所述第一接收符號至所述第四接收符號的第一位元；以及 第二解串器，與所述時脈訊號同步地依序提供所述接收符號的第二位元作爲所述第一接收符號至所述第四接收符號的第二位元。
18. 一種發送和接收方法，包括： 基於複數個資料產生第一符號、第二符號、第三符號和第四符號，每個符號包括第一位元和第二位元； 當在所述第一符號至所述第四符號之間存在最大轉變時，產生反相標誌訊號，將所述第一符號至所述第四符號的第二位元的邏輯位準反相，以及提供包括反相的第二位元的所述第一符號至所述第四符號作爲第一編碼符號、第二編碼符號、第三編碼符號和第四編碼符號；以及 發送所述反相標誌訊號和基於所述第一編碼符號至所述第四編碼符號而產生的發送訊號。
19. 如請求項18所述的發送和接收方法，還包括：當所述第一符號至所述第四符號的第二位元的邏輯位準被反相之後在包括反相的第二位元的所述第一符號至所述第四符號之間存在最大轉變時，將所述第一符號和所述第四符號的反相的第二位元重新反相；以及提供包括反相的第二位元的所述第二符號和所述第三符號作爲所述第二編碼符號和所述第三編碼符號，並且提供包括重新反相的第二位元的所述第一符號和所述第四符號作爲所述第一編碼符號和所述第四編碼符號。
20. 如請求項19所述的發送和接收方法，還包括：接收所述發送訊號，產生第一接收符號、第二接收符號、第三接收符號和第四接收符號，以及接收所述反相標誌訊號；以及 基於所述反相標誌訊號將所述第一接收符號至所述第四接收符號的第二位元的邏輯位準反相，以及提供包括反相的第二位元的第一接收符號、第二接收符號、第三接收符號和第四接收符號，作爲第一解碼符號、第二解碼符號、第三解碼符號和第四解碼符號。
21. 如請求項20所述的發送和接收方法，還包括：當所述第一接收符號至所述第四接收符號的第二位元的邏輯位準被反相之後在包括反相的第二位元的所述第一接收符號至所述第四接收符號之間存在最大轉變時，將所述第一接收符號和所述第四接收符號的反相的第二位元重新反相；以及提供包括反相的第二位元的所述第二接收符號和所述第三接收符號作爲所述第二解碼符號和所述第三解碼符號，並且提供包括重新反相的第二位元的所述第一接收符號和所述第四接收符號作爲所述第一解碼符號和所述第四解碼符號。

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