CN106354679B - 用于高速通信的接口电路和包括其的系统 - Google Patents

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Abstract

一种系统可以包括耦接至线制总线的接口电路。接口电路可以根据线制总线的状态来接收多电平符号。接口电路可以包括时钟恢复电路，时钟恢复电路被配置为基于多电平符号来产生恢复时钟。接口电路可以根据系统的操作速度而基于外部时钟和恢复时钟中的一个来锁存多电平符号。

Description

用于高速通信的接口电路和包括其的系统
相关申请的交叉引用
本申请要求2015年7月13日提交给韩国知识产权局的申请号为10-2015-0099356的韩国申请的优先权，该韩国申请通过引用如全部阐述一样整体合并于此。
技术领域
各种实施例总体而言涉及一种通信系统，更具体地，涉及一种用于高速通信的接口电路和包括其的系统。
背景技术
个人电子设备(诸如个人计算机、平板PC、膝上计算机、智能电话)可以包括各种电子元件。组成电子设备的电子元件可以高速地彼此通信以在短时间内处理大量数据。一般而言，电子元件可以通过接口电路来发送和接收数据。电子元件之间的数据传输可以以各种方式发生。例如，可以经由并行模式来传输数据。可选地，可以经由串行模式来传输数据。
随着电子元件的性能持续改善，存在对引入具有宽带宽和减小的功耗的通信方法的增长的需要。为此，正提出各种通信方法以改善接口电路的性能。
附图说明
图1是图示根据实施例的系统的代表示例的框图。
图2是图示根据实施例的存储系统的代表示例的框图。
图3是图示根据实施例的接口电路的代表示例的框图。
图4是图示图3中所示的时钟恢复电路的代表示例的框图。
图5是图示图4中所示的时钟恢复电路的操作的代表示例的时序图。
具体实施方式
各种实施例可以提供一种接口电路和包括其的系统，该接口电路能够根据用于接收信号的通信条件来选择性地使用外部时钟和恢复时钟中的一个。
在实施例中，接口电路可以包括接收器，接收器被配置为根据线制总线的状态来接收多电平符号。该接口电路可以包括时钟恢复电路，时钟恢复电路被配置为基于多电平符号来产生恢复时钟。该接口电路可以包括时钟选择电路，时钟选择电路被配置为根据时钟选择信号而从外部时钟和恢复时钟中的一个产生内部时钟。该接口电路可以包括锁存和解码电路，锁存和解码电路被配置为基于内部时钟来锁存多电平符号。
在实施例中，一种系统可以包括发射器，发射器被配置为根据多电平符号来改变线制总线的状态。该系统可以包括接收器，接收器被配置为根据线制总线的状态来接收多电平符号。该系统可以包括时钟恢复电路，时钟恢复电路被配置为基于从接收器提供的多电平符号来产生恢复时钟。该系统可以包括时钟选择电路，时钟选择电路被配置为根据系统的操作速度而从外部时钟和恢复时钟中的一个产生内部时钟。该系统可以包括锁存和解码电路，锁存和解码电路被配置为基于内部时钟而从多电平符号产生内部数据。
在实施例中，一种接口电路可以包括接收器，接收器被配置为根据线制总线的状态来接收多电平符号。该接口电路可以包括时钟恢复电路，时钟恢复电路被配置为基于多电平符号来产生恢复时钟。该接口电路可以包括时钟选择电路，时钟选择电路被配置为根据接口电路的操作速度而从恢复时钟产生内部时钟。该接口电路可以包括锁存和解码电路，锁存和解码电路被配置为基于内部时钟来锁存多电平符号。
在下文中，以下将参照附图描述根据各种实施例的半导体装置。
参照图1，根据实施例的系统1可以包括主设备110和从设备120。主设备110可以是能控制从设备120的主机设备。主设备110可以执行算术运算和逻辑运算，以及产生用于控制从设备120的各种控制信号。从设备120可以响应于由主设备110产生的各种控制信号来执行各种操作。主设备110和从设备120可以配置单个链接。主设备110和从设备120可以通过子链接彼此通信。主设备110和从设备120中的每个可以包括用于高速通信的接口电路。主设备110和从设备120可以通过信号传输线彼此电耦接，以及可以通过信号传输线和接口电路来交换数据。
根据实施例的系统1可以通过平衡码多电平信号传输来携带信息(例如，数据、地址和命令)。主设备110和从设备120可以通过总线彼此电耦接。例如，总线可以是线制总线。该线制总线可以包括一个或更多个导线组，导线组中的每个包括一个或更多个导线。线制总线可以是N线制总线，且单个导线组可以包括N个导线。例如，线制总线可以是3线制总线，且单个导线组可以包括3个导线。每个导线组的N个导线(例如，N＝3)可以由与从主设备110传输至从设备120或者从从设备120传输至主设备110的符号相对应的电压电平来驱动。例如，如果导线的数量是3，则每个导线组的3个导线可以被驱动至高电平、中电平和低电平中的一个以传输符号。例如，高电平可以是与3/4伏相对应的电压电平，中电平可以是与1/2伏相对应的电压电平，以及低电平可以是1/4伏的电压电平。
主设备110可以包括编码电路111和发射器112。编码电路111和发射器112可以是用于平衡码多电平信号传输的接口电路。编码电路111可以将数据D<0:n>编码为一个或更多个多电平符号。例如，编码电路111可以是16:7映射器，其将16位数据转换为7个多电平符号。发射器112可以接收从编码电路111提供的多电平符号。发射器112可以根据多电平符号来改变N线制总线(例如，N＝3)的电压电平或状态。例如，多电平符号可以是3电平符号，且多电平符号中的每个可以包括3个相位。3电平符号可以包括第一符号至第六符号。第一符号至第六符号可以被定义为“+x、-x、+y、-y、+z和-z”。第一符号“+x”可以具有相位“1，0，0”，第二符号“-x”可以具有相位“0，1，1”，第三符号“+y”可以具有相位“0，1，0”，第四符号“-y”可以具有相位“1，0，1”，第五符号“+z”可以具有相位“0，0，1”，以及第六符号“-z”可以具有相位“1，1，0”。由于发射器112根据多电平符号来改变3线制总线的电压电平或状态，因此发射器112可以不使用具有相位“0，0，0”或相位“1，1，1”的符号。
发射器112可以分别将3个导线A、B和C的状态改变为3/4伏的高电平、1/4伏的低电平和1/2伏的中电平，以便传输第一符号“+x”。发射器112可以分别将3个导线A、B和C的状态改变为1/4伏的低电平、3/4伏的高电平和1/2伏的中电平，以便传输第二符号“-x”。发射器112可以分别将3个导线A、B和C的状态改变为1/2伏的中电平、3/4伏的高电平和1/4伏的低电平，以便传输第三符号“+y”。发射器112可以分别将3个导线A、B和C的状态改变为1/2伏的中电平、1/4伏的低电平和3/4伏的高电平，以便传输第四符号“-y”。发射器112可以分别将3个导线A、B和C的状态改变为1/4伏的低电平、1/2伏的中电平和3/4伏的高电平，以便传输第五符号“+z”。发射器112可以分别将3个导线A、B和C的状态改变为3/4伏的高电平、1/2伏的中电平和1/4伏的低电平，以便传输第六符号“-z”。
从设备120可以包括接收器121和解码电路122。接收器121和解码电路122可以是用于平衡码多电平信号接收的接口电路。接收器121可以电耦接至3线制总线，以及可以根据3线制总线的电压电平来接收多电平符号。虽然未在图1中图示，但是接收器121可以包括分别与3个导线相对应的3个差分缓冲器。三个差分缓冲器可以电耦接至3个导线A、B和C中的两个或更多个。例如，第一差分缓冲器可以通过差分放大第一导线A与第二导线B的电压电平差“A-B”来输出多电平符号的第一相位，第二差分缓冲器可以通过差分放大第二导线B与第三导线C的电压电平差“B-C”来输出多电平符号的第二相位，第三差分缓冲器可以通过差分放大第三导线C与第一导线A的电压电平差“C-A”来输出多电平符号的第三相位。因此，接收器121可以根据3线制总线的电压电平或状态来输出与从发射器112传输来的原始多电平符号相同的多电平符号。
例如，当传输第一符号“+x”时，第一导线A的电压电平可以是3/4伏，第二导线B的电压电平可以是1/4伏，第三导线C的电压电平可以是1/2伏。接收器121可以通过差分放大第一导线A与第二导线B之间的电压电平差“A-B”(即，+1/2伏)来输出“1”作为多电平符号的第一相位，通过差分放大第二导线B与第三导线C之间的电压电平差“B-C”(即，-1/4伏)来输出“0”作为多电平符号的第二相位，以及通过差分放大第三导线C与第一导线A之间的电压电平差“C-A”(即，-1/4伏)来输出“0”作为多电平符号的第三相位。
解码电路122可以将多电平符号解码为数据D<0:n>。例如，解码电路122可以是7:16解映射器，其将7个多电平符号解码为16位数据。编码电路111的编码和解码电路122的解码可以是互补的关系。虽然图1图示了从主设备110至从设备120的数据传输，但是本公开的范围不局限于此。从设备120还可以包括诸如编码电路111和发射器112的元件以将数据传输至主设备110，以及主设备110还可以包括诸如接收器121和解码电路122的元件以接收来自从设备120的数据。
主设备110可以控制从设备120的操作。主设备110可以运行操作系统(OS)，并且执行电子设备中的各种算术运算和逻辑运算。例如，主设备110可以包括处理器。处理器可以是中央处理电路(CPU)、图形处理电路(GPU)、多媒体处理器(MMP)、数字信号处理器中的一个或更多种。主设备110可以通过结合具有各种功能的处理器芯片(诸如应用处理器(AP))而以片上系统(SoC)的形式来实现。
从设备120可以在主设备110的控制下执行各种操作。从设备120可以包括在主设备110的控制下操作的所有元件。例如，从设备120可以包括能够执行系统存储器、电源控制器、通信模块、多媒体模块和输入/输出模块等的各种功能的模块。作为示例，从设备120可以是存储器件。存储器件可以包括诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)的易失性存储器件，以及还可以包括诸如只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)的非易失性存储器件中的一种或更多种。
图2是图示根据实施例的存储系统2的代表示例的框图。参照图2，存储系统2可以包括存储器控制器210和存储器件220。存储器控制器210和存储器件220可以通过一个或更多个总线而彼此通信。存储器控制器210可以用作主设备110，以及存储器件220可以用作在存储器控制器210的控制下操作的从设备120。存储器控制器210可以与外部主机设备通信，并且可以将各种控制信号提供至存储器件220以便控制存储器件220。存储器控制器210和存储器件220可以通过平衡码多电平信号传输而彼此通信。为此，存储器控制器210和存储器件220可以串行地传输多电平符号。多电平符号可以是常规二进制数据或被编码为具有两个或更多个电平、状态或相位的控制信号。例如，多电平符号可以是3电平符号。
总线可以包括第一总线至第三总线231、232和233。第一总线231可以是命令总线。第一总线231可以是用于传输命令和地址信号CA的信号传输线组，以及可以传输由命令和地址信号CA、时钟使能信号CKE和芯片选择信号CS等编码成的多电平符号。第二总线232可以是时钟总线。第二总线232可以是用于传输时钟CLK的信号传输线组。第三总线233可以是数据总线。第三总线233可以是用于传输由数据DQ编码成的多电平符号的信号传输线组。经由第三总线233传输的符号可以包括关于数据选通信号DQS和/或数据掩蔽信号DM的信息以及关于数据DQ的信息。即，关于数据DQ、数据选通信号DQS和数据掩蔽信号DM的信息可以被编码为经由第三总线233传输的符号。
存储器控制器210和存储器件220可以执行写入操作和读取操作。在写入操作和读取操作期间，存储器控制器210可以经由第一总线231将具有关于命令和地址信号CA的信息的一个或更多个多电平符号提供给存储器件220，以及可以经由第二总线232将时钟CLK提供给存储器件220。在写入操作期间，存储器控制器210可以经由第三总线233将具有关于数据DQ和数据选通信号DQS的信息的符号提供给存储器件220。此外，存储器控制器210可以将数据掩蔽信号DM的信息添加至符号。在读取操作期间，存储器件220可以经由第三总线233将具有数据DQ和数据选通信号DQS的符号提供给存储器控制器210。
存储器控制器210和存储器件220中的每个可以包括传输接口电路和接收接口电路，传输接口电路用于产生要经由第三总线233传输的符号，接收接口电路用于将符号恢复为原始数据信号和数据选通信号。在实施例中，传输接口电路可以对应于图1中所示的编码电路111和发射器112，以及接收接口电路可以对应于图1中所示的接收器121和解码电路122。例如，传输接口电路可以通过将原始数据信号和数据选通信号编码为符号来产生符号，以及接收接口电路可以通过将符号解码回原始数据信号和数据选通信号来恢复符号。
图3是图示根据实施例的接口电路3的代表示例的框图。接口电路3可以用于通过平衡码多电平信号传输来通信。接口电路3可以是用于接收从外部设备传输来的多电平符号的接收接口电路。接口电路3可以包括接收器310、时钟恢复电路320、时钟选择电路330以及锁存和解码电路340。接收器310可以电耦接至线制总线301。线制总线301可以包括一个或更多个导线。线制总线301中包括的导线的数量可以取决于要经由线制总线301传输的多电平符号。例如，当多电平符号是3电平符号时，线制总线301可以包括3个导线。虽然将多电平符号的示例描述和图示为3电平符号，但是符号的电平的数量被提供作为示例，而非限制。接收器310可以根据线制总线301的状态来接收多电平符号。
线制总线301可以包括第一导线A、第二导线B和第三导线C。线制总线301可以包括第一接收缓冲器至第三接收缓冲器311、312和313。第一接收缓冲器311可以电耦接至第一导线A和第二导线B，第二接收缓冲器312可以电耦接至第二导线B和第三导线C，以及第三接收缓冲器313可以电耦接至第三导线C和第一导线A。第一接收缓冲器311可以通过差分放大第一导线A和第二导线B的状态来产生多电平符号的第一相位INAB。例如，第一接收缓冲器311可以通过放大第一导线A与第二导线B之间的电压电平差来产生多电平符号的第一相位INAB。第二接收缓冲器312可以通过差分放大第二导线B和第三导线C的状态来产生多电平符号的第二相位INBC。例如，第二接收缓冲器312可以通过放大第二导线B与第三导线C之间的电压电平差来产生多电平符号的第二相位INBC。第三接收缓冲器313可以通过差分放大第三导线C和第一导线A的状态来产生多电平符号的第三相位INCA。例如，第三接收缓冲器313可以通过放大第三导线C与第一导线A之间的电压电平差来产生多电平符号的第三相位INCA。
时钟恢复电路320可以基于从接收器310提供的多电平符号来产生恢复时钟CLKR。根据平衡码多电平信号传输，第一导线A、第二导线B和第三导线C中的一个或更多个导线的状态可以持续地改变。因此，多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的一个或更多个相位可以持续地从一个逻辑电平改变为另一个逻辑电平。时钟恢复电路320可以通过检测多电平符号的第一相位INAB、第二相位INBC和第三相位INCA的一个或更多个转变来改变恢复时钟CLKR的电平。时钟恢复电路320可以根据第一相位INAB、第二相位INBC和第三相位INCA中的一个或更多个的转变来触发恢复时钟CLKR。恢复时钟CLKR的激活可以基于包括接口电路3的系统的操作速度来确定。例如，时钟恢复电路320可以在系统和接口电路3以高频带操作时被去激活，以便不从多电平符号产生恢复时钟CLKR，以及可以在系统和接口电路3以比高频带低的低频带操作时被激活，以便从多电平符号产生恢复时钟CLKR。
时钟选择电路330可以接收恢复时钟CLKR和外部时钟CLKE。可以从与接口电路3通信的外部设备提供外部时钟CLKE。外部时钟CLKE可以通过另一个导线或另一个信号传输线来传输。可以从与接口电路3通信的外部设备的接口电路提供外部时钟CLKE。恢复时钟CLKR和外部时钟CLKE可以具有彼此相同或实质相同的频率。外部时钟CLKE可以是单端信号和差分信号中的一种。作为示例，图3图示了作为差分信号的具有经由不同导线或不同的信号传输线提供的正相位信号CLKE和负相位信号CLKEB的外部时钟CLKE。接口电路3还可以包括用于接收外部时钟CLKE的时钟缓冲器360。
时钟选择电路330可以根据包括接口电路3的系统的操作速度来从恢复时钟CLKR和外部时钟CLKE中的一个来产生内部时钟ICLK。例如，时钟选择电路330可以在系统和接口电路3以高频带操作时从外部时钟CLKE产生内部时钟ICLK，以及可以在系统和接口电路3以比高频带低的低频带操作时从恢复时钟CLKR来产生内部时钟ICLK。
时钟选择电路330可以响应于时钟选择信号CLKSEL来从恢复时钟CLKR和外部时钟CLKE中的一个产生内部时钟ICLK。例如，时钟选择电路330可以在时钟选择信号CLKSEL被禁止时输出恢复时钟CLKR作为内部时钟ICLK，以及可以在时钟选择信号CLKSEL被使能时输出外部时钟CLKE作为内部时钟ICLK。时钟选择电路330可以包括使用时钟选择信号CLKSEL作为控制信号的多路复用器，以及输出恢复时钟CLKR和外部时钟CLKE中的一个作为内部时钟ICLK。可以从与接口电路3通信的外部设备提供时钟选择信号CLKSEL。外部设备可以根据包括接口电路3的系统的操作速度和操作环境来提供时钟选择信号CLKSEL。此外，时钟选择信号CLKSEL可以在接口电路3中内部地产生。例如，时钟选择信号CLKSEL可以通过检测外部时钟CLKE来产生。即，时钟选择信号CLKSEL可以在外部时钟CLKE具有高频率时被使能，以及可以在外部时钟CLKE具有低频率时被禁止。时钟选择电路330可以包括频率检测电路。
时钟恢复电路320可以接收时钟选择信号CLKSEL。时钟恢复电路320的激活可以根据时钟选择信号CLKSEL来确定。例如，当时钟选择信号CLKSEL被使能时，时钟恢复电路320可以被去激活以便不产生恢复时钟CLKR，从而降低接口电路3的功耗。当时钟选择信号CLKSEL被禁止时，时钟恢复电路320可以被激活以便产生恢复时钟CLKR。
锁存和解码电路340可以根据内部时钟ICLK而从多电平符号产生内部数据D<0:n>。锁存和解码电路340可以储存从接收器310提供的多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的每个。例如，锁存和解码电路340可以同步于内部时钟ICLK来锁存多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的每个。锁存和解码电路340可以通过对锁存的多电平符号解码来产生与多电平符号相对应的内部数据D<0:n>。锁存和解码电路340可以通过将从接收器310提供的多电平符号布置至内部时钟ICLK的边沿来控制接口电路3精确地产生内部数据D<0:n>。
参照图3，接口电路3还可以包括时序控制电路350。可以提供时序控制电路350以确保多电平符号的设置/保持裕度(setup/hold margin)。时序控制电路350可以接收从接收器310提供的多电平符号的第一相位INAB、第二相位INBC和第三相位INCA，以及延迟第一相位INAB、第二相位INBC和第三相位INCA。时序控制电路350可以将延迟的多电平符号提供给锁存和解码电路340。时序控制电路350可以是可变延迟电路。时序控制电路350的延迟时间的量可以改变。例如，时序控制电路350的延迟时间的量可以根据在包括接口电路3的系统中内部产生的控制信号而改变。此外，时序控制电路350的延迟时间的量可以根据从与接口电路3通信的外部设备提供的控制信号而变化。时序控制电路350的延迟时间的量可以对应于时钟恢复电路320从多电平符号产生恢复时钟CLKR所需的时间。时序控制电路350可以通过将第一相位INAB、第二相位INBC和第三相位INCA延迟差不多产生恢复时钟CLKR所需的时间来确保多电平符号的第一相位INAB、第二相位INBC和第三相位INCA的设置/保持裕度，以使锁存和解码电路340正确地锁存多电平符号。
图4是图示图3中所示的时钟恢复电路320的代表示例的框图。时钟恢复电路320可以包括第一延迟部411、第二延迟部412、第三延迟部413、第一异或门421、第二异或门422、第三异或门423、与非(NAND)门430和T触发器440。第一延迟部411、第二延迟部412和第三延迟部413与第一异或门421、第二异或门422和第三异或门423分别彼此串联耦接，以及可以接收多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的一个。第一延迟部411可以延迟多电平符号的第一相位INAB。第一异或门421可以接收多电平符号的第一相位INAB和第一延迟部411的输出。第二延迟部412可以延迟多电平符号的第二相位INBC。第二异或门422可以接收多电平符号的第二相位INBC和第二延迟部412的输出。第三延迟部413可以延迟多电平符号的第三相位INCA。第三异或门423可以接收多电平符号的第三相位INCA和第三延迟部413的输出。第一延迟部411、第二延迟部412和第三延迟部413可以接收时钟选择信号CLKSEL。在时钟选择信号CLKSEL被使能时，第一延迟部411、第二延迟部412和第三延迟部413可以被去激活。
NAND门430可以接收第一异或门421、第二异或门422和第三异或门423的输出。T触发器440可以基于NAND门430的输出来产生恢复时钟CLKR。T触发器440还可以接收初始值设置信号T0和重置信号INT。初始值设置信号T0可以允许T触发器440设置其初始输出电平，以及重置信号INT可以重置T触发器440。
图5是图示图4中所示的时钟恢复电路320的操作的代表示例的时序图。第一导线A、第二导线B和第三导线C中的一个或更多个导线的状态可以持续地改变以便传输多电平符号。因此，从接收器310提供的多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的一个或更多个可以持续地改变。图5图示了第一导线A、第二导线B和第三导线C的状态的波形以及第一相位INAB、第二相位INBC和第三相位INCA的波形。第一导线A、第二导线B和第三导线C中的一个或更多个导线的状态可以持续地改变为高电平、中电平和低电平中的一个，以便传输多电平符号。第一接收缓冲器311可以通过差分放大第一导线A和第二导线B的状态来产生多电平符号的第一相位INAB。例如，第一接收缓冲器311可以通过放大第一导线A与第二导线B之间的电压电平差来产生多电平符号的第一相位INAB。第二接收缓冲器312可以通过差分放大第二导线B和第三导线C的状态来产生多电平符号的第二相位INBC。例如，第二接收缓冲器312可以通过放大第二导线B与第三导线C之间的电压电平差来产生多电平符号的第二相位INBC。第三接收缓冲器313可以通过差分放大第三导线C和第一导线A的状态来产生多电平符号的第三相位INCA。例如，第三接收缓冲器313可以通过放大第三导线C与第一导线A之间的电压电平差来产生多电平符号的第三相位INCA。
当多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的一个或更多个改变时，时钟恢复电路320可以改变恢复时钟CLKR的电平。因此，每当多电平符号的第一相位INAB、第二相位INBC和第三相位INCA中的一个或更多个改变时，恢复时钟CLKR可以触发。因此，可以将恢复时钟CLKR产生为具有与包括接口电路3的系统的操作速度相对应的频率。这里，由于第一导线A、第二导线B和第三导线C中的一个或更多个导线的状态持续地从高电平、中电平和低电平之间的一个改变为另一个，因此在由接收器310产生的多电平符号的第一相位INAB、第二相位INBC和第三相位INCA之中可以出现偏斜。因此，由时钟恢复电路320产生的恢复时钟CLKR可以具有大量抖动以及可以具有不规则的占空比。当系统和接口电路3以比高频带低的低频带操作时，尽管有抖动和不规则的占空比，但由于锁存和解码电路340可以正确地锁存多电平符号，因此可以忽略抖动和变化的占空比。然而，当系统和接口电路3以高频带操作时，由于锁存和解码电路340因抖动和变化的占空比而不能正确地锁存多电平符号，因此应当考虑抖动和不规则的占空比。当系统和接口电路3以高频带操作时，根据实施例的接口电路3可以使用具有比恢复时钟CLKR相对更小的抖动和更加恒定的占空比的外部时钟CLKE。因此，即使当系统和接口电路3以高频带操作时，接口电路3可以通过正确地锁存多电平符号来产生内部数据D<0:n>。
虽然以上已经描述了特定实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，用于高速通信的接口电路和包括其的系统不应当基于所描述的实施例而受到限制。更确切地说，本文描述的用于高速通信的接口电路和包括其的系统应当仅基于所附权利要求书结合以上的描述和附图来限制。

Claims (17)

1.一种接口电路，包括：
接收器，被配置为根据线制总线的状态来接收多电平符号；
时钟恢复电路，被配置为基于多电平符号来产生恢复时钟，其中，根据时钟选择信号来确定时钟恢复电路是否操作；
时钟选择电路，被配置为根据时钟选择信号而从外部时钟和恢复时钟中的一个产生内部时钟；以及
锁存和解码电路，被配置为基于内部时钟来锁存多电平符号。
2.如权利要求1所述的接口电路，其中，线制总线包括第一导线至第三导线，以及接收器包括：
第一接收缓冲器，被配置为通过差分放大第一导线的状态和第二导线的状态来输出多电平符号的第一相位；
第二接收缓冲器，被配置为通过差分放大第二导线的状态和第三导线的状态来输出多电平符号的第二相位；以及
第三接收缓冲器，被配置为通过差分放大第三导线的状态和第一导线的状态来输出多电平符号的第三相位。
3.如权利要求1所述的接口电路，其中，时钟恢复电路通过检测多电平符号的相位转变来改变恢复时钟的电平。
4.如权利要求1所述的接口电路，其中，恢复时钟和外部时钟具有彼此相同或实质相同的频率。
5.如权利要求1所述的接口电路，其中，从接口电路的外部设备提供时钟选择信号。
6.如权利要求1所述的接口电路，其中，时钟选择信号通过检测外部时钟的频率来产生。
7.如权利要求1所述的接口电路，其中，时钟选择电路在接口电路以高频带操作时输出外部时钟作为内部时钟，以及在接口电路以比高频带低的低频带操作时输出恢复时钟作为内部时钟。
8.如权利要求1所述的接口电路，其中，锁存和解码电路同步于内部时钟来锁存多电平符号，以及将锁存的多电平符号转换为内部数据。
9.如权利要求1所述的接口电路，还包括被配置为延迟多电平符号的时序控制电路，其中，时序控制电路的延迟时间的量对应于时钟恢复电路产生恢复时钟所需的时间。
10.一种半导体系统，包括：
发射器，被配置为根据多电平符号来改变线制总线的状态；
接收器，被配置为根据线制总线的状态来接收多电平符号；
时钟恢复电路，被配置为基于从接收器提供的多电平符号来产生恢复时钟；
时钟选择电路，被配置为根据系统的操作速度而从具有与恢复时钟相同的频率的外部时钟和恢复时钟中的一个产生内部时钟；以及
锁存和解码电路，被配置为基于内部时钟而从多电平符号产生内部数据。
11.如权利要求10所述的半导体系统，其中，线制总线包括第一导线至第三导线，以及接收器包括：
第一接收缓冲器，被配置为通过差分放大第一导线的状态和第二导线的状态来输出多电平符号的第一相位；
第二接收缓冲器，被配置为通过差分放大第二导线的状态和第三导线的状态来输出多电平符号的第二相位；以及
第三接收缓冲器，被配置为通过差分放大第三导线的状态和第一导线的状态来输出多电平符号的第三相位。
12.如权利要求10所述的半导体系统，其中，时钟恢复电路通过检测多电平符号的相位转变来改变恢复时钟的电平。
13.如权利要求10所述的半导体系统，其中，时钟恢复电路在系统以高频带操作时不产生恢复时钟，以及在系统以比高频带低的低频带操作时产生恢复时钟。
14.如权利要求10所述的半导体系统，其中，时钟选择电路在系统以高频带操作时输出外部时钟作为内部时钟，以及在系统以比高频带低的低频带操作时输出恢复时钟作为内部时钟。
15.如权利要求10所述的半导体系统，其中，锁存和解码电路同步于内部时钟来锁存多电平符号，以及将锁存的多电平符号转换为内部数据。
16.如权利要求10所述的半导体系统，还包括被配置为延迟多电平符号的时序控制电路，
其中，时序控制电路的延迟时间的量对应于时钟恢复电路产生恢复时钟所需的时间。
17.一种接口电路，包括：
接收器，被配置为根据线制总线的状态来接收多电平符号；
时钟恢复电路，被配置为基于多电平符号来产生恢复时钟；
时钟选择电路，被配置为在接口电路以高频带操作时输出外部时钟作为内部时钟，以及在接口电路以比高频带低的低频带操作时输出恢复时钟作为内部时钟；以及
锁存和解码电路，被配置为基于内部时钟来锁存多电平符号。
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