CN101997629A - 发送接收装置及其工作方法 - Google Patents

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Abstract

提供一种发送接收装置及其工作方法，可以减小半导体芯片面积，降低再生数据和再生时钟生成的误工作的可能性。该发送接收装置(7)，包括：时钟数据恢复电路(11)、解串器(15)、串行器(14)、PLL电路(13)以及频率检测器(12)。时钟数据恢复电路(11)响应接收信号(RX)和从PLL电路生成的时钟信号(TXCLK)，抽出再生数据(DATA)和再生时钟(CLK)。解串器(15)根据再生数据和再生时钟生成并行接收数据(DT)。串行器(14)根据并行发送数据(DR)和时钟信号生成串行发送信号(TX)。检测器(12)检测接收信号与时钟信号的频率差，生成频率控制信号(FCS)。PLL电路响应信号(FCS)，控制时钟信号的周期以减小频率误差。

Description

发送接收装置及其工作方法
技术领域
本发明涉及一种发送接收装置及其工作方法，更具体地，涉及减小半导体芯片面积，并且降低在接收来自主机的接收信号时再生数据和再生时钟的生成中的误工作的可能性的有效技术。
背景技术
一般地，在实现与主机的双向通信的器件例如半导体集成电路中，用规格规定主机与器件之间的双向通信信号的频率，如果通信信号是规定外的频率则不能建立通信。因此，已知有把通信信号调整成规定内的频率的技术。
在下述专利文献1中记载了，将从接收装置的频率控制信息处理部输出的频率控制信息向发送装置送出，发送装置的频率控制部通过基于频率控制信息控制发送装置的基本时钟的频率，使发送装置的基本时钟的频率与接收装置的本地时钟的频率同步。另外，在下述专利文献2中记载了，为了根据接收数据再生接收时钟，并且使接收时钟与发送时钟同步，使用利用了由可变分频器把电压控制振荡器的输出分频后得到的输出与由边沿检测器根据接收数据得到的边沿检测时刻的相位差来控制可变分频器的分频比的数字PLL(锁相环)电路。而且，在下述专利文献3中记载了，利用频率检测器控制来自主机的接收信号与到主机的发送信号的频率差，使发送信号的频率与接收信号的频率一致。
另一方面，在下述非专利文献1中记载了在光通信系统中使用的数据恢复电路，该数据恢复电路由相位比较器(PC)、升降确定电路(DC)、循环时钟保相器(CPP)、时钟插补器(CI)、时钟选择器(CS)构成。利用时钟插补器(CI)把双相内部时钟信号变换成多相时钟信号，响应保相器(CPP)的输出信号利用时钟选择器(CS)从多相时钟信号中选择选择时钟信号。把选择时钟信号和光通信系统的传送输入信号分别供给相位比较器(PC)的三个触发器的触发输入端子和数据输入端子，三个触发器的输出信号供给相位比较器(PC)的两个“异”电路的输入端子。另外，一个“异”电路的输出信号和另一个“异”电路的输出信号分别作为上升请求和下降请求被供给升降确定电路(DC)的输入端子，升降确定电路(DC)的上升控制信号和下降控制信号被供给循环时钟保相器(CPP)。用该时钟数据恢复电路控制成传送输入信号的数据边沿的时刻位于选择时钟信号的时刻的大致中央，可以以低的位出错率进行数据的恢复(recovery)。
而且，在下述非专利文献2中记载了，利用小数PLL电路构成串行ATA接口用的扩频时钟发生器(SSCG：Spread Spectrum Clock Generator)，该小数PLL电路利用∑Δ调制器的输出箝位在分频器的两个分频比(73/75)之间。另外，在下述非专利文献2中，利用∑Δ调制器的输出箝位在多模分频器(DMD：Dual Modulus Divider)的两个分频比之间。这样，扩频时钟发生器(SSCG)，对时钟信号进行频率调制，降低时钟的基本波和高谐波的峰值功率，以减少电子设备中的EMI那样的不必要的辐射。虽然总能量不变，但由于在时钟信号的振幅和信号边沿的波形保持不变的情况下时钟信号在宽的频带上扩散，所以可以降低峰值能量。在分频比都是整数的一般的PLL电路中，由于锁相环的频率分辨率为基准频率fREF，所以精密的频率分辨率必须是小的基准频率fREF，因此成为小的环频带。由于窄的环频带的切换时间长，所以不理想，PLL电路的电压控制振荡器(VCO)的相位噪声的抑制不够，容易受到来自PLL电路外部的噪声的影响。与此不同，为了具有比基准频率fREF更精密的频率分辨率而开发了使用小数PLL电路的小数合成器，在小数-N分频器中分频比周期性地从整数N变成整数N+1，结果平均分频比比N增加了(N+1)分频的占空比大小。另外，EMI是Electromagnetic Interference(电磁干扰)的缩写，ATA是Advanced Technology Attachment(先进技术附设)的缩写。
<专利文献1>日本特开2001-230750号公报
<专利文献2>日本特开平8-335932号公报
<专利文献3>日本特开2007-135189号公报
<非专利文献1>Yoshio Miki等，“A 50-mW/ch 2.5-Gb/s/ch Data Recovery Circuit for the SFI-5 Interface with Digital Eye-Tracking”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，Vol.39，No.4，April 2004，第613-621页。
<非专利文献2>Wei-Ta chen等，“A Spread Spectrum Clock Generator for SATA-II”，2005 IEEE International Symposium Circuits and Systems，23-26May 2005，第2643-2646页。
发明内容
(发明要解决的问题)
在使用HDD(硬盘驱动器)/CD(压缩光盘)/DVD(数字多用途盘)/BD(蓝光光盘)等的记录媒体的半导体集成电路等的器件的开发中，由于需要通用性，所以要求与各种主机的可连接性。另外，对于这样的要求通用性的半导体集成电路，在市场上廉价地供给是必然的问题。为此，要求以小的芯片面积批量生产半导体集成电路。
在完成本发明之前，本发明人对使用可与各种主机连接的HDD/CD/DVD/BD等的记录媒体的半导体集成电路等的器件进行了研发。
在该器件的研发中，在与主机的连接中为了减少不必要的辐射，采用利用扩频时钟发生器(SSCG)的串行ATA接口。
另外，在该器件的研发中，为了通过利用扩频时钟发生器(SSCG)的串行ATA接口，在来自主机的接收信号的时钟信号频率被扩散了的状态下高精度地再生扩散时钟和发送信号，分析了上述非专利文献1中记载的时钟数据恢复电路的采用。
图1是示出在完成本发明之前，本发明人分析过的使用记录媒体的由半导体集成电路构成的器件的构成的图。
下面，详细说明图1所示的构成器件的半导体集成电路7。
一般地，作为用来把光盘装置、硬盘装置等的存储媒体(周边装置)与个人计算机等的计算机连接的接口，有例如标准规格的串行ATA型接口单元。通过使用串行ATA，各种存储媒体可以基于具有互换性的命令、控制软件与计算机连接。在图1所示的器件中，作为存储媒体采用光盘装置，该周边装置用串行ATAPI与主计算机连接。另外，ATAPI是Advanced Technology Attachment Peripheral Interface(先进技术附设外围接口)的缩写。
图1所示的光盘装置由光盘5、光拾取器6、半导体集成电路7、晶振子3构成，以串行ATAPI方式与主计算机(HOST)2连接。
光拾取器6向光盘5照射光束，进行数据的读出、写入。半导体集成电路7包含：进行光拾取器6的数据写入和数据读出的处理的记录再生单元(READ/WRITE)8、和用来向主计算机(HOST)2输入输出记录再生单元8的数据的接口单元(ATAPI)1。
接口单元(ATAPI)1由串行器(SER)14、第一PLL电路16、第二PLL电路(PLL)13、解串器(DSE)15、时钟数据恢复电路(CDR)11构成。
在从作为周边装置的光盘读出数据的处理中，作为并串变换器的串行器(SER)14，把来自记录再生单元8的并行发送数据变换成与从第二PLL电路(PLL)13供给的时钟同步的串行发送信号，输出到主计算机2。即，在光盘5的读出数据的处理中，接口单元(ATAPI)1的串行器(SER)14，把来自记录再生单元8的并行发送数据变换成与从第二PLL电路(PLL)13供给的时钟CLK2同步的串行发送信号TX，输出到主计算机2。此时，由于第二PLL电路(PLL)13构成象上述非专利文献2记载的那样的由包含∑Δ调制器的小数PLL电路构成的扩频时钟发生器(SSCG)，所以可以减少串行发送信号TX造成的不必要的辐射。
另一方面，在向作为周边装置的光盘写入数据的处理中，时钟数据恢复电路(CDR)11从主计算机2接收接收信号RX，响应从第一PLL电路16供给的时钟CLK1，生成串行再生数据DATA和再生时钟CLK，向解串器(DSE)15输出。作为串并变换器的解串器(DSE)15根据串行再生数据和再生时钟生成并行接收数据，进行向光盘写入数据的处理。即，在向光盘5写入数据的处理中，接口单元(ATAPI)1的时钟数据恢复电路(CDR)11从主计算机2接收接收信号RX，响应从第一PLL电路16供给的时钟CLK1，生成串行再生数据DATA和再生时钟CLK，向解串器(DSE)15输出。解串器(DSE)15根据串行再生数据DATA和再生时钟CLK生成并行接收数据，向记录再生单元8输出，进行向光盘5写入数据的处理。从时钟数据恢复电路(CDR)11再生的再生时钟CLK作为基准频率信号被供给第一PLL电路16的输入端子。其结果，通过利用扩频的串行ATA接口可以追随来自主计算机2的接收信号RX的时钟信号频率和再生时钟CLK的频率的变化，改变从第一PLL电路16生成的时钟CLK1的频率。因此，即使在通过利用扩频的串行ATA接口改变时钟频率那样的状态下，接口单元(ATAPI)1的时钟数据恢复电路(CDR)11也可以生成串行再生数据DATA和再生时钟CLK。
但是，本发明人认识到，由于图1所示的半导体集成电路7包含第一PLL电路16和第二PLL电路(PLL)13，所以有半导体芯片面积大的问题。尤其是，由于PLL电路所含的环路滤波器(LF)包含芯片占有面积大的电容元件和电阻元件，PLL电路所含的电压控制振荡器(VCO)包含多级CMOS反相器链，所以图1所示的半导体集成电路7的芯片占有面积大。
因此，为了减小图1所示的本发明人在做出本发明之前分析的半导体集成电路7的半导体芯片面积，本发明人在做出本发明之前对用单个PLL电路使第一PLL电路16和第二PLL电路(PLL)13共用化进行了分析。
在该共用化中，响应单个共用化PLL电路产生的时钟，串行器(SER)14把来自记录再生单元8的并行发送数据变换成串行发送数据TX，输出到主计算机2。此时，利用器件侧的扩频确定串行发送数据TX和单个共用化PLL电路产生的时钟的频率的变化。
另一方面，在该共用化中，响应单个共用化PLL电路产生的时钟，时钟数据恢复电路(CDR)11从主计算机2接收接收信号RX，生成串行再生数据DATA和再生时钟CLK，向解串器(DSE)15输出。但是此时，利用主机侧的扩频确定接收信号RX和再生时钟CLK的频率的变化。
另一方面，在串行ATA接口中，成为在主机与器件1之间只传送来自主机的接收信号RX和来自器件的发送信号TX，不能传送其它信号的规格。因此，器件中的来自主机的接收信号RX的接收用的接收时钟与器件中的到主机的发送信号TX的发送用的发送时钟是不同步的关系。其结果，由于上述那样的共用化，具有利用器件侧的扩频确定的频率的串行器(SER)14的时钟的频率与具有利用主机侧的扩频确定的频率的时钟数据恢复电路(CDR)11的时钟的频率不一致。因此，通过本发明人的分析发现了，如果此时的频率差显著，则时钟数据恢复电路(CDR)11中的通过从主计算机2接收接收信号RX而生成串行再生数据DATA和再生时钟CLK的正常工作有困难的问题。
本发明正是基于以上那样的在做出本发明之前本发明人的分析结果而提出的。
因此，本发明的目的在于，减小构成可与主机连接的器件的半导体集成电路的半导体芯片面积，并且降低在接收来自主机的接收信号时再生数据和再生时钟的生成中的误工作的可能性。
本发明的上述和其它的目的和新颖特征可以从本发明的描述和附图清楚地看出。
(用来解决问题的手段)
如果简要地说明本申请中公开的发明中的代表性方案的概要，则如下所述。
即，根据本发明的代表性实施方式的发送接收装置(7)，包括：时钟数据恢复电路(11)、解串器(15)、串行器(14)、PLL电路(13)以及频率检测器(12)。
上述时钟数据恢复电路(11)响应接收信号(RX)和从上述PLL电路(13)生成的时钟信号(TXCLK)，抽出再生数据(DATA)和再生时钟(CLK)。
作为串并变换器的上述解串器(15)根据上述再生数据(DATA)和上述再生时钟(CLK)生成并行接收数据(DT)。
作为并串变换器的上述串行器(14)根据并行发送数据(DR)和从上述PLL电路(13)生成的上述时钟信号(TXCLK)生成串行发送信号(TX)。
上述频率检测器(12)通过检测上述接收信号(RX)的频率与上述时钟信号(TXCLK)的频率的差，生成向上述PLL电路(13)供给的频率控制信号(FCS)。
响应上述频率控制信号(FCS)，上述PLL电路(13)控制上述时钟信号(TXCLK)的周期，以减小上述接收信号(RX)的上述频率与上述时钟信号(TXCLK)的上述频率的上述差(参照图2、图12)。
(发明的效果)
如果简要地说明由本申请中公开的发明中的代表性方案分别得到的发明效果，则如下所述。
即，根据本发明，能够减小半导体芯片面积，并且降低在接收来自主机的接收信号时再生数据和再生时钟的生成中的误工作的可能性。
附图说明
图1是示出在完成本发明之前本发明人分析过的使用记录媒体的由半导体集成电路构成的器件的构成的图。
图2是示出具有根据本发明的实施方式1的发送接收装置的通信系统的构成的图。
图3是示出被构成为图2所示的具有收发功能的发送接收装置的器件1中所含的时钟数据恢复电路(CDR)11的构成的图。
图4A是说明图3所示的时钟数据恢复电路(CDR)11的工作的图，是示出信号间的时刻关系的时刻图。
图4B是说明图3所示的时钟数据恢复电路(CDR)11的工作的图，是示出选择时钟输出信号与抖动(jitter)成分的关系的图。
图5是示出被构成为图2所示的具有收发功能的发送接收装置的器件1中所含的频率检测器(CNT)12的构成的图。
图6是示出图5所示的频率检测器(CNT)12中所含的频率误差检测调整器(DDC)123的构成的图。
图7是示出被构成为图2所示的具有收发功能的发送接收装置的器件1中所含的PLL电路(PLL)13的构成的图。
图8是示出图7所示的PLL电路(PLL)13中所含的电压控制振荡器(VCO)134的构成的图。
图9A是示出图8所示的电压控制振荡器(VCO)134中所含的电压电流变换器(VIC)1341的构成的图。
图9B是示出与图8所示的电压控制振荡器(VCO)134中所含的四级延迟电路1342A、1342B、1342C、1342D分别相当的延迟电路1342的构成的图。
图10A是示出图7所示的PLL电路(PLL)13中所含的波形生成器138的构成的图。
图10B是示出图7所示的PLL电路(PLL)13中所含的波形生成器138的工作波形的图。
图11是说明具有在从图2到图10B中说明了的根据本发明的实施方式1的发送接收装置的通信系统的发送时钟TXCLK的频率控制工作的图。
图12是示出具有根据本发明的实施方式2的发送接收装置的通信系统的构成的图。
图13是示出被构成为图12所示的根据本发明的实施方式2的发送接收装置的器件1中所含的PLL电路(PLL)13的构成的图。
图14是示出被构成为图12所示的根据本发明的实施方式2的具有收发功能的发送接收装置的器件1中所含的频率检测器(CNT)12的构成的图。
图15是示出图14所示的频率检测器(CNT)12中所含的频率误差检测调整器(DDC)123的构成的图。
图16是说明图15所示的频率误差检测调整器(DDC)123的第一和第二频率检测器(FD)1231A、1231B要测定的单相发送时钟信号TXCLK和接收信号RX的频率的最大频率(UF)、平均频率(AF)、最小频率(DF)的图。
图17A是示出图13所示的PLL电路(PLL)13中所含的波形生成器138的构成的图。
图17B是示出图13所示的PLL电路(PLL)13中所含的波形生成器138的工作波形的图，是示出调制周期调整信号MN、分频反馈信号fm与波形信号FWAVE的关系的图。
图17C是示出图13所示的PLL电路(PLL)13中所含的波形生成器138的工作波形的图，是示出调制度调整信号MT、分频反馈信号fm与波形信号FWAVE的关系的图。
图18是说明具有在从图12到图17C中说明了的根据本发明的实施方式2的发送接收装置的通信系统的发送时钟TXCLK的频率控制工作的图。
图19是示出具有根据本发明的实施方式3的由半导体集成电路构成的作为发送接收装置的器件的通信系统的构成的图。
(附图标记说明)
1：器件；11：时钟数据恢复电路；111：相位比较器：1111A、B、C：触发器；1112A、B：“异”电路；112：积分器；113：相位选择部；114：时钟选择部；12：频率检测器；121：信号检测器；122：序列发生器；123：频率误差检测调整器；1231A、B：频率检测器；1232：误差检测电路；13：PLL电路；131：相位频率比较器；132：电荷泵；133：环路滤波器；134：电压控制振荡器；1341：电压电流变换器；13411、13426、13427：N沟道MOS晶体管；13412、13421～13425：P沟道MOS晶体管；1342A、B、C、D：延迟电路；135：预分频器(prescaler)；136：可编程计数器；137：∑Δ调制器；138：波形生成器；1381：分频器；1382、1383：数据输入寄存器；1384：选择器；1385：加法器；1386：波形生成寄存器；14：串行器；15：解串器；2：主机；3：振子；5：媒体；6：拾取器；7：LSI；8：记录再生部
具体实施方式
1.实施方式的概要
首先，针对本申请中公开的发明中的代表性实施方式说明概要。在针对代表性实施方式的概要说明中，括号中的要参照的附图的附图标记不过是其前的构成要素的概念中包含的内容的例示。
〔1〕根据本发明的代表性实施方式的发送接收装置(7)，包括：时钟数据恢复电路(11)、解串器(15)、串行器(14)、PLL电路(13)以及频率检测器(12)。
上述时钟数据恢复电路(11)，响应接收信号(RX)和从上述PLL电路(13)生成的时钟信号(TXCLK)，抽出再生数据(DATA)和再生时钟(CLK)。
作为串并变换器的上述解串器(15)根据上述再生数据(DATA)和上述再生时钟(CLK)生成并行接收数据(DT)。
作为并串变换器的上述串行器(14)根据并行发送数据(DR)和从上述PLL电路(13)生成的上述时钟信号(TXCLK)生成串行发送信号(TX)。
上述频率检测器(12)通过检测上述接收信号(RX)的频率与上述时钟信号(TXCLK)的频率的差，生成向上述PLL电路(13)供给的频率控制信号(FCS)。
响应上述频率控制信号(FCS)，上述PLL电路(13)控制上述时钟信号(TXCLK)的周期，以减小上述接收信号(RX)的上述频率与上述时钟信号(TXCLK)的上述频率的上述差(参照图2、图12)。
根据上述实施方式，能够减小半导体芯片面积，并且降低接收来自主机的接收信号时再生数据和再生时钟的生成中的误工作的可能性。
在根据优选的实施方式的发送接收装置(7)中，上述PLL电路(13)包含：波形生成器(138)、∑Δ调制器(137)以及可变分频器(136)。
通过响应从上述波形生成器(138)生成的波形信号(FWAVE)，上述∑Δ调制器(137)把上述可变分频器(136)的平均分频数(N)控制到小数点以下的值，上述PLL电路(13)构成扩频时钟发生器(SSCG)(参照图7、图13)。
根据上述优选的实施方式，可以在生成串行发送信号(TX)时减少不必要的辐射。
在根据更优选的实施方式的发送接收装置(7)中，特征在于：通过向上述PLL电路(13)的上述波形生成器(138)供给从上述频率检测器(12)生成的上述频率控制信号(FCS)，控制从上述PLL电路(PLL)13生成的上述时钟信号(TXCLK)的相位(参照图10A、图10B、图14、图15)。
在根据另一优选的实施方式的发送接收装置(7)中，上述频率检测器(12)通过检测上述接收信号(RX)的上述频率与上述时钟信号(TXCLK)的上述频率的上述差，生成向上述PLL电路(13)供给的调制周期调整信号(MN)和调制度调整信号(MT)(参照图14、图15)。
响应上述调制周期调整信号(MN)和上述调制度调整信号(MT)，上述PLL电路(13)控制上述时钟信号(TXCLK)的周期和调制度，以减小上述接收信号(RX)的上述频率与上述时钟信号(TXCLK)的上述频率的上述差(参照图17A～图17C)。
在根据具体的实施方式的发送接收装置(7)中，上述时钟数据恢复电路(11)包含：相位比较器(111)、积分器(112)、相位选择部(113)以及时钟选择部(114)。
向上述时钟选择部(114)供给从上述PLL电路(13)生成的多相的上述时钟信号(TXCLK0～7)和从上述相位选择部(113)生成的指针值(P)，响应上述指针值(P)上述时钟选择部(114)根据上述多相的上述时钟信号(TXCLK0～7)生成多个选择时钟输出信号(CLK0～2)。
向上述相位比较器(111)供给上述接收信号(RX)和从上述时钟选择部(114)生成的上述多个选择时钟输出信号(CLK0～2)，上述相位比较器(111)响应上述接收信号(RX)的相位与上述多个选择时钟输出信号(CLK0～2)的多个相位的关系生成相位超前信号(EARLY)和相位延迟信号(LATE)。
向上述积分器(112)供给从上述相位比较器(111)生成的上述相位超前信号(EARLY)和上述相位延迟信号(LATE)，上述积分器(112)生成上升信号(UP)和下降信号(DN)。
向上述时钟选择部(114)供给从上述积分器(112)生成的上述上升信号(UP)和上述下降信号(DN)，设定从上述时钟选择部(114)生成的上述指针值(P)的值(参照图4A、图4B)。
在根据另一具体的实施方式的发送接收装置(7)中，其特征在于，上述时钟数据恢复电路(11)、上述解串器(15)、上述串行器(14)、上述PLL电路(13)以及上述频率检测器(12)构成半导体集成电路(1)(参照图2、图12)。
在根据最具体的实施方式的发送接收装置(7)中，从上述PLL电路(13)的上述波形生成器(138)生成的上述波形信号(FWAVE)是三角波形信号(参照图10A、图10B、图17A～图17C)。
〔2〕根据本发明的另一观点的代表性实施方式是发送接收装置(7)的工作方法，该发送接收装置(7)包括：时钟数据恢复电路(11)、解串器(15)、串行器(14)、PLL电路(13)以及频率检测器(12)。
上述时钟数据恢复电路(11)响应接收信号(RX)和从上述PLL电路(13)生成的时钟信号(TXCLK)，抽出再生数据(DATA)和再生时钟(CLK)。
作为串并变换器的上述解串器(15)根据上述再生数据(DATA)和上述再生时钟(CLK)生成并行接收数据(DT)。
作为并串变换器的上述串行器(14)根据并行发送数据(DR)和从上述PLL电路(13)生成的上述时钟信号(TXCLK)生成串行发送信号(TX)。
上述频率检测器(12)通过检测上述接收信号(RX)的频率与上述时钟信号(TXCLK)的频率的差，生成向上述PLL电路(13)供给的频率控制信号(FCS)。
响应上述频率控制信号(FCS)，上述PLL电路(13)控制上述时钟信号(TXCLK)的周期，以减小上述接收信号(RX)的上述频率与上述时钟信号(TXCLK)的上述频率的上述差(参照图2、图12)。
根据上述实施方式，能够减小半导体芯片面积，并且降低在接收来自主机的接收信号时再生数据和再生时钟的生成中的误工作的可能性。
2.实施方式的细节
下面，进一步详述实施方式。另外，在用来说明实施发明的最优方式的全部附图中，对与上述附图具有相同功能的部件赋予相同的附图标记，省略其重复说明。
(实施方式1)
<通信系统>
图2是示出具有根据本发明的实施方式1的发送接收装置的通信系统的构成的图。
图2所示的通信系统由器件1和主机2构成，器件1被构成为具有收发功能的发送接收装置，而主机2也被构成为具有收发功能的发送接收装置，器件1与主机2之间可以进行双向通信。即，在图2所示的通信系统中，主机2向器件1输出接收信号RX，接收来自器件1的发送信号TX；器件1接收来自主机2的接收信号RX，输出接收数据DT，接收发送数据DR，把发送信号TX发送到主机2。
图2所示的通信系统中所含的器件1与图1所示的接口单元(ATAPI)1对应，来自器件1的发送数据DR通过图1所示的记录再生单元8和拾取器6写入HDD等的记录媒体5。另一方面，通过拾取器6和记录再生单元8读出记录媒体5的写入数据，作为发送数据DR发送给器件1。另外，器件1与供给基准信号Fref的基准信号生成源3连接，图2中未示出的主机2也与供给其它基准信号的其它基准信号生成源连接。
图2所示的器件1是由半导体集成电路构成的发送接收装置，与图1所示的接口单元(ATAPI)1同样地，包含：时钟数据恢复电路(CDR)11、串行器(SER)14、解串器(DSE)15。图1所示的接口单元(ATAPI)1所含的第一PLL电路16和第二PLL电路(PLL)13，在图2所示的器件1中用单个PLL电路(PLL)13共用化。另外，在图2所示的器件1中，还特别追加了图1所示的接口单元(ATAPI)1中未包含的频率检测器(CNT)12。
时钟数据恢复电路(CDR)11与上述非专利文献1中记载的时钟数据恢复电路大致同样地，响应由器件1接收的来自主机2的接收信号RX和从PLL电路(PLL)13生成的8相的时钟信号TXCLK，抽出再生数据DATA和再生时钟CLK，输出到解串器(DSE)15。这样的话，作为串并变换器的解串器(DSE)15根据串行再生数据5和再生时钟CLK生成并行接收数据DT，进行向记录媒体5写入数据的处理。
在从记录媒体5读出数据的处理中，作为并串变换器的串行器(SER)14，把来自记录再生单元8的并行发送数据DR变换成与从PLL电路(PLL)13供给的单相的时钟信号TXCLK同步的串行发送信号TX，输出到主机2。此时，由于PLL电路(PLL)13构成象上述非专利文献2记载的那样的由包含∑Δ调制器的小数PLL电路构成的扩频时钟发生器(SSCG)，所以可以减少串行发送信号TX造成的不必要的辐射。
向频率检测器(CNT)12供给来自主机2的接收信号RX、来自时钟数据恢复电路(CDR)11的再生数据DATA、来自基准信号生成源3的基准信号Fref和来自PLL电路(PLL)13的单相的发送时钟TXCLK。因此，在频率检测器(CNT)12检测到接收信号RX的频率与发送时钟TXCLK的频率的大的差时，频率检测器(CNT)12向PLL电路(PLL)13输出频率控制信号FCS。这样的话，PLL电路(PLL)13就响应该频率控制信号FCS，控制向时钟数据恢复电路(CDR)11供给的8相的时钟信号TXCLK的周期，以缩小接收信号RX的频率与发送时钟TXCLK的频率的差的方式工作。
下面，说明图2所示的通信系统中所含的时钟数据恢复电路(CDR)11、频率检测器(CNT)12、PLL电路(PLL)13等的内部电路的构成和工作。
<时钟数据恢复电路的构成>
图3是示出被构成为图2所示的具有收发功能的发送接收装置的器件1中所含的时钟数据恢复电路(CDR)11的构成的图。
图3所示的时钟数据恢复电路(CDR)11的基本构成与上述非专利文献1中记载的时钟数据恢复电路类似。图3所示的时钟数据恢复电路(CDR)11包含：相位比较器(PD)111、积分器(INT_CIR)112、相位选择部(Phase_Sel)113、时钟选择部(CLK_SEL)114、反相器115。
向相位比较器(PD)111的三个触发器1111A、1111B、1111C的数据输入端子共同地供给从主机2输出的接收信号RX，向三个触发器1111A、1111B、1111C的触发输入端子分别供给从时钟选择部(CLK_SEL)114输出的三个选择时钟输出信号CLK0、CLK1、CLK2。向第一“异”电路1112A的输入端子供给相位比较器(PD)111的第一触发器1111A的输出信号和第二触发器1111B的输出信号，向第二“异”电路1112B的输入端子供给相位比较器(PD)111的第二触发器1111B的输出信号和第三触发器1111C的输出信号。
向积分器(INT_CIR)112的数据输入端子供给相位比较器(PD)111的第一“异”电路1112A的输出信号EARLY和第二“异”电路1112B的输出信号LATE，向积分器(INT_CIR)112的触发输入端子供给反相器115的输出信号，该反相器115的输入端子被供给来自时钟选择部(CLK_SEL)114的第二选择时钟输出信号CLK1。
向相位选择部(Phase_Sel)113的输入端子供给积分器(INT_CIR)112的上升输出信号UP和下降输出信号DN，向时钟选择部(CLK_SEL)114的选择输入端子供给相位选择部(Phase_Sel)113的指针输出信号P，向时钟选择部(CLK_SEL)114的8个数据输入端子供给从PLL电路(PLL)13生成的8相的时钟信号TXCLK0、TXCLK1、TXCLK2、TXCLK3、TXCLK4、TXCLK5、TXCLK6、TXCLK7。根据向时钟选择部(CLK_SEL)114的选择输入端子供给的指针输出信号P的值，由时钟选择部(CLK_SEL)114根据8相的时钟信号TXCLK0～TXCLK7生成三个时钟信号作为第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2。
在图3所示的时钟数据恢复电路(CDR)11中，从第二触发器1111B的输出端子生成的输出信号作为再生数据DATA被输出到解串器(DSE)15和频率检测器(CNT)12，从时钟选择部(CLK_SEL)114生成的第二选择时钟输出信号CLK1作为再生时钟CLK被输出到解串器(DSE)15。
<时钟数据恢复电路的工作>
图4A、图4B是说明图3所示的时钟数据恢复电路(CDR)11的工作的图，图4A是示出信号间的时刻关系的时刻图，图4B是示出选择时钟输出信号与抖动成分的关系的图。
图4A的上部示出向时钟选择部(CLK_SEL)114的8个数据输入端子供给的从PLL电路(PLL)13生成的8相的时钟信号TXCLK0、TXCLK1、TXCLK2、TXCLK3、TXCLK4、TXCLK5、TXCLK6、TXCLK7。
图4A的中央部示出来自主机2的接收信号RX和由时钟选择部(CLK_SEL)114生成的第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2。在该例中，从8相的时钟信号TXCLK0～TXCLK7中选择的第三时钟信号TXCLK2、第四时钟信号TXCLK3、第五时钟信号TXCLK4分别作为第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2从时钟选择部(CLK_SEL)114输出。另外，在该例中，来自主机2的接收信号RX的上升沿是第一选择时钟输出信号CLK0的上升沿与第二选择时钟输出信号CLK1的上升沿之间的时刻。
图4A的下部示出，相位比较器(PD)111的三个触发器1111A、1111B、1111C的输出信号Q1111A、Q1111B、Q1111C、相位比较器(PD)111的“异”电路1112A、1112B的输出信号EX1112A(输出信号EARLY)、EX1112B(输出信号LATE)、和作为反相器115的输出信号的第二选择时钟输出信号CLK1的反转信号/CLK1。图3的时钟数据恢复电路(CDR)11的积分器(INT_CIR)112在反转信号/CLK1的上升沿处依次累加“异”电路1112A、1112B的输出信号EX1112A(输出信号EARLY)、EX1112B(输出信号LATE)的电平。
图4A的最下部示出第一“异”电路1112A的输出信号EX1112A(输出信号EARLY)的累加值EX1112A′的波形、和第二“异”电路1112B的输出信号EX1112B(输出信号LATE)的累加值EX1112B′的波形。
在反转信号/CLK1的上升沿的时刻，由于第二“异”电路1112B的输出信号EX1112B(输出信号LATE)为低电平(接地电位)，所以第二“异”电路1112B的输出信号EX1112B(输出信号LATE)的累加值EX1112B′也是低电平(接地电位)。与此不同，由于第一“异”电路1112A的输出信号EX1112A(输出信号EARLY)为高电平，所以第一“异”电路1112A的输出信号EX1112A(输出信号EARLY)的累加值EX1112A′，象图4A的最下部所示的那样，阶梯状地增大。
图3所示的时钟数据恢复电路(CDR)11的积分器(INT_CIR)112检测第一“异”电路1112A的输出信号EX1112A(输出信号EARLY)的累加值EX1112A′的电平与第二“异”电路1112B的输出信号EX1112B(输出信号LATE)的累加值EX1112B′的电平的差。如果累加值EX1112A′的电平比累加值EX1112B′的电平与预定值M的相加值还高，则积分器(INT_CIR)112生成上输出信号UP。如果累加值EX1112B′的电平比累加值EX1112A′的电平与预定值M的相加值还高，则积分器(INT_CIR)112生成下降输出信号DN。
在图3所示的时钟数据恢复电路(CDR)11中，响应从积分器(INT_CIR)112生成的上输出信号UP，相位选择部(Phase_Sel)113的指针值P增加一个。相位选择部(Phase_Sel)113包含与8相的时钟信号TXCLK0～TXCLK7对应的8个指针φ0、φ1、φ2、φ3、φ4、φ5、φ6、φ7。指针的初始值任意地设定为8个指针φ0～φ7中的某一个。响应上输出信号UP，指针的值从初始值沿顺时针移动，而响应下降输出信号DN，指针的值从初始值沿逆时针移动。
响应相位选择部(Phase_Sel)113的指针值P增加一个，从8相的时钟信号TXCLK0～TXCLK7中选择的第四时钟信号TXCLK3、第五时钟信号TXCLK4、第六时钟信号TXCLK5分别作为第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2从时钟选择部(CLK_SEL)114输出。
图4B的左边示出积分器(INT_CIR)112生成上输出信号UP以前的状态case 1，在该状态case 1下可以看出从时钟选择部(CLK_SEL)114输出的第一选择时钟输出信号CLK0埋没在左侧的抖动成分中。在这样的状态case 1下，图3所示的时钟数据恢复电路(CDR)11不能以低位出错率恢复再生数据DATA。另外，图4B的左边所示的状态case 1与以下状态对应，即，从8相的时钟信号TXCLK0～TXCLK7中选择的第三时钟信号TXCLK2、第四时钟信号TXCLK3、第五时钟信号TXCLK4分别作为第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2从时钟选择部(CLK_SEL)114输出，来自主机2的接收信号RX的上升沿是第一选择时钟输出信号CLK0的上升沿与第二选择时钟输出信号CLK1的上升沿之间的时刻。
图4B的中央示出积分器(INT_CIR)112生成上输出信号UP后的状态case 2，在该状态case 2下可以看出从时钟选择部(CLK_SEL)114输出的第一选择时钟输出信号CLK0和第三选择时钟输出信号CLK2没有分别埋没在左侧的抖动成分和右侧的抖动成分中。在这样的状态case 2下，图3所示的时钟数据恢复电路(CDR)11可以以低位出错率恢复再生数据DATA。另外，图4B的中央所示的状态case 2与以下状态对应，即，从8相的时钟信号TXCLK0～TXCLK7中选择的第四时钟信号TXCLK3、第五时钟信号TXCLK4、第六时钟信号TXCLK5分别作为第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2从时钟选择部(CLK_SEL)114输出，来自主机2的接收信号RX的上升沿是第一选择时钟输出信号CLK0的上升沿之前的时刻。
另外，图4B的右边示出积分器(INT_CIR)112生成下降输出信号DN以前的状态case 3，在该状态case 3下可以看出从时钟选择部(CLK_SEL)114输出的第三选择时钟输出信号CLK2埋没在右侧的抖动成分中。另外，在这样的状态case 3下，图3所示的时钟数据恢复电路(CDR)11不能以低位出错率恢复再生数据DATA。另外，图4B的右边所示的状态case 3与以下状态对应，即，从8相的时钟信号TXCLK0～TXCLK7中选择的第六时钟信号TXCLK5、第七时钟信号TXCLK6、第八时钟信号TXCLK7分别作为第一选择时钟输出信号CLK0、第二选择时钟输出信号CLK1、第三选择时钟输出信号CLK2从时钟选择部(CLK_SEL)114输出，来自主机2的接收信号RX的上升沿是第二选择时钟输出信号CLK1的上升沿与第三选择时钟输出信号CLK2的上升沿之间的时刻。在该状态case 3下，通过积分器(INT_CIR)112生成下降输出信号DN过渡到图4B的中央的状态case 2。
这样，图3所示的时钟数据恢复电路(CDR)11，由于无须象模拟滤波器那样使用引起半导体面积增大的模拟电路，全部由数字电路构成，所以可以减少芯片占有面积。
<频率检测器>
图5是示出被构成为图2所示的具有收发功能的发送接收装置的器件1中所含的频率检测器(CNT)12的构成的图。
象图5所示那样，频率检测器(CNT)12包含：信号检测器(SD)121、序列发生器(SQ)122、频率误差检测调整器(DDC)123。
信号检测器(SD)121输入从时钟数据恢复电路(CDR)11生成的再生数据DATA而检测数据，并将检测的数据供给序列发生器(SQ)122。即，序列发生器(SQ)122可以根据来自信号检测器(SD)121的检测数据的状态获知接收信号RX的频率与发送时钟信号TXCLK的频率的误差显著、图3所示的时钟数据恢复电路(CDR)11中的串行再生数据DATA和再生时钟CLK不能正常再生的状态。例如，在不能正常再生的状态下，来自信号检测器(SD)121的检测数据的电平保持一定。如果是这样的状态，则序列发生器(SQ)122向频率误差检测调整器(DDC)123输出指示频率误差检测序列工作的开始的命令即序列信号SQS。
这样的话，响应序列信号SQS，频率误差检测调整器(DDC)123开始检测来自主机2的接收信号RX的频率与来自PLL电路(PLL)13的单相发送时钟信号TXCLK的频率的误差的工作。如果频率的误差比预定的值大，则从频率误差检测调整器(DDC)123生成高电平的频率控制信号FCS。另外，在不从序列发生器(SQ)122供给序列信号SQS的状态下，频率误差检测调整器(DDC)123停止检测频率的误差的工作。
<频率误差检测调整器>
图6是示出图5所示的频率检测器(CNT)12中所含的频率误差检测调整器(DDC)123的构成的图。
象图6所示那样，频率误差检测调整器(DDC)123包含第一频率检测器(FD)1231A、第二频率检测器(FD)1231B和误差检测电路(DD)1232。
利用来自序列发生器(SQ)122的序列信号SQS开始频率误差检测调整器(DDC)123的第一频率检测器(FD)1231A和第二频率检测器(FD)1231B的工作。第一频率检测器(FD)1231A通过在由从基准信号生成源3供给的基准信号Fref确定的计数时间之间对来自PLL电路(PLL)13的单相发送时钟信号TXCLK的脉冲进行计数，测定发送时钟信号TXCLK的频率，生成第一计数T。另外，第二频率检测器(FD)1231B也通过在由从基准信号Fref确定的计数时间之间对来自主机2的接收信号RX的脉冲进行计数，测定接收信号RX的频率，生成第二计数R。
误差检测电路(DD)1232基于从第一频率检测器(FD)1231A供给的第一计数T与从第二频率检测器(FD)1231B供给的第二计数R的差来检测单相发送时钟信号TXCLK的频率与接收信号RX的频率的频率误差。如果频率的误差比预定的值大，则从频率误差检测调整器(DDC)123的误差检测电路(DD)1232生成高电平的频率控制信号FCS，并供给PLL电路(PLL)13。另外，由于高电平的频率控制信号FCS的脉冲宽度和第一计数T与第二计数R的差成比例，所以与频率的误差的增大成比例，高电平的频率控制信号FCS的脉冲宽度也增大。
<PLL电路>
图7是示出被构成为图2所示的具有收发功能的发送接收装置的器件1中所含的PLL电路(PLL)13的构成的图。
象图7所示那样，PLL电路(PLL)13包含：相位频率比较器(PFD)131、电荷泵(CP)132、环路滤波器(LF)133、电压控制振荡器(VCO)134、预分频器(PRS)135、可编程计数器(PGC)136、波形生成器138、∑Δ调制器137。具体地，由于响应从波形生成器138生成的波形信号FWAVE，∑Δ调制器137把作为可变分频器构成的可编程计数器(PGC)136的平均分频数N精密地控制到小数以下的值，所以图7所示的PLL电路(PLL)13与上述非专利文献2中记载的同样地，是小数PLL电路。
相位频率比较器(PFD)131比较基准信号生成源3的基准信号Fref与来自可编程计数器(PGC)136的反馈信号FB的输出信号的相位和频率，向电荷泵(CP)132供给比较输出信号。响应相位频率比较器(PFD)131的比较输出信号，电荷泵(CP)132通过向环路滤波器(LF)133供给充放电电流确定环路滤波器(LF)133的输出电压。把环路滤波器(LF)133的输出电压作为频率控制电压供给电压控制振荡器(VCO)134。因此，利用环路滤波器(LF)133输出的频率控制电压控制振荡器(VCO)134振荡出的8相的时钟信号TXCLK0～TXCLK7的频率。电压控制振荡器(VCO)134振荡出的8相的时钟信号TXCLK0～TXCLK7被供给图3所示的时钟数据恢复电路(CDR)11的时钟选择部(CLK_SEL)114，利用预分频器(PRS)135和可编程计数器(PGC)136把8相的时钟信号TXCLK0～TXCLK7中的一相即单相发送时钟信号TXCLK分频。由于PLL电路(PLL)13以通过该分频使来自可编程计数器(PGC)136的反馈信号FB的输出信号的相位和频率与基准信号Fref的相位和频率一致的方式工作，所以8相的时钟信号TXCLK0～TXCLK7的频率是分频比与基准信号Fref的积。
响应从波形生成器138生成的波形信号FWAVE，∑Δ调制器137把作为可变分频器构成的可编程计数器(PGC)136的平均分频数N精密地控制到小数以下的值。即，波形生成器138生成作为调制信号的三角波形信号FWAVE，向∑Δ调制器137供给。在波形生成器138生成三角波形信号FWAVE时，利用从图5和图6所示的频率误差检测调整器(DDC)123的误差检测电路(DD)1232生成的频率控制信号FCS控制三角波形信号FWAVE的相位。
<电压控制振荡器>
图8是示出图7所示的PLL电路(PLL)13中所含的电压控制振荡器(VCO)134的构成的图。
象图8所示那样，电压控制振荡器(VCO)134由电压电流变换器(VIC)1341和四级延迟电路1342A、1342B、1342C、1342D构成。响应图7所示的PLL电路(PLL)13的环路滤波器(LF)133的频率控制输出电压Vc，电压电流变换器(VIC)1341在其内部生成变换电流，进而在电压电流变换器(VIC)1341内部变换电流变换成控制电压Vp。通过把由电压控制振荡器(VCO)134生成的控制电压Vp共同地供给四级延迟电路1342A～D，设定四级延迟电路1342A～D的各延迟电路的延迟时间。控制电压Vp为大电压时，由于四级延迟电路1342A～D的各延迟电路的工作电流大，各延迟电路的延迟时间小，所以电压控制振荡器(VCO)134振荡出的8相的时钟信号TXCLK0～TXCLK7振荡频率高。相反，控制电压Vp为小电压时，由于四级延迟电路1342A～D的各延迟电路的工作电流小，各延迟电路的延迟时间大，所以电压控制振荡器(VCO)134振荡出的8相的时钟信号TXCLK0～TXCLK7振荡频率低。另外，在图8所示的电压控制振荡器(VCO)134中，从第一级延迟电路1342A的第一输出端子Out1和第二输出端子Out2生成第二相时钟信号TXCLK1和第六相时钟信号TXCLK5，供给第二级延迟电路1342B的第二输入端子In2和第一输入端子In1。从第二级延迟电路1342B的第一输出端子Out1和第二输出端子Out2生成第七相时钟信号TXCLK6和第三相时钟信号TXCLK2，供给第三级延迟电路1342C的第二输入端子In2和第一输入端子In1。从第三级延迟电路1342C的第一输出端子Out1和第二输出端子Out2生成第四相时钟信号TXCLK3和第八相时钟信号TXCLK7，供给第四级延迟电路1342D的第二输入端子In2和第一输入端子In1。从第四级延迟电路1342D的第一输出端子Out1和第二输出端子Out2生成第一相时钟信号TXCLK0和第五相时钟信号TXCLK4，供给第一级延迟电路1342A的第二输入端子In2和第一输入端子In1。
图9A是示出图8所示的电压控制振荡器(VCO)134中所含的电压电流变换器(VIC)1341的构成的图，图9B是示出与四级延迟电路1342A、1342B、1342C、1342D分别相当的延迟电路1342的构成的图。
象图9A所示那样，电压电流变换器(VIC)1341包含：N沟道MOS晶体管(以下简称NMOS)13411和P沟道MOS晶体管(以下简称PMOS)13412。通过使NMOS 13411的源极接地，向NMOS 13411的栅极供给从环路滤波器(LF)133生成的频率控制输出电压Vc，向NMOS 13411的漏极流动变换电流。通过把PMOS 13412的漏极与栅极连接，PMOS 13412成为二极管连接。PMOS 13412的源极与电源电压Vdd连接，控制电压Vp作为PMOS 13412的源极-栅极间电压降来生成。
象图9B所示那样，延迟电路1342包含：5个PMOS 13421～13425和2个NMOS 13426、13427。2个NMOS 13426、13427的源极都连接，NMOS 13426的栅极和PMOS 13422的栅极与第一输入端子In1连接，NMOS 13427的栅极和PMOS 13425的栅极与第二输入端子In2连接。NMOS 13426的漏极和PMOS 13422的漏极与第一输出端子Out1连接，NMOS 13427的漏极和PMOS 13425的漏极与第二输出端子Out2连接。PMOS 13423的栅极和漏极与第二输出端子Out2和第一输出端子Out1连接，PMOS 13424的栅极和漏极与第一输出端子Out1和第二输出端子Out2连接。在电源电压Vdd与4个PMOS13422～13425的源极之间连接PMOS 13421的源极-漏极电流路径。控制电压Vp为大电压时，作为延迟电路1342的工作电流的PMOS13421的漏极电流大，延迟电路1342的延迟时间小，
<波形生成器>
图10A是示出图7所示的PLL电路(PLL)13中所含的波形生成器138的构成的图，图10B是示出其工作波形的图。
象图10A所示那样，波形生成器138包含：波形生成寄存器(RGS)1386、加法器1385、选择器1384、第一数据输入寄存器1382、第二数据输入寄存器1383、分频器1381。
为了使波形生成器138生成三角波形信号FWAVE，形成三角波形的梯度，在第一数据输入寄存器1382中保存正梯度数据D，在第二数据输入寄存器1383中保存负梯度数据D。可以根据从外部供给的外部数据D生成该正梯度数据D和负梯度数据D。把第一数据输入寄存器1382的正梯度数据D和第二数据输入寄存器1383的负梯度数据D分别供给选择器1384的第一输入端子In1和第二输入端子In2。
通过利用分频器1381把从PLL电路(PLL)13的预分频器(PRS)135和可编程计数器(PGC)136供给的反馈信号FB分频，生成分频反馈信号fm，把分频反馈信号fm供给选择器1384的选择控制端子。在分频反馈信号fm为高电平时，选择第一输入端子In1的正梯度数据D，从选择器1384的输出端子向加法器1385的第一输入端子供给。在分频反馈信号fm为低电平时，选择第二输入端子In2的负梯度数据D，从选择器1384的输出端子向加法器1385的第一输入端子供给。波形生成寄存器(RGS)1386的保持数据作为三角波形信号FWAVE从波形生成器138的输出端子向∑Δ调制器137供给，并向加法器1385的第二输入端子供给。
另一方面，从频率误差检测调整器(DDC)123的误差检测电路(DD)1232生成的频率控制信号FCS被供给分频器1381和波形生成寄存器(RGS)1386的控制输入端子。在频率控制信号FCS为高电平时，停止分频器1381的分频工作，保持波形生成寄存器(RGS)1386的保持数据，而在频率控制信号FCS为低电平时，执行分频器1381的分频工作，波形生成寄存器(RGS)1386存储来自加法器1385的更新数据。
图10B是说明图10A所示的波形生成器138的工作的波形图。
象图10B所示那样，在分频反馈信号fm为高电平的期间T1、T4，利用第一数据输入寄存器1382的正梯度数据D增加三角波形信号FWAVE的电平，而在分频反馈信号fm为低电平的期间T3、T5，利用第二数据输入寄存器1383的负梯度数据D减小三角波形信号FWAVE的电平。另外，在频率控制信号FCS为高电平的期间T2，保持分频反馈信号fm的电平，三角波形信号FWAVE的电平也被保持。
这样，由于响应从波形生成器138生成的波形信号FWAVE，∑Δ调制器137把可编程计数器(PGC)136的平均分频数N精密地控制到小数以下的值，所以可以控制从电压控制振荡器(VCO)134振荡出的8相的时钟信号TXCLK0～TXCLK7的频率和相位。利用该波形生成器138的工作可以使从PLL电路(PLL)13的电压控制振荡器(VCO)134振荡出的8相的时钟信号TXCLK0～TXCLK7的频率和相位与来自主机2的接收信号RX的频率和相位接近。
<发送时钟的频率控制工作>
下面，说明具有在从图2到图10B中说明了的根据本发明的实施方式1的发送接收装置的通信系统中的发送时钟TXCLK的频率控制工作。
图11是说明具有在从图2到图10B中说明了的根据本发明的实施方式1的发送接收装置的通信系统的发送时钟TXCLK的频率控制工作的图。
图11的上部示出根据本发明的实施方式1的发送接收装置接通电源电压时(通电序列时)的发送时钟TXCLK的频率控制工作。
在通电序列的第一步骤(Step 1)中，由于是发送接收装置刚刚接通电源电压，所以是时钟数据恢复电路(CDR)11中的串行再生数据DATA和再生时钟CLK不能正常再生的状态，所以序列发生器(SQ)122向频率误差检测调整器(DDC)123输出指示频率误差检测序列工作的开始的命令即序列信号SQS。如果这样，频率检测器(CNT)12的频率误差检测调整器(DDC)123的第二频率检测器(FD)1231B开始把来自主机2的接收信号RX的频率分割成6个区间(1)～(6)的测定。第二频率检测器(FD)1231B把6个区间(1)～(6)的测定结果中频率最高的区间(在图11的例子中是第三区间(3))的信息作为第二计数信息R发送给误差检测电路(DD)1232。而在发送接收装置刚刚接通电源电压时，由于还没有从PLL电路(PLL)13的电压控制振荡器(VCO)134振荡出发送时钟信号TXCLK，所以第一频率检测器(FD)123IA把发送时钟TXCLK的未振荡信息作为第一计数信息T发送给误差检测电路(DD)1232。这样的话，误差检测电路(DD)1232响应第一计数信息T和第二计数信息R，生成到频率最高的区间的前一个区间(在图11的例子中是第二区间(2))为止为高电平的频率控制信号FCS，供给波形生成器138。
于是，在通电序列的第二步骤(Step 2)中，利用到第二区间(2)为止为高电平的频率控制信号FCS，把波形生成器138的波形生成寄存器(RGS)1386的数据到第二区间(2)为止维持最大值，然后，波形生成寄存器(RGS)1386的数据按照第二数据输入寄存器1383的负梯度数据D减小到最小值。然后，波形生成寄存器(RGS)1386的数据按照第一数据输入寄存器1382的正梯度数据D向最大值增加。结果，从PLL电路(PLL)13的电压控制振荡器(VCO)134生成的发送时钟TXCLK的频率也到第二区间(2)为止维持最大值，然后，以预定的梯度减小。通过这样，利用发送接收装置接通电源电压时(通电序列时)的发送时钟TXCLK的频率控制工作，可以减小来自主机2的接收信号RX的频率与从PLL电路(PLL)13生成的发送时钟TXCLK的频率的差。
图11的下部示出根据本发明的实施方式1的发送接收装置的主机与器件之间的通信工作时的发送时钟TXCLK的频率控制工作。
通过图11的上部说明过的通电序列时的发送时钟TXCLK的频率控制工作，在刚刚接通电源电压时来自主机2的接收信号RX的频率与从PLL电路(PLL)13生成的发送时钟TXCLK的频率的差减小。但是，在之后的发送接收装置的主机与器件之间的通信工作期间，接收信号RX的频率与发送时钟TXCLK的频率的差有增大的可能性。
频率检测器(CNT)12的频率误差检测调整器(DDC)123在通信工作期间检测接收信号RX的频率与发送时钟TXCLK的频率的误差，如果该频率误差比预定值大，则在修正频率误差那样的脉冲期间生成高电平的频率控制信号FCS。
在通信工作时的第一步骤(Step 1)中，频率检测器(CNT)12的频率误差检测调整器(DDC)123进行把来自主机2的接收信号RX的频率和来自PLL电路(PLL)13的发送时钟TXCLK的频率分割成6个区间(1)～(6)的测定。如果在该测定期间该频率误差比预定值大，则频率误差检测调整器(DDC)123生成用来修正频率误差的频率控制信号FCS。
于是，在通信工作时的第二步骤(Step 2)中，从PLL电路(PLL)13的电压控制振荡器(VCO)134生成的发送时钟TXCLK的频率到第二区间(2)结束为止维持最大值，然后，以预定的梯度减小。这样，通过发送接收装置通信工作时的发送时钟TXCLK的频率控制工作，可以减小来自主机2的接收信号RX的频率与从PLL电路(PLL)13生成的发送时钟TXCLK的频率的差。
(实施方式2)
<另一通信系统>
图12是示出具有根据本发明的实施方式2的发送接收装置的通信系统的构成的图。
图12所示的根据本发明的实施方式2的通信系统与图2所示的根据本发明的实施方式1的通信系统的不同之处在于，图12所示的器件1的频率检测器(CNT)12不仅生成频率控制信号FCS，还生成调制度调整信号MT和调制周期调整信号MN并向PLL电路(PLL)13供给。
<另一频率检测器>
图14是示出被构成为图12所示的根据本发明的实施方式2的具有收发功能的发送接收装置的器件1中所含的频率检测器(CNT)12的构成的图。
图14所示的根据本发明的实施方式2的频率检测器(CNT)12与图5所示的根据本发明的实施方式1的频率检测器(CNT)12的不同之处在于，如果接收信号RX的频率与发送时钟信号TXCLK的频率的误差显著，响应来自序列发生器(SQ)122的序列信号SQ，频率误差检测调整器(DDC)123不仅生成频率控制信号FCS，还检测接收信号RX的调制度和发送时钟信号TXCLK的调制度，生成补偿调制度的误差的调制度调整信号MT，并检测接收信号RX的调制周期和发送时钟信号TXCLK的调制周期，生成补偿调制周期的误差的调制周期调整信号MN。
图15是示出图14所示的频率检测器(CNT)12中所含的频率误差检测调整器(DDC)123的构成的图。
图15所示的根据本发明的实施方式2的频率误差检测调整器(DDC)123与图6所示的根据本发明的实施方式1的频率误差检测调整器(DDC)123的第一个不同之处在于，第一频率检测器(FD)1231A测定单相发送时钟信号TXCLK的频率的最大频率(UF)、平均频率(AF)、最小频率(DF)，把它们的测定结果供给误差检测电路(DD)1232。第二个不同之处在于，第二频率检测器(FD)1231B测定接收信号RX的频率的最大频率(UF)、平均频率(AF)、最小频率(DF)，把它们的测定结果供给误差检测电路(DD)1232。第三个不同之处在于，误差检测电路(DD)1232响应单相发送时钟信号TXCLK的频率的最大频率(UF)、平均频率(AF)、最小频率(DF)的测定结果和接收信号RX的频率的最大频率(UF)、平均频率(AF)、最小频率(DF)的测定结果，生成频率控制信号FCS以及调制度调整信号MT和调制周期调整信号MN。
图16是说明图15所示的频率误差检测调整器(DDC)123的第一和第二频率检测器(FD)1231A、1231B要测定的单相发送时钟信号TXCLK和接收信号RX的频率的最大频率(UF)、平均频率(AF)、最小频率(DF)的图。
象图16所示那样，最大频率(UF)是频率最高的区间的区间的频率，最小频率(DF)是频率最低的区间的频率，平均频率(AF)是长时间测定的频率的平均值。
<另一PLL电路>
图13是示出被构成为图12所示的根据本发明的实施方式2的发送接收装置的器件1中所含的PLL电路(PLL)13的构成的图。
图13所示的根据本发明的实施方式2的PLL电路(PLL)13与图7所示的根据本发明的实施方式1的PLL电路(PLL)13的不同之处在于，在图13所示的PLL电路(PLL)13中，利用从频率检测器(CNT)12生成的频率控制信号FCS控制从波形生成器138生成的三角波形信号FWAVE的相位，而三角波形信号FWAVE的调制度和调制周期分别被从频率检测器(CNT)12生成的调制度调整信号MT和调制周期调整信号MN控制。
<另一波形生成器>
图17A是示出图13所示的PLL电路(PLL)13中所含的波形生成器138的构成的图。
图17A所示的根据本发明的实施方式2的波形生成器138与图10A所示的根据本发明的实施方式1的波形生成器138的不同之处在于，在图17A所示的波形生成器138中，从频率检测器(CNT)12生成的调制度调整信号MT和调制周期调整信号MN被分别供给分频器1381、第一和第二数据输入寄存器1382、1383。
图17B、图17C是说明图17A所示的波形生成器138的工作的波形图。
象图17B所示那样，由于利用向分频器1381供给的调制周期调整信号MN的值可以改变分频器1381的分频比，所以从分频器1381生成的分频反馈信号fm的调制周期可以改变，从波形生成器138生成的波形信号FWAVE的调制周期可以改变。
象图17C所示那样，由于利用向第一和第二数据输入寄存器1382、1383供给的调制度调整信号MT的值可以改变第一和第二数据输入寄存器1382、1383的正负梯度数据，所以从波形生成器138生成的波形信号FWAVE的调制度(波形振幅)可以改变。
<另一发送时钟的频率控制工作>
下面，说明具有在从图12到图17C中说明了的根据本发明的实施方式2的发送接收装置的通信系统的发送时钟TXCLK的频率控制工作。
图18是说明具有在从图12到图17C中说明了的根据本发明的实施方式2的发送接收装置的通信系统的发送时钟TXCLK的频率控制工作的图。
图18的上部示出根据本发明的实施方式2的发送接收装置接通电源电压时(通电序列时)的发送时钟TXCLK的频率控制工作。
在图18的通电序列中，与图11所示的根据本发明的实施方式1的通电序列同样地，利用到第二区间(2)为止为高电平的从频率检测器(CNT)12生成的频率控制信号FCS，把波形生成器138的波形生成寄存器(RGS)1386的数据到第二区间(2)为止维持最大值，然后，按照负梯度数据减小到最小值。然后，波形生成寄存器(RGS)1386的数据按照正梯度数据向最大值增加。结果，从PLL电路(PLL)13的电压控制振荡器(VCO)134生成的发送时钟TXCLK的频率也是到第二区间(2)为止维持最大值，然后，以预定的梯度减小。利用该发送接收装置通电序列时的发送时钟TXCLK的频率控制工作，可以减小来自主机2的接收信号RX的频率与从PLL电路(PLL)13生成的发送时钟TXCLK的频率的差。
图18的下部示出根据本发明的实施方式2的发送接收装置的主机与器件之间的通信工作时的发送时钟TXCLK的频率控制工作。
在图18的通信工作时，与图11所示的根据本发明的实施方式1的通信工作时同样地，频率检测器(CNT)12的频率误差检测调整器(DDC)123进行把来自主机2的接收信号RX的频率和来自PLL电路(PLL)13的发送时钟TXCLK的频率分割成6个区间(1)～(6)的测定。
如果在通信工作期间接收信号RX的频率与发送时钟TXCLK的频率的频率误差比预定值大，则从频率检测器(CNT)12生成调制度调整信号MT和调制周期调整信号MN以补偿频率误差。通过该发送接收装置通信工作时的发送时钟TXCLK的频率控制工作，可以减小来自主机2的接收信号RX的频率与从PLL电路(PLL)13生成的发送时钟TXCLK的频率的差。
(实施方式3)
图19是示出具有根据本发明的实施方式3的由半导体集成电路构成的作为发送接收装置的器件的通信系统的构成的图。
图19所示的通信系统，与图1所示的光盘装置同样地，由光盘5、光拾取器6、半导体集成电路7、晶振子3构成。与图1所示的光盘装置同样地，图19所示的通信系统的半导体集成电路7包含：以串行ATAPI方式与主计算机(HOST)2连接的接口单元(ATAPI)1、和进行光拾取器6的数据写入和数据读出的处理的记录再生单元(READ/WRITE)8。
图19所示的半导体集成电路7的接口单元(ATAPI)1包含：时钟数据恢复电路(CDR)11、频率检测器(CNT)12、PLL电路(PLL)13、串行器(SER)14、解串器(DSE)15，与根据上述的本发明的实施方式1或实施方式2的器件1同样地构成。因此，根据图19所示的根据本发明的实施方式3的通信系统，可以减小半导体集成电路7的芯片面积，降低接收来自主机2的接收信号时再生数据和再生时钟的再生中的误工作的可能性。
以上，基于各种实施方式具体说明了本发明人提出的发明，但当然，本发明不限于此，在不脱离本发明的主要发明构思的前提下，可以做出各种变更。
例如，包含∑Δ调制器137的小数PLL电路(PLL)13，为了构成由PLL电路构成的扩频时钟发生器(SSCG)，从波形生成器138生成的波形信号FWAVE不限于是三角波形，也可以使用除此以外的正弦波形等。
另外，作为数据记录用的记录媒体5，不限于是被旋转驱动的HDD/CD/DVD/BD等的盘状记录媒体，也可以使用大容量半导体非易失性存储文件。

Claims (14)

1.一种发送接收装置，其特征在于：
包括：时钟数据恢复电路、解串器、串行器、PLL电路以及频率检测器；
上述时钟数据恢复电路响应接收信号和从上述PLL电路生成的时钟信号，抽出再生数据和再生时钟；
作为串并变换器的上述解串器根据上述再生数据和上述再生时钟生成并行接收数据；
作为并串变换器的上述串行器根据并行发送数据和从上述PLL电路生成的上述时钟信号生成串行发送信号；
上述频率检测器通过检测上述接收信号的频率与上述时钟信号的频率的差，生成向上述PLL电路供给的频率控制信号；
响应上述频率控制信号，上述PLL电路控制上述时钟信号的周期，以减小上述接收信号的上述频率与上述时钟信号的上述频率的上述差。
2.如权利要求1所述的发送接收装置，其特征在于：
上述PLL电路包含：波形生成器、∑Δ调制器以及可变分频器；
通过由上述∑Δ调制器响应从上述波形生成器生成的波形信号将上述可变分频器的平均分频数控制到小数点以下的值，上述PLL电路构成扩频时钟发生器。
3.如权利要求2所述的发送接收装置，其特征在于：
通过向上述PLL电路的上述波形生成器供给从上述频率检测器生成的上述频率控制信号，控制从上述PLL电路生成的上述时钟信号的相位。
4.如权利要求3所述的发送接收装置，其特征在于：
上述频率检测器通过检测上述接收信号的上述频率与上述时钟信号的上述频率的上述差，生成向上述PLL电路供给的调制周期调整信号和调制度调整信号；
响应上述调制周期调整信号和上述调制度调整信号，上述PLL电路控制上述时钟信号的周期和调制度，以减小上述接收信号的上述频率与上述时钟信号的上述频率的上述差。
5.如权利要求1所述的发送接收装置，其特征在于：
上述时钟数据恢复电路包含：相位比较器、积分器、相位选择部以及时钟选择部；
向上述时钟选择部供给从上述PLL电路生成的多相的上述时钟信号和从上述相位选择部生成的指针值，响应上述指针值上述时钟选择部根据上述多相的上述时钟信号生成多个选择时钟输出信号；
向上述相位比较器供给上述接收信号和从上述时钟选择部生成的上述多个选择时钟输出信号，上述相位比较器响应上述接收信号的相位与上述多个选择时钟输出信号的多个相位的关系生成相位超前信号和相位延迟信号；
向上述积分器供给从上述相位比较器生成的上述相位超前信号和上述相位延迟信号，上述积分器生成上升信号和下降信号；
向上述时钟选择部供给从上述积分器生成的上述上升信号和上述下降信号，设定从上述时钟选择部生成的上述指针值的值。
6.如权利要求5所述的发送接收装置，其特征在于：
上述时钟数据恢复电路、上述解串器、上述串行器、上述PLL电路以及上述频率检测器被构造成半导体集成电路。
7.如权利要求5所述的发送接收装置，其特征在于：
从上述PLL电路的上述波形生成器生成的上述波形信号是三角波形信号。
8.一种发送接收装置的工作方法，该发送接收装置包括：时钟数据恢复电路、解串器、串行器、PLL电路以及频率检测器，其特征在于：
上述时钟数据恢复电路响应接收信号和从上述PLL电路生成的时钟信号，抽出再生数据和再生时钟；
作为串并变换器的上述解串器根据上述再生数据和上述再生时钟生成并行接收数据；
作为并串变换器的上述串行器根据并行发送数据和从上述PLL电路生成的上述时钟信号生成串行发送信号；
上述频率检测器通过检测上述接收信号的频率与上述时钟信号的频率的差，生成向上述PLL电路供给的频率控制信号；
响应上述频率控制信号，上述PLL电路控制上述时钟信号的周期，以减小上述接收信号的上述频率与上述时钟信号的上述频率的上述差。
9.如权利要求8所述的发送接收装置的工作方法，其特征在于：
上述PLL电路包含：波形生成器、∑Δ调制器以及可变分频器；
通过由上述∑Δ调制器响应从上述波形生成器生成的波形信号将上述可变分频器的平均分频数控制到小数点以下的值，上述PLL电路构成扩频时钟发生器。
10.如权利要求9所述的发送接收装置的工作方法，其特征在于：
通过向上述PLL电路的上述波形生成器供给从上述频率检测器生成的上述频率控制信号，控制从上述PLL电路生成的上述时钟信号的相位。
11.如权利要求10所述的发送接收装置的工作方法，其特征在于：
上述频率检测器通过检测上述接收信号的上述频率与上述时钟信号的上述频率的上述差，生成向上述PLL电路供给的调制周期调整信号和调制度调整信号；
响应上述调制周期调整信号和上述调制度调整信号，上述PLL电路控制上述时钟信号的周期和调制度，以减小上述接收信号的上述频率与上述时钟信号的上述频率的上述差。
12.如权利要求8所述的发送接收装置的工作方法，其特征在于：
上述时钟数据恢复电路包含：相位比较器、积分器、相位选择部以及时钟选择部；
向上述时钟选择部供给从上述PLL电路生成的多相的上述时钟信号和从上述相位选择部生成的指针值，响应上述指针值上述时钟选择部根据上述多相的上述时钟信号生成多个选择时钟输出信号；
向上述相位比较器供给上述接收信号和从上述时钟选择部生成的上述多个选择时钟输出信号，上述相位比较器响应上述接收信号的相位与上述多个选择时钟输出信号的多个相位的关系生成相位超前信号和相位延迟信号；
向上述积分器供给从上述相位比较器生成的上述相位超前信号和上述相位延迟信号，上述积分器生成上升信号和下降信号；
向上述时钟选择部供给从上述积分器生成的上述上升信号和上述下降信号，设定从上述时钟选择部生成的上述指针值的值。
13.如权利要求12所述的发送接收装置的工作方法，其特征在于：
上述时钟数据恢复电路、上述解串器、上述串行器、上述PLL电路以及上述频率检测器被构造成半导体集成电路。
14.如权利要求12所述的发送接收装置的工作方法，其特征在于：
从上述PLL电路的上述波形生成器生成的上述波形信号是三角波形信号。
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