201138318 六、發明說明： 【發明所屬之技術領域】 本發明係有關於收送訊裝置及其動作方法，尤 關於’減少半導體晶片面積並且在從主機接收收訊 際’降低再生資料與再生時脈之生成時的誤動作之 的有效技術。 【先前技術】 一般實現與主機雙向通訊的元件，例如半導體 路中’主機與元件之間的雙向通訊訊號的頻率是受 所規定’若通訊訊號變成規定外的頻率，則無法建 。因此’把通訊訊號調整成規定內之頻率的技術， 所知。 在下記專利文獻1中係記載著，將從收訊裝置 控制資訊處理部所輸出的頻率控制資訊，送出至送 ’送訊裝置的頻率控制部係基於頻率控制資訊來控 裝置的基本時脈之頻率，以將送訊裝置的基本時脈 與收訊裝置的本機時脈之頻率加以同步。又，在下 文獻2中係記載著，爲了從收訊資料再生出收訊時 使送訊時脈同步於收訊時脈，使用數位PLL Locked Loop )電路，藉由將電壓控制振盪器之輸 變分頻器分頻過之輸出與邊緣偵測器從收訊資料所 邊緣偵測時序的相位差，來控制可變分頻器的分頻 至，在下記專利文獻3中係記載著，藉由頻率誤差 其是有 訊號之 可能性 積體電 到規格 立通訊 係爲人 之頻率 訊裝置 制送訊 之頻率 記專利 脈並且 'Phase 出以可 獲得之 比。甚 偵測器 -5- 201138318 而偵測出來自主機之收訊訊號與送往主機之适 率差，使送訊訊號的頻率吻合於收訊訊號的頻 另一方面，下記非專利文獻1中係記載著 中所使用的資料回復電路，該資料回復電路保 器（PC)、上下決定電路（DC)、循環時脈 (CPP )、時脈內插器（CI )、時脈選擇器（ 。2相內部時脈訊號係被時脈內插器（CI)轉 脈訊號，響應於指標器（CPP )的輸出訊號而 擇器（CS)從多相時脈訊號中選擇出選擇時脈 時脈訊號與光通訊系統的傳送輸入訊號，係分 相位比較器（PC)的3個正反器的觸發輸入端 入端子，3個正反器的輸出訊號係被供給至相 PC )的2個排他性OR電路的輸入端子。又，一 OR電路的輸出訊號與另一方的排他性OR電路 係分別被當成上請求和下請求而供給至上下決 )的輸入端子，上下決定電路（DC)的增値控 値控制訊號係被供給至循環時脈相位指標器^ 由該資料回復電路，傳送輸入訊號的資料邊緣 控制成位於選擇時脈訊號之時序的略中央，可 誤率進行資料的回復（復原）。 再者，在下記非專利文獻2中係記載著， 器的輸出而將分頻器的2個分頻比之間進行雙 數PLL電路，來構成序列ATA介面所需之展頻 (SSCG : Spread Spectrum Clock Generator ) :訊訊號的頻 率。 光通訊系統 由相位比較 相位指標器 CS)所構成 換成多相時 藉由時脈選 訊號。選擇 別被供給至 子與資料輸 位比較器（ 方的排他性 的輸出訊號 定電路（DC 制訊號與減 ：CPP )。藉 之時序係被 以低位元錯 藉由Σ△調變 態觸變的分 時脈產生器 。又，在下 201138318 記非專利文獻2中，係藉由ΣΔ調變器的輸出而將多重係數 分頻器（DMD: Dual Modulus Divider)的 2 個分頻比（ 73/75 )之間作雙態觸變。如此，展頻時脈產生器（SSCG )，係爲了減輕電子機器中的EMI這類多餘輻射，而將時 脈訊號進行頻率調變以降低時脈的基本波與高次諧波的峰 値功率。雖然總能量是相同的，但藉由將時脈訊號之振幅 與訊號邊緣之波形保持不變，而將時脈訊號跨越廣頻帶地 加以擴展（spread )，因此可降低峰値能量。在只有整數 之分頻比的一般PLL電路中，鎖相·迴圈的頻率解析度係 成爲基準頻率fREF，因此精密的頻率解析度係需要小的基 準頻率fREF，因此會是小的迴圈頻帶。窄迴圈頻帶係需要 較長的切換時間因此並不理想，無法充分抑制P L L電路的 電壓控制振盪器（VCO )之相位雜訊，因此容易受到來自 PLL電路外部之雜訊的影響。相對於此，使用分數PLL電 路的分數合成器，係爲了具有比基準頻率fREF還要精密之 頻率解析度而被開發，在分數_N分頻器中，分頻比係週期 性地從整數N變更成整數N + 1，結果而言，平均分頻比係 較N增加了 （ N + 1 )分頻的負載比。此外，EMI係爲 Electromagnetic Interference 之簡稱，ATA 係爲 Advanced Technology Attachment之簡稱。 〔先前技術文獻〕 〔專利文獻〕 〔專利文獻1〕日本特開2 0 0 1 - 2 3 0 7 5 0號公報 〔專利文獻2〕日本特開平8_3 3 5 93 2號公報 201138318 〔專利文獻3〕日本特開2007-1 3 5 1 8 9號公報 〔非專利文獻〕 〔非專利文獻 1〕Yoshio Miki et al， “A 50-mW/ch 2.5-Gb/s/ch Data Recovery Circuit for the SFI-5 Interface With Digital Eye-Tracking" , IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.39, NO.4, APRIL 2004, PP.613-62 1 .
〔非專利文獻 2〕Wei-Ta Chen et al. “ A Spread Spectrum Clock Generator for S A T A -11 , 2005 IEEE
International Symposium Circuits and Systems, 23 -26 May 2005, PP.2643-2646. 【發明內容】 〔發明所欲解決之課題〕 在使用 HDD (Hard Disk Drive) /CD (Compact Disk )/ D V D ( D i g i t a 1 V e r s a t i 1 e D i s k ) / B D ( B1 u e - r a y D i s c )等 之記錄媒體的半導體積體電路等之元件的開發上，因爲追 求泛用性，所以被要求了與各種主機連接的可能性。又， 此種被要求泛用性的半導體積體電路，必須廉價地提供給 市場，是其課題。因此被要求以較小的晶片面積，來量產 半導體積體電路。 本發明人等在早於本發明之前，就從事可與各種主機 連接的使用HDD/CD/DVD/BD等之記錄媒體的半導體積體 電路等元件的硏究、開發。 -8- 201138318 在該元件的硏究、開發時，爲了減低與主機連接時的 多餘輻射，採用了利用展頻時脈產生器（S SCG )的序列 ΑΤΑ介面。 又在該元件的硏究、開發時，爲了藉由利用展頻時脈 產生器（SSCG)的序列ΑΤΑ介面而在主機所送來之收訊訊 號的時脈訊號頻率是被擴展之狀態下，將擴展時脈與送訊 訊號作高精度再生，曾經檢討採用上記非專利文獻1所記 載的資料回復電路。 圖1係早於本發明之前，本發明人等所檢討的使用記 錄媒體之半導體積體電路所構成之元件的構成之圖示。 以下詳細說明，構成圖1所示之元件的半導體積體電 路7。 一般而言，作爲把光碟裝置或硬碟裝置等之記億媒體 (周邊裝置）連接至個人電腦等之電腦上所需的介面，係 有例如標準規格的序列AT Α型介面單元。藉由使用序列 A T A ’各種記憶媒體可以具有相容性的命令或控制軟體爲 基礎，而被連接至電腦。在圖1所示的元件中，作爲記憶 媒體是採用光碟裝置，該周邊裝置是與主機電腦以序列 ATAPI而連接。此外，ATAPI係爲 Advanced Technology Attachment Peripheral Interface之簡稱。 圖1所示的光碟裝置，係由光碟5、光拾取器6、半導 體積體電路7、水晶振盪子3所構成，與主機電腦（HOST )2是以序列ATAPI方式而被連接。 光拾取器6，係對光碟5照射光束而進行資料的讀取、 -9 - 201138318 寫入。半導體積體電路7，係含有：進行光拾取器6之資料 寫入及資料讀取處理的記錄再生單元（READ/WRITE ) 8 、和將記錄再生單元8之資料對主機電腦（HOST ) 2進行 輸出入所需之介面單元（ATAPI) 1。 介面單元（ATAPI ) 1，係由序列化器（SER ) 14、第 IPLL電路16、第2PLL電路（PLL) 13、解序列化器（DES )15、時脈資料回復電路（CDR ) 1 1所構成。 作爲周邊裝置的從光碟讀出資料之處理中，作爲平行 •序列轉換器的序列化器（SER ) 1 4，係將來自記錄再生 單元8的平行送訊資料，轉換成同步於從第2PLL電路（ PLL) 13所供給之時脈的序列送訊訊號，而輸出至主機電 腦2。亦即，在光碟5的資料讀取之處理中，介面單元（ ATAPI) 1的序列化器（SER) 14，係將來自記錄再生單元 8的平行送訊資料，轉換成同步於從第2PLL電路（PLL ) 13所供給之時脈CLK2的序列送訊訊號TX，然後輸出至主 機電腦2。此時，由於第2PLL電路（PLL ) 13係構成了， 含上記非專利文獻2所記載之ΣΑ調變器的分數PLL電路所 致之展頻時脈產生器（SSCG )，因此可減輕序列送訊訊 號TX所造成的多餘輻射。 另一方面，作爲周邊裝置的對光碟之寫入資料的處理 中’時脈資料回復電路（CDR) n係從主機電腦2接收收 訊訊號RX ’響應於從第1PLL電路16所供給之時脈CLK1， 生成序列再生資料DATA與再生時脈CLK，然後輸出至解 序列化器（DES ) 1 5。作爲序列.平行轉換器的解序列化 -10- 201138318 器（DES ) 1 5係根據再生資料與再生時脈而生成平行收訊 資料，執行對光碟的資料寫入處理。亦即，對光碟5的寫 入資料處理中，介面單元（ATAPI ) 1的時脈資料回復電 路（CDR ) 1 1係從主機電腦2接收收訊訊號RX，響應於從 第1PLL電路16所供給之時脈CLK1，生成序列再生資料 DATA與再生時脈CLK ,然後輸出至解序歹IJ化器（DES ) 15 。解序列化器（DES ) 1 5係根據序列再生資料DATA與再 生時脈CLK而生成平行收訊資料然後輸出至記錄再生單元 8，執行對光碟5的資料寫入處理。從時脈資料回復電路（ CDR) 11所再生的再生時脈CLK，係作爲基準頻率訊號而 供給至第1PLL電路16的輸入端子。其結果爲，藉由利用展 頻的序列ΑΤΑ介面，可使從第1PLL電路16所生成之時脈 CLK1的頻率，是追從於來自主機電腦2之收訊訊號RX之時 脈訊號頻率與再生時脈C L Κ之頻率的變化而變化。因此， 藉由利用展頻之序列AT Α介面，即使時脈頻率有所變化的 狀態下，介面單元（A T AP I ) 1的時脈資料回復電路（C D R )1 1係仍可生成序列再生資料DATA與再生時脈CLK。 可是，本發明人等發現到，圖1所示的半導體積體電 路7係含有第1PLL電路16與第2PLL電路（PLL) 13，因此 有半導體晶片面積過大之問題。尤其是，PLL電路中所含 之迴圈濾波器（LP: Loop Filter)係含有晶片佔有面積較 大的電容元件與電阻元件，PLL電路中所含之電壓控制振 盪器（VCO: Voltage Controlled Oscillator)係含有多段 的CMOS反相鏈’因此圖1所示的半導體積體電路7的晶片 -11 - 201138318 佔有面積很大。 因此，本發明人等係爲了減少圖1所示的早於本發明 之本發明人等所檢討過的半導體積體電路7的半導體晶片 面積，而在早於本發明之前，就檢討了將第1PLL電路16與 第2PLL電路（PLL) 13以單一的PLL電路加以共用化。 在該共用化中，響應於單一之共用化PLL電路所產生 的時脈，序列化器（SER) 14係將來自記錄再生單元8的平 行送訊資料，轉換成序列送訊資料TX而輸出至主機電腦2 。此時，序列送訊資料TX與單一之共用化PLL電路所產生 之時脈之頻率的變化，係受到元件側的展頻所決定。 另一方面，在該共用化中，響應於單一之共用化PLL 電路所產生的時脈，時脈資料回復電路（C D R ) 1 1係從主 機電腦2接收收訊訊號RX然後生成序列再生資料DATA與 再生時脈CLK而輸出至解序列化器（DES ) 15。可是，此 時，收訊訊號RX與再生時脈CLK之頻率的變化，係受到主 機側的展頻所決定。 另一方面，在序列ΑΤΑ介面中，在規格上，主機與元 件之間係只有來自主機之收訊訊號RX與來自元件的送訊訊 號ΤΧ被傳輸，其他訊號之傳輸是不可能的。因此，在元件 中的來自主機之收訊訊號RX的收訊用之收訊時脈和在元件 中的往主機之送訊訊號ΤΧ的送訊用之送訊時脈，係呈現非 同步之關係。其結果爲，藉由如上述的共用化，具有受元 件側之展頻所決定之頻率的序列化器（SER ) 1 4的時脈之 頻率、和具有受主機側之展頻所決定之頻率的時脈資料回 -12- 201138318 復電路（CDR ) 11的時脈之頻率，是呈不一致。因此，若 此時的頻率差較顯著，則時脈資料回復電路（CDR ) 1 1中 的來自主機電腦2之收訊訊號RX的收訊所致之序列再生資 料DATA與再生時脈CLK之生成上，會有難以正常動作之 問題，這是經由本發明人等的探討而得知。 本發明係根據如以上的早於本發明之前本發明人等所 作的檢討結果，而硏發之。 因此本發明的目的在於，降低可與主機連接之元件加 以構成的半導體積體電路的半導體晶片面積，並且在從主 機接收收訊訊號之際，降低再生資料與再生時脈之生成時 的誤動作之可能性。 本發明的前述以及其他目的和新穎特徵，係可根據本 說明書的描述及添附圖面而可明瞭。 〔用以解決課題之手段〕 若簡單說明本案所揭露之發明當中具有代表性者，則 如以下。 Φ g卩’本發明之代表性的實施形態所述之收送訊裝置 (7 ) ’係具備：時脈資料回復電路（1 1 )、解序列化器 (1 5 )、序列化器（1 4 ) 、p l l電路（1 3 )、頻率偵測器 (12)。 前記時脈資料回復電路（1 1 )係響應於收訊訊號（RX )與從前記PLL電路（13 )所生成之時脈訊號（TXCLK ) ’而將再生時脈（CLK )與再生資料（DATA )予以抽出 -13- 201138318 作爲序列•平行轉換器的前記解序列伯 根據前記再生時脈（CLK)與前記再生資） 生成平行收訊資料（DT)。 作爲平行·序列轉換器的前記序列化器 據平行送訊資料（DR )與從前記PLL電路（ 前記時脈訊號（TXCLK)，而生成序列送 〇 前記頻率偵測器（1 2 )係偵測出前記收 之頻率與前記時脈訊號（TXCLK)之頻率的 供給至前記PLL電路（1 3 )的頻率控制訊號 前記PLL電路（13 )係響應於前記頻 FCS)而控制前記時脈訊號（TXCLK)之週 記收訊訊號（RX)之前記頻率與前記時脈 )之前記頻率的前記差（參照圖2、圖12) < 〔發明效果〕 若簡單說明本案所揭露之發明當中具 得之效果，則如以下。 亦即，若依據本發明，則可減少半導 在從主機接收收訊訊號之際，降低再生資 生成時的誤動作之可能性。 【實施方式】
：；器（1 5 )，係 科（DATA )而 f ( 14 )，係根 1 3 )所生成之 訊訊號（TX ) 訊訊號（RX) 丨差，而生成要 (FCS)。 率控制訊號（ 期，以降低前 訊號(TXCLK 代表性者所獲 晶片面積並且 與再生時脈之 -14- 201138318 1 .實施形態之槪要 首先’槪要說明本案所揭露之發明的代表性之實施形 態。在代表性實施形態的槪要說明中標示括弧而參照的圖 面之元件符號係僅用來例示被包含在其所標示之構成要素 之槪念中。 〔1〕本發明之代表性的實施形態所述之收送訊裝置 (7 ) ’係具備：時脈資料回復電路（1 1 )、解序列化器 (1 5 )、序列化器（1 4 ) 、P L L電路（1 3 )、頻率偵測器 (12 ) ° 前記時脈資料回復電路（1 1 )係響應於收訊訊號（RX )與從前記PLL電路（13 )所生成之時脈訊號（TXCLK ) ，而將再生時脈（CLK )與再生資料（DATA )予以抽出 〇 作爲序列•平行轉換器的前記解序列化器（1 5 )，係 根據前記再生時脈（CLK )與前記再生資料（DATA )而 生成平行收訊資料（DT)。 作爲平行·序列轉換器的前記序列化器（1 4 )，係根 據平行送訊資料（DR )與從前記PLL電路（13 )所生成之 前記時脈訊號（TXCLK )，而生成序列送訊訊號（TX ) 〇
前記頻率偵測器（1 2 )係藉由偵測出前記收訊訊號（ RX )之頻率與前記時脈訊號（TXCLK )之頻率的差，而 生成要供給至前記PLL電路（13 )的頻率控制訊號（FCS 201138318 前記PLL電路（13 )係響應於前記頻率控制訊號（ FCS )而控制前記時脈訊號（TXCLK )之週期，以降低前 記收訊訊號（RX )之前記頻率與前記時脈訊號（TXCLK )之前記頻率的前記差，爲其特徵（參照圖2、圖12)。 若依據前記實施形態，則可減少半導體晶片面積並且 在從主機接收收訊訊號之際，降低再生資料與再生時脈之 生成時的誤動作之可能性。 在理想實施形態所述之收送訊裝置（7 )，前記PLL電 路（13 )係含有：波形生成器（138 ) 、ΣΔ調變器（137 ) 、可變分頻器（136)。 前記ΣΔ調變器（137)是響應於從前記波形生成器（ 138)所生成之波形訊號（FWAVE)而將前記可變分頻器 (1 3 6 )的平均分頻數（N )控制成小數點以下之値，藉此 ，前記PLL電路（13)係構成展頻時脈產生器（SSCG)( 參照圖7、圖1 3 )。 若依據前記理想實施形態，則序列送訊訊號（TX )生 成之際，可降低多餘輻射。 在較理想之實施形態所述之收送訊裝置（7 )中，從 前記頻率偵測器（1 2 )所生成之前記頻率控制訊號（FCS )是被供給至前記PLL電路（13)的前記波形生成器（138 )，藉此以控制從前記PLL電路（1 3 )所生成的前記時脈 訊號（TXCLK)之相位，爲其特徵（參照圖10A、圖10B 、圖 14、圖 15)。 在其他理想之實施形態所述之收送訊裝置（7 )中， -16- 201138318 前記頻率偵測器（1 2 )係藉由偵測出前記收訊訊號（RX ) 之前記頻率與前記時脈訊號（TXCLK )之前記頻率的前記 差，而生成要供給至前記PLL電路（13)的調變週期調整 訊號（MN)與調變度調整訊號（MT)(參照圖14、圖15 )° 前記PLL電路（1 3 )係響應於前記調變週期調整訊號 (MN )與前記調變度調整訊號（MT )而控制前記時脈訊 號（TXCLK )之週期與調變度，以降低前記收訊訊號（ RX )之前記頻率與前記時脈訊號（TXCLK )之前記頻率 的前記差，爲其特徵（參照圖1 7 A〜圖1 7 C )。 在具體的實施形態所述之收送訊裝置（7 )中，前記 時脈資料回復電路（1 1 )係含有：相位比較器（1 1 1 )、 積分器（112)、相位選擇部（113)、時脈選擇部（114 )° 對前記時脈選擇部（1 1 4 )係供給著從前記P LL電路（ 13 )所生成之多相之前記時脈訊號（TXCLK0〜7 )與從前 記相位選擇部（1 1 3 )所生成之指標値（P )，前記時脈選 擇部（1 1 4 )係響應於前記指標値（p )而根據前記多相之 前記時脈訊號，生成複數選擇時脈輸出訊號（CLK0〜2) 〇 對前記相位比較器（1 1 1 )係供給著前記收訊訊號（ RX )與從前記時脈選擇部（i i4 )所生成之前記複數選擇 時脈輸出訊號（c LK0〜2 )，前記相位比較器（1 1 1 )係 響應於前記收訊訊號（RX )之相位與前記複數選擇時脈輸 -17- 201138318 出訊號（CLK0〜2)之複數相位的關係，而生成進相訊號 (EARLY)與遲相訊號（LATE)。 對前記積分器（1 1 2 )係供給著從前記相位比較器（ 1 1 1 )所生成之前記進相訊號（EARLY )與前記遲相訊號 (LATE)，前記積分器（112)係生成上訊號（UP)與下 訊號（DN )。 對前記時脈選擇部（1M)係供給著從前記積分器（ 112)所生成之前記上訊號（UP)與前記下訊號（DN)， 被設定從前記時脈選擇部（1 1 4 )所生成之前記指標値（P )的値，爲其特徵（參照圖4A、B )。 在其他具體之實施形態所述之收送訊裝置（7)中， 前記時脈資料回復電路（1 1 )、前記解序列化器（1 5 )、 前記序列化器（14 )、前記PLL電路（13 )、前記頻率偵 測器（12)，係被構成在半導體積體電路（1)中，爲其 特徵（參照圖2、圖12)。 在最具體之實施形態所述之收送訊裝置（7 )中，從 前記PLL電路（13 )的前記波形生成器（138 )所生成的前 記波形訊號（FWAVE) ’係爲三角波形訊號，爲其特徵（ 參照圖10A、圖10B、圖17A〜圖17C)。 〔2〕本發明之另一觀點的代表性實施形態，係一種 具備：時脈資料回復電路（1 1 )、解序列化器（1 5 )、序 列化器（14 ) 、PLL電路（I 3 )、頻率偵測器（丨2 )的收 送訊裝置（7)之動作方法。
前記時脈資料回復電路（1 1 )係響應於收訊訊號（RX •18- 201138318 )與從前記PLL電路（13)所生成之時脈訊號！ ，而將再生時脈（CLK)與再生資料（DATA) 〇 作爲序列•平行轉換器的前記解序列化器 根據前記再生時脈（CLK)與前記再生資料（ 生成平行收訊資料（D T )。 作爲平行·序列轉換器的前記序列化器（1 據平行送訊資料（DR )與從前記PLL電路（13 ) 前記時脈訊號（TXCLK )，而生成序列送訊訊 〇 前記頻率偵測器（1 2 )係藉由偵測出前記处 RX)之頻率與前記時脈訊號（TXCLK)之頻幸 生成要供給至前記PLL電路（13 )的頻率控制f )° 前記PLL電路（13)係響應於前記頻率控 FCS )而控制前記時脈訊號（TXCLK )之週期， 記收訊訊號（R X )之前記頻率與前記時脈訊號 )之前記頻率的前記差，爲其特徵（參照圖2、[ 若依據前記實施形態，則可減少半導體晶戶 在從主機接收收訊訊號之際’降低再生資料與芦 生成時的誤動作之可能性。 2 .實施形態之細節 接著，更詳述實施形態。此外’在用來說印 TXCLK ) 予以抽出 (I 5 )，係 DATA )而 4 )，係根 所生成之 號（TX ) 訊訊號（ 〖的差，而 汛號（FCS 制訊號（ 以降低前 ! ( TXCLK 112) ° 「面積並且 ί生時脈之 用以實施 -19- 201138318 發明之最佳形態的全圖中，具有和前記圖相同機能之零件 係標示同一符號，省略其重複說明。 〔實施形態1〕 《通訊系統》 圖2係具備本發明的實施形態丨所述之收送訊裝置的通 訊系統之構成的圖示。 圖2所示的通訊系統，係由元件1和主機2所構成，元 件1係被構成爲具有收送訊機能之收送訊裝置，另一方面 ’主機2係也被構成爲具有收送訊機能之收送訊裝置，元 件1與主機2之間可進行雙向通訊。亦即，在圖2所示的通 訊系統中’主機2係向元件1輸出收訊訊號rx，並將來自元 件1的送訊訊號TX予以接收，元件1係將來自主機2的收訊 訊號RX予以接收然後輸出收訊資料DT，將送訊資料DR予 以接收然後向主機2發送出送訊訊號TX。 圖2所示之通訊系統中所含之元件1係對應於圖1所示 之介面單元（ATAPI) 1，來自元件1的送訊資料DR係透過 圖1所示的記錄再生單元8和拾取器6而被寫入至HDD等之 記錄媒體5。另一方面，記錄媒體5的寫入資料，係透過拾 取器6與記錄再生單元8而被讀出，成爲送訊資料DR而被發 送至元件1。又’在元件1上係連接著供給基準訊號Fref的 基準訊號生成源3’在圖2中並未圖示，但主機2上也有連 接著供給另一基準訊號的另一基準訊號生成源。 圖2所示的元件1，係由半導體積體電路所構成的收送 -20- 201138318 訊裝置，和圖1所示之介面單元（ΑΤΑΡΙ) 1同樣地’含有 時脈資料回復電路（CDR ) 1 1、序列化器（SER ) 14、解 序列化器（DES ) 15。圖1所示之介面單元（ATAPI ) 1中 所含之第1PLL電路16和第2PLL電路（PLL) 13，係在圖2 所示的元件1中，是被單一的PLL電路（PLL) 13所共用化 。又，尤其是在圖2所示的元件1中係追加了，圖1的介面 單元（ATAPI) 1中並未含有的頻率誤差偵測器（CNT) 12 〇 時脈資料回復電路（CDR ) 1 1係和上記非專利文獻1 所記載之資料回復電路大致同樣地，響應於已被元件1所 接收到的來自主機2之收訊訊號RX與從PLL電路（PLL) 13 所生成之8相時脈訊號TXCLK，將再生時脈CLK與再生資 料DATA予以抽出然後輸出至解序列化器（DES ) 15。如 此一來作爲序列·平行轉換器的解序列化器（DES ) 1 5係 根據序列再生資料DATA與再生時脈CLK而生成平行收訊 資料DT，執行對記錄媒體5的資料寫入處理。 從記錄媒體5讀出資料之處理中，作爲平行·序列轉 換器的序列化器（SER) 14，係將來自記錄再生單元8的平 行送訊資料DR，轉換成同步於從PLL電路（PLL ) 13所供 給之1相時脈訊號TXCLK的序列送訊訊號TX，而輸出至主 機電腦2。此時，由於PLL電路（PLL ) 13係構成了，含上 記非專利文獻2所記載之ΣΔ調變器的分數PLL電路所致之 展頻時脈產生器（SSCG )，因此可減輕序列送訊訊號TX 所造成的多餘輻射。 -21 - 201138318 對頻率誤差偵測器（CNT ) 1 2係供給著，來自主機2 的收訊訊號RX和來自時脈資料回復電路（CDR ) 1 1的再生 資料DAT A和來自基準訊號生成源3的基準訊號Fref和來自 PLL電路（PLL) 13的1相送訊時脈TXCLK。因此，當頻率 誤差偵測器（CNT) 12偵測到收訊訊號RX之頻率與送訊時 脈TXCLK之頻率有較大的差異時，頻率誤差偵測器（CNT )12係將頻率控制訊號FCS輸出至PLL電路（PLL) 13。如 此一來，PLL電路（PLL) 13係響應於該頻率控制訊號FCS 而控制著被供給至時脈資料回復電路（CDR ) 1 1的8相時 脈訊號TXCLK之週期而動作，以使得收訊訊號RX之頻率 與送訊時脈TXCLK之頻率的差會縮小。 以下說明圖2所示的通訊系統中所含之時脈資料回復 電路（CDR ) 1 1、頻率誤差偵測器（CNT ) 12、PLL電路 (PLL) 13等之內部電路的構成與動作。 《時脈資料回復電路之構成》 圖3係，被構成爲具有圖2所示之收送訊機能的收送訊 裝置的元件1中所含有之時脈資料回復電路（CDR ) 1 1之 構成的圖示。 圖3所示的時脈資料回復電路（CDR ) 1 1的基本構成 ，係和上記非專利文獻1所記載之資料回復電路類似。圖3 所示的時脈資料回復電路（CDR ) 1 1，係含有：相位比較 器（PD ) 1 1 1、積分器（INT_CIR ) 1 12、相位選擇部（ Phase_Sel ) 1 13、時脈選擇部（CLK — SEL ) 1 14 ' 反相器 -22- 201138318 115° 相位比較器（PD) 111的3個正反器1111A、1I11B、 1 1 1 1 C的資料輸入端子上係被共通供給著從主機2所輸出的 收訊訊號RX’另一方面，3個正反器1111A、1111B、 I 1 1 1 c的觸發輸入端子上係分別被供給著從時脈選擇部（ CLK — SEL) 1 14所輸出的3個選擇時脈輸出訊號CLK0、 CLK1' CLK2。相位比較器（PD) 111的第1正反器1111A 的輸出訊號與第2正反器1111B的輸出訊號係被供給至第1 排他性〇 R電路1 1 1 2 A的輸入端子，另一方面，相位比較器 (PD) 111的第2正反器1111B的輸出訊號與第3正反器 II 1 1 C的輸出訊號係被供給至第2排他性O R電路1 1 1 2 B的輸 入端子。 相位比較器（PD) 111的第1排他性OR電路111 2 A的輸 出訊號EARLY與第2排他性OR電路1 1 1 2B的輸出訊號LATE 係被供給至積分器（IN T_CIR ) 1 12的資料輸入端子，另一 方面，對輸入端子供給著來自時脈選擇部（CLK_SEL ) 114之第2選擇時脈輸出訊號CLK1的反相器115的輸出訊號 ，是被供給至積分器（IN T_CIR ) 112的觸發輸入端子。 積分器（INT_CIR) 112的上輸出訊號UP與下輸出訊 號DN係被供給至相位選擇部（PhaSe_Sel) 113的輸入端子 ，相位選擇部（Phase_Sel ) 1 1 3的指標輸出訊號P係被供給 至時脈選擇部（CLK_SEL) 114的選擇輸入端子，時脈選 擇部（CLK_SEL) 114的8個資料輸入端子上係被供給著從 PLL電路（PLL ) 13所生成的8相時脈訊號TXCLK0、 -23- 201138318 TXCLKl 、 TXCLK2 、 TXCLK3 、 TXCLK4 、 TXCLK5 、 TXCLK6、TXCLK7。依照對時脈選擇部(CLK_SEL ) 1 14 的選擇輸入端子所供給的指標輸出訊號P的値，從8相時脈 訊號TXCLK0〜TXCLK7中會有3個時脈訊號，是成爲第1選 擇時脈輸出訊號CLK0、第2選擇時脈輸出訊號CLK1、第3 選擇時脈輸出訊號CLK2而被時脈選擇部（CLK_SEL) 114 所生成。 在圖3所示的時脈資料回復電路（CDR) 11中，從第2 正反器1111B之輸出端子所生成的輸出訊號係被當成再生 資料DATA而被輸出至解序列化器（DES) 15與頻率誤差 偵測器（CNT >12，另一方面，從時脈選擇部（CLK_SEL )U4所生成之第2選擇時脈輸出訊號CLK1係被當成再生 時脈CLK而輸出至解序列化器（DES) 15。 《時脈資料回復電路之動作》 圖4A、圖4B係圖3所示之時脈資料回復電路（CDR ) 1 1之動作的說明圖。圖4 A係訊號間之時序關係的時序圖， 圖4B係選擇時脈輸出訊號與顫動成分之關係的圖示。 在圖4A的上部係圖示了，對時脈選擇部（CLK_SEL) 114的8個資料輸入端子所供給的，從Pll電路（PLL) 13 所生成的8相時脈訊號TXCLK0、TXCLKl、TXCLK2、 TXCLK3、TXCLK4、TXCLK5、TXCLK6、TXCLK7。 在圖4A的中央部係圖示了，來自主機2的收訊訊號RX 與時脈選擇部（CLK_SEL) 114所生成之第1選擇時脈輸出 -24- 201138318 訊號CLK0、第2選擇時脈輸出訊號CLK1、第3選擇時脈輸 出訊號CLK2。在此例中，從8相時脈訊號TXCLK0〜 TXCLK7中所選擇出來的第3時脈訊號TXCLK2、第4時脈訊 號TXCLK3、第5時脈訊號TXCLK4，是分別成爲第1選擇時 脈輸出訊號CLK0、第2選擇時脈輸出訊號CLK1、第3選擇 時脈輸出訊號CLK2而從時脈選擇部（CLK_SEL) 114輸出 。又，在此例中，來自主機2的收訊訊號RX的上揚邊緣， 係爲第1選擇時脈輸出訊號CLK0之上揚邊緣與第2選擇時 脈輸出訊號C LK 1之上揚邊緣之間的時序。 在圖4 A的下部係圖示了，相位比較器（PD ) 1 1 1的3 個正反器1111A、1111B、1111C的輸出訊號Q1111A、 Q 1 1 1 1 B、Q 1 1 1 1 C，相位比較器（P D ) 1 1 1的排他性Ο R電 路1112A、1112B的輸出訊號EX1112A (輸出訊號EARLY) 、EX1 112B (輸出訊號LATE )，和作爲反相器1 I 5之輸出 訊號的第2選擇時脈輸出訊號CLK1的反轉訊號/CLK1。圖3 的時脈資料回復電路（CDR ) 1 1的積分器（INT_CIR ) 1 1 2 ，係在反轉訊號/CLK1的上揚邊緣，將排他性OR電路 1112A、1112B的輸出訊號EX1112A (輸出訊號EARLY)、 EX1 1 12B (輸出訊號LATE )的位準，依次予以積算。 在圖4A的最下部係圖示了，第1排他性OR電路ill 2A 的輸出訊號EX1112A (輸出訊號EARLY )的積算値 E X 1 1 1 2 A '之波形，和第2排他性Ο R電路1 1 1 2 B的輸出訊號 EX1112B (輸出訊號LATE)的積算値EX1112B1之波形。 在反轉訊號/C LK 1的上揚邊緣的時序上，第2排他性 -25- 201138318 OR電路1112B的輸出訊號EX1112B (輸出訊號LATE )係爲 低位準（接地電位），因此第2排他性〇R電路1 1 12B的輸 出訊號EX1112B (輸出訊號LATE)的積算値EX1112B’也 是低位準（接地電位）。相對於此，第1排他性OR電路 1112A的輸出訊號EX1112A (輸出訊號EARLY)係爲高位 準，因此第1排他性OR電路1112A的輸出訊號EX1112A( 輸出訊號EARLY)的積算値EX1112A，，係如圖4A的最下 部所示般地階梯狀地增大。 圖3所示的時脈資料回復電路（CDr ) 1 1的積分器（ INT_CIR) 112係偵測出，第1排他性〇R電路1112A的輸出 訊號EX1112A (輸出訊號EARLY)的積算値EX1112A，之位 準與第2排他性OR電路1112B的輸出訊號EX1112B (輸出訊 號LATE )的積算値EX1 1 12B’之位準的差。比起積算値 EX1 1 12B’之位準與所定値Μ之加算値，一旦積算値 ΕΧ1112Α’之位準是成爲較高的位準，則積分器（INT_CIR )1 12係生成上輸出訊號UP。比起積算値EX1 1 12A’之位準 與所定値Μ之加算値，一旦積算値EX1 1 12B'之位準是成爲 較高的位準，則積分器（INT_CIR ) 1 1 2係生成下輸出訊號 DN。 在圖3所示的時脈資料回復電路（CDR) 11中，響應 於從積分器（INT_CIR ) 1 12所生成之上輸出訊號UP，相 位選擇部（Phase_Sel ) 1 1的指標値P係會增加1個。相位選 擇部（PhaSe_Sel ) 11係含有，對應於8相時脈訊號 TXCLK0 〜TXCLK7的 8個指標器 φ〇、 φ 1、 φ 2、 φ 3、 φ 4 -26- 201138318 、Φ 5、φ 6、φ 7。指標器的初期値，係8個指標器Φ 〇〜 Φ 7都是被任意設定。指標器的値係響應於上輸出訊號UP 而從初期値起順時鐘地遷移，另一方面，指標器的値係響 應於下輸出訊號DN而從初期値起逆時鐘地遷移。 響應於相位選擇部（Phase_Sel) 11的指標値P增加1個 ，從8相時脈訊號TXCLKO〜TXCLK7中所被選擇出來的第4 時脈訊號TXCLK3、第5時脈訊號TXCLK4、第6時脈訊號 TXCLK5，是分別成爲第1選擇時脈輸出訊號CLK0、第2選 擇時脈輸出訊號CLK1、第3選擇時脈輸出訊號CLK2而從時 脈選擇部（CLK_SEL) 114輸出。 圖4B的左邊係圖示積分器（INT_CIR) II2生成上輸 出訊號UP以前的狀態easel，可以理解在該狀態easel下， 從時脈選擇部（CLK_SEL) 114所輸出的第1選擇時脈輸出 訊號CLKO是被埋沒在左側之顫動成分中。在此種狀態 easel下，圖3所示的時脈資料回復電路（CDR ) 1 1，係不 可能以低位元錯誤率來回復（復原）再生資料DATA。又 ，圖4B的左邊所示的狀態easel係對應於，從8相時脈訊號 TXCLKO〜TXCLK7中所選擇出來的第3時脈訊號TXCLK2、 第4時脈訊號TXCLK3、第5時脈訊號TXCLK4，是分別成爲 第1選擇時脈輸出訊號CLKO、第2選擇時脈輸出訊號CLK1 、第3選擇時脈輸出訊號CLK2而從時脈選擇部（CLK_SEL )1 I4輸出，來自主機2的收訊訊號RX的上揚邊緣，係爲第 1選擇時脈輸出訊號c LKO之上揚邊緣與第2選擇時脈輸出 訊號CLK1之上揚邊緣之間的時序之狀態。 -27- 201138318 圖4B的中央係圖示積分器（INT_CIR) 112已生成上 輸出訊號UP的狀態case2，可以理解在該狀態case2下，從 時脈選擇部（CLK_SEL) 114所輸出的第1選擇時脈輸出訊 號CLK0與第3選擇時脈輸出訊號CLK2是分別都沒有被埋沒 在左側之顫動成分與右側之顫動成分中。在該狀態case2 下，圖3所示的時脈資料回復電路（CDR ) 1 1，係可能以 低位元錯誤率來回復（復原）再生資料DATA。又，圖4B 的中央所示的狀態case2係對應於，從8相時脈訊號 TXCLKO〜TXCLK7中所選擇出來的第4時脈訊號TXCLK3、 第5時脈訊號TXCLK4、第6時脈訊號TXCLK5，是分別成爲 第1選擇時脈輸出訊號CLIC0、第2選擇時脈輸出訊號CLK1 、第3選擇時脈輸出訊號CLK2而從時脈選擇部（CLK_SEL )Π4輸出，來自主機2的收訊訊號RX的上揚邊緣，係爲第 1選擇時脈輸出訊號CLK0之上揚邊緣之前的時序之狀態。 此外，圖4B的右邊係圖示積分器（INT_CIR) 112生 成下輸出訊號DN以前的狀態case3，可以理解在該狀態 case3下，從時脈選擇部（CLK_SEL) 114所輸出的第3選 擇時脈輸出訊號CLK2是被埋沒在右側之顫動成分中。又 ’在此種狀態case3下，圖3所示的時脈資料回復電路（ C D R ) 1 1 ’係不可能以低位元錯誤率來回復（復原）再生 資料DATA。又，圖4B的右邊所示的狀態case3係對應於， 從8相時脈訊號TXCLKO〜TXCLK7中所選擇出來的第6時脈 訊號TXCLK5、第7時脈訊號TXCLK6、第8時脈訊號 TXCLK7 ’是分glj成爲第1選擇時脈輸出訊號CLK0、第2選 -28- 201138318 擇時脈輸出訊號CLK1、第3選擇時脈輸出訊號CLK2而從時 脈選擇部（CLK_SEL ) 1 14輸出，來自主機2的收訊訊號 RX的上揚邊緣，係爲第2選擇時脈輸出訊號CLK1之上揚邊 緣與第3選擇時脈輸出訊號CLK2之上揚邊緣之間的時序之 狀態。在此狀態case3下，積分器（INT_CIR ) 1 12會生成 下輸出訊號D N，因此會往圖4 B之中央的狀態c a s e 2遷移。 如此，圖3所示的時脈資料回復電路（CDR ) 1 1，係 不必使用類比濾波器這類會增大半導體面積的類比電路， 全部以數位電路來構成，因此可削減晶片佔有面積。 《頻率誤差偵測器》 圖5係，被構成爲具有圖2所示之收送訊機能的收送訊 裝置的元件1中所含有之頻率誤差偵測器（C N T ) 1 2之構 成的圖示。 如圖5所示，頻率誤差偵測器（CNT ) 1 2，係含有： 訊號偵測器（S D ) 1 2 1、序列器（s Q ) 1 2 2、頻率誤差偵 測調整器（DDC) 123。 訊號偵測器（SD ) 1 2 1係將從時脈資料回復電路（ CDR ) 11所生成之再生資料DATA予以輸入而偵測出資料 ，將偵測資料，供給至序列器（S Q ) 1 2 2。亦即，收訊訊 號RX之頻率與送訊時脈訊號TXCLK之頻率的誤差變爲顯 著而圖3所示之時脈資料回復電路（CDR) 11中不可能正 常再生出序列再生資料DATA與再生時脈CLK的狀態，是 可藉由序列器（SQ ) 122根據來自訊號偵測器（SD ) 121 -29- 201138318 的偵測資料之狀態而獲知。例如，在不可能正常再生的狀 態下，來自訊號偵測器（S D ) 1 2 1的偵測資料之位準會保 持一定。一旦變成此種狀態，則序列器（SQ ) 1 22係將用 來指示頻率誤差偵測程序動作之開始的命令亦即序列訊號 SQS，輸出至頻率誤差偵測調整器（DDC) 123。 如此一來，響應於序列訊號SQS，頻率誤差偵測調整 器（DDC) 123係開始動作，偵測來自主機2之收訊訊號RX 之頻率與來自PLL電路（PLL) 13之1相送訊時脈訊號 TXCLK之頻率的誤差。若頻率誤差大於所定的値，則高位 準的頻率控制訊號FCS就會從頻率誤差偵測調整器（DDC )123被生成。此外，在沒有從序列器（SQ ) 122供給序列 訊號SQS的狀態下，頻率誤差偵測調整器（DDC) 123係停 止頻率誤差的偵測動作。 《頻率誤差偵測調整器》 圖6係，圖5所示之頻率誤差偵測器（CNT ) 12中所含 之頻率誤差偵測調整器（DDC) 123之構成的圖示。 如圖6所示，頻率誤差偵測調整器（DDC ) 123，係含 有：第1頻率偵測器（FD ) 1231 A、第2頻率偵測器（FD ) 123 1B、誤差偵測電路（DD) 1 23 2。 頻率誤差偵測調整器（DDC) 123的第1頻率偵測器（ FD ) 123 1 A與第2頻率偵測器（FD ) 1231B之動作，係藉由 來自序列器（SQ) 122的序列訊號SQS而被開始。第1頻率 偵測器（FD ) 1 23 1 A，係在從基準訊號生成源3所供給之 -30- 201138318 基準訊號Fref所決定之計數時間之間’計數著來自PLL電 路（PLL ) 13的1相送訊時脈訊號TXCLK的脈衝’藉此而測 定送訊時脈訊號TXCLK之頻率，以生成第1計數數T。又’ 第2頻率偵測器（FD) 1231B也是，在基準訊號Fref所決定 之計數時間之間計數著來自主機2的收訊訊號RX之脈衝， 藉此而測定收訊訊號RX之頻率，以生成第2計數數R。 誤差偵測電路（D D ) 1 2 3 2係根據從第1頻率偵測器（ FD) 123 1 A所供給之第1計數數T與從第2頻率偵測器（FD )1 2 3 1 B所供給之第2計數數R的差，而偵測出1相送訊時脈 訊號TXCLK之頻率與收訊訊號RX之頻率的頻率誤差。若 頻率誤差大於所定的値，則高位準的頻率控制訊號FdM 會從頻率誤差偵測調整器（DDC ) 1 23的誤差偵測電路（ DD) 1232被生成，供給至PLL電路（PLL) 13。又，高位 準之頻率控制訊號FCS的脈衝寬度係正比於第1計數數T與 第2計數數R之差，因此正比於頻率之誤差的增大，高位準 之頻率控制訊號FCS的脈衝寬度也會增大。 《PLL電路》 圖7係，被構成爲具有圖2所示之收送訊機能的收送訊 裝置的元件1中所含有之PLL電路（PLL) 13之構成的圖示 〇 如圖7所示，P L L電路（P L L ) 1 3係含有：相位頻率比 較器（PFD) 131、電荷泵（CP) 132、迴圏濾波器（LF) 133、電壓控制振盪器（VCO) 134、預除器（PRS) 135、 -31 - 201138318 可程式化計數器（PGC) 136、波形生成器138、ΣΔ調變器 137。尤其是，響應於從波形生成器138所生成之波形訊號 FWAVE，ΣΑ調變器137係將被構成爲可變分頻器的可程式 化計數器（P G C ) 1 3 6的平均分頻數Ν，精密控制成小數點 以下的値，因此，圖7所示的PLL電路（PLL) 1312係爲和 上記非專利文獻2所記載之相同的分數PLL電路。 相位頻率比較器（PFD ) 1 3 1，係將基準訊號生成源3 的基準訊號Fref與來自可程式化計數器（PGC) 136的回歸 訊號FB之輸出訊號的相位與頻率加以比較，而將比較輸出 訊號，供給至電荷泵（CP) 132。響應於相位頻率比較器 (PFD) 131的比較輸出訊號，電荷栗（CP ) 132係藉由對 迴圈濾波器（LF) 133供給充放電電流，藉此而決定迴圈 濾波器（LF) 133的輸出電壓。迴圈濾波器（LF) 133的輸 出電壓，係被當成頻率控制電壓而供給至電壓控制振盪器 (VCO) 134。因此，電壓控制振盪器（VCO) 134所產生 的8相時脈訊號TXCLK0〜TXCLK7之頻率，係被迴圈濾波 器（LF ) 1 3 3所輸出之頻率控制電壓所控制。電壓控制振 盪器（VCO) 1 34所產生的8相時脈訊號TXCLK0〜TXCLK7 ，係被供給至圖3所示的時脈資料回復電路（CDR) 11的 時脈選擇部（CLK_SEL ) 1 14，另一方面，8相時脈訊號 TXCLK0〜TXCLK7當中之1組的1相送訊時脈訊號TXCLK， 係被預除器（PRS) 135與可程式化計數器（PGC) 136進 行分頻。藉由該分頻’ PLL電路（P LL ) 1 3係以使得來自 可程式化計數器（PGC) 136的回歸訊號FB之輸出訊號的 -32- 201138318 相位與頻率是與基準訊號Fref的相位與頻率一致的方式而 動作，因此8相時脈訊號TXCLK0〜TXCLK7的頻率’係爲 分頻數與基準訊號Fref的積。 響應於從波形生成器138所生成之波形訊號FWAVE ’ ΣΔ調變器137係將被構成爲可變分頻器的可程式化計數器 (PGC ) 1 3 6的平均分頻數N，精密控制成小數點以下的値 。亦即，波形生成器1 3 8係生成作爲調變訊號之三角波形 訊號FWAVE，而供給至ΣΔ調變器137。當波形生成器138 生成三角波形訊號FWAVE之際，三角波形訊號FWAVE的 相位是受到從圖5與圖6所示之頻率誤差偵測調整器（DDC )123的誤差偵測電路（DD ) 1 23 2所生成之頻率控制訊號 FCS的控芾丨J。 《電壓控制振盪器》 圖8係，圖7所示之PLL電路（PLL) 13中所含之電壓 控制振盪器（VCO) 134之構成的圖示。 如圖8所示，電壓控制振盪器（VCO ) 134係油電壓電 流轉換器（VIC) 1341和4段的延遲電路1 3 42A、1 3 42B、
1 342C、1 342D所構成。響應於圖7所示之PLL電路（PLL) 1312的迴圈濾波器（LF) 133的頻率控制輸出電壓Vc，電 壓電流轉換器（VIC ) 1341係在其內部生成轉換電流，然 後在電壓電流轉換器（VIC ) 1 34 1的內部，轉換電流係被 轉換成控制電壓Vp。從電壓控制振盪器（VCO ) 134所生 成的控制電壓V p係被共通地供給至4段的延遲電路1 3 4 2 A -33- 201138318 〜D，藉此，4段的延遲電路1342A〜D的各延遲電路的延 遲時間就被設定。當控制電壓Vp是較大電壓時’ 4段的延 遲電路1342A〜D的各延遲電路的動作電流係變得較大， 各延遲電路的延遲時間變得較小，因此電壓控制振盪器（ VCO ) 134所產生的8相時脈訊號TXCLK0〜TXCLK7的振盪 頻率係變高。反之，當控制電壓Vp是較小電壓時，4段的 延遲電路1 342A〜D的各延遲電路的動作電流係變得較小 ，各延遲電路的延遲時間變得較大，因此電壓控制振盪器 (VCO) 134所產生的8相時脈訊號TXCLK0〜TXCLK7的振 盪頻率係變低。此外，在圖8所示的電壓控制振盪器（ VCO) 134中，從第1段之延遲電路1 3 42A的第1輸出端子 Outl與第2輸出端子〇ut2係生成第2相時脈訊號TXCLK1與 第6相時脈訊號TXCLK5，被供給至第2段之延遲電路1 342B 的第2輸入端子In2與第1輸入端子Ini。從第2段之延遲電路 1342B的第1輸出端子〇utl與第2輸出端子Out2係生成第7相 時脈訊號TXCLK6與第3相時脈訊號TXCLK2，被供給至第3 段之延遲電路13 42 C的第2輸入端子In2與第1輸入端子Ini 。從第3段之延遲電路1342C的第1輸出端子Outl與第2輸出 端子0ut2係生成第4相時脈訊號TXCLK3與第8相時脈訊號 TXCLK7 ’被供給至第4段之延遲電路1342D的第2輸入端子 In2與第1輸入端子ini。從第4段之延遲電路1342D的第1輸 出端子Outl與第2輸出端子〇ut2係生成第1相時脈訊號 TXCLK0與第5相時脈訊號TXCLK4，被供給至第1段之延遲 電路1342A的第1輸入端子Inl與第2輸入端子1112。 -34- 201138318 圖9A係圖8所示之電壓控制振盪器（VCO) 134中所含 之電壓電流轉換器（VIC) 1341之構成的圖示，圖9B係相 當於4段的延遲電路1342A、1342B、1342C、1342D之各者 的延遲電路1342之構成的圖示》 如圖9A所示，電壓電流轉換器（VIC ) 1341係含有N 通道MOS電晶體（以下簡稱爲NMOS) 13411和P通道MOS 電晶體（以下簡稱爲PMOS) 13412°NMOS13411的源極係 被接地，NMOS1341 1的閘極係被供給著從迴圈濾波器（LF )133所生成之頻率控制輸出電壓Vc，藉此，NMOS13411 的汲極上係有轉換電流通過。Ρ Μ Ο S 1 3 4 1 2的汲極與閘極係 被連接，藉此，PMOS13412係作二極體連接。PMOS13412 的源極係被連接至電源電壓Vdd，控制電壓Vp係以 PMOS 134 12的源極.閘極間電壓下降的方式而被生成。 如圖9B所示，延遲電路1342係含有5個PMOS13421〜 1 3 42 5 和 2個 NMOS 1 3426、1 3427。2 個 NMOS 1 3426、1 3427 的源極係都被接地，NMOS 1 3426的閘極與PMOS 1 3422的閘 極係被連接至第1輸入端子Ini，NMOS13427的閘極與 PMOS 1 3425的閘極係被連接至第2輸入端子In2。 NMOS13426的汲極與PMOS13422的汲極係被連接至第1輸 出端子Outl，NMOS13427的汲極與PMOS13425的汲極係被 連接至第2輸出端子Out2。PMOS 1 3 423的閘極與汲極係被 連接至第2輸出端子Out2和第1輸出端子〇utl，PMOS13424 的閘極與汲極係被連接至第1輸出端子Outl和第2輸出端子 Out2。在電源電壓Vdd與4個PMOS13422〜13425的源極之 -35- 201138318 間，係被連接著PMOS 1 342 1的源極·汲極電流路徑。當控 制電壓Vp是較大電壓時，作爲延遲電路1 342之動作電流的 PMOS 1 3 42 1的汲極電流係變大，延遲電路1 342的延遲時間 會變小。 《波形生成部》 圖10A係圖7所示之PLL電路（PLL) 13中所含之波形 生成部138之構成的圖示，圖10B係其動作波形的圖示。 如圖10A所示，波形生成部138係含有：波形生成暫存 器（RGS) 1386、加算器1385、選擇器1384、第1資料輸 入暫存器1382、第2資料輸入暫存器1383、分頻器1381。 波形生成部138係爲了能夠生成三角波形訊號FWAVE ，三角波形之斜率形成所需之正斜率資料D是被保持在第1 資料輸入暫存器1 3 82中，負斜率資料-D係被保持在第2資 料輸入暫存器1383中。該正斜率資料D與負斜率資料-D， 係可根據從外部所供給之外部資料D來生成。第1資料輸入 暫存器1382的正斜率資料D與第2資料輸入暫存器1383的負 斜率資料-D，係分別被供給至選擇器1 3 84的第1輸入端子 Ini與第2輸入端子In2。 從PLL電路（PLL) 1312的預除器（PRS) 135與可程 式化計數器（PGC ) 136所供給來之回歸訊號FB是被分頻 器U81所分頻，藉此會生成分頻回歸訊號fm，分頻回歸訊 號fm係被供給至選擇器1 3 84的選擇控制端子。當分頻回歸 訊號fm是高位準時，第1輸入端子Ini的正斜率資料D會被 -36- 201138318 選擇而從選擇器1 3 8 4的輸出端子供給至加算器丨3 8 5的第1 輸入端子。當分頻回歸訊號fm是低位準時，第2輸入端子 In2的負斜率資料-D會被選擇而從選擇器1384的輸出端子 供給至加算器1 3 8 5的第1輸入端子。波形生成暫存器（ RGS) 1 3 8 6的保持資料，係被當作三角波形訊號fwaVE而 從波形生成部1 38的輸出端子被供給至ΣΔ調變器丨37，另一 方面也被供給至加算器1385的第2輸入端子。 另一方面’從頻率誤差偵測調整器（DDC ) 123的誤 差偵測電路（DD ) 1 23 2所生成之頻率控制訊號FCS，是被 供給至分頻器1 3 8 1和波形生成暫存器（R G S ) 1 3 8 6的控制 輸入端子。當頻率控制訊號F C S是高位準時，分頻器1 3 8 1 的分頻動作會被停止，波形生成暫存器（RGS) 1386的保 持資料係被保持，另一方面，當頻率控制訊號FCS是低位 準時，分頻器1381的分頻動作會被執行，波形生成暫存器 (RGS) 1386係將來自加算器1385的更新資料予以儲存。 圖1 〇 Β係說明圖1 0 Α所示之波形生成部1 3 8之動作的波 形圖。 如圖10B所示，在分頻回歸訊號fm是高位準的期間T1 、T4，係因爲第1資料輸入暫存器1 3 82的正斜率資料D而三 角波形訊號FW A VE的位準是增加’另一方面’在分頻回歸 訊號fm是低位準的期間T 3、T 5 ’因爲第2資料輸入暫存器 1 3 8 3的負斜率資料-D而三角波形訊號FWAVE的位準係減少 。又，在頻率控制訊號FCS是高位準的期間T2 ’分頻回歸 訊號fm的位準係被保持，另一方面’三角波形訊號 -37- 201138318 FWAVE的位準也被保持。 如此一來，響應於從波形生成器1 3 8所生成之波形訊 號FWAVE，Σ△調變器137係將可程式化計數器（PGC ) 136 的平均分頻數N精密控制成小數點以下的値，因此從電壓 控制振盪器（VCO) 134所產生的8相時脈訊號TXCLK0〜7 的頻率與相位係可受到控制。藉由該波形生成部1 3 8之動 作，可使從PLL電路（PLL) 13的電壓控制振盪器（VCO )134所產生的8相時脈訊號TXCLK0〜7的頻率與相位，近 似於來自主機2的收訊訊號RX之頻率與相位。 《送訊時脈的頻率控制動作》 以下說明，具備從圖2至圖10B所說明之本發明的實施 形態〗所述之收送訊裝置的通訊系統中的送訊時脈TXCLK 之頻率控制動作。 圖1 1係具備從圖2至圖10B所說明之本發明的實施形態 1所述之收送訊裝置的通訊系統的送訊時脈TXCLK之頻率 控制動作的說明圖。 在圖1 1的上部係圖示了，本發明的實施形態1所述之 收送訊裝置的電源電壓投入時（電源啓動程序時）的送訊 時脈TXCLK的頻率控制動作。 在電源啓動程序的第1步驟（Stepl )中，因爲是收送 訊裝置剛剛才投入電源電壓，因此在時脈資料回復電路（ CDR ) 11中是處於不可能正常再生出再生資料DATA與再 生時脈CLK的狀態，所以序列器（SQ ) 122係將用來指示 -38- 201138318 頻率誤差偵測程序動作之開始的命令亦即序列訊號SQS， 輸出至頻率誤差偵測調整器（DDC ) 1 23。如此一來，頻 率誤差偵測器（CNT ) 12的頻率誤差偵測調整器（DDC ) 1 2 3的第2頻率偵測器（F D ) 1 2 3 1 B係將來自主機2的收訊 訊號RX之頻率分割成6個區間（1 )〜（6 )而開始測定。6 個區間（1 )〜（6 )的測定結果之中，將最高頻率之區間 (在圖1 1的例子中係爲第3區間（3 ))的資訊，當作第2 計數數資訊R，而被第2頻率偵測器（FD ) 1231 B發送至誤 差偵測電路（DD ) 1 23 2。另一方面，在收送訊裝置剛剛 才投入電源電壓的情況下，由於從PLL電路（PLL ) 13的 電壓控制振盪器（VCO) 134尙未產生送訊時脈TXCLK， 因此第1頻率偵測器（FD) 1231A係將送訊時脈TXCLK的 未產生資訊，當作第1計數數資訊τ而發送至誤差偵測電路 (DD ) 1 2 3 2。如此一來，誤差偵測電路（DD ) 1 2 3 2係響 應於第1計數數資訊T和第2計數數資訊R，生成一直到最高 頻率區間的前1區間爲止之區間（在圖1 1的例子中係爲第2 區間（2 ))都是高位準的頻率控制訊號FCS，供給至波形 生成器138。 因此，在電源啓動程序的第2步驟（Step 2)中，藉由 到第2區間（2 )爲止都是高位準的頻率控制訊號FCS，波 形生成器138的波形生成暫存器（RGS) 1 3 86的資料係直 到第2區間（2 )爲止都維持在最大値，其後，波形生成暫 存器（RGS) 1 3 8 6的資料係依照第2資料輸入暫存器138 3 的負斜率資料-D而減少至最小値爲止。其後，波形生成暫 -39- 201138318 存器（RGS ) 1 3 8 6的資料，係依照第1資料輸入暫存器 1 3 82的正斜率資料D而往最大値增加。其結果爲，從PLL 電路（PLL) 13的電壓控制振盪器（VCO) 134所生成之送 訊時脈TXCLK之頻率也是直到第2區間（2)爲止都被維持 在最大値，其後，以所定之斜率而減少。如此一來，藉由 收送訊裝置的電源電壓投入時（電源啓動程序時）的送訊 時脈TXCLK的頻率控制動作，就可降低來自主機2的收訊 訊號RX之頻率與從PLL電路（PLL) 13所生成的送訊時脈 TXCLK之頻率的差。 在圖1 1的下部係圖示了，本發明的實施形態1所述之 收送訊裝置的主機與元件之間的通訊動作時的送訊時脈 TXCLK的頻率控制動作。 藉由圖Π的上部所說明的電源啓動程序時的送訊時脈 TXCLK的頻率控制動作，就可降低電源電壓岡！J投入後，來 自主機2的收訊訊號RX之頻率與從PLL電路（PLL) 13所生 成的送訊時脈TXCLK之頻率的差。可是，其後的收送訊裝 置的主機與元件之間的通訊動作之期間，收訊訊號RX之頻 率與送訊時脈TXCLK之頻率的差有可能會增大。 頻率誤差偵測器（CNT ) 1 2的頻率誤差偵測調整器（ DDC ) 123，係在通訊動作之期間，偵測出收訊訊號Rx之 頻率與送訊時脈TXCLK之頻率的誤差，若該頻率誤差大於 所定値’則在能補正頻率誤差的脈衝期間，生成高位準的 頻率控制訊號FCS。 在通訊動作時的第1步驟（Step 1 )中，頻率誤差偵測 -40- 201138318 器（CNT) 12的頻率誤差偵測調整器（DDC) 123係執行來 自主機2的收訊訊號RX之頻率與PLL電路（PLL) 13的送訊 時脈TXCLK之頻率被分割成的6個區間（1 )〜（6 )的測 定。在該測定之期間，若頻率誤差大於所定値，則頻率誤 差偵測調整器（DDC )〗23係生成用來補正頻率誤差的頻 率控制訊號FCS。 因此，在通訊動作時的第2步驟（Step2 )中，從PLL 電路（PLL) 13的電壓控制振盪器（VCO) 134所生成之送 訊時脈TXCLK之頻率是直到第2區間（2 )結束爲止都被維 持在最大値，其後以所定之斜率而減少。如此，藉由收送 訊裝置的通訊動作時的送訊時脈TXCLK之頻率控制動作， 就可降低來自主機2的收訊訊號RX之頻率與從PLL電路（ PLL) 13所生成的送訊時脈TXCLK之頻率的差。 〔實施形態2〕 《其他通訊系統》 圖1 2係具備本發明的實施形態2所述之收送訊裝置的 通訊系統之構成的圖示。 圖1 2所示的本發明的實施形態2所述之通訊系統與圖2 所示之本發明的實施形態1所述之通訊系統的不同點在於 ，圖12所示的元件1的頻率誤差偵測器（CNT ) 12不是只 生成頻率控制訊號FCS而是還會生成調變度調整訊號MT和 調變週期調整訊號MN，然後供給至PLL電路（PLL ) 13這 點。 -41 - 201138318 《其他頻率誤差偵測器》 圖Η係被構成爲具有圖12所示之本發明的實施形態2 所述之收送訊機能的收送訊裝置的元件1中所含有之頻率 誤差偵測器（CNT) 12之構成的圖示。 圖1 4所示之本發明的實施形態2所述之頻率誤差偵測 器（CNT ) 12與圖5所示之本發明的實施形態1所述之頻率 誤差偵測器（CNT ) 1 2的不同點在於，一旦收訊訊號RX之 頻率與送訊時脈訊號TXCLK之頻率的誤差變爲顯著，則響 應於來自序列器（SQ ) 122的序列訊號SQ，頻率誤差偵測 調整器（DDC) 123不是只生成頻率控制訊號FCS而是還會 偵測出收訊訊號RX之調變度與送訊時脈訊號TXCLK之調 變度而生成用來補償調變度之誤差的調變度調整訊號MT ，而且還會偵測出收訊訊號RX之調變週期與送訊時脈訊號 TXCLK之調變週期然後生成用來補償調變週期的調變週期 調整訊號MN這點。 圖15係，圖14所示之頻率誤差偵測器（CNT ) 12中所 含之頻率誤差偵測調整器（DDC) 123之構成的圖示。 圖1 5所示之本發明的實施形態2所述之頻率誤差偵測 調整器（DDC ) 123與圖6所示之本發明的實施形態1所述 之頻率誤差偵測調整器（DDC) 123之不同的第1點在於， 第1頻率偵測器（F D ) 1 2 3 1 A會測定1相送訊時脈訊號 TXCLK之頻率的最大頻率（UF)、平均頻率（AF) '最 小頻率（DF )，將這些測定結果，供給至誤差偵測電路（ -42- 201138318 DD ) 1 23 2這點。不同的第2點在於，第2頻率偵測器（FD )1231B會測定收訊訊號rx之頻率的最大頻率（UF )、平 均頻率（AF )、最小頻率（DF )，而將這些測定結果， 供給至誤差偵測電路（DD ) 1 23 2這點。不同的第3點在於 ，誤差偵測電路（D D ) 1 2 3 2係響應於1相送訊時脈訊號 TXCLK之頻率的最大頻率（UF)、平均頻率（AF)、最 小頻率（DF )之測定結果和收訊訊號RX之頻率的最大頻 率（UF )、平均頻率（AF )、最小頻率（DF )之測定結 果，而連同頻率控制訊號FCS，一起將調變度調整訊號MT 和調變週期調整訊號MN加以生成這點。 圖16係圖15所示之頻率誤差偵測調整器（DDC) 123 的第1與第2頻率偵測器（FD) 1231 A、B所測定的1相送訊 時脈訊號TXCLK與收訊訊號RX之頻率的最大頻率（UF) 、平均頻率（AF )、最小頻率（DF )的說明圖。 如圖16所示，最大頻率（UF )係爲頻率最高區間中的 頻率，最小頻率（DF )係爲頻率最低區間中的頻率，平均 頻率（AF )係爲長時間測定後的頻率之平均値。 《其他P L L電路》 圖1 3係被構成爲圖1 2所示之本發明的實施形態2所述 的收送訊裝置的元件1中所含有之PLL電路（PLL) 13之構 成的圖示。 圖13所示之本發明的實施形態2所述之PLL電路（PLL )1 3與圖7所示之本發明的實施形態1所述之PLL電路（ -43- 201138318 PLL) 13的不同點在於，在圖13所示的PLL電路（PLL) 13 中，從波形生成器138所生成之三角波形訊號FW A VE之相 位是受到從頻率誤差偵測器（C N T ) 1 2所生成之頻率控制 訊號FCS的控制，另一方面，三角波形訊號FWAVE的調變 度與調變週期是分別受到從頻率誤差偵測器（CNT ) 1 2所 生成之調變度調整訊號MT與調變週期調整訊號MN的控制 這點。 《其他波形生成部》 圖17A係圖13所示之PLL電路（PLL) 13中所含之波形 生成部138之構成的圖示。 圖17A所示之本發明的實施形態2所述之波形生成部 1 3 8與圖1 0 A所示之本發明的實施形態1所述之波形生成部 138的不同點在於，在圖17A所示的波形生成部138中，受 到從頻率誤差偵測器（CNT ) 1 2所生成之調變週期調整訊 號MN與調變度調整訊號MT是分別被供給至分頻器1381與 第1和第2資料輸入暫存器1 3 8 2、1 3 8 3這點。 圖17B、圖17C係說明圖17A所示之波形生成部138之 動作的波形圖。 如圖17B所示，藉由被供給至分頻器1381的調變週期 調整訊號MN的値，分頻器1381的分頻數係呈可變，因此 從分頻器1381所生成之分頻回歸訊號fm的調變週期係爲可 變，從波形生成器138所生成之波形訊號FWAVE的調變週 期係爲可變。 -44- 201138318 如圖1 7 C所示，隨著被供給至第1和第2資料輸入暫存 器1 3 82、1 3 83的調變度調整訊號MT的値，第1和第2資料 輸入暫存器1382、1383的正與負的斜率資料是可變的，因 此從波形生成器138所生成之波形訊號FWAVE的調變度（ 波形振幅）係爲可變。 《其他送訊時脈的頻率控制動作》 以下說明，具備從圖1 2至圖1 7 C所說明之本發明的實 施形態2所述之收送訊裝置的通訊系統中的送訊時脈 TXCLK之頻率控制動作。 圖18係具備從圖12至圖17C所說明之本發明的實施形 態2所述之收送訊裝置的通訊系統的送訊時脈TXC LK之頻 率控制動作的說明圖。 在圖1 8的上部係圖示了，本發明的實施形態2所述之 收送訊裝置的電源電壓投入時（電源啓動程序時）的送訊 時脈TXCLK的頻率控制動作。 在圖18的電源啓動程序中，和圖11所示之本發明的實 施形態1所述之電源啓動程序同樣地，藉由到第2區間（2 )爲止都是高位準的從頻率誤差偵測器（CNT ) 1 2所生成 之頻率控制訊號FCS，波形生成器138的波形生成暫存器（ RGS) 1 3 8 6的資料係直到第2區間（2)爲止都維持在最大 値’其後’依照負斜率資料而減少到最小値爲止。其後， 波形生成暫存器（R G S ) 1 3 8 6的資料，係依照正斜率資料 而往最大値增加。其結果爲，從P L L電路（P L L ) 1 3的電 -45- 201138318 壓控制振盪器（VCO) 134所生成之送訊時脈TXCLK之頻 率也是直到第2區間（2 )爲止都被維持在最大値，其後， 以所定之斜率而減少。藉由該收送訊裝置的電源啓動程序 的送訊時脈TXCLK之頻率控制動作，就可降低來自主機2 的收訊訊號RX之頻率與從PLL電路（PLL) 13所生成的送 訊時脈TXCLK之頻率的差。 在圖1 8的下部係圖示了，本發明的實施形態2所述之 收送訊裝置的主機與元件之間的通訊動作時的送訊時脈 TXCLK的頻率控制動作。 圖1 8的通訊動作時，係和圖1 1所示的本發明的實施形 態1所述之通訊動作時同樣地，頻率誤差偵測器（CNT ) 12的頻率誤差偵測調整器（DDC) 123係執行來自主機2的 收訊訊號RX之頻率與PLL電路（PLL ) 13的送訊時脈 TXCLK之頻率被分割成的6個區間（1 )〜（6 )的測定。 在通訊動作之期間，一旦收訊訊號RX之頻率與送訊時 脈T X C L K之頻率的頻率誤差是大於所定値，則爲了補償頻 率誤差，調變週期調整訊號MN與調變度調整訊號MT會從 頻率誤差偵測器（CNT ) 12被生成出來。藉由該收送訊裝 置的通訊動作時的送訊時脈TXCLK之頻率控制動作，就可 降低來自主機2的收訊訊號RX之頻率與從pll電路（PLL) 13所生成的送訊時脈TXCLK之頻率的差。 〔實施形態3〕 圖19係具備本發明的實施形態3所述之半導體積體電 -46- 201138318 路所構成之作爲收送訊裝置的元件的通訊系統之構成的圖 不° 圖1 9所示的通訊系統’係和圖1所示的光碟裝置同樣 地，係由光碟5、光拾取器ό '半導體積體電路7、水晶振 盪子3所構成。和圖1所示的光碟裝置同樣地’圖19所示的 通訊系統的半導體積體電路7’係含有：與主機電腦（ HOST ) 2以序列ATAPI方式而連接的介面單元（A TAPI) 1 、和執行光拾取器6之資料寫入及資料讀取處理的記錄再 生單元（READ/WRITE) 8。 圖19所示的半導體積體電路7的介面單元（ATAPI) 1 係含有：時脈資料回復電路（CDR ) 1 1、頻率誤差偵測器 (CNT ) 12、PLL 電路（PLL) 13、序列化器（SER) 14、 解序列化器（D E S ) 1 5，是和上述本發明的實施形態1或實 施形態2所述之元件1同樣構成。因此，若依據圖1 9所示之 本發明的實施形態3所述之通訊系統，則可降低半導體積 體電路7的晶片面積，在從主機2接收收訊訊號之際，可降 低再生資料與再生時脈之再生時的誤動作之可能性。 以上雖然基於各種實施形態來具體而言說明本發明人 們所硏發的發明，但本發明並非限定於此，在不脫離其宗 旨的範圍內，當然可作各種變更。 例如，含有ΣΔ調變器137的分數PLL電路（PLL) 13係 爲了以PLL電路來構成展頻時脈產生器（SSCG )，從波形 生成器138所生成之波形訊號FWAVE係不限定於三角波形 ，亦可使用其他的正弦波形等。 -47- 201138318 又’作爲資料記錄用的記錄媒體5係不限定於被旋轉 驅動之HDD/CD/DVD/BD等之碟片記錄媒體，亦可使用大 容量半導體非揮發性記憶體檔案。 【圖式簡單說明】 〔圖1〕圖1係早於本發明之前，本發明人等所檢討的 使用記錄媒體之半導體積體電路所構成之元件的構成之圖 不 ° 〔圖2〕圖2係具備本發明的實施形態1所述之收送訊 裝置的通訊系統之構成的圖示。 〔圖3〕圖3係，被構成爲具有圖2所示之收送訊機能 的收送訊裝置的元件1中所含有之時脈資料回復電路（ CDR ) 1 1之構成的圖示。
〔圖4A〕圖4A係圖3所示之時脈資料回復電路（CDR )1 1之動作的說明圖，是圖示訊號間之時序關係的時序圖 〇 〔圖4B〕圖4B係圖3所示之時脈資料回復電路（CDR )11之動作的說明圖，是選擇時脈輸出訊號與顫動成分之 關係的圖不。 〔圖5〕圖5係，被構成爲具有圖2所示之收送訊機能 的收送訊裝置的元件1中所含有之頻率誤差偵測器（CNT )1 2之構成的圖示。 〔圖6〕圖6係，圖5所示之頻率誤差偵測器（CNT ) 12中所含之頻率誤差偵測調整器（DDC ) 123之構成的圖 -48 - 201138318 示。 〔圖7〕圖7係，被構成爲具有圖2所不之收送訊機目匕 的收送訊裝置的元件1中所含有之PLL電路（PLL) 13之構 成的圖示。 〔圖8〕圖8係，圖7所示之PLL電路（PLL) 13中所含 之電壓控制振盪器（VCO ) 134之構成的圖示。 〔圖9A〕圖9A係，圖8所示之電壓控制振盪器（VCO )134中所含之電壓電流轉換器（VIC) 1341之構成的圖示 〇 〔圖9B〕圖9B係，圖8所示之電壓控制振盪器（VCO )134中所含之相當於4段的延遲電路1 342A、1 3 42B、 1342C、1342D之各者的延遲電路1342之構成的圖示。 〔圖10A〕圖10A係，圖7所示之PLL電路（PLL) 13中 所含之波形生成部1 3 8之構成的圖示。 〔圖10B〕圖10B係，圖7所示之PLL電路（PLL) 13中 所含之波形生成部1 3 8之動作波形的圖示。 〔圖1 1〕圖1 1係具備從圖2至圖10B所說明之本發明的 實施形態1所述之收送訊裝置的通訊系統的送訊時脈 TXCLK之頻率控制動作的說明圖。 〔圖1 2〕圖〗2係具備本發明的實施形態2所述之收送 訊裝置的通訊系統之構成的圖示。 〔圖1 3〕圖1 3係，被構成爲圖1 2所示之本發明的實施 形態2所述的收送訊裝置的元件1中所含有之p L L電路（ PLL)13之構成的圖示。 -49- 201138318 〔圖14〕圖14係，被構成爲具有圖12所示之本發明的 實施形態2所述之收送訊機能的收送訊裝置的元件1中所含 有之頻率誤差偵測器（CNT) 12之構成的圖示。 〔圖15〕圖15係，圖14所示之頻率誤差偵測器（CNT )12中所含之頻率誤差偵測調整器（DDC ) 123之構成的 圖示。 〔圖1 6〕圖1 6係圖1 5所示之頻率誤差偵測調整器（ DDC ) 123的第1與第2頻率偵測器（FD ) 123 1 A、B所測定 的1相送訊時脈訊號TXCLK與收訊訊號RX之頻率的最大頻 率（UF )、平均頻率（AF )、最小頻率（DF )的說明圖 〇 〔圖17A〕圖17A係，圖13所示之PLL電路（PLL) 13 中所含之波形生成部_ 1 3 8之構成的圖示。 〔圖17B〕圖17B係，圖13所示之PLL電路（PLL) 13 中所含之波形生成部138之動作波形的圖示，是調變週期 調整訊號MN與分頻回歸訊號fm與波形訊號FWAVE之關係 的圖示。 〔圖17C〕圖17C係，圖13所示之PLL電路（PLL) 13 中所含之波形生成部138之動作波形的圖示，是調變度調 整訊號MT與分頻回歸訊號fm與波形訊號FWAVE之關係的 圖示。 〔圖18〕圖18係具備從圖12至圖17C所說明之本發明 的實施形態2所述之收送訊裝置的通訊系統的送訊時脈 TXCLK之頻率控制動作的說明圖。 -50- 201138318 〔圖1 9〕圖1 9係具備本發明的實施形態3所述之半導 體積體電路所構成之作爲收送訊裝置的元件的通訊系統之 構成的圖示。 【主要元件符號說明】 1 :元件 1 1 :時脈資料回復電路 1 1 1 :相位比較器 1111A、B、C:正反器 1 1 1 2 A、B :排他性Ο R電路 1 1 2 :積分器 1 1 3 :相位選擇部 1 1 4 :時脈選擇部 1 2 :頻率誤差偵測器 1 2 1 :訊號偵測器 122 :序列器 123 ’·頻率誤差偵測調整器 1 2 3 1 A、B :頻率偵測器 1 23 2 :誤差偵測電路 13: P L L電路 1 3 1 :相位頻率比較器 1 32 :電荷泵 1 3 3 :迴圈濾波器 134 :電壓控制振盪器 -51 - 201138318 1 3 4 1 :電壓電流轉換器 13411、 13426、1 3427 ： N通道 MOS電晶體 13412、 13421 〜13425 : P 通道 MOS電晶體 1 342A、B、C、D :延遲電路 135 :預除器 1 3 6 :可程式化計數器 137 : ΣΔ調變器 1 3 8 :波形生成器 1381 :分頻器 1382、1383:資料輸入暫存器 1 3 84 :選擇器 1 3 8 5 :加算器 1386:波形生成暫存器 1 4 :序列化器 1 5 :解序列化器 2 :主機 3 :振盪子 5 :媒體 6 :拾取器
7 ： LSI 8 :記錄再生部 -52-